WO2020170668A1

WO2020170668A1 - 増幅回路

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Publication number: WO2020170668A1
Application number: PCT/JP2020/001605
Authority: WO
Inventors: 敦諏訪
Original assignee: パナソニックＩｐマネジメント株式会社
Priority date: 2019-02-19
Filing date: 2020-01-17
Publication date: 2020-08-27
Also published as: JPWO2020170668A1; CN113454910A; EP3930188A4; EP3930188A1; US20220052671A1

Abstract

本発明の課題は、入力と出力とが反対になっても正常に動作する、増幅回路を提供することである。本発明に係る増幅回路（１）は、第１ブロック（Ｂ１）と、第２ブロック（Ｂ２）と、変換素子（Ｚ１）と、基準部位（Ｇ１）と、を備えて、負性インピーダンス変換回路として動作する。そして、変換素子（Ｚ１）の第１端（Ｔａ１）に対する第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、及び少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）による回路構成と、変換素子（Ｚ１）の第２端（Ｔａ２）に対する第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）による回路構成とは、同じである。

Description

増幅回路

　本開示は、一般に増幅回路に関する。より詳細には、本開示は、トランジスタの動作により負性インピーダンスを実現する増幅回路に関する。

　従来、負性インピーダンスを実現するための負性インピーダンス変換回路（NIC：Negative Impedance Converter）として、特許文献１の負性インピーダンス変換回路がある。

　特許文献１の負性インピーダンス変換回路は、定電流源と第１のトランジスタを直列に接続した第１の電流経路と、定電流源と第２のトランジスタを直列に接続し、第１の電流経路と対称に形成された第２の電流経路と、を備える。差動入力信号の一方は、第１のバッファを介して第２のトランジスタの制御端子に入力される。さらに、差動入力信号の一方は、第２のバッファを介して第１の電流経路の定電流源と第１のトランジスタの接続ノードに接続する。また、差動入力信号の他方は、第３のバッファを介して第１のトランジスタの制御端子に入力される。さらに、差動入力信号の他方は、第４のバッファを介して第２の電流経路の定電流源と第２のトランジスタの接続ノードに接続する。

　特許文献１のような負性インピーダンス変換回路を用いた増幅回路がある。増幅回路は、入力された電気信号を増幅し、増幅した電気信号を出力する。

　増幅回路の組み立て又は結線の容易性を考慮すると、増幅回路の入力と出力とが反対になっても、正常に動作することが望ましい。

特開２００５－２８６５１６号公報

　本開示は、上記の点に鑑みてなされており、入力と出力とが反対になっても正常に動作する、増幅回路を提供することを目的とする。

　本開示の一態様に係る増幅回路は、第１ブロックと、第２ブロックと、変換素子と、基準部位と、を備えて、負性インピーダンス変換回路として動作する。前記第１ブロックは、第１トランジスタ、及び少なくとも１つの第１受動素子を有する。前記第２ブロックは、第２トランジスタ、及び少なくとも１つの第２受動素子を有する。前記変換素子は、前記第１トランジスタに第１端を電気的に接続され、前記第２トランジスタに第２端を電気的に接続されている。前記基準部位は、基準電位となる。前記第１端に対する前記第１ブロックの前記第１トランジスタ、及び前記少なくとも１つの第１受動素子による回路構成と、前記第２端に対する前記第２ブロックの前記第２トランジスタ、及び前記少なくとも１つの第２受動素子による回路構成とは、同じである。

　本開示の一態様に係る増幅回路は、第１ブロックと、第２ブロックと、変換素子と、基準部位と、を備えて、負性インピーダンス変換回路として動作する。前記第１ブロックは、第１トランジスタ、及び少なくとも１つの第１受動素子を有する。前記第２ブロックは、第２トランジスタ、及び少なくとも１つの第２受動素子を有する。前記変換素子は、前記第１トランジスタに第１端を電気的に接続され、前記第２トランジスタに第２端を電気的に接続されている。前記基準部位は、基準電位となる。前記第１ブロックの前記第１トランジスタ、及び前記少なくとも１つの第１受動素子による回路構成と、前記第２ブロックの前記第２トランジスタ、及び前記少なくとも１つの第２受動素子による回路構成とは、前記変換素子に対して対称となる。

図１は、本開示の第１実施形態に係る増幅回路を示す回路図である。図２は、同上の増幅回路が用いるＮＩＣ回路を示す概略構成図である。図３Ａは、同上の第１入力信号に対する第１出力信号の電力増幅率の周波数特性を示すグラフである。図３Ｂは、同上の第２入力信号に対する第２出力信号の電力増幅率の周波数特性を示すグラフである。図４は、同上のインダクタの等価回路を示す図である。図５は、同上の制御電源の両端間の回路構成を示す概略図である。図６は、同上の制御電圧の値が３Ｖであるときの電力増幅率の周波数特性を示すグラフである。図７は、同上の制御電圧の値が４Ｖであるときの電力増幅率の周波数特性を示すグラフである。図８は、同上の制御電圧の値が５Ｖであるときの電力増幅率の周波数特性を示すグラフである。図９は、本開示の第２実施形態に係る増幅回路の第１例を示す回路図である。図１０は、同上の増幅回路の第２例を示す回路図である。図１１は、同上の増幅回路の第３例を示す回路図である。図１２は、同上の増幅回路の第３例の応用例を示す回路図である。図１３は、同上の増幅回路の第４例を示す回路図である。図１４は、同上の増幅回路の第５例を示す回路図である。

　（１）第１実施形態
　（１．１）概要
　以下、第１実施形態に係る増幅回路１について図１を用いて説明する。本実施形態の増幅回路１は、負性インピーダンス変換（Negative Impedance Converter）回路（以降、ＮＩＣ回路と称す）としても機能する。ＮＩＣ回路は、能動素子としての２つの第１トランジスタＴｒ１、及び第２トランジスタＴｒ２を含む、いわゆるＬｉｎｖｉｌｌ型のＮＩＣ回路をベースとする。すなわち、増幅回路１は、ＮＩＣ回路としても機能する増幅回路、所謂、負性インピーダンス増幅回路である。

　増幅回路１は、第１ブロックＢ１、第２ブロックＢ２、制御電源Ｅ１、及び変換素子Ｚ１を備える。第１ブロックＢ１は、第１トランジスタＴｒ１、及び少なくとも１つの第１受動素子を有する。本実施形態の少なくとも１つの第１受動素子は、抵抗、及びキャパシタなどである。第２ブロックＢ２は、第２トランジスタＴｒ２、及び少なくとも１つの第２受動素子を有する。本実施形態の少なくとも１つの第２受動素子は、抵抗、及びキャパシタなどである。変換素子Ｚ１は、第１端Ｔａ１、及び第２端Ｔａ２を具備して、第１端Ｔａ１と第２端Ｔａ２との間にインピーダンスを有するインピーダンス素子である。第１端Ｔａ１は、第１ブロックＢ１に電気的に接続され、第２端Ｔａ２は、第２ブロックＢ２に電気的に接続される。

　増幅回路１は、一対の第１入出力端Ｐ１１、Ｐ１２、及び一対の第２入出力端Ｐ２１、Ｐ２２をさらに備えることが好ましい。変換素子Ｚ１は、第１入出力端Ｐ１１と第２入出力端Ｐ２１との間に電気的に接続されている。第１入出力端Ｐ１２、及び第２入出力端Ｐ２２は、いずれも基準部位Ｇ１に電気的に接続されている。基準部位Ｇ１は例えばフレームグラウンド又はフレーム接地である。基準部位Ｇ１の電位が、増幅回路１の基準電位になる。一対の第１入出力端Ｐ１１、Ｐ１２、及び一対の第２入出力端Ｐ２１、Ｐ２２はそれぞれ、端子、プラグ、レセプタクル、又は導体などを含んで構成される。

　そして、変換素子Ｚ１の第１端Ｔａ１に対する（第１端Ｔａ１から見た）第１ブロックＢ１の第１トランジスタＴｒ１、及び少なくとも１つの第１受動素子による回路構成（第１回路構成）と、変換素子Ｚ１の第２端Ｔａ２に対する（第２端Ｔａ２から見た）第２ブロックＢ２の第２トランジスタＴｒ２、及び少なくとも１つの第２受動素子による回路構成（第２回路構成）とは、同じである。

　なお、第１端Ｔａ１に対する第１回路構成と第２端Ｔａ２に対する第２回路構成とが同じであるとは、少なくとも、第１端Ｔａ１に対する第１トランジスタＴｒ１及び第１受動素子の電気的な接続と、第２端Ｔａ２に対する第２トランジスタＴｒ２及び第２受動素子の電気的な接続とが、同じであることを意味する。さらには、第１端Ｔａ１に対する第１トランジスタＴｒ１及び第１受動素子の空間的な相対位置と、第２端Ｔａ２に対する第２トランジスタＴｒ２及び第２受動素子の空間的な相対位置とが、同じであることが好ましい。

　言い換えると、第１ブロックＢ１の第１トランジスタＴｒ１、及び少なくとも１つの第１受動素子による回路構成（第１回路構成）と、第２ブロックＢ２の第２トランジスタＴｒ２、及び少なくとも１つの第２受動素子による回路構成（第２回路構成）とは、変換素子Ｚ１に対して対称となる。

　本実施形態の増幅回路１は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各増幅作用により、一対の第１入出力端Ｐ１１、Ｐ１２から見たインピーダンスが変換素子Ｚ１のインピーダンスの正負を反転した負性インピーダンスとなるように構成されている。すなわち、変換素子Ｚ１のインピーダンスは正であるが、増幅回路１の一対の第１入出力端Ｐ１１、Ｐ１２から見たインピーダンスは、見かけ上、変換素子Ｚ１のインピーダンスの正負を反転した負のインピーダンスとなる。

　さらに、本実施形態の増幅回路１は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各増幅作用により、一対の第２入出力端Ｐ２１、Ｐ２２から見たインピーダンスが変換素子Ｚ１のインピーダンスの正負を反転した負性インピーダンスとなるように構成されている。すなわち、増幅回路１の一対の第２入出力端Ｐ２１、Ｐ２２から見たインピーダンスは、見かけ上、変換素子Ｚ１のインピーダンスの正負を反転した負のインピーダンスとなる。

　（１．２）詳細
　以下、第１実施形態の増幅回路１について図１を用いて詳細に説明する。

　第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各々は、汎用のトランジスタであって、ｎｐｎ型のバイポーラトランジスタであることが好ましい。本実施形態では、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２は、いずれもルネサスエレクトロニクス株式会社製の“２ＳＣ３５８３”（又は“ＮＥ６８１３３”）である。第１トランジスタＴｒ１、及び第２トランジスタＴｒ２は、それぞれ変換素子Ｚ１に電気的に接続されている。

　第１トランジスタＴｒ１は、コレクタＴ１１、エミッタＴ１２、及びベースＴ１３の３つの端子を有する。コレクタＴ１１は第１高電位端に相当し、エミッタＴ１２は第１低電位端に相当し、ベースＴ１３は第１制御端に相当する。ベースＴ１３からエミッタＴ１２へ流れる第１ベース電流によって、コレクタＴ１１からエミッタＴ１２へ流れる第１コレクタ電流の大きさが調整される。

　第２トランジスタＴｒ２は、コレクタＴ２１、エミッタＴ２２、及びベースＴ２３の３つの端子を有する。コレクタＴ２１は第２高電位端に相当し、エミッタＴ２２は第２低電位端に相当し、ベースＴ２３は第２制御端に相当する。ベースＴ２３からエミッタＴ２２へ流れる第２ベース電流によって、コレクタＴ２１からエミッタＴ２２へ流れる第２コレクタ電流の大きさが調整される。

　第１ブロックＢ１の少なくとも１つの第１受動素子は複数の第１受動素子であり、複数の第１受動素子は、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、及び第１キャパシタＣ１を含む。第２ブロックＢ２の少なくとも１つの第２受動素子は複数の第２受動素子であり、複数の第２受動素子は、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、及び第２キャパシタＣ２を含む。

　制御電源Ｅ１は、正極及び負極を有して、所定の大きさの直流の制御電圧Ｖｃ１を正極と負極との間に発生する直流電源である。制御電源Ｅ１の負極は、基準部位Ｇ１に電気的に接続されている。制御電源Ｅ１は、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各々に動作電力を供給する電源である。なお、図１では、説明のために制御電源Ｅ１のシンボルを２つ図示しているが、実際は、１つの制御電源Ｅ１が、２つのシンボルのそれぞれに相当してもよい。あるいは、増幅回路１は、２つの制御電源Ｅ１を備えていてもよい。

　第１ブロックＢ１では、第１接地抵抗Ｒ１２が、第１トランジスタＴｒ１のエミッタＴ１２と基準部位Ｇ１との間に電気的に接続されている。第１トランジスタＴｒ１のエミッタＴ１２と第１入出力端Ｐ１１との間には、第１キャパシタＣ１が電気的に接続されている。第１トランジスタＴｒ１のコレクタＴ１１は、第１電源抵抗Ｒ１１を介して制御電源Ｅ１の正極に電気的に接続されている。

　第２ブロックＢ２では、第２接地抵抗Ｒ２２が、第２トランジスタＴｒ２のエミッタＴ２２と基準部位Ｇ１との間に電気的に接続されている。第２トランジスタＴｒ２のエミッタＴ２２と第２入出力端Ｐ２１との間には、第２キャパシタＣ２が電気的に接続されている。第２トランジスタＴｒ２のコレクタＴ２１は、第２電源抵抗Ｒ２１を介して制御電源Ｅ１の正極に電気的に接続されている。

　そして、第１ブロックＢ１と第２ブロックＢ２との間では、第１トランジスタＴｒ１のベースＴ１３と第２トランジスタＴｒ２のコレクタＴ２１とが、電気的に接続されている。また、第１トランジスタＴｒ１のコレクタＴ１１と第２トランジスタＴｒ２のベースＴ２３とが、電気的に接続されている。

　さらに、第１トランジスタＴｒ１のコレクタＴ１１と第２トランジスタＴｒ２のコレクタＴ２１との間には、変換素子Ｚ１が電気的に接続されている。具体的に、変換素子Ｚ１の第１端Ｔａ１が、第１トランジスタＴｒ１のコレクタＴ１１及び第２トランジスタＴｒ２のベースＴ２３に電気的に接続されている。また、変換素子Ｚ１の第２端Ｔａ２が、第２トランジスタＴｒ２のコレクタＴ２１及び第１トランジスタＴｒ１のベースＴ１３に電気的に接続されている。本実施形態の変換素子Ｚ１は、抵抗Ｒａ１である。

　第１入出力端Ｐ１１には、終端抵抗ＲＴ１の一端が電気的に接続されている。終端抵抗ＲＴ１の他端は、シグナルグラウンドＧ２に電気的に接続されている。第２入出力端Ｐ２１には、終端抵抗ＲＴ２の一端が電気的に接続されている。終端抵抗ＲＴ２の他端は、シグナルグラウンドＧ２に電気的に接続されている。

　上述の増幅回路１では、変換素子Ｚ１の第１端Ｔａ１に対する第１ブロックＢ１の回路構成と、変換素子Ｚ１の第２端Ｔａ２に対する第２ブロックＢ２の回路構成とが、同じになる。第１ブロックＢ１の第１トランジスタＴｒ１、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、及び第１キャパシタＣ１と、第２ブロックＢ２の第２トランジスタＴｒ２、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、及び第２キャパシタＣ２とが、それぞれ対応する。すなわち、第１トランジスタＴｒ１、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、及び第１キャパシタＣ１による回路構成と、第２トランジスタＴｒ２、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、及び第２キャパシタＣ２による回路構成とは、同じである。言い換えると、第１トランジスタＴｒ１、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、及び第１キャパシタＣ１による回路構成と、第２トランジスタＴｒ２、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、及び第２キャパシタＣ２による回路構成とは、変換素子Ｚ１に対して対称となる。

　したがって、増幅回路１では、第１入出力端Ｐ１１、Ｐ１２を入力部とし、第２入出力端Ｐ２１、Ｐ２２を出力部とする構成、及び第２入出力端Ｐ２１、Ｐ２２を入力部とし、第１入出力端Ｐ１１、Ｐ１２を出力部とする構成の両方が可能である。すなわち、増幅回路１は、第１入出力端Ｐ１１、Ｐ１２及び第２入出力端Ｐ２１、Ｐ２２における入力と出力とが反対になっても、正常に動作することができる。例えば、第１入出力端Ｐ１１、Ｐ１２及び第２入出力端Ｐ２１、Ｐ２２の各結線時において、第１入出力端Ｐ１１、Ｐ１２の結線と、第２入出力端Ｐ２１、Ｐ２２の結線とが逆になったとしても、増幅回路１は正常に動作する。

　第１入出力端Ｐ１１、Ｐ１２が入力部であれば、第２入出力端Ｐ２１、Ｐ２２が出力部になる。この場合、第１入出力端Ｐ１１、Ｐ１２に第１入力信号Ｘ１が入力され、第２入出力端Ｐ２１、Ｐ２２から第１出力信号Ｙ１が出力される。当該動作を第１動作と呼ぶ。第２入出力端Ｐ２１、Ｐ２２が入力部であれば、第１入出力端Ｐ１１、Ｐ１２が出力部になる。この場合、第２入出力端Ｐ２１、Ｐ２２に第２入力信号Ｘ２が入力され、第１入出力端Ｐ１１、Ｐ１２から第２出力信号Ｙ２が出力される。当該動作を第２動作と呼ぶ。第１入力信号Ｘ１、第２入力信号Ｘ２、第１出力信号Ｙ１、及び第２出力信号Ｙ２は、周波数が比較的高い高周波成分を含む高周波信号である。

　図２は、増幅回路１が用いるＮＩＣ回路の概略構成図であり、図２のＮＩＣ回路をＮＩＣ回路１００とする。図２では、第１入出力端Ｐ１１、Ｐ１２には、第１入力信号Ｘ１（図１参照）が入力される。第２入出力端Ｐ２１、Ｐ２２の間には負荷Ｚ２が電気的に接続されており、第２入出力端Ｐ２１、Ｐ２２からは、第１出力信号Ｙ１（図１参照）が出力される。なお、図２では、説明を簡単にするために、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、第１キャパシタＣ１、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、第２キャパシタＣ２、及び制御電源Ｅ１を省いている。

　図２において、第１入出力端Ｐ１１に入力される電流である第１電流を“ｉ１”とする。第２入出力端Ｐ２１から出力される電流である第２電流を“ｉ２”とする。また、図２において、第１トランジスタＴｒ１のコレクタＴ１１から変換素子Ｚ１に流れる電流である第３電流を“ｉ３”とする。変換素子Ｚ１から第２トランジスタＴｒ２のコレクタＴ２１に流れる電流である第４電流を“ｉ４”とする。また、図２において、基準部位Ｇ１の電位（第１入出力端Ｐ１２及び第２入出力端Ｐ２２の電位）を基準電位として、第１入出力端Ｐ１１の電位である第１電位を“ｖ１”、第２入出力端Ｐ２１の電位である第２電位を“ｖ２”とする。また、図２において、基準部位Ｇ１の電位を基準電位として、変換素子Ｚ１の第１端Ｔａ１の電位である第３電位を“ｖ３”、変換素子Ｚ１の第２端Ｔａ２の電位である第４電位を“ｖ４”とする。

　第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各々において、ベース－エミッタ間電圧を無視すると、第１電位～第４電位の関係は、以下の式（１）で表される。

　また、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各々において、コレクタ電流及びエミッタ電流と比較して十分に小さいベース電流を無視すると、第１電流～第４電流の関係は、以下の式（２）で表される。

　また、変換素子Ｚ１のインピーダンスを“ｚ１”、負荷Ｚ２のインピーダンスを“ｚ２”とすると、これらはそれぞれ以下の式（３）、（４）で表される。

　ここで、第１入出力端Ｐ１１、Ｐ１２から見た入力インピーダンスを“Ｚ_ｉｎ”とする。負荷Ｚ２が接続されたＮＩＣ回路１００の入力インピーダンスは、上記の式（１）～（４）を連立させて解くことにより、以下の式（５）で表される。

　つまり、負荷Ｚ２が接続されたＮＩＣ回路１００の入力インピーダンスは、正負が反転した変換素子Ｚ１のインピーダンスと、負荷Ｚ２のインピーダンスとの和で表される。言い換えれば、ＮＩＣ回路１００の第１入出力端Ｐ１１、Ｐ１２から見たインピーダンスは、絶対値が変換素子Ｚ１のインピーダンスであって、変換素子Ｚ１のインピーダンスの正負を反転した負性インピーダンスとなっている。このため、例えば変換素子Ｚ１のインピーダンスと、負荷Ｚ２のインピーダンスとを等しくすることにより、負荷Ｚ２が接続されたＮＩＣ回路１００の入力インピーダンスを零に近付けることが可能である。

　また、第２入出力端Ｐ２１、Ｐ２２に第２入力信号Ｘ２を入力し（図１参照）、第１入出力端Ｐ１１、Ｐ１２の間に負荷Ｚ２を電気的に接続して、第１入出力端Ｐ１１、Ｐ１２から第２出力信号Ｙ２（図１参照）を出力してもよい。この場合も、ＮＩＣ回路１００は、上記同様に動作する。

　上述のＮＩＣ回路１００をベースとする増幅回路１では、第１入出力端Ｐ１１、Ｐ１２から入力された高周波の第１入力信号Ｘ１は、抵抗Ｒａ１により決定される増幅率で増幅され、増幅された信号は、第１出力信号Ｙ１として第２入出力端Ｐ２１、Ｐ２２から出力される。また、第２入出力端Ｐ２１、Ｐ２２から入力された高周波の第２入力信号Ｘ２は、抵抗Ｒａ１により決定される増幅率で増幅され、増幅された信号は、第２出力信号Ｙ２として第１入出力端Ｐ１１、Ｐ１２から出力される。すなわち、増幅回路１は、双方向の増幅動作が可能な双方向増幅回路である。

　図３Ａは、第１入力信号Ｘ１に対する第１出力信号Ｙ１の電力増幅率の周波数特性を示す。図３Ａにおいて、横軸は、第１入力信号Ｘ１の周波数、縦軸は、電力増幅率を表している。図３Ｂは、第２入力信号Ｘ２に対する第２出力信号Ｙ２の電力増幅率の周波数特性を示す。図３Ｂにおいて、横軸は、第２入力信号Ｘ２の周波数、縦軸は、電力増幅率を表している。図３Ａ及び図３Ｂの横軸の周波数は、常用対数にて表示されている。なお、図３Ａ及び図３Ｂでは、第１キャパシタＣ１及び第２キャパシタＣ２の各静電容量を１０μＦとし、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２の各抵抗値を、１ｋΩとする。

　図３Ａでは、５つの周波数特性Ｑ１１～Ｑ１５を示す。周波数特性Ｑ１１～Ｑ１５は、抵抗Ｒａ１の抵抗値を互いに異なる値にしたときの各周波数特性である。抵抗Ｒａ１の抵抗値が［Ｒａ１１］であれば、周波数特性Ｑ１１となる。抵抗Ｒａ１の抵抗値が［Ｒａ１２］であれば、周波数特性Ｑ１２となる。抵抗Ｒａ１の抵抗値が［Ｒａ１３］であれば、周波数特性Ｑ１３となる。抵抗Ｒａ１の抵抗値が［Ｒａ１４］であれば、周波数特性Ｑ１４となる。抵抗Ｒａ１の抵抗値が［Ｒａ１５］であれば、周波数特性Ｑ１５となる。［Ｒａ１１］～［Ｒａ１５］の大小関係は、［Ｒａ１１］＞［Ｒａ１２］＞［Ｒａ１３］＞［Ｒａ１４］＞［Ｒａ１５］となる。すなわち、抵抗Ｒａ１の抵抗値が大きいほど、第１入力信号Ｘ１に対する第１出力信号Ｙ１の電力増幅率（増幅率）は大きくなる。抵抗値［Ｒａ１１］～［Ｒａ１５］は、例えば、数十Ω～数百Ω程度に設定される。

　図３Ｂでは、５つの周波数特性Ｑ２１～Ｑ２５を示す。周波数特性Ｑ２１～Ｑ２５は、抵抗Ｒａ１の抵抗値を互いに異なる値にしたときの各周波数特性である。抵抗Ｒａ１の抵抗値が［Ｒａ１１］であれば、周波数特性Ｑ２１となる。抵抗Ｒａ１の抵抗値が［Ｒａ１２］であれば、周波数特性Ｑ２２となる。抵抗Ｒａ１の抵抗値が［Ｒａ１３］であれば、周波数特性Ｑ２３となる。抵抗Ｒａ１の抵抗値が［Ｒａ１４］であれば、周波数特性Ｑ２４となる。抵抗Ｒａ１の抵抗値が［Ｒａ１５］であれば、周波数特性Ｑ２５となる。すなわち、抵抗Ｒａ１の抵抗値が大きいほど、第２入力信号Ｘ２に対する第２出力信号Ｙ２の電力増幅率は大きくなる。

　図３Ａ及び図３Ｂに示すように、第１入力信号Ｘ１に対する第１出力信号Ｙ１の電力増幅率の周波数特性と、第２入力信号Ｘ２に対する第２出力信号Ｙ２の電力増幅率の周波数特性とは、同一特性（又は、ほぼ同一特性）になる。したがって、増幅回路１は、第１入出力端Ｐ１１、Ｐ１２及び第２入出力端Ｐ２１、Ｐ２２における入力と出力とが反対になっても、同じように動作することができる。

　さらに、増幅回路１は、ＮＩＣ回路１００をベースとすることによって、広い周波数帯域の信号を増幅できる。広い周波数帯域とは、例えば３桁以上（１０^３以上）に亘る帯域幅を指す。図３Ａ及び図３Ｂでは、約１０ｋＨｚ～約２０ＭＨｚの間で、２５ｄＢ以上の比較的高い電力増幅率が維持されている。

　次に、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２について説明する。

　第１電源抵抗Ｒ１１、及び第２電源抵抗Ｒ２１は、制御電圧Ｖｃ１から交流成分を減衰させ、直流成分のみを通過させることを目的とする。第１接地抵抗Ｒ１２は、交流成分を減衰させ、第１トランジスタＴｒ１のエミッタＴ１２を直流的に基準部位Ｇ１に接地させる。第２接地抵抗Ｒ２２は、交流成分を減衰させ、第２トランジスタＴｒ２のエミッタＴ２２を直流的に基準部位Ｇ１に接地させる。

　比較例では、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２のそれぞれの代わりに、図４に示すインダクタＬ１１が用いられている。しかしながら、インダクタＬ１１のインダクタンスを［Ｌ１１］、角周波数をωとすると、インダクタＬ１１のインピーダンスは、ｊ・ω・［Ｌ１１］で表される。この結果、インダクタＬ１１を通過する高周波信号の周波数が低いほど、インダクタＬ１１のインピーダンスはより低くなり、当該高周波信号は、インダクタＬ１１を介して制御電源Ｅ１側又は基準部位Ｇ１側へ漏洩しやすくなる。高周波信号の漏洩を抑制するためには、インダクタＬ１１のインダクタンス［Ｌ１１］をより大きくする必要がある。しかし、インダクタＬ１１は、そのインダクタンス［Ｌ１１］が大きいほど、インダクタＬ１１に並列接続される寄生キャパシタＣ１１（図４参照）の容量（寄生容量）［Ｃ１１］も大きくなる。

　インダクタＬ１１と寄生キャパシタＣ１１との合成インピーダンスＺａは、以下の式（６）で表される。なお、インダクタＬ１１のインピーダンスをＺＬ１とし、寄生キャパシタＣ１１のインピーダンスをＺＣ１とする。

　合成インピーダンスＺａでは、高周波信号の周波数が低いほど、インピーダンスＺＬ１（＝ｊ・ω・［Ｌ１１］）が小さくなる。また、合成インピーダンスＺａでは、高周波信号の周波数が高いほど、インピーダンスＺＣ１（＝１／（ｊ・ω・［Ｃ１１］））が小さくなる。したがって、インダクタンス［Ｌ１１］の大小に関わらず、高周波信号は、制御電源Ｅ１側又は基準部位Ｇ１側へ漏洩しやすくなる。

　例えば、インダクタＬ１１として、インダクタンス［Ｌ１１］が５μＨ程度、寄生容量［Ｃ１１］が９ｐＦ程度のインダクタンスを用いる。この場合、インピーダンスＺＬ１の大きさ｜ＺＬ１｜及びインピーダンスＺＣ１の大きさ｜ＺＣ１｜は、周波数に対して表１の各値になる。

　上述のように、第１電源抵抗Ｒ１１及び第２電源抵抗Ｒ２１のそれぞれの代わりにインダクタを用いようとすると、インダクタンスが大きく、かつ寄生容量が非常に小さなインダクタが必要になる。しかしながら、そのようなインダクタを実現することは困難である。

　そこで、本実施形態では、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２を用いることで、減衰特性（遮断特性）を広い周波数帯域に亘ってほぼ同じにしている。なお、高周波領域での減衰特性を考慮すると、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２の各抵抗値は大きければ大きいほどよい。

　例えば、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２として、“２ＳＣ３５８３”をそれぞれ用いた場合、制御電圧Ｖｃ１の値が３Ｖであれば、動作に必要な電流は３ｍＡである。ここで、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２の各抵抗値に比べて、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各コレクタ－エミッタ間抵抗、並びに抵抗Ｒａ１の各抵抗値は、小さい。したがって、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２の各コレクタ－エミッタ間抵抗、並びに抵抗Ｒａ１の各抵抗値を無視できる。この場合、制御電源Ｅ１の両端間には、図５に示すように、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２がそれぞれ接続される。具体的に、制御電源Ｅ１の両端間では、第１電源抵抗Ｒ１１及び第２電源抵抗Ｒ２１の並列回路に、第１接地抵抗Ｒ１２及び第２接地抵抗Ｒ２２の並列回路が直列接続されている。そして、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２の各抵抗値が互いに等しく、その抵抗値が［Ｒ１００］であるとすると、制御電源Ｅ１の両端間の抵抗値は［Ｒ１００］になる。したがって、制御電圧Ｖｃ１の値が３Ｖであるときに制御電源Ｅ１から供給される電流を３ｍＡにするためには、抵抗値［Ｒ１００］を１ｋΩ程度にすればよい。

　次に、第１キャパシタＣ１、及び第２キャパシタＣ２について説明する。

　第１キャパシタＣ１及び第２キャパシタＣ２は、直流成分を減衰させるカップリングコンデンサである。第１キャパシタＣ１は、第１入力信号Ｘ１又は第２出力信号Ｙ２の直流成分を減衰させる。第２キャパシタＣ２は、第２入力信号Ｘ２又は第１出力信号Ｙ１の直流成分を減衰させる。

　キャパシタのインピーダンスは、周波数が低いほど大きくなる。そこで、第１キャパシタＣ１及び第２キャパシタＣ２の各静電容量の値は、インピーダンスが所望の下限周波数で十分に低い値になるように設定される。例えば下限周波数を１００ｋＨｚとした場合、静電容量の各値に対するインピーダンスはそれぞれ表２のようになる。

　次に、制御電圧Ｖｃ１の値と増幅率との関係について説明する。制御電圧Ｖｃ１の値が大きいほど、増幅率が大きくなる傾向にある。図６、図７、及び図８は、第１入力信号Ｘ１に対する第１出力信号Ｙ１（又は第２入力信号Ｘ２に対する第２出力信号Ｙ２）の電力増幅率の周波数特性を示す。なお、横軸の周波数は、常用対数にて表示されている。なお、図６、図７、及び図８では、第１キャパシタＣ１及び第２キャパシタＣ２の各静電容量を１０μＦとし、第１電源抵抗Ｒ１１、第２電源抵抗Ｒ２１、第１接地抵抗Ｒ１２、及び第２接地抵抗Ｒ２２の各抵抗値を、１ｋΩとする。

　図６は、制御電圧Ｖｃ１の値が３Ｖのときの３つの周波数特性Ｑ３１～Ｑ３３を示す。周波数特性Ｑ３１～Ｑ３３は、抵抗Ｒａ１の抵抗値を互いに異なる値にしたときの各周波数特性である。抵抗Ｒａ１の抵抗値が［Ｒａ１６］であれば、周波数特性Ｑ３１となる。抵抗Ｒａ１の抵抗値が［Ｒａ１７］であれば、周波数特性Ｑ３２となる。抵抗Ｒａ１の抵抗値が［Ｒａ１８］であれば、周波数特性Ｑ３３となる。［Ｒａ１６］～［Ｒａ１８］の大小関係は、［Ｒａ１６］＞［Ｒａ１７］＞［Ｒａ１８］となる。すなわち、抵抗Ｒａ１の抵抗値が大きいほど、電力増幅率は大きくなる。抵抗値［Ｒａ１６］～［Ｒａ１８］は、例えば、数十Ω～数百Ω程度に設定される。

　図７は、制御電圧Ｖｃ１の値が４Ｖのときの３つの周波数特性Ｑ４１～Ｑ４３を示す。周波数特性Ｑ４１～Ｑ４３は、抵抗Ｒａ１の抵抗値を互いに異なる値にしたときの各周波数特性である。抵抗Ｒａ１の抵抗値が［Ｒａ１６］であれば、周波数特性Ｑ４１となる。抵抗Ｒａ１の抵抗値が［Ｒａ１７］であれば、周波数特性Ｑ４２となる。抵抗Ｒａ１の抵抗値が［Ｒａ１８］であれば、周波数特性Ｑ４３となる。すなわち、抵抗Ｒａ１の抵抗値が大きいほど、電力増幅率は大きくなる。

　図８は、制御電圧Ｖｃ１の値が５Ｖのときの３つの周波数特性Ｑ５１～Ｑ５３を示す。周波数特性Ｑ５１～Ｑ５３は、抵抗Ｒａ１の抵抗値を互いに異なる値にしたときの各周波数特性である。抵抗Ｒａ１の抵抗値が［Ｒａ１６］であれば、周波数特性Ｑ５１となる。抵抗Ｒａ１の抵抗値が［Ｒａ１７］であれば、周波数特性Ｑ５２となる。抵抗Ｒａ１の抵抗値が［Ｒａ１８］であれば、周波数特性Ｑ５３となる。すなわち、抵抗Ｒａ１の抵抗値が大きいほど、電力増幅率は大きくなる。

　そして、図６、図７、及び図８を比較すると、制御電圧Ｖｃ１の値が大きいほど、電力増幅率が大きくなることがわかる。

　また、図３、図６、図７、及び図８より、抵抗Ｒａ１の抵抗値に応じて、電力増幅率が変化している。そこで、抵抗Ｒａ１を可変抵抗器とすることで、抵抗Ｒａ１の抵抗値を増減でき、電力増幅率の調整が可能になる。例えば、抵抗Ｒａ１の抵抗値を可変とすることで、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各特性のばらつきを補正することができる。また、第１出力信号Ｙ１又は第２出力信号Ｙ２が音声信号であれば、抵抗Ｒａ１の抵抗値を可変とすることで、音量調整が可能になる。抵抗Ｒａ１の抵抗値を変化させる構成は、ユーザの操作によって手動で変化させる構成、及びユーザの操作なしに自動で変化する構成のいずれであってもよい。

　また、本実施形態の増幅回路１では、変換素子Ｚ１の第１端Ｔａ１に対する第１ブロックＢ１の回路構成と、変換素子Ｚ１の第２端Ｔａ２に対する第２ブロックＢ２の回路構成とが、同じになる。言い換えると、第１ブロックＢ１の回路構成と、第２ブロックＢ２の回路構成とは、変換素子Ｚ１に対して対称となる。したがって、増幅回路１は、双方向の増幅回路として機能する。第１入出力端Ｐ１１、Ｐ１２及び第２入出力端Ｐ２１、Ｐ２２の各結線が完了した後に、第１入出力端Ｐ１１、Ｐ１２に第１入力信号Ｘ１が入力されると、第２入出力端Ｐ２１、Ｐ２２から第１出力信号Ｙ１が出力される（第１動作）。第２入出力端Ｐ２１、Ｐ２２に第２入力信号Ｘ２が入力されると、第１入出力端Ｐ１１、Ｐ１２から第２出力信号Ｙ２が出力される（第２動作）。第１動作と第２動作とは、互いに逆方向の増幅動作である。

　（２）第２実施形態
　以下、第２実施形態に係る増幅回路について図９～図１４を用いて説明する。本実施形態では、第１入力信号Ｘ１に対する第１出力信号Ｙ１の増幅率（電力増幅率）を第１増幅率α１とし、第２入力信号Ｘ２に対する第２出力信号Ｙ２の増幅率（電力増幅率）を第２増幅率α２とする。そして、本実施形態の増幅回路は、第１増幅率α１と第２増幅率α２とを互いに異ならせる増幅率調整部を更に備える。増幅率調整部が第１増幅率α１と第２増幅率α２とを異ならせることで、双方向通信を行う全二重通信及び半二重通信の通信装置に増幅回路を用いることができる。このような通信装置には、オルタネートモード又はモメンタリーモードで動作するトランシーバ、及びインターホン機器などがある。なお、増幅率調整部は、主体的又は受動的に増幅率を調整する増幅率調整機能を有する。すなわち、増幅率調整部は、増幅率調整部が主体的に増幅率を調整する構成だけでなく、増幅率調整部の外部の構成が増幅率調整部に作用することによって増幅率を調整する構成も含む。

　増幅率調整部を備える増幅回路では、第１端Ｔａ１に対する第１トランジスタＴｒ１、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、第１キャパシタＣ１、及び増幅率調整部による回路構成と、第２端Ｔａ２に対する第２トランジスタＴｒ２、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、第２キャパシタＣ２、及び増幅率調整部による回路構成とは同じであることが好ましい。言い換えると、第１トランジスタＴｒ１、第１電源抵抗Ｒ１１、第１接地抵抗Ｒ１２、第１キャパシタＣ１、及び増幅率調整部による回路構成と、第２トランジスタＴｒ２、第２電源抵抗Ｒ２１、第２接地抵抗Ｒ２２、第２キャパシタＣ２、及び増幅率調整部による回路構成とは、変換素子Ｚ１に対して対称となることが好ましい。

　なお、以下の説明では、第１入出力端Ｐ１１、Ｐ１２に第１入力信号Ｘ１が入力され、第２入出力端Ｐ２１、Ｐ２２から第１出力信号Ｙ１が出力される動作を、第１動作と呼ぶ。第２入出力端Ｐ２１、Ｐ２２に第２入力信号Ｘ２が入力され、第１入出力端Ｐ１１、Ｐ１２から第２出力信号Ｙ２が出力される動作を、第２動作と呼ぶ。第１動作の増幅率が第１増幅率α１であり、第２動作の増幅率が第２増幅率α２である。

　以下の説明では、第１実施形態の増幅回路１との相違点について主に説明し、第１実施形態と同様の構成には同一の符号を付して、説明を省略する。

　（２．１）第１例
　図９に示す増幅回路１Ａは、制御電源Ｅ１（図１参照）の代わりに制御電源Ｅ２を備える。さらに、増幅回路１Ａは、増幅率調整部２Ａを備える。増幅率調整部２Ａは、制御回路３Ａ、及び制御電源Ｅ２を有する。

　制御回路３Ａは、コンピュータシステムを備えることが好ましい。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、制御回路３Ａとしての機能の少なくとも一部が実現される。プログラムは、コンピュータシステムのメモリにあらかじめ記録されてもよく、電気通信回線を通じて提供されてもよく、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む一ないし複数の電子回路で構成される。ここでいうＩＣ又はＬＳＩ等の集積回路は、集積の度合いによって呼び方が異なっており、システムＬＳＩ、ＶＬＳＩ（Very Large Scale Integration）、又はＵＬＳＩ（Ultra Large Scale Integration）と呼ばれる集積回路を含む。さらに、ＬＳＩの製造後にプログラムされる、ＦＰＧＡ（Field-Programmable Gate Array）、又はＬＳＩ内部の接合関係の再構成若しくはＬＳＩ内部の回路区画の再構成が可能な論理デバイスについても、プロセッサとして採用することができる。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。ここでいうコンピュータシステムは、一つ以上のプロセッサ及び一つ以上のメモリを有するマイクロコントローラを含む。したがって、マイクロコントローラについても、半導体集積回路又は大規模集積回路を含む一ないし複数の電子回路で構成される。

　制御電源Ｅ２は、直流の制御電圧Ｖｃ１の値を可変とする可変電圧電源である。制御電圧Ｖｃ１が増加すると、第１高電位端Ｔ１１と基準部位Ｇ１との間の電圧、及び第２高電位端Ｔ２１と基準部位Ｇ１との間の電圧が増加する。制御電圧Ｖｃ１が低下すると、第１高電位端Ｔ１１と基準部位Ｇ１との間の電圧、及び第２高電位端Ｔ２１と基準部位Ｇ１との間の電圧が低下する。

　制御回路３Ａは、制御電源Ｅ２を制御して、制御電圧Ｖｃ１を調整する。制御回路３Ａは、制御電圧Ｖｃ１の値を増加させることで、増幅率を増加させることができる。また、制御回路３Ａは、制御電圧Ｖｃ１の値を減少させることで、増幅率を減少させることができる。

　そこで、制御回路３Ａは、第１動作時における制御電圧Ｖｃ１の値を、第２動作時における制御電圧Ｖｃ１の値より大きくすることで、第１動作時の第１増幅率α１を、第２動作時の第２増幅率α２より大きくする。制御回路３Ａは、第１動作及び第２動作の切り替えに同期して、制御電圧Ｖｃ１の値を時分割で切り替える。

　（２．２）第２例
　図１０に示す増幅回路１Ｂは、可変抵抗器Ｒａ２を変換素子Ｚ１として備える。さらに、増幅回路１Ｂは、増幅率調整部２Ｂを備える。増幅率調整部２Ｂは、制御回路３Ｂ、及び可変抵抗器Ｒａ２を有する。

　制御回路３Ｂは、コンピュータシステムを備えることが好ましい。

　可変抵抗器Ｒａ２は、抵抗値を可変とする可変抵抗器である。可変抵抗器Ｒａ２の抵抗値が変化することで、変換素子Ｚ１のインピーダンスが変化する。

　制御回路３Ｂは、可変抵抗器Ｒａ２を制御して、可変抵抗器Ｒａ２の抵抗値を調整する。制御回路３Ｂは、可変抵抗器Ｒａ２の抵抗値を増加させることで、増幅率を増加させることができる。また、制御回路３Ｂは、可変抵抗器Ｒａ２の抵抗値を減少させることで、増幅率を減少させることができる。

　そこで、制御回路３Ｂは、第１動作時における可変抵抗器Ｒａ２の抵抗値を、第２動作時における可変抵抗器Ｒａ２の抵抗値より大きくすることで、第１動作時の第１増幅率α１を、第２動作時の第２増幅率α２より大きくする。制御回路３Ｂは、第１動作及び第２動作の切り替えに同期して、可変抵抗器Ｒａ２の抵抗値を時分割で切り替える。

　（２．３）第３例
　図１１に示す増幅回路１Ｃは、抵抗Ｒａ３、Ｒａ４、及び単極双投形のスイッチＳＷ１からなる回路を変換素子Ｚ１として備える。さらに、増幅回路１Ｃは、増幅率調整部２Ｃを備える。増幅率調整部２Ｃは、制御回路３Ｃ、及び変換素子Ｚ１を有する。

　制御回路３Ｃは、コンピュータシステムを備えることが好ましい。

　抵抗Ｒａ３の抵抗値と抵抗Ｒａ４の抵抗値とは互いに異なる。ここでは、抵抗Ｒａ３の抵抗値が抵抗Ｒａ４の抵抗値より大きいとする。そして、抵抗Ｒａ３、Ｒａ４の各一端は、第１端Ｔａ１に電気的に接続する。

　スイッチＳＷ１は、可動接点、及び一対の固定接点を有する単極双投形のスイッチである。スイッチＳＷ１の可動接点は第２端Ｔａ２に電気的に接続する。スイッチＳＷ１の一方の固定接点は抵抗Ｒａ３の他端に電気的に接続する。スイッチＳＷ１の他方の固定接点は抵抗Ｒａ４の他端に電気的に接続する。スイッチＳＷ１の可動接点は、一対の固定接点のいずれか一方に切替可能に電気的に接続する。すなわち、スイッチＳＷ１の可動接点の接続先を切り替えることで、第１端Ｔａ１と第２端Ｔａ２との間には、抵抗Ｒａ３及び抵抗Ｒａ４のいずれか一方が電気的に接続する。したがって、第１端Ｔａ１と第２端Ｔａ２との間に形成される抵抗Ｒａ３及び抵抗Ｒａ４の合成抵抗は、スイッチＳＷ１によって時分割で切り替えられる。ここでは、抵抗Ｒａ３の抵抗値が抵抗Ｒａ４の抵抗値より大きいので、第１端Ｔａ１と第２端Ｔａ２との間に抵抗Ｒａ３が電気的に接続されているときの合成抵抗（変換素子Ｚ１のインピーダンス）は、第１端Ｔａ１と第２端Ｔａ２との間に抵抗Ｒａ４が電気的に接続されているときの合成抵抗（変換素子Ｚ１のインピーダンス）より大きくなる。

　制御回路３Ｃは、スイッチＳＷ１を制御して、スイッチＳＷ１の可動接点の接続先を抵抗Ｒａ３及び抵抗Ｒａ４のいずれか一方に切り替える。具体的に、制御回路３Ｃは、第１動作時におけるスイッチＳＷ１の可動接点の接続先を抵抗Ｒａ３とし、第２動作時におけるスイッチＳＷ１の可動接点の接続先を抵抗Ｒａ４とする。抵抗Ｒａ３の抵抗値は抵抗Ｒａ４の抵抗値より大きいので、第１動作時の第１増幅率α１は、第２動作時の第２増幅率α２より大きくなる。制御回路３Ｃは、第１動作及び第２動作の切り替えに同期して、スイッチＳＷ１の可動接点の接続先を時分割で切替える。

　図１２は、増幅回路１Ｃを通信装置に用いたときの応用例を示す。図１２では、無線通信を行う通信装置の変調回路４１及び復調回路４２が単極双投形のスイッチＳＷ１０を介して第１入出力端Ｐ１１、Ｐ１２に電気的に接続され、アンテナ５が第２入出力端Ｐ２１、Ｐ２２に電気的に接続されている。

　スイッチＳＷ１０は、可動接点、及び一対の固定接点を有する単極双投形のスイッチである。スイッチＳＷ１０の可動接点は第１入出力端Ｐ１１に電気的に接続する。スイッチＳＷ１０の一方の固定接点は変調回路４１に電気的に接続する。スイッチＳＷ１０の他方の固定接点は復調回路４２に電気的に接続する。スイッチＳＷ１０の可動接点は、一対の固定接点のいずれか一方に切替可能に電気的に接続する。すなわち、スイッチＳＷ１０の可動接点の接続先を切り替えることで、第１入出力端Ｐ１１には、変調回路４１及び復調回路４２のいずれか一方が電気的に接続する。

　制御回路３Ｃは、スイッチＳＷ１０の切替状態に同期して、第１動作及び第２動作を切り替える。すなわち、変調回路４１が第１入出力端Ｐ１１、Ｐ１２に電気的に接続しているときに、制御回路３Ｃは第１動作を行うようにスイッチＳＷ１を制御する。また、復調回路４２が第１入出力端Ｐ１１、Ｐ１２に電気的に接続しているときに、制御回路３Ｃは第２動作を行うようにスイッチＳＷ１を制御する。

　例えば、ＧＳＭ（Global System for Mobile communications）（登録商標）方式の通信は、上り通信時の増幅率と下り通信時の増幅率とが互いに異なる。そこで、増幅回路１Ｃは、第１動作時に上りの信号に適用される第１増幅率α１と、第２動作時に下りの信号に適用される第２増幅率α２とを時分割で互いに異ならせることができる。

　（２．４）第４例
　図１３に示す増幅回路１Ｄは、抵抗Ｒａ５、Ｒａ６、及び単極単投形のスイッチＳＷ２からなる回路を変換素子Ｚ１として備える。さらに、増幅回路１Ｄは、増幅率調整部２Ｄを備える。増幅率調整部２Ｄは、制御回路３Ｄ、及び変換素子Ｚ１を有する。

　制御回路３Ｄは、コンピュータシステムを備えることが好ましい。

　抵抗Ｒａ５の抵抗値と抵抗Ｒａ６の抵抗値とは互いに異なる。ここでは、抵抗Ｒａ５の抵抗値が抵抗Ｒａ６の抵抗値より大きいとする。そして、抵抗Ｒａ５の一端は第１端Ｔａ１に電気的に接続し、抵抗Ｒａ５の他端は第２端Ｔａ２に電気的に接続している。抵抗Ｒａ６の一端は第１端Ｔａ１に電気的に接続し、抵抗Ｒａ６の他端は単極単投形のスイッチＳＷ２を介して第２端Ｔａ２に電気的に接続する。すなわち、スイッチＳＷ２をオン（導通）又はオフ（遮断）することで、第１端Ｔａ１と第２端Ｔａ２との間に接続された抵抗Ｒａ５と抵抗Ｒａ６との合成抵抗が変化する。

　スイッチＳＷ２がオフしていれば、第１端Ｔａ１と第２端Ｔａ２との間の抵抗値は、抵抗Ｒａ５の抵抗値になる。スイッチＳＷ２がオンしていれば、第１端Ｔａ１と第２端Ｔａ２との間の抵抗値は、抵抗Ｒａ５と抵抗Ｒａ６の並列回路の抵抗値になる。すなわち、第１端Ｔａ１と第２端Ｔａ２との間に形成される抵抗Ｒａ５及び抵抗Ｒａ６の合成抵抗は、スイッチＳＷ２によって時分割で切り替えられる。具体的に、スイッチＳＷ２がオンしているときの合成抵抗（変換素子Ｚ１のインピーダンス）は、スイッチＳＷ２がオフしているときの合成抵抗（変換素子Ｚ１のインピーダンス）よりも小さくなる。したがって、スイッチＳＷ２がオンしているときの増幅率は、スイッチＳＷ２がオフしているときの増幅率より小さくなる。

　制御回路３Ｄは、スイッチＳＷ２を制御して、スイッチＳＷ２のオン、オフを切り替える。そこで、制御回路３Ｄは、第１動作時におけるスイッチＳＷ２をオフ状態に維持し、第２動作時におけるスイッチＳＷ２をオン状態に維持することで、第１動作時の第１増幅率α１を、第２動作時の第２増幅率α２より大きくする。制御回路３Ｄは、第１動作及び第２動作の切り替えに同期して、スイッチＳＷ２のオン、オフを時分割で切り替える。

　（２．５）第５例
　図１４に示す増幅回路１Ｅは、抵抗Ｒａ７、Ｒａ８、及びデュプレクサＤＰＸ１からなる回路を変換素子Ｚ１として備える。さらに、増幅回路１Ｅは、増幅率調整部２Ｅを備える。増幅率調整部２Ｅは、変換素子Ｚ１を有する。

　制御回路３Ｅは、コンピュータシステムを備えることが好ましい。

　デュプレクサＤＰＸ１は、デュプレクサＤＰＸ１に入力された信号を、低周波側の信号と高周波側の信号とに分離する。そして、デュプレクサＤＰＸ１は、低周波側の信号を第１経路Ｋ１に流し、高周波側の信号を第２経路Ｋ２に流す。第１経路Ｋ１には抵抗Ｒａ７が直列接続されており、低周波側の信号は抵抗Ｒａ７を通る。第２経路Ｋ２には抵抗Ｒａ８が直列接続されており、高周波側の信号は抵抗Ｒａ８を通る。

　したがって、第１端Ｔａ１から第２端Ｔａ２へ向かう第１信号Ｓ１の周波数と、第２端Ｔａ２から第１端Ｔａ１へ向かう第２信号Ｓ２の周波数とが、互いに異なれば、第１動作時の第１増幅率α１は抵抗Ｒａ７によって決まり、第２動作時の第２増幅率α２は抵抗Ｒａ８によって決まる。

　そこで、第１入力信号Ｘ１（第１信号Ｓ１に相当）の周波数を第２入力信号Ｘ２（第２信号Ｓ２に相当）の周波数より低くする。さらに、抵抗Ｒａ７の抵抗値と抵抗Ｒａ８の抵抗値とを互いに異なる値にする。この結果、第１動作時の第１増幅率α１と第２動作時の第２増幅率α２とを互いに異ならせることができる。

　例えば、ＣＤＭＡ（Code Division Multiple Access）方式の通信は、上りの周波数と下りの周波数とが互いに異なる。そこで、ＣＤＭＡ方式の無線通信を行う通信装置の変調回路及び復調回路が第１入出力端Ｐ１１、Ｐ１２に電気的に接続され、アンテナが第２入出力端Ｐ２１、Ｐ２２に電気的に接続されているとする。この場合、増幅回路１Ｅは、第１動作時に上りの信号に適用される第１増幅率α１と、第２動作時に下りの信号に適用される第２増幅率α２とを互いに異ならせることができる。

　（３）変形例
　上述の実施形態は、本開示の様々な実施形態の一つに過ぎない。上述の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。以下、上述の実施形態の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。

　上述の実施形態において、変換素子Ｚ１は、キャパシタンス、又はインダクタンスなどの抵抗以外のインピーダンス素子であってもよい。また、変換素子Ｚ１は、抵抗、キャパシタンス、及びインダクタンスなどから２つ以上のインピーダンス素子を有する構成であってもよい。

　上述の実施形態において、第１入出力端Ｐ１１、Ｐ１２に無線通信の変調回路及び復調回路が電気的に接続され、第２入出力端Ｐ２１、Ｐ２２にアンテナが電気的に接続されてもよい。増幅回路１は、広い周波数帯域の信号を増幅でき、かつ、双方向の増幅回路として機能するので、周波数帯域が異なる複数の無線通信に対して使用可能になる。

　上述の実施形態において、第１入出力端Ｐ１１、Ｐ１２にインターホンシステムの親機が電気的に接続され、第２入出力端Ｐ２１、Ｐ２２にインターホンシステムの子機が電気的に接続されてもよい。増幅回路１は、広い周波数帯域の信号を増幅でき、かつ、双方向の増幅回路として機能するので、広い周波数帯域を用いた映像信号及び音声信号の双方向の伝達が可能になる。

　上述の実施形態において、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２は、同様の作用を奏する半導体スイッチ素子であれば、ｎｐｎ型のバイポーラトランジスタ以外の半導体スイッチ素子であってもよい。

　（４）まとめ
　以上のように、実施形態に係る第１の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第１ブロック（Ｂ１）と、第２ブロック（Ｂ２）と、変換素子（Ｚ１）と、基準部位（Ｇ１）と、を備えて、負性インピーダンス変換回路（１００）として動作する。第１ブロック（Ｂ１）は、第１トランジスタ（Ｔｒ１）、及び少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）を有する。第２ブロック（Ｂ２）は、第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）を有する。変換素子（Ｚ１）は、第１トランジスタ（Ｔｒ１）に第１端（Ｔａ１）を電気的に接続され、第２トランジスタ（Ｔｒ２）に第２端（Ｔａ２）を電気的に接続されている。基準部位（Ｇ１）は、基準電位となる。そして、第１端（Ｔａ１）に対する第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、及び前記少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）による回路構成と、第２端（Ｔａ２）に対する第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）による回路構成とは、同じである。

　上述の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、入力と出力とが反対になっても正常に動作することができる。

　また、実施形態に係る第２の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第１ブロック（Ｂ１）と、第２ブロック（Ｂ２）と、変換素子（Ｚ１）と、基準部位（Ｇ１）と、を備えて、負性インピーダンス変換回路（１００）として動作する。第１ブロック（Ｂ１）は、第１トランジスタ（Ｔｒ１）、及び少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）を有する。第２ブロック（Ｂ２）は、第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）を有する。変換素子（Ｚ１）は、第１トランジスタ（Ｔｒ１）に第１端（Ｔａ１）を電気的に接続され、第２トランジスタ（Ｔｒ２）に第２端（Ｔａ２）を電気的に接続されている。基準部位（Ｇ１）は、基準電位となる。そして、第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、及び前記少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）による回路構成と、第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）による回路構成とは、変換素子（Ｚ１）に対して対称となる。

　また、実施形態に係る第３の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、第１又は第２の態様において、第１トランジスタ（Ｔｒ１）は、第１高電位端（Ｔ１１）、第１低電位端（Ｔ１２）、及び前記第１高電位端（Ｔ１１）から第１低電位端（Ｔ１２）へ流れる電流を調整するための第１制御端（Ｔ１３）を有することが好ましい。第２トランジスタ（Ｔｒ２）は、第２高電位端（Ｔ２１）、第２低電位端（Ｔ２２）、及び第２高電位端（Ｔ２１）から第２低電位端（Ｔ２２）へ流れる電流を調整するための第２制御端（Ｔ２３）を有することが好ましい。第１端（Ｔａ１）は、第１高電位端（Ｔ１１）に電気的に接続され、第２端（Ｔａ２）は、第２高電位端（Ｔ２１）に電気的に接続される。第１低電位端（Ｔ１２）と基準部位（Ｇ１）との間のインピーダンス、及び第２低電位端（Ｔ２２）と基準部位（Ｇ１）との間のインピーダンスのそれぞれは、変換素子（Ｚ１）のインピーダンスの正負を反転した負性インピーダンスである。

　上述の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、負性インピーダンス変換回路（１００）として動作する。さらに、増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第１端（Ｔａ１）に対する第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、及び前記少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）による回路構成と、第２端（Ｔａ２）に対する第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）による回路構成とを、同じにできる。あるいは、増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、及び前記少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）による回路構成と、第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、及び少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）による回路構成とを、変換素子（Ｚ１）に対して対称とすることができる。

　また、実施形態に係る第４の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、第３の態様において、第１トランジスタ（Ｔｒ１）及び第２トランジスタ（Ｔｒ２）のそれぞれは、バイポーラトランジスタであることが好ましい。第１高電位端（Ｔ１１）は、第１トランジスタ（Ｔｒ１）のコレクタであり、第１低電位端（Ｔ１２）は、第１トランジスタ（Ｔｒ１）のエミッタであり、第１制御端（Ｔ１３）は、第１トランジスタ（Ｔｒ１）のベースである。第２高電位端（Ｔ２１）は、第２トランジスタ（Ｔｒ２）のコレクタであり、第２低電位端（Ｔ２２）は、第２トランジスタ（Ｔｒ２）のエミッタであり、第２制御端（Ｔ２３）は、第２トランジスタ（Ｔｒ２）のベースである。

　上述の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、負性インピーダンス変換回路（１００）として動作することができる。

　また、実施形態に係る第５の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第３又は第４の態様において、直流の制御電圧（Ｖｃ１）を生成する制御電源（Ｅ１）をさらに備えることが好ましい。少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２，Ｃ１）は、第１高電位端（Ｔ１１）と基準部位（Ｇ１）との間で制御電源（Ｅ１）に直列接続された第１電源抵抗（Ｒ１１）と、第１低電位端（Ｔ１２）にそれぞれ接続された第１接地抵抗（Ｒ１２）及び第１キャパシタ（Ｃ１）と、を含む。少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２，Ｃ２）は、第２高電位端（Ｔ２１）と基準部位（Ｇ１）との間で制御電源（Ｅ１）に直列接続された第２電源抵抗（Ｒ２１）と、第２低電位端（Ｔ２２）にそれぞれ接続された第２接地抵抗（Ｒ２２）及び第２キャパシタ（Ｃ２）と、を含む。第１高電位端（Ｔ１１）は第２制御端（Ｔ２３）に電気的に接続し、第２高電位端（Ｔ２１）は第１制御端（Ｔ１３）に電気的に接続している。

　また、実施形態に係る第６の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第３乃至５のいずれか一つの態様において、一対の第１入出力端（Ｐ１１、Ｐ１２）と、一対の第２入出力端（Ｐ２１、Ｐ２２）と、をさらに備えることが好ましい。第１入出力端（Ｐ１１、Ｐ１２）は、第１低電位端（Ｔ１２）及び基準部位（Ｇ１）にそれぞれ電気的に接続している。一対の第２入出力端（Ｐ２１、Ｐ２２）は、第２低電位端（Ｔ２２）及び基準部位（Ｇ１）にそれぞれ電気的に接続している。第１入出力端（Ｐ１１、Ｐ１２）に第１入力信号（Ｘ１）が入力されると、第２入出力端（Ｐ２１、Ｐ２２）から第１出力信号（Ｙ１）が出力される。第２入出力端（Ｐ２１、Ｐ２２）に第２入力信号（Ｘ２）が入力されると、第１入出力端（Ｐ１１、Ｐ１２）から第２出力信号（Ｙ２）が出力される。

　上述の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、双方向の増幅回路として機能することができる。

　また、実施形態に係る第７の態様の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、第６の態様において、第１入力信号（Ｘ１）に対する第１出力信号（Ｙ１）の増幅率（電力増幅率）、及び第２入力信号（Ｘ２）に対する第２出力信号（Ｙ２）の増幅率（電力増幅率）は、変換素子（Ｚ１）のインピーダンスに応じて決まることが好ましい。

　上述の増幅回路（１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、変換素子（Ｚ１）のインピーダンスによって、増幅率が所望の値に設定される。

　また、実施形態に係る第８の態様の増幅回路（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、第６の態様において、増幅率調整部（２Ａ～２Ｅ）を更に備えることが好ましい。増幅率調整部（２Ａ～２Ｅ）は、第１入力信号（Ｘ１）に対する第１出力信号（Ｙ１）の増幅率（電力増幅率）、及び第２入力信号（Ｘ２）に対する第２出力信号（Ｙ２）の増幅率を互いに異ならせる。

　上述の増幅回路（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、例えば双方向通信を行う全二重通信及び半二重通信の通信装置に適用できる。

　また、実施形態に係る第９の態様の増幅回路（１Ａ）では、第８の態様において、増幅率調整部（２Ａ）は、第１高電位端（Ｔ１１）と基準部位（Ｇ１）との間の電圧（Ｖｃ１）、及び第２高電位端（Ｔ２１）と基準部位（Ｇ１）との間の電圧（Ｖｃ１）を、時分割で切り替えることが好ましい。

　上述の増幅回路（１Ａ）は、増幅率を時分割で容易に変更できる。

　また、実施形態に係る第１０の態様の増幅回路（１Ｂ）では、第８の態様において、増幅率調整部（２Ｂ）は、変換素子（Ｚ１）のインピーダンスを時分割で切り替えることが好ましい。

　上述の増幅回路（１Ｂ）は、増幅率を時分割で容易に変更できる。

　また、実施形態に係る第１１の態様の増幅回路（１Ｂ）では、第１０の態様において、変換素子（Ｚ１）は、可変抵抗器（Ｒａ２）を有し、増幅率調整部（２Ｂ）は、可変抵抗器（Ｒａ２）の抵抗値を時分割で切り替えることが好ましい。

　上述の増幅回路（１Ｂ）は、可変抵抗器（Ｒａ２）によって増幅率を時分割で容易に変更できる。

　また、実施形態に係る第１２の態様の増幅回路（１Ｃ、１Ｄ）では、第１０の態様において、変換素子（Ｚ１）は、複数の抵抗（Ｒａ３及びＲａ４、又は、Ｒａ５及びＲａ６）を有することが好ましい。増幅率調整部（２Ｃ、２Ｄ）は、複数の抵抗（Ｒａ３及びＲａ４、又は、Ｒａ５及びＲａ６）の合成抵抗を時分割で切り替える。

　上述の増幅回路（１Ｃ、１Ｄ）は、増幅率を時分割で容易に変更できる。

　また、実施形態に係る第１３の態様の増幅回路（１Ｅ）では、第８の態様において、変換素子（Ｚ１）は、第１端（Ｔａ１）から第２端（Ｔａ２）へ向かう第１信号（Ｓ１）が通る第１経路（Ｋ１）と、第２端（Ｔａ２）から第１端（Ｔａ１）へ向かう第２信号（Ｓ２）が通る第２経路（Ｋ２）と、を有することが好ましい。そして、第１経路（Ｋ１）のインピーダンスと第２経路（Ｋ２）のインピーダンスとが互いに異なる。増幅率調整部（２Ｅ）は、変換素子（Ｚ１）を有する。

　上述の増幅回路（１Ｅ）は、周波数が異なる２つ以上の信号の各増幅率を容易に異ならせることができる。

　また、実施形態に係る第１４の態様の増幅回路（１Ｅ）では、第１３の態様において、第１信号（Ｓ１）の周波数と第２信号（Ｓ２）の周波数とは、互いに異なることが好ましい。

　上述の増幅回路（１Ｅ）では、信号の伝達方向に応じて、増幅率を容易に切り替えることができる。

　また、実施形態に係る第１５の態様の増幅回路（１）では、第１乃至第８の態様のいずれか一つにおいて、変換素子（Ｚ１）は、抵抗（Ｒａ１）であることが好ましい。

　上述の増幅回路（１）では、抵抗（Ｒａ１）の抵抗値によって、増幅率が所望の値に設定される。

　また、実施形態に係る第１６の態様の増幅回路（１）では、第１５の態様において、抵抗（Ｒａ１）は、可変抵抗器であることが好ましい。

　上述の増幅回路（１）では、増幅率の調整が可能になる。

　また、実施形態に係る第１７の態様の増幅回路（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、第８乃至第１４の態様のいずれか１つにおいて、第１端（Ｔａ１）に対する第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２、Ｃ１）、及び増幅率調整部（２Ａ～２Ｅ）による回路構成と、第２端（Ｔａ２）に対する第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２、Ｃ２）、及び増幅率調整部（２Ａ～２Ｅ）による回路構成とは、同じであることが好ましい。

　上述の増幅回路（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）は、信号の伝達方向に応じて、増幅率を容易に切り替えることができる。

　また、実施形態に係る第１８の態様の増幅回路（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ）では、第８乃至第１４の態様のいずれか１つにおいて、第１ブロック（Ｂ１）の第１トランジスタ（Ｔｒ１）、少なくとも１つの第１受動素子（Ｒ１１、Ｒ１２、Ｃ１）、及び増幅率調整部（２Ａ～２Ｅ）による回路構成と、第２ブロック（Ｂ２）の第２トランジスタ（Ｔｒ２）、少なくとも１つの第２受動素子（Ｒ２１、Ｒ２２、Ｃ２）、及び増幅率調整部（２Ａ～２Ｅ）による回路構成とは、変換素子（Ｚ１）に対して対称となることが好ましい。

　なお、第３～第１８の態様に係る構成については、増幅回路（１）に必須の構成ではなく、適宜省略可能である。

　１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ　増幅回路
　Ｂ１　第１ブロック
　Ｂ２　第２ブロック
　Ｚ１　変換素子
　Ｒａ１　抵抗
　Ｒａ２　可変抵抗器
　Ｒａ３、Ｒａ４、Ｒａ５、Ｒａ６　抵抗
　Ｔａ１　第１端
　Ｔａ２　第２端
　Ｇ１　基準部位
　Ｔｒ１　第１トランジスタ
　Ｒ１１　第１電源抵抗（第１受動素子）
　Ｒ１２　第１接地抵抗（第１受動素子）
　Ｃ１　第１キャパシタ（第１受動素子）
　Ｔ１１　第１高電位端
　Ｔ１２　第１低電位端
　Ｔ１３　第１制御端
　Ｔｒ２　第２トランジスタ
　Ｒ２１　第２電源抵抗（第２受動素子）
　Ｒ２２　第２接地抵抗（第２受動素子）
　Ｃ２　第２キャパシタ（第２受動素子）
　２Ａ～２Ｅ　増幅率調整部
　Ｔ２１　第２高電位端
　Ｔ２２　第２低電位端
　Ｔ２３　第２制御端
　Ｐ１１、Ｐ１２　一対の第１入出力端
　Ｐ２１、Ｐ２２　一対の第２入出力端
　Ｅ１　制御電源
　Ｖｃ１　制御電圧
　Ｘ１　第１入力信号
　Ｘ２　第２入力信号
　Ｙ１　第１出力信号
　Ｙ２　第２出力信号
　Ｓ１　第１信号
　Ｓ２　第２信号
　Ｋ１　第１経路
　Ｋ２　第２経路

Claims

　第１トランジスタ、及び少なくとも１つの第１受動素子を有する第１ブロックと、
　第２トランジスタ、及び少なくとも１つの第２受動素子を有する第２ブロックと、
　前記第１トランジスタに第１端を電気的に接続され、前記第２トランジスタに第２端を電気的に接続された変換素子と、
　基準電位となる基準部位と、を備えて、
　負性インピーダンス変換回路として動作し、
　前記第１端に対する前記第１ブロックの前記第１トランジスタ、及び前記少なくとも１つの第１受動素子による回路構成と、前記第２端に対する前記第２ブロックの前記第２トランジスタ、及び前記少なくとも１つの第２受動素子による回路構成とは、同じである
　増幅回路。
　第１トランジスタ、及び少なくとも１つの第１受動素子を有する第１ブロックと、
　第２トランジスタ、及び少なくとも１つの第２受動素子を有する第２ブロックと、
　前記第１トランジスタに第１端を電気的に接続され、前記第２トランジスタに第２端を電気的に接続された変換素子と、
　基準電位となる基準部位と、を備えて、
　負性インピーダンス変換回路として動作し、
　前記第１ブロックの前記第１トランジスタ、及び前記少なくとも１つの第１受動素子による回路構成と、前記第２ブロックの前記第２トランジスタ、及び前記少なくとも１つの第２受動素子による回路構成とは、前記変換素子に対して対称となる
　増幅回路。
　前記第１トランジスタは、第１高電位端、第１低電位端、及び前記第１高電位端から前記第１低電位端へ流れる電流を調整するための第１制御端を有し、
　前記第２トランジスタは、第２高電位端、第２低電位端、及び前記第２高電位端から前記第２低電位端へ流れる電流を調整するための第２制御端を有し、
　前記第１端は、前記第１高電位端に電気的に接続され、前記第２端は、前記第２高電位端に電気的に接続され、
　前記第１低電位端と前記基準部位との間のインピーダンス、及び前記第２低電位端と前記基準部位との間のインピーダンスのそれぞれは、前記変換素子のインピーダンスの正負を反転した負性インピーダンスである
　請求項１又は２記載の増幅回路。
　前記第１トランジスタ及び前記第２トランジスタのそれぞれは、バイポーラトランジスタであり、
　前記第１高電位端は、前記第１トランジスタのコレクタであり、前記第１低電位端は、前記第１トランジスタのエミッタであり、前記第１制御端は、前記第１トランジスタのベースであり、
　前記第２高電位端は、前記第２トランジスタのコレクタであり、前記第２低電位端は、前記第２トランジスタのエミッタであり、前記第２制御端は、前記第２トランジスタのベースである
　請求項３記載の増幅回路。
　直流の制御電圧を生成する制御電源をさらに備え、
　前記少なくとも１つの第１受動素子は、前記第１高電位端と前記基準部位との間で前記制御電源に直列接続された第１電源抵抗と、前記第１低電位端にそれぞれ接続された第１接地抵抗及び第１キャパシタと、を含み、
　前記少なくとも１つの第２受動素子は、前記第２高電位端と前記基準部位との間で前記制御電源に直列接続された第２電源抵抗と、前記第２低電位端にそれぞれ接続された第２接地抵抗及び第２キャパシタと、を含み、
　前記第１高電位端は前記第２制御端に電気的に接続し、前記第２高電位端は前記第１制御端に電気的に接続している
　請求項３又は４記載の増幅回路。
　前記第１低電位端及び前記基準部位にそれぞれ電気的に接続した一対の第１入出力端と、
　前記第２低電位端及び前記基準部位にそれぞれ電気的に接続した一対の第２入出力端と、をさらに備え、
　前記第１入出力端に第１入力信号が入力されると、前記第２入出力端から第１出力信号が出力され、
　前記第２入出力端に第２入力信号が入力されると、前記第１入出力端から第２出力信号が出力される
　請求項３乃至５のいずれか一項に記載の増幅回路。
　前記第１入力信号に対する前記第１出力信号の増幅率、及び前記第２入力信号に対する前記第２出力信号の増幅率は、前記変換素子のインピーダンスに応じて決まる
　請求項６記載の増幅回路。
　前記第１入力信号に対する前記第１出力信号の増幅率、及び前記第２入力信号に対する前記第２出力信号の増幅率を互いに異ならせる増幅率調整部を更に備える
　請求項６記載の増幅回路。
　前記増幅率調整部は、前記第１高電位端と前記基準部位との間の電圧、及び前記第２高電位端と前記基準部位との間の電圧を、時分割で切り替える
　請求項８記載の増幅回路。
　前記増幅率調整部は、前記変換素子のインピーダンスを時分割で切り替える
　請求項８記載の増幅回路。
　前記変換素子は、可変抵抗器を有し、
　前記増幅率調整部は、前記可変抵抗器の抵抗値を時分割で切り替える
　請求項１０記載の増幅回路。
　前記変換素子は、複数の抵抗を有し、
　前記増幅率調整部は、前記複数の抵抗の合成抵抗を時分割で切り替える
　請求項１０記載の増幅回路。
　前記変換素子は、前記第１端から前記第２端へ向かう第１信号が通る第１経路と、前記第２端から前記第１端へ向かう第２信号が通る第２経路と、を有し、
　前記第１経路のインピーダンスと前記第２経路のインピーダンスとが互いに異なり、
　前記増幅率調整部は、前記変換素子を有する
　請求項８記載の増幅回路。
　前記第１信号の周波数と前記第２信号の周波数とは、互いに異なる
　請求項１３記載の増幅回路。
　前記変換素子は、抵抗である
　請求項１乃至８のいずれか一項に記載の増幅回路。
　前記抵抗は、可変抵抗器である
　請求項１５記載の増幅回路。
　前記第１端に対する前記第１ブロックの前記第１トランジスタ、前記少なくとも１つの第１受動素子、及び前記増幅率調整部による回路構成と、前記第２端に対する前記第２ブロックの前記第２トランジスタ、前記少なくとも１つの第２受動素子、及び前記増幅率調整部による回路構成とは、同じである
　請求項８乃至１４のいずれか一項に記載の増幅回路。
　前記第１ブロックの前記第１トランジスタ、前記少なくとも１つの第１受動素子、及び前記増幅率調整部による回路構成と、前記第２ブロックの前記第２トランジスタ、前記少なくとも１つの第２受動素子、及び前記増幅率調整部による回路構成とは、前記変換素子に対して対称となる
　請求項８乃至１４のいずれか一項に記載の増幅回路。