WO2013080412A1 - 固体撮像装置およびカメラ - Google Patents

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WO2013080412A1
WO2013080412A1 PCT/JP2012/006329 JP2012006329W WO2013080412A1 WO 2013080412 A1 WO2013080412 A1 WO 2013080412A1 JP 2012006329 W JP2012006329 W JP 2012006329W WO 2013080412 A1 WO2013080412 A1 WO 2013080412A1
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reference signal
circuit
signal
comparator
column
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PCT/JP2012/006329
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真浩 樋口
生熊　誠
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パナソニック株式会社
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention is an analog-to-digital conversion circuit (hereinafter referred to as ADC) that can be applied to a solid-state imaging device represented by a CMOS image sensor, in particular, a solid-state mounted with a single slope type (or integration type or counter type) ADC.
  • ADC analog-to-digital conversion circuit
  • the present invention relates to an imaging device and an imaging device.
  • a means is generally taken to reduce the data amount per frame and realize high-speed moving image shooting by mixing readout signals of pixels of the same color adjacent vertically and horizontally.
  • the random noise is theoretically reduced to 1 / ⁇ 4 according to a normal distribution.
  • the reference signal noise is temporally correlated according to the operation principle of the column parallel ADC, so the noise suppression effect of the reference signal by the horizontal pixel mixing is considered to be low. It is done. That is, in the two-pixel mixing in the horizontal direction, the random noise is reduced to 1 / ⁇ 2, but the noise of the reference signal is not reduced, and the relative noise amount difference is easily seen as a horizontal line of the image. End up.
  • the present invention provides a solid-state imaging device capable of realizing a good image quality in which horizontal line noise is suppressed in both a still image and a moving image by reducing a relative difference between random noise and horizontal line noise during moving image capturing.
  • the purpose is to provide.
  • a solid-state imaging device includes a pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a first of the pixel array unit A first column signal line for reading a signal from a unit pixel belonging to a column, a second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array unit, and the first column signal line, A switch for short-circuiting the second column signal line, a row scanning unit for selecting each unit pixel of the pixel array unit for each row, and generating a first reference signal and a second reference signal based on a clock signal A reference signal generating circuit, a first analog signal output from the unit pixel belonging to the first column of the row selected by the row scanning means via the first column signal line, and the first A first comparator for comparing the reference signal of From the first counter of the first comparator that counts the time from the start of comparison until the output
  • a second counter that counts a time until the output of the first reference signal is inverted, and the first reference signal and the second reference signal are compared by the first comparator and the second comparator.
  • the amount of voltage change per unit time during operation is substantially the same, and after the predetermined time has elapsed after the first comparator starts comparison, the second comparator starts comparison. It is characterized by that.
  • a solid-state imaging device includes a pixel array portion in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix and unit pixels belonging to the first column of the pixel array portion A first column signal line for reading a signal from, a second column signal line for reading a signal from a unit pixel belonging to the second column of the pixel array section, the first column signal line, and the second column A switch for short-circuiting the signal line, row scanning means for selecting each unit pixel of the pixel array section for each row, and a reference signal generation circuit for generating the first reference signal and the second reference signal based on the clock signal And a first analog signal output from the unit pixel belonging to the first column of the row selected by the row scanning means via the first column signal line, and the first reference signal.
  • a first comparator for comparison and the first comparator A first counter that counts the time from the start of comparison until the output of the comparator is inverted, and the second column signal line from the unit pixel belonging to the second column in the row selected by the row scanning means
  • a second counter for counting time wherein the first reference signal and the second reference signal are per unit time during the comparison operation of the first comparator and the second comparator.
  • the second reference signal is a signal that changes in time in a stepped or inclined manner with substantially the same amount of voltage change, and after a predetermined time has elapsed after the first reference signal starts to change in time. Starts to change over time.
  • the reference signal generation circuit outputs a ramp wave that changes with time in a stepped or inclined manner based on the clock signal, and the output of the ramp wave generation circuit A delay control circuit configured to generate a first reference signal and the second reference signal obtained by delaying the first reference signal by the predetermined time.
  • the switch is turned on, and the first column signal line and the second column signal line are short-circuited.
  • the delay control circuit includes a first buffer circuit connected to the output of the ramp generation circuit via a first capacitance element, and an output of the ramp generation circuit and a second capacitance element.
  • a second buffer circuit connected to each other, a first initialization circuit for initializing an input terminal of the first buffer circuit with a predetermined voltage, and an input terminal of the second buffer circuit to the predetermined
  • a time difference control circuit for fixing the input terminal of the second buffer circuit to the predetermined voltage
  • the ramp wave generation circuit outputs the ramp wave.
  • the initialization circuit initializes the input terminals of the first buffer circuit and the second buffer circuit with a predetermined voltage
  • the ramp wave generation circuit starts outputting the ramp wave. From Serial time difference control circuit fixes the input terminal of only the predetermined time the second buffer circuit to the predetermined voltage.
  • the delay control circuit includes a first attenuator connected to an output terminal of the ramp wave generation circuit, the first initialization circuit, and an input terminal of the first buffer circuit. And a second attenuator connected to the output terminal of the ramp wave generation circuit, the second initialization circuit, and the input terminal of the second buffer circuit.
  • the first attenuator and the second attenuator have two types of capacitance elements having different capacitance values.
  • the relative difference between random noise and horizontal line noise at the time of moving image shooting can be reduced without significantly extending AD conversion time and increasing the chip area. There is an effect of reducing horizontal noise appearing in the image.
  • FIG. 1 is a structural plan view showing a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2A is a diagram illustrating an example of a circuit configuration of a unit pixel.
  • FIG. 2B is a diagram illustrating a modification of the circuit configuration of the unit pixel.
  • FIG. 3 is a diagram showing a first configuration of the reference signal generation circuit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a configuration example of the reference signal generation circuit according to the first modification of the first embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a configuration example of the reference signal generation circuit according to the second modification of the first embodiment of the present invention.
  • FIG. 6 is an operation timing chart of the first reference signal generation circuit of the present invention.
  • FIG. 1 is a structural plan view showing a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2A is a diagram illustrating an example of a circuit configuration of a unit pixel
  • FIG. 7 is an operation timing chart of the reference signal generation circuit according to the modification of the first embodiment.
  • FIG. 8 is an operation timing chart of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 9 is a timing chart of reference signals in several frames of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 10 is a diagram showing an attenuator input / output level diagram from the viewpoint of S / N.
  • FIG. 11 is a structural plan view showing a solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 12 is a configuration block diagram of a camera including a solid-state imaging device according to the third embodiment of the present invention.
  • the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a unit belonging to the first column of the pixel array unit A first column signal line for reading a signal from a pixel; a second column signal line for reading a signal from a unit pixel belonging to a second column of the pixel array portion; the first column signal line; and the second column signal line.
  • a first comparator for comparing the first comparator and the first comparator A first counter that counts the time from the start of comparison until the output of the comparator is inverted, and the second column signal line from the unit pixel belonging to the second column in the row selected by the row scanning means Between the second comparator for comparing the second analog signal output via the second reference signal and the second reference signal and the second comparator until the output of the comparator is inverted A second counter for counting time, wherein the first reference signal and the second reference signal are per unit time during the comparison operation of the first comparator and the second comparator. The amount of voltage change is substantially the same, and the second comparator starts comparison after a predetermined time has elapsed after the first comparator starts comparison. is there.
  • FIG. 1 is a structural plan view showing a solid-state imaging device according to the first embodiment of the present invention.
  • the solid-state imaging device 1 includes a pixel array 2 in which a plurality of unit pixels 3 are arranged in rows and columns, a comparator 4, a counter 5 and a digital memory that are provided outside the pixel array 2 and are arranged for each vertical column. 6, a reference signal generation circuit 7 for supplying reference signals R 1 and R 2 for AD conversion to the comparator 4, and a logic circuit 8.
  • the reference signal generation circuit 7 includes a ramp wave generation circuit 7a and a delay control circuit 7b.
  • the solid-state imaging device 1 includes a horizontal scanning circuit (also referred to as a column scanning circuit) 9 that controls column addresses and column scanning, and a vertical scanning circuit (also referred to as a row scanning unit) that selects each unit pixel of the pixel array unit for each row. 10) and a timing control unit 11.
  • the timing control unit 11 receives the master clock MCLK via the terminal 12a and the timing setting data from the external system 12 via the terminal 12b, generates various internal clocks, and controls the horizontal scanning circuit 9, the vertical scanning circuit 10, and the like. To do.
  • FIG. 2A is a diagram illustrating an example of a circuit configuration of the unit pixel 3.
  • Each unit pixel 3 resets the photodiode PD1 that generates a charge corresponding to the amount of incident light by photoelectric conversion, a read transistor T10 that transfers the charge generated in the photodiode PD1 to the charge storage unit FD, and the charge storage unit FD.
  • Each of the horizontal signal lines (also referred to as row control lines) V1 to Vm includes a reset signal line ⁇ RS, a read signal line ⁇ TR, and a selection signal line ⁇ SEL.
  • Each unit pixel 3 is controlled by the vertical scanning circuit 10 via signals from the horizontal signal lines V1 to Vm, and transmits vertical signal lines (H1, H2,%) That transmit pixel signals to the comparators 4 in the corresponding columns. , Hn).
  • unit pixel (unit cell) of the solid-state imaging device may use the configuration illustrated in FIG. 2B instead of the configuration of FIG. 2A.
  • FIG. 2B is a diagram showing a modified example of the circuit configuration of the unit pixel 3.
  • the unit pixel 3 shown in the figure is composed of an amplifying transistor T22, a reset transistor T21, a selection transistor T23, a photoelectric conversion element (photoelectric conversion film) PD2, and a wiring for connecting them, and is used for incident light.
  • a corresponding pixel signal (Vsig) is generated.
  • a power supply wiring running in the vertical direction is connected to the source of the amplification transistor T22.
  • a reset signal line ⁇ RS running in the horizontal direction is connected to the gate of the reset transistor T21.
  • a selection signal line ⁇ SEL running in the horizontal direction is connected to the gate of the selection transistor T23, and vertical signal lines (H1, H2,..., Hn) running in the vertical direction are connected to the drain.
  • the pixel signal from each unit pixel 3 shown in FIG. 2A or 2B is input to the comparator 4 via the corresponding vertical signal lines (H1, H2,..., Hn).
  • the comparator 4 compares the input analog pixel signal with the reference signal R1 (or R2) generated by the reference signal generation circuit 7.
  • the counter 5 counts the time until the comparison process of the comparator 4 is completed, and the digital memory 6 holds the count result of the counter 5.
  • the AD conversion function is realized by this series of operations.
  • One input terminal of the comparator 4 has a stepped shape generated by the reference signal generation circuit 7 in common with one input terminal of the other comparator 4 (actually, it becomes slanted due to dullness due to a wiring load or the like.
  • Reference signal R1 (or R2) is input.
  • the corresponding vertical signal lines (H 1, H 2,... Hn) are connected to the other input terminals of the comparator 4, and pixel signal voltages are individually input from the pixel array 2.
  • the output signal of the comparator 4 is supplied to the
  • the comparator 4 starts comparison with the reference signal R1 (or R2) and the pixel signal voltage, and simultaneously starts counting (counting) with the clock CLK1. That is, the comparator 4 is obtained by comparison coincidence between the analog pixel signal input to the other input terminal of the comparator 4 through the vertical signal lines (H1, H2,... Hn) and the reference signal R1 (or R2). Until the pulse signal is obtained, the AD conversion is executed by the counter 5 counting.
  • a reset component Vrst (including noise) immediately after pixel reset is applied to an analog voltage pixel signal input via vertical signal lines (H1, H2,... Hn).
  • a process of taking a difference from a data component (reset component Vrst + signal component Vsig) including a true signal component (according to the amount of received light) is performed. For example, when counting the reset component Vrst, the counter 5 counts down and holds the value after counting. When counting the subsequent data component (reset component Vrst + signal component Vsig), the counter 5 counts up using the held value as a base point. The value at the end of the upcount corresponds to the signal component Vsig.
  • FIG. 1 shows a case where the color filter array of pixels is a Bayer array which repeats by one set of 4 pixels in 2 rows and 2 columns, and the number of mixed pixels at the time of moving image shooting is a mixture of 2 pixels in the same direction.
  • the solid-state imaging device 1 of this embodiment shorts vertical signal lines (H1, H2,... Hn) every other column.
  • Switches SW1 and SW2 are provided.
  • SW1 for controlling the connection between the vertical signal line H1 and the vertical signal line H3 and the switch connection similar to SW2 for controlling the connection between the vertical signal line H2 and the vertical signal line H4 are H5 to H8, H9 to H12. ⁇ (also not shown). Note that the mixture of three or more pixels can be generalized. For the number n of mixed pixels, SW (2m ⁇ ) between H (2m ⁇ 1) and H (2m + 1) in the vertical signal lines H1 to H (2n).
  • SW (2m) is connected between H (2m) and H (2m + 2) (where 1 ⁇ m ⁇ n), and a switch connection similar to that between H1 and H (2n) is H (2n
  • ⁇ k + 1) is also applied to ( ⁇ k + 1) to H (2n ⁇ (k + 1)) (where 1 ⁇ k is an integer).
  • the logic circuit 8 switches the internal processing in conjunction with the control of the switches SW1 and SW2. For example, when the control signal S5 is a value indicating pixel mixing, the AD conversion result sent from the digital memory For each mixed pixel unit, the same color is averaged, and when the control signal S5 is a value that does not indicate pixel mixing, an operation of sequentially outputting the same is performed.
  • the reference signals R1 and R2 are ramp waves that change over time in a stepped or inclined manner in which the amount of voltage change per unit time during the comparison operation is substantially the same. Further, the reference signals R1 and R2 at the time of still image capturing without pixel mixing are ramp waves that start changing from the same time. On the other hand, at the time of moving image imaging in which pixel mixing is performed, the reference signals R1 and R2 are switched to a ramp wave having a predetermined time difference.
  • the comparators 4 corresponding to the same color pixel columns (for example, H1 and H3) adjacent in the horizontal direction are connected so as to refer to the reference signals (R1 and R2) having the predetermined time difference.
  • the resolution of the reference signal must be equal to or higher than the resolution of AD conversion. Since the horizontal line noise component, which is the subject of the present invention, is a smaller signal than random noise, if the resolution is low, the horizontal line noise component is buried in the quantization noise of AD conversion, and the AD conversion result is sufficiently averaged. This is because it cannot be obtained. Therefore, the effect of the present invention becomes smaller as the resolution of the reference voltage is lowered to shorten the sweep time of the ramp wave in order to increase the speed.
  • FIG. 3 is a diagram showing a first configuration of the reference signal generation circuit 7 according to the first embodiment of the present invention.
  • the reference signal generation circuit 7 includes the ramp wave generation circuit 7a and the delay control circuit 7b.
  • the ramp wave generating circuit 7a has a function of outputting a ramp wave that changes with time in a stepped or inclined manner at a predetermined voltage step in synchronization with the clock CLK2.
  • the clock CLK2 is input to the counter
  • the output of the counter is input to a digital-analog converter (DAC)
  • the output of the DAC is a ramp wave, or at a timing synchronized with the clock CLK2.
  • DAC digital-analog converter
  • the output of the ramp wave generation circuit 7a is provided with a buffer or the like as appropriate according to the input impedance of the subsequent delay control circuit 7b.
  • the delay control circuit 7b determines the floating potentials of the output buffers 71 and 72, the capacitor C2 connecting the output of the ramp wave generating circuit 7a and the output buffers 71 and 72, and the input terminals of the output buffers 71 and 72, respectively.
  • a voltage source for initializing with the voltage of the switch, switches SW3a and SW3b, and a time difference control circuit 73 for controlling the timing difference of the lamp output.
  • the output buffer 71 is a first buffer circuit connected to the output of the ramp generation circuit 7a via a capacitor C2 that is a first capacitor, and the output buffer 72 has a capacitor C2 that is a second capacitor. And a second buffer circuit connected to the output of the ramp generation circuit 7a.
  • the voltage source for initializing the floating potential of the input terminal of the output buffer 71 with a predetermined voltage and the switch SW3a are the first initialization for initializing the input terminal of the output buffer 71 with the predetermined voltage. Configure the circuit.
  • the voltage source for initializing the floating potential of the input terminal of the output buffer 72 with a predetermined voltage and the switch SW3b are the second initialization for initializing the input terminal of the output buffer 72 with the predetermined voltage. Configure the circuit.
  • the time difference control circuit 73 basically constitutes a sample and hold circuit, and after the switches SW4a and SW4b are on, the input terminal voltage of the output buffer 71 is buffered by an amplifier and then charged to the sampling capacitor C1. Then, the switches SW4a and SW4b are opened, the switch SW5 is turned on, and the voltage held in the sampling capacitor C1 is buffered by an amplifier and output. Thereby, when the switch SW6 is in the ON state, the input of the output buffer 72 is forcibly fixed at the voltage held in the sampling capacitor C1. This operation will be described with reference to FIG.
  • FIG. 6 is an operation timing chart of the first reference signal generation circuit of the present invention.
  • the control signal S2 is set to the low level to turn on the switches SW3a, SW3b, SW4a, and SW4b.
  • the inputs of the output buffers 71 and 72 are initialized with a predetermined voltage, and charging to the sampling capacitor C1 is started.
  • the control signal S2 is set to the high level, the switches SW3a, SW3b, SW4a and SW4b are opened, and the initialization of the output buffers 71 and 72 and the charging of the sampling capacitor C1 are completed.
  • the control timing signal S3 and the delay control signal S4 are set to the low level to turn on the switches SW5 and SW6.
  • the ramp wave generation circuit 7a starts ramp wave output, and the delay control circuit 7b outputs a ramp wave with the same slope as the reference signal R1.
  • the switch SW6 of the delay control circuit 7b since the switch SW6 of the delay control circuit 7b is on, the reference signal R2 remains fixed at the initialization voltage.
  • the delay control signal S4 is set to the high level and the switch SW6 is opened.
  • the delay control circuit 7b starts outputting the reference signal R2 at the same slope as the reference signal R1. That is, the delay difference between the reference signal R1 and the reference signal R2 can be controlled by the timing control of the switch SW6.
  • time difference control circuit 73 switching is performed by a control signal S2 and a control timing signal S3 generated based on a master clock MCLK common to the clocks CLK1 and CLK2 supplied to the reference signal generation circuit 7 and the counter 5, and a delay control signal S4. Controls the opening and closing of. This makes it possible to easily synchronize the number of steps of the ramp wave, the count value of the counter 5, and the timing of switching the switch, and to perform time difference control with little characteristic fluctuation that is hardly affected by variations. Therefore, since the delay control of the reference signal R2 with respect to the reference signal R1 can be performed with high accuracy, it is possible to set the time difference in an optimum state in which the horizontal line noise is most reduced while checking the image.
  • the present embodiment shows a case where two types of reference voltages are generated
  • the number of types of reference voltages can be arbitrarily increased by increasing the number of capacitors and output buffers according to the number of mixed pixels.
  • the noise suppression effect can be further enhanced by increasing the parameter of the averaging operation.
  • FIG. 8 is a timing chart for explaining an example of a driving method of the solid-state imaging device according to the first embodiment of the present invention
  • FIG. 9 is a diagram of the solid-state imaging device according to the first embodiment of the present invention. It is a waveform diagram of the reference signal R1 or R2 in several frames.
  • the column parallel ADC performs digital CDS at the same time when reading pixels in all rows Vx.
  • the down-count period for reading out the reset component of the pixel and the data component of the pixel are read out.
  • an up-count period As described above, in the solid-state imaging device shown in the first embodiment of the present invention, as shown in FIG. 9, the reading of the unit pixels 3 in each row Vx, that is, the AD conversion period is the up-down period and the up-counting period.
  • the frame includes a count period, and one frame of video data is output by executing the AD conversion period in each row.
  • the timing control unit 11 resets the count value of the counter 5 to the set initial value for the first reading, and sets the counter 5 to the down-count mode. Set to.
  • the initial value of the count value may be “0” or an arbitrary value.
  • the selection signal line ⁇ SEL is set to the high level, the selection transistor T13 of the unit pixel is turned on, and the predetermined pixel row Vx is selected. Further, in a state where the read signal line ⁇ TR is kept low and the read transistor T10 is turned off, the reset signal line ⁇ RS is set to high level, the reset transistor T11 is turned on, and the voltage of the charge storage portion FD of each unit pixel 3 is reset. . In a state where the voltage of the charge storage portion FD has been reset after a certain time has elapsed from time t4, the reset signal line ⁇ RS is set to the low level to turn off the reset transistor T11.
  • the voltage of the charge storage portion FD of each unit pixel 3 is amplified by the amplification transistor T13, and the reset component (Vrst) is read out through the vertical signal line.
  • the switches SW1 and SW2 are turned on in order to mix the same color pixels. That is, the mixed signal of the corresponding pixel column is read through both the vertical signal lines H1 and H3, and similarly, the mixed signal of the corresponding pixel column is read through both the vertical signal lines H2 and H4.
  • the readout of the potential of the vertical signal line for the reset component Vrst is performed by down-counting.
  • the timing control unit 11 supplies the reference signal generation circuit 7 with the control signal S2 for generating the reference signals R1 and R2, the control timing signal S3, and the delay control signal S4.
  • the reference signal generation circuit 7 outputs the reference signals R1 and R2 that change with time in a stepped or inclined manner to one input terminal of the comparator 4.
  • the comparator 4 is initialized by receiving a reset signal.
  • the switches SW3a, SW3b, SW4a, SW4b and SW6 are turned on by the control signal S2 and the delay control signal S4 to charge the sampling capacitor C1 of the time difference control circuit 73 and the reference signal R1. Let R2 match.
  • the reset of the comparator 4 is released, and comparison between the reference signal R1 and the voltage of the reset component (Vrst) of the pixel output to the vertical signal lines H1 to Hn is started.
  • Clocks CLK1 and CLK2 synchronized with each other are supplied from the timing control unit 11 to the counter 5 and the reference signal generation circuit 7, respectively.
  • the counter 5 starts down-counting from the set initial value.
  • the reference signal R1 output from the reference signal generation circuit 7 starts to change in a stepped or inclined manner from the initial voltage.
  • the comparator 4 receiving the reference signal R1 starts comparison between the reference signal R1 and the reset component Vrst of the pixel.
  • the delay control signal S4 is at the low level and the switch SW6 of the delay control circuit 7b is kept on, so the reference signal R2 maintains the initial voltage.
  • the reference signal R2 starts to change in time from the initial voltage in a stepped or inclined manner.
  • the comparator 4 receiving the reference signal R2 starts comparing the reference signal R2 with the reset component Vrst of the pixel.
  • the comparator receiving the reference signal R1 4 inverts the output from the High level to the Low level, and ends the comparison between the reference signal R1 and the reset component Vrst of the pixel.
  • the counter 5 at the subsequent stage stops the down-counting.
  • the voltage according to the reset component Vrst and the reference signal R1 are compared, and the magnitude in the time axis direction corresponding to the magnitude of the reset component Vrst is counted (counted) by the clock CLK1, whereby the reset component Vrst A count value corresponding to the size is obtained.
  • the counter 5 is reset by counting down until the output of the comparator 4 is inverted (until time t12) with the start time (time t10) of the reference signal R1 being changed over time as the down-counting start time of the counter 5. A count value corresponding to the magnitude of the component Vrst is obtained.
  • the comparator receiving the reference signal R2 4 inverts the output from the High level to the Low level, and ends the comparison between the reference signal R2 and the reset component Vrst of the pixel.
  • the counter 5 at the subsequent stage stops the down-counting.
  • the counter 5 uses the time change start time (time t11) of the reference signal R2 as the down-count start time of the counter 5, and counts down the reset component Vrst until the output of the comparator 4 is inverted (until time t13). A count value corresponding to the size is obtained. At this time, the count value is counted more than the count value of the column receiving the reference signal R1 by the time difference set by the delay control circuit 7b (time difference from time t10 to t11).
  • the first comparator 4 connected to the vertical signal line H1 is a vertical signal line that is the first column signal line from the unit pixel 3 belonging to the first column of the Vx row selected by the vertical scanning circuit 10.
  • the first analog signal (Vrst) output via H1 is compared with the first reference signal R1.
  • the first counter 5 connected to the first comparator 4 counts the time from the comparison start of the first comparator 4 until the output of the comparator is inverted.
  • the second comparator 4 connected to the vertical signal line H2 outputs the vertical signal line H2 that is the second column signal line from the unit pixel 3 belonging to the second column of the Vx row selected by the vertical scanning circuit 10.
  • the second analog signal (Vrst) output via the second reference signal R2 is compared.
  • the second counter 5 connected to the second comparator 4 counts the time from the comparison start of the second comparator 4 until the output of the comparator is inverted.
  • the timing control unit 11 stops supplying the clocks CLK1 and CLK2 to the reference signal generation circuit 7 and the counter 5.
  • the comparator 4 stops the comparison between the reference signal R1 or R2 and the voltage of the pixel reset component Vrst.
  • the output voltage of the ramp wave generation circuit 7a of the reference signal generation circuit 7 returns to the ramp wave change start voltage.
  • the voltage difference between the reference signals R2 and R1 remains the voltage difference at any time (any time from time t11 to time t14) during the down-count period due to the charge storage function by the capacitor C2 of the delay control circuit 7b. It is kept.
  • the data component readout operation is started.
  • the data component is a component obtained by adding the pixel reset component Vrst and the pixel signal component Vsig.
  • the difference from the readout of the pixel reset component Vrst is that the counter 5 is set to the up-count mode, and the open / closed states of all the switches of the delay control circuit 7b are maintained at the end of the down-count, so the reference signals R1 and R2 Is the point that starts at the same time.
  • the read signal ⁇ TR when the read signal ⁇ TR is set to the high level and the read transistor T10 is turned on, all the photocharges generated in the photodiode PD1 are transmitted to the charge storage unit FD. After a predetermined time elapses, the read signal ⁇ TR is set to a low level to turn off the read transistor T10. By this operation, the data component (Vrst + Vsig) of the amplification transistor T12 is output to the vertical signal lines H1 to Hn.
  • the comparator 4 starts comparing the reference signals R1 and R2 with the voltage of the data component (Vrst + Vsig) of the pixel signal component output to the vertical signal lines H1 to Hn.
  • Clocks CLK1 and CLK2 synchronized with each other are supplied from the timing control unit 11 to the counter 5 and the reference signal generation circuit 7, respectively.
  • the counter 5 starts up-counting from the count value at which the down-counting is stopped, and the reference signals R1 and R2 output from the reference signal generation circuit 7 start to change in time from the initial voltage in a stepped or inclined manner.
  • the comparator 4 receiving the reference signal R1. Inverts the output from the High level to the Low level, and ends the comparison between the reference signal R1 and the data component voltage (Vrst + Vsig). In response to the change of the output of the comparator 4 to the low level, the counter 5 at the subsequent stage stops the up-counting.
  • the voltage signal corresponding to the data component (Vrst + Vsig) is compared with the reference signals R1 and R2, and the magnitude in the time axis direction corresponding to the magnitude of the data component (Vrst + Vsig) is counted (counted) by the clock CLK1.
  • a count value corresponding to the magnitude of the data component (Vrst + Vsig) can be obtained.
  • the counter 5 uses the start point of time change of the reference voltage (time t20) as the up-count start point of the counter 5 and counts up the data until the output of the comparator 4 is inverted (until time t22). A count value corresponding to the magnitude of the component (Vrst + Vsig) is obtained.
  • the count value at the start of the up-count is a value that is down-counted from the initial value by the count value corresponding to the magnitude of the reset component Vrst
  • the count value when the up-count is stopped is the value of the signal component Vsig of the pixel. It corresponds to the size.
  • the comparator 4 receiving the reference signal R2 Inverts the output from the High level to the Low level, and ends the comparison between the reference signal R2 and the data component voltage (Vrst + Vsig).
  • the counter 5 at the subsequent stage stops the up-counting.
  • the counter 5 uses the time change start time (time t20) of the reference signal R2 as the up-count start time of the counter 5, and counts up until the output of the comparator 4 is inverted (until time t23), thereby data component (Vrst + Vsig). ) To obtain a count value corresponding to the magnitude of.
  • the count value at the start of the up-count is a value that is down-counted from the initial value by a count value corresponding to the magnitude of the reset component Vrst, the count value when the up-count is stopped is equal to the signal component Vsig of the pixel. It corresponds to the size.
  • the digital CDS automatically subtracts in the counter 5 by, for example, setting the counter 5 to be down-counted when reading the reset component (Vrst) and up-counting when reading the data component (Vrst + Vsig). Is performed by obtaining a count value corresponding to the signal component Vsig.
  • the signal component Vsig of the pixel subjected to AD conversion is output from the counter 5 before the down-counting of the reset component Vrst of the pixel in the next row (Vx + 1) is started. Based on the memory transfer instruction pulse from the timing control unit 11, the count result of the pixel signal component Vsig held in the counter 5 is transferred to the subsequent digital memory 6.
  • the signal component Vsig of the pixel held in the digital memory 6 is read out by the horizontal scanning circuit 9, and noise suppression processing is performed in the logic circuit 8.
  • the signal component Vsig read through the vertical signal line H1 and AD-converted and the signal component Vsig read out through the vertical signal line H3 and AD-converted are the same for the same signal mixed in pixels.
  • the logic circuit 8 averages these AD conversion results to obtain a noise suppression effect.
  • pixel signals are sequentially transmitted for each vertical column from the pixel array 2 in which the light receiving elements as the charge generation units are arranged in a matrix. Is output. Finally, an image, that is, a frame image for the pixel array 2 in which the light receiving elements are arranged in a matrix is output as an array of image digital data in units of pixels.
  • the driving method of the present embodiment there are two types of color signals when reading each row Vx: a row including only Gr and R and a row including only Gb and B, and two types of horizontal pixels for each row Vx. Therefore, while random noise reduction by pixel mixing is 1 / ⁇ 4, noise of the reference voltage cannot be suppressed by pixel mixing, but two AD conversion results with a time difference in each row As a result of the averaging, the noise of the reference voltage can be suppressed to 1 / ⁇ 2 by the horizontal integration effect, and the horizontal noise is improved.
  • the comparators corresponding to the same color pixel columns adjacent in the horizontal direction are connected so as to refer to different reference voltages with respect to a plurality of ramp waves equal in number to the number of mixed pixels.
  • AD conversion is equivalently realized by one AD conversion by each of the plurality of comparators, and can be used as a comparator used at the time of still image shooting. This is unnecessary, and there is an effect that an increase in area can be minimized.
  • the number of ramp waves equal to the number of averaging times is generated with an arbitrary time difference, and AD conversion is performed in parallel with the time difference, so that the extension of the AD conversion time is limited to the time difference of the multiple ramp waves. This can be realized without significantly increasing the conversion time while maintaining the resolution of AD conversion.
  • the plurality of ramp waves are respectively generated by being delayed based on the output of the common reference signal generation circuit, the relative variation in the step voltage or the amount of voltage change per unit time is very small. Therefore, the error of the AD conversion result due to the difference in signal amplification factor during AD conversion is small, and the influence on the calculation error when averaging the AD conversion result held in the digital memory is also small.
  • the main cause of horizontal line noise is considered to be random noise included in the reference voltage, which can increase the effect of suppressing the horizontal line noise component.
  • FIG. 4 is a diagram illustrating a configuration example of the reference signal generation circuit 7 according to the first modification of the first embodiment of the present invention.
  • the delay control circuit 7c includes output buffers 71 and 72, attenuators 74 and 75 in which two types of capacitors C2 and C3 are connected in series between the output of the ramp wave generation circuit 7a and a reference voltage, and the timing of the lamp output.
  • a time difference control circuit 73 for controlling the difference, a voltage source for initializing the floating potential of the input terminals of the output buffers 71 and 72 and the switches SW3a and SW3b, and a time difference control for controlling the timing difference between the lamp outputs.
  • a circuit 73 for controlling the difference, a voltage source for initializing the floating potential of the input terminals of the output buffers 71 and 72 and the switches SW3a and SW3b, and a time difference control for controlling the timing difference between the lamp outputs.
  • the attenuator 74 is a first attenuator connected to the output terminal of the ramp wave generation circuit 7 a, the first initialization circuit, and the input terminal of the output buffer 71.
  • the attenuator 75 is a second attenuator connected to the output terminal of the ramp wave generating circuit 7a, the second initialization circuit, and the input terminal of the output buffer 72.
  • the attenuator 74 and the attenuator 75 have two types of capacitors C2 and C3 having different capacitance values.
  • the time difference control circuit 73 is the same as that of the first embodiment and will not be described.
  • FIG. 7 is an operation timing chart of the reference signal generation circuit according to the modification of the first embodiment.
  • the control signal S2 is set to the low level to turn on the switches SW3a, SW3b, SW4a, and SW4b and attenuate
  • the outputs of the units 74 and 75 are initialized with a predetermined voltage, and charging of the sampling capacitor C1 is started.
  • the control signal S2 is set to the high level to open the switches SW3a, SW3b, SW4a and SW4b, and the initialization of the input terminal voltages of the output buffers 71 and 72 and the charging of the sampling capacitor C1 are completed.
  • the control timing signal S3 and the delay control signal S4 are set to the low level to turn on the switches SW5 and SW6.
  • the ramp wave generating circuit 7a starts ramp wave output.
  • the ramp wave whose amplitude is adjusted by a predetermined attenuation ratio (C2 / (C2 + C3) times in this modification) is output as the reference signal R1.
  • the switch SW6 of the delay control circuit 7b since the switch SW6 of the delay control circuit 7b is on, the reference signal R2 remains fixed at the lamp start voltage.
  • the delay control signal S4 is set to the high level and the switch SW6 is opened.
  • the reference signal R2 starts outputting a ramp wave at the same slope as the reference signal R1. That is, the delay difference between the reference signal R1 and the reference signal R2 can be controlled by the timing control of the switch SW6.
  • FIG. 10 is a diagram showing an attenuator input / output level diagram from the viewpoint of S / N.
  • the S / N of the reference voltage is Vs / Vn as shown in FIG.
  • the reference voltage amplitude is increased to Vs ⁇ (C2 + C3) / C2, and the attenuation is C2 / (C2 + C3) times as shown in FIG. 10C. Is applied, an effect of reducing the circuit noise included in the reference voltage by C2 / (C2 + C3) times is obtained, and the S / N of the reference voltage is improved.
  • the use of the attenuators 74 and 75 further increases.
  • the noise suppression effect of the reference voltage is obtained.
  • the output of the attenuator 74 and the slope of the reference signal R1 change between time t3 and t4 and after t4 due to the influence of the parasitic capacitances of the time difference control circuit 73 SW4a and SW6.
  • the attenuator 74 and the 75 capacitors C2 and C3 are set large so that the gain error falls within the allowable range.
  • the S / N of the reference voltage is improved by using an attenuator, and the attenuator is configured by a capacitive voltage dividing circuit. Therefore, highly accurate delay control by the time difference control circuit is realized with a simple configuration.
  • the output range of the reference signal generation circuit is made sufficiently wider than the range necessary for AD conversion, and the configuration is adapted to match the required ADC input range by the attenuator.
  • the circuit noise of the reference voltage generation circuit can be further suppressed, and the S / N of the ramp wave can be improved.
  • the main cause of horizontal line noise is considered to be random noise included in the reference voltage, which can increase the effect of suppressing the horizontal line noise component.
  • FIG. 5 is a diagram illustrating a configuration example of the reference signal generation circuit 7 according to the second modification of the first embodiment of the present invention.
  • the difference from the first modification of the present embodiment is that the switches SW3a and SW3b are connected so as to short-circuit the ramp wave generation circuit 7a and the outputs of the attenuators 74 and 75.
  • the switches SW3a and SW3b are connected so as to short-circuit the ramp wave generation circuit 7a and the outputs of the attenuators 74 and 75.
  • the ramp start voltage of the ramp wave generation circuit 7a is initialized. By using it as a voltage, a voltage source can be made unnecessary, and further merit can be obtained in terms of circuit scale and area.
  • the output buffers 71 and 72 may be any one having a voltage buffer function, such as a unity gain buffer circuit using a differential amplifier or a source follower.
  • the reference signals R1 and R2 are not limited to a ramp wave that falls at a constant step voltage, but also a configuration that uses a ramp wave that rises at a constant step voltage, or both ramp waves as a differential reference voltage. Application of the invention is possible.
  • FIG. 11 is a structural plan view showing a solid-state imaging device according to the second embodiment of the present invention.
  • the pixel size is reduced, and it is difficult to fit the comparator 4, the counter 5, and the digital memory 6 in each column within the width of one column.
  • one comparator 4, counter 5 and digital memory 6 are accommodated in a space having a width corresponding to two columns of pixels, arranged at two pixel column pitches on both upper and lower sides of the pixel array, and readout lines for each column are arranged.
  • the odd-numbered columns and the even-numbered columns are divided and connected to the upper and lower comparators 4.
  • readout lines for example, H1 and H3 in the figure
  • the switches SW1 and SW2 are alternately arranged above and below the pixel array.
  • the wiring to the switch can be performed without crossing or running in parallel with other wiring, so that the parasitic capacitance between the vertical signal line to which pixels are mixed and the other vertical signal line is interposed. The effect of eliminating problems such as crosstalk is obtained.
  • the reference voltage supplied to the upper comparator of the pixel array is supplied from a reference signal generating circuit provided separately from the reference signal generating circuit that supplies the reference voltage to the lower comparator, as shown in FIG. You may do it.
  • a reference signal generating circuit provided separately from the reference signal generating circuit that supplies the reference voltage to the lower comparator, as shown in FIG. You may do it.
  • a reference voltage may be commonly supplied from one reference signal generation circuit to both the upper and lower comparators.
  • FIG. 12 is a block diagram showing the configuration of a camera provided with a solid-state imaging device according to the present invention. As shown in the figure, the light from the outside passes through a mechanical shutter 101 for controlling exposure and a photographing lens 102, and then the amount of light is controlled as necessary by a diaphragm 103, so that the light on the pixel array of the solid-state imaging device 1. Is imaged.
  • the pixel signal photoelectrically converted by the pixel array is subjected to AD conversion processing and is output from the solid-state imaging device 1 as a digital signal.
  • the output digital signal is further subjected to various image processing by the signal processing unit 104.
  • the processed digital signal is stored in the memory unit 105 and sent to an external device through the external I / F unit 106.
  • the solid-state imaging device 1 and the signal processing unit 104 are controlled by a timing generation unit 107 and the entire system is controlled by a system control unit 108.
  • the output digital signal is recorded through the recording medium control I / F unit 110 controlled by the system control unit 108.
  • the solid-state imaging device 1 receives an instruction to mix pixels at the time of moving image capturing by the control signal DATA from the system control unit 108, as described above, a plurality of pixels of the same color are applied to the pixel signal photoelectrically converted by the pixel array.
  • a digital image signal is output to the signal processing unit 104 by performing A / D conversion and averaging using a mixed signal and a reference voltage having a plurality of time differences.
  • the solid-state imaging device is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • the present invention can improve the horizontal noise characteristics when capturing moving images while suppressing an increase in the number of elements.
  • a MOS solid-state imaging device for example, a digital still camera, a movie camera, and a camera are included. Applicable to mobile phones, surveillance cameras, etc.

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Abstract

　動画撮像時におけるランダムノイズと横線ノイズとの相対的な差を軽減する。固体撮像装置（１）は、光電変換素子を含む複数の単位画素（３）が行列状に２次元配置された画素アレイ（２）と、画素アレイ（２）の単位画素（３）から列毎に信号を読み出す垂直信号線（Ｈ１～Ｈｎ）と、所定の垂直信号線同士（例えばＨ１とＨ３）を短絡するスイッチと、参照信号クロック（ＣＬＫ２）に基づいて参照信号（Ｒ１）および参照信号（Ｒ２）を生成する参照信号生成回路（７）と、垂直信号線（Ｈ１）から出力される信号と参照信号（Ｒ１）とを比較する第１の比較器（４）と、垂直信号線（Ｈ３）から出力される信号と参照信号（Ｒ２）とを比較する第２の比較器（４）とを備え、参照信号（Ｒ１）と（Ｒ２）とは比較動作中の単位時間あたりの電圧変化量が実質的に同一であり、第１の比較器（４）が比較を開始した後所定の時間経過後に、第２の比較器（４）が比較を開始する。

Description

固体撮像装置およびカメラ
　本発明は、ＣＭＯＳイメージセンサに代表される固体撮像装置に適用可能なアナログデジタル変換回路（以下、ＡＤＣと表記）、特にシングルスロープ型（あるいは、積分型、カウンタ型とも呼ばれる）ＡＤＣを搭載した固体撮像装置および撮像装置に関するものである。
　近年、デジタルカメラシステムにおいては、光電変換素子のセルサイズ縮小が行われ固体撮像装置の画素数の増加が一段と進み、１０００万画素以上の高解像度の固体撮像装置が市場で主に使用されている。高画素の固体撮像装置からの読み出し方式としては、画素配列の各列にＡＤＣを内蔵し、水平走査期間内に画素配列一行分の画素出力信号のＡＤ変換を一度に処理する列並列ＡＤ変換方式の固体撮像装置が一般的に利用されている。この列並列ＡＤＣの回路方式としては、画素ピッチで決まる各列の面積的制約により、比較的回路規模が小さいシングルスロープ型ＡＤＣが一般的によく用いられている。最近では、デジタルスチルカメラでは高速連写機能や動画撮影機能が付加価値の高い機能として普及しているが、これは列並列ＡＤ変換方式の固体撮像装置による恩恵のひとつである。
　しかし、列並列ＡＤ変換方式の固体撮像装置では、参照信号のノイズに起因するランダムな横線ノイズが発生してしまう。その一つの策として、特許文献１では、画素信号のリセットレベルと信号レベルについてそれぞれＡＤ変換回数に応じて分解能を落としたＡＤ変換を複数回行い、各回の参照電圧には本来の分解能相当のオフセットをつけて、それぞれのＡＤ変換結果をデジタル演算することによって、ＡＤ変換の高速化、高精度化に加えてランダムノイズ抑制を可能にしている。
特開２００９－２９６４２３号公報
　ところで、動画においては、１秒間に出画する枚数（フレームレート）や１枚あたりの画素数を多くするほど、動きの滑らかな精細な高速動画撮影が可能になる。しかし、高画素の固体撮像装置においては、例えば、静止画撮像時の全画素のデータを高フレームレートで処理することは、後段の画像処理ＬＳＩの処理スピードの限界から、現状では実現できていない。
　そこで、縦横に隣接した同色複数画素の読み出し信号の混合を行うことで、１フレームあたりのデータ量を軽くし高速動画撮影を実現する手段が一般的にとられている。複数画素混合を行う場合、例えば水平２画素、垂直２画素の４画素混合の場合、ランダムノイズについては正規分布に従って理論的に１／√４に削減される。
　しかし、実際の画像ノイズとしては、ランダムな横線ノイズが発生してしまう。これは、列並列ＡＤＣ方式が、行単位の画素読み出し信号を同時に共通の参照信号と比較する動作を行うために、１ライン前のＡＤ変換時の参照信号に乗っているノイズとの差分が垂直方向で平均化されないことによると考えられる。
　また、水平方向の画素混合に着目すると、参照信号のノイズは、列並列ＡＤＣの動作原理により時間的に相関を持っているため、水平方向の画素混合による参照信号のノイズ抑制効果は低いと考えられる。つまり、水平方向の２画素混合では、ランダムノイズは１／√２に低減されるが、参照信号のノイズは低減されず、相対的なノイズ量の差が画像の横線として見え易い状況となってしまう。
　ところが、特許文献１に記載の方法では、複数回のＡＤ変換によるランダムノイズの削減効果は認められる一方、上記のような画素混合の場合のランダムノイズに関する横線ノイズ成分の抑制については不十分であると考えられる。なぜなら、複数回のＡＤ変換のそれぞれの分解能は１／２以下に落とされているため、ＡＤ変換の量子化ノイズは本来よりも大きくなっており、量子化ノイズよりも小さなランダムノイズ成分についての抑制効果は不十分であるからである。そのため、量子化ノイズを出来るだけ下げてランダムノイズを抑制する手段が横線ノイズ対策として必要である。
　そこで本発明は、動画撮像時におけるランダムノイズと横線ノイズとの相対的な差を軽減することにより、静止画及び動画の両方において、横線ノイズを抑制した良好な画質を実現可能な固体撮像装置を提供することを目的とする。
　上記課題を解決するため、本発明の一態様に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に２次元配置された画素アレイ部と、前記画素アレイ部の第１の列に属する単位画素から信号を読み出す第１の列信号線と、前記画素アレイ部の第２の列に属する単位画素から信号を読み出す第２の列信号線と、前記第１の列信号線と前記第２の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第１の参照信号および第２の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第１の列に属する単位画素から前記第１の列信号線を介して出力される第１のアナログ信号と、前記第１の参照信号とを比較する第１の比較器と、前記第１の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第１のカウンタと、前記行走査手段によって選択された行の前記第２の列に属する単位画素から前記第２の列信号線を介して出力される第２のアナログ信号と、前記第２の参照信号とを比較する第２の比較器と、前記第２の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第２のカウンタとを備え、前記第１の参照信号と前記第２の参照信号とは、前記第１の比較器および前記第２の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、前記第１の比較器が比較を開始した後所定の時間が経過してから、前記第２の比較器が比較を開始することを特徴とする。
　また、本発明の一態様に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に２次元配置された画素アレイ部と、前記画素アレイ部の第１の列に属する単位画素から信号を読み出す第１の列信号線と、前記画素アレイ部の第２の列に属する単位画素から信号を読み出す第２の列信号線と、前記第１の列信号線と前記第２の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第１の参照信号および第２の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第１の列に属する単位画素から前記第１の列信号線を介して出力される第１のアナログ信号と、前記第１の参照信号とを比較する第１の比較器と、前記第１の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第１のカウンタと、前記行走査手段によって選択された行の前記第２の列に属する単位画素から前記第２の列信号線を介して出力される第２のアナログ信号と、前記第２の参照信号とを比較する第２の比較器と、前記第２の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第２のカウンタとを備え、前記第１の参照信号と前記第２の参照信号とは、前記第１の比較器および前記第２の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一な階段状または傾斜状に時間変化する信号であり、前記第１の参照信号が時間変化を開始した後所定の時間が経過してから、前記第２の参照信号が時間変化を開始することを特徴とする。
　また、好ましくは、前記参照信号生成回路は、前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、前記ランプ波発生回路の出力に基づいて、前記第１の参照信号と、前記第１の参照信号を前記所定の時間分遅延させた前記第２の参照信号とを生成する遅延制御回路とを備える。
　また、好ましくは、前記第１のカウンタのカウント結果を保持する第１のデジタルメモリと、前記第２のカウンタのカウント結果を保持する第２のデジタルメモリと、前記第１のデジタルメモリおよび前記第２のデジタルメモリに接続された論理回路とを更に備え、前記第１のカウンタのカウント結果と前記第２のカウンタのカウント結果とは、前記論理回路において平均演算処理される。
　また、好ましくは、前記比較動作中において、前記スイッチはオンしており、前記第１の列信号線と前記第２の列信号線は短絡されている。
　また、好ましくは、前記遅延制御回路は、前記ランプ発生回路の出力と第１の容量素子を介して接続された第１のバッファ回路と、前記ランプ発生回路の出力と第２の容量素子を介して接続された第２のバッファ回路と、前記第１のバッファ回路の入力端子を所定の電圧で初期化するための第１の初期化回路と、前記第２のバッファ回路の入力端子を前記所定の電圧で初期化するための第２の初期化回路と、前記第２のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において前記初期化回路が前記第１のバッファ回路および前記第２のバッファ回路の入力端子を所定の電圧で初期化し、前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第２のバッファ回路の入力端子を前記所定の電圧に固定する。
　また、好ましくは、前記遅延制御回路は、前記ランプ波発生回路の出力端子と、前記第１の初期化回路と、前記第１のバッファ回路の入力端子とに接続された第１の減衰器と、前記ランプ波発生回路の出力端子と、前記第２の初期化回路と、前記第２のバッファ回路の入力端子とに接続された第２の減衰器とを更に備える。
　また、好ましくは、前記第１の減衰器および第２の減衰器は、容量値の異なる２種類の容量素子を有する。
　本発明に係る固体撮像装置によれば、ＡＤ変換時間の大幅な延長やチップ面積の増大を伴うことなく、動画撮影時のランダムノイズと横線ノイズとの相対的な差を減らすことができるので、画像に現れる横線ノイズを低減する効果を奏する。
図１は、本発明の第１の実施形態に係る固体撮像装置を示した構造平面図である。 図２Ａは、単位画素の回路構成の一例を示した図である。 図２Ｂは、単位画素の回路構成の変形例を示した図である。 図３は、本発明の第１の実施形態に係る参照信号生成回路の第１の構成を示した図である。 図４は、本発明の第１の実施形態の変形例１に係る参照信号生成回路の構成例を示した図面である。 図５は、本発明の第１の実施形態の変形例２に係る参照信号生成回路の構成例を示した図面である。 図６は、本発明の第１の参照信号生成回路の動作タイミングチャートである。 図７は、第１の実施形態の変形例に係る参照信号生成回路の動作タイミングチャートである。 図８は、本発明の第１の実施形態に係る固体撮像装置の動作タイミングチャートである。 図９は、本発明の第１の実施形態に係る固体撮像装置の数フレームにおける参照信号のタイミングチャートである。 図１０は、減衰器入出力のレベルダイヤグラムをＳ／Ｎの観点から示した図である。 図１１は、本発明の第２の実施形態に係る固体撮像装置を示した構造平面図である。 図１２は、本発明の第３の実施形態に係る固体撮像装置を備えたカメラの構成ブロック図である。
　（第１の実施形態）
　本発明の第１の実施形態に係る固体撮像装置は、光電変換素子を含む複数の単位画素が行列状に２次元配置された画素アレイ部と、前記画素アレイ部の第１の列に属する単位画素から信号を読み出す第１の列信号線と、前記画素アレイ部の第２の列に属する単位画素から信号を読み出す第２の列信号線と、前記第１の列信号線と前記第２の列信号線を短絡するスイッチと、前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、クロック信号に基づいて第１の参照信号および第２の参照信号を生成する参照信号生成回路と、前記行走査手段によって選択された行の前記第１の列に属する単位画素から前記第１の列信号線を介して出力される第１のアナログ信号と、前記第１の参照信号とを比較する第１の比較器と、前記第１の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第１のカウンタと、前記行走査手段によって選択された行の前記第２の列に属する単位画素から前記第２の列信号線を介して出力される第２のアナログ信号と、前記第２の参照信号とを比較する第２の比較器と、前記第２の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第２のカウンタとを備え、前記第１の参照信号と前記第２の参照信号とは、前記第１の比較器および前記第２の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、前記第１の比較器が比較を開始した後所定の時間が経過してから、前記第２の比較器が比較を開始することを特徴とするものである。
　以下、図面を参照しながら、本発明の第１の実施形態に係る固体撮像装置およびその駆動方法について説明する。
　図１は、本発明の第１の実施形態に係る固体撮像装置を示した構造平面図である。固体撮像装置１は、複数の単位画素３が行および列に配列された画素アレイ２と、画素アレイ２の外部に設けられて、垂直列ごとに配置された比較器４、カウンタ５およびデジタルメモリ６と、比較器４にＡＤ変換用の参照信号Ｒ１およびＲ２を供給する参照信号生成回路７と、論理回路８とを備えている。参照信号生成回路７は、ランプ波発生回路７ａと、遅延制御回路７ｂとを備えている。また、固体撮像装置１は、列アドレスや列走査を制御する水平走査回路（列走査回路ともいう）９と、画素アレイ部の各単位画素を行毎に選択する垂直走査回路（行走査手段ともいう）１０と、タイミング制御部１１とを備えている。タイミング制御部１１は、端子１２ａを介してマスタークロックＭＣＬＫを、端子１２ｂを介して外部システム１２からタイミング設定データを受け取り、種々の内部クロックを生成し水平走査回路９や垂直走査回路１０などを制御する。
　図２Ａは、単位画素３の回路構成の一例を示した図である。各単位画素３は、光電変換により入射光量に応じた電荷を発生するフォトダイオードＰＤ１と、フォトダイオードＰＤ１で発生した電荷を電荷蓄積部ＦＤに転送する読み出しトランジスタＴ１０と、電荷蓄積部ＦＤをリセットするリセットトランジスタＴ１１と、電荷蓄積部ＦＤに蓄積された電荷量に応じた電圧を出力する増幅トランジスタＴ１２と、増幅トランジスタＴ１２から出力された信号を垂直信号線（列信号線ともいう）Ｈ１、Ｈ２、・・・、Ｈｎへと出力する選択トランジスタＴ１３とを備えている。水平信号線（行制御線ともいう）Ｖ１～Ｖｍのそれぞれは、リセット信号線ΦＲＳと、読み出し信号線ΦＴＲと、選択信号線ΦＳＥＬとを備えている。各単位画素３は、水平信号線Ｖ１～Ｖｍからの信号を介して垂直走査回路１０により制御され、画素信号を対応する列の比較器４に伝達する垂直信号線（Ｈ１、Ｈ２、・・・、Ｈｎ）と接続される。
　なお、本実施形態に係る固体撮像装置の単位画素（単位セル）は、図２Ａの構成に代えて、図２Ｂに図示した構成を用いることも出来る。
　図２Ｂは、単位画素３の回路構成の変形例を示した図である。同図に示された単位画素３は、増幅トランジスタＴ２２と、リセットトランジスタＴ２１と、選択トランジスタＴ２３と、光電変換素子（光電変換膜）ＰＤ２と、これらを結線する配線とで構成され、入射光に応じた画素信号（Ｖｓｉｇ）を生成する。増幅トランジスタＴ２２のソースには、垂直方向に走る電源配線が接続されている。リセットトランジスタＴ２１のゲートには、水平方向に走るリセット信号線ΦＲＳが接続されている。選択トランジスタＴ２３のゲートには、水平方向に走る選択信号線ΦＳＥＬが接続され、ドレインには垂直方向に走る垂直信号線（Ｈ１、Ｈ２、・・・、Ｈｎ）が接続されている。
　図２Ａまたは図２Ｂに示された各単位画素３からの画素信号は、対応する列の垂直信号線（Ｈ１、Ｈ２、・・・、Ｈｎ）を経由して、比較器４に入力される。比較器４は、入力されたアナログの画素信号と参照信号生成回路７で生成される参照信号Ｒ１（またはＲ２）とを比較する。カウンタ５は比較器４の比較処理が完了するまでの時間をカウントし、デジタルメモリ６はカウンタ５のカウント結果を保持する。この一連の動作によりＡＤ変換機能を実現している。比較器４の一方の入力端子には、他の比較器４の一方の入力端子と共通に、参照信号生成回路７で生成される階段状（実際には配線負荷などによる鈍りで傾斜状となるものも含める）の参照信号Ｒ１（またはＲ２）が入力される。また、比較器４の他方の入力端子には、それぞれ対応する垂直信号線（Ｈ１、Ｈ２、・・・Ｈｎ）が接続され、画素アレイ２から画素信号電圧が個々に入力される。比較器４の出力信号はカウンタ５に供給される。
　カウンタ５では、比較器４が参照信号Ｒ１（またはＲ２）と画素信号電圧との比較を開始すると同時に、クロックＣＬＫ１でのカウント（計数）を開始する。つまり、垂直信号線（Ｈ１、Ｈ２、・・・Ｈｎ）を介して比較器４の他方の入力端子に入力されたアナログの画素信号と参照信号Ｒ１（またはＲ２）との比較一致によって比較器４からパルス信号が得られるまで、カウンタ５がカウントすることでＡＤ変換が実行される。
　また、この際、ＡＤ変換とともに、垂直信号線（Ｈ１、Ｈ２、・・・Ｈｎ）を介して入力されたアナログ電圧の画素信号に対して、画素リセット直後のリセット成分Ｖｒｓｔ（ノイズを含む）と真の（受光光量に応じた）信号成分を含むデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）との差分をとる処理が行われる。例えば、リセット成分Ｖｒｓｔに対するカウントの際には、カウンタ５はダウンカウントを行いカウント後の値を保持する。続くデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）に対するカウントの際には、カウンタ５は保持された値を基点としてアップカウントを行う。アップカウント終了時の値は信号成分Ｖｓｉｇに対応するものとなる。これによって、ＡＤ変換の列間の誤差要因となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号レベルＶｓｉｇのみを取り出すことが可能になる。つまり、デジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）が可能となる。このＡＤ変換でデジタル化された画素データは、水平走査回路９からの水平選択信号によって順次転送され、論理回路８を経由して出力される。
　ここで、図１では画素のカラーフィルタ配列として、２行２列の４画素１組で繰り返すベイヤー配列、動画撮影時の混合画素数としては、縦横同色２画素混合の場合を示している。
　動画撮影時の画素混合では、同一行の同色画素の混合を行うために、本実施形態の固体撮像装置１は、１列おきに垂直信号線（Ｈ１、Ｈ２、・・・Ｈｎ）を短絡するスイッチＳＷ１、ＳＷ２を有している。垂直信号線Ｈ１と垂直信号線Ｈ３との接続を制御するＳＷ１、及び、垂直信号線Ｈ２と垂直信号線Ｈ４との接続を制御するＳＷ２と同様のスイッチ接続が、Ｈ５～Ｈ８、Ｈ９～Ｈ１２・・・においても施されている（図示しない）。なお、３画素以上の混合についても一般化でき、混合画素数ｎに対しては、垂直信号線Ｈ１～Ｈ（２ｎ）において、Ｈ（２ｍ－１）とＨ（２ｍ＋１）間にＳＷ（２ｍ－１）を、Ｈ（２ｍ）とＨ（２ｍ＋２）間にＳＷ（２ｍ）を接続し（ただし１≦ｍ＜ｎの整数）、Ｈ１～Ｈ（２ｎ）間と同様のスイッチ接続が、Ｈ（２ｎ×ｋ＋１）～Ｈ（２ｎ×（ｋ＋１））（ただし１≦ｋの整数）においても施されることになる。
　論理回路８は、スイッチＳＷ１およびＳＷ２の制御と連動して内部の処理を切り替えるようになっており、例えば制御信号Ｓ５が画素混合を示す値の場合は、デジタルメモリから送られてくるＡＤ変換結果に対して混合画素単位毎に同色同士の平均化演算を行い、制御信号Ｓ５が画素混合を示さない値の場合はそのままで順次出力する動作を行う。
　ここで、本実施形態の固体撮像装置１によるノイズ削減効果について説明する。
　参照信号Ｒ１とＲ２とは、比較動作中における単位時間あたりの電圧変化量が実質的に同一である階段状または傾斜状に時間変化するランプ波である。また、画素混合を行なわない静止画撮像時の参照信号Ｒ１およびＲ２は、同じ時間から変化を開始するランプ波である。これに対し、画素混合を行なう動画撮像時では、参照信号Ｒ１およびＲ２は、所定の時差を持ったランプ波に切り替わる。そして、水平方向に隣接する同色画素列（例えばＨ１とＨ３）に対応する比較器４は、上記所定の時差を持った参照信号（Ｒ１およびＲ２）を参照するように接続されている。
　この構成によって、動画撮像時に垂直信号線間（例えばＨ１とＨ３間）を短絡するスイッチ（ＳＷ１）がオンすることにより水平方向の画素混合がなされた画素信号は、それぞれの垂直信号線に対応する２個の比較器４において、参照信号Ｒ１またはＲ２との比較が所定の時差を持って行われることになる。前述の通り、画素混合によってランダムノイズは１／√２倍に低減される。更に、２個の比較器４より２回分のＡＤ変換結果が得られるので、論理回路８による平均化処理によって参照信号のノイズを１／√２に抑制する効果も得られる。
　つまり、画素混合によって抑制されるランダムノイズと、２回分のＡＤ変換結果により抑制される参照電圧のノイズとの相対的なレベル差が軽減され、動画において横線ノイズを目立たなくすることが可能になる。
　なお、以上に述べたノイズ抑制効果を得るためには、参照信号の分解能は、ＡＤ変換の分解能と同等以上でなければならない。本発明が課題としている横線ノイズ成分は、ランダムノイズよりも小信号であるため、分解能が粗いと横線ノイズ成分はＡＤ変換の量子化ノイズに埋もれてしまい、ＡＤ変換結果の平均化効果が十分に得られないためである。したがって、高速化のために、参照電圧の分解能を下げてランプ波のスイープ時間を短縮するほど、本発明の効果は小さくなる。
　図３は、本発明の第１の実施形態に係る参照信号生成回路７の第１の構成を示した図である。前述の通り、参照信号生成回路７は、ランプ波発生回路７ａと、遅延制御回路７ｂとを備える。
　ランプ波発生回路７ａは、クロックＣＬＫ２に同期して所定の電圧ステップで階段状または傾斜状に時間変化するランプ波を出力する機能を有する。一般的には、カウンタに上記クロックＣＬＫ２を入力し、カウンタの出力をデジタルアナログ変換器（ＤＡＣ）に入力し、当該ＤＡＣの出力をランプ波とする構成や、上記クロックＣＬＫ２に同期したタイミングで一定電流を容量に充電してランプ波を出力する構成などがある。ランプ波発生回路７ａの出力には、後段の遅延制御回路７ｂの入力インピーダンスに応じて適宜バッファなどが設けられる。
　遅延制御回路７ｂは、出力バッファ７１および７２と、ランプ波発生回路７ａの出力と出力バッファ７１および７２との間をそれぞれ接続する容量Ｃ２と、出力バッファ７１および７２の入力端子のフローティング電位を所定の電圧で初期化するための電圧源、スイッチＳＷ３ａおよびＳＷ３ｂと、ランプ出力のタイミング差を制御する時差制御回路７３とで構成される。
　出力バッファ７１は、第１の容量素子である容量Ｃ２を介してランプ発生回路７ａの出力と接続された第１のバッファ回路であり、出力バッファ７２は、第２の容量素子である容量Ｃ２を介してランプ発生回路７ａの出力と接続された第２のバッファ回路である。
　また、出力バッファ７１の入力端子のフローティング電位を所定の電圧で初期化するための電圧源とスイッチＳＷ３ａとは、出力バッファ７１の入力端子を所定の電圧で初期化するための第１の初期化回路を構成する。また、出力バッファ７２の入力端子のフローティング電位を所定の電圧で初期化するための電圧源とスイッチＳＷ３ｂとは、出力バッファ７２の入力端子を所定の電圧で初期化するための第２の初期化回路を構成する。
　時差制御回路７３は、基本的にサンプルホールド回路を構成しており、スイッチＳＷ４ａおよびＳＷ４ｂがオンの状態で、出力バッファ７１の入力端子電圧を増幅器でバッファした後、サンプリング容量Ｃ１にチャージする。そして、次に、スイッチＳＷ４ａおよびＳＷ４ｂをオープンとし、スイッチＳＷ５をオンにしてサンプリング容量Ｃ１に保持された電圧を増幅器でバッファして出力する。これにより、スイッチＳＷ６がオン状態の時に、出力バッファ７２の入力が強制的にサンプリング容量Ｃ１に保持された電圧で固定される。この動作を、図６を用いて説明する。
　図６は、本発明の第１の参照信号生成回路の動作タイミングチャートである。
　まず、時刻ｔ１では、ランプ波発生回路７ａが階段状または傾斜状に時間変化するランプ波を出力開始する前に、制御信号Ｓ２をＬｏｗレベルとしてスイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａおよびＳＷ４ｂをオンすることにより、出力バッファ７１および７２の入力を所定の電圧で初期化し、サンプリング容量Ｃ１へのチャージを開始する。
　次に、時刻ｔ２では、制御信号Ｓ２をＨｉｇｈレベルとしてスイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａおよびＳＷ４ｂをオープンとし、出力バッファ７１および７２の初期化ならびにサンプリング容量Ｃ１のチャージを終える。これととともに、制御タイミング信号Ｓ３、遅延制御信号Ｓ４をＬｏｗレベルとしてスイッチＳＷ５およびＳＷ６をオンにする。
　次に、時刻ｔ３では、ランプ波発生回路７ａがランプ波出力を開始し、遅延制御回路７ｂは参照信号Ｒ１として同じ傾斜でランプ波を出力する。一方、遅延制御回路７ｂのスイッチＳＷ６はオンしているので参照信号Ｒ２は初期化電圧に固定された状態を保っている。
　次に、時刻ｔ３から任意の時間差が経過した時刻ｔ４では、遅延制御信号Ｓ４をＨｉｇｈレベルとしてスイッチＳＷ６をオープンにする。これにより、遅延制御回路７ｂは参照信号Ｒ１と同じ傾斜で参照信号Ｒ２を出力開始する。つまり、スイッチＳＷ６のタイミング制御によって参照信号Ｒ１と参照信号Ｒ２の遅延差を制御することができる。
　時差制御回路７３では、参照信号生成回路７およびカウンタ５に供給されるクロックＣＬＫ１およびＣＬＫ２と共通のマスタークロックＭＣＬＫを元に発生された制御信号Ｓ２および制御タイミング信号Ｓ３、ならびに遅延制御信号Ｓ４によりスイッチの開閉を制御する。これにより、ランプ波のステップ数、カウンタ５のカウント値、およびスイッチ開閉の相互のタイミングの同期が容易に実現でき、ばらつきの影響を受け難い特性変動の少ない時差制御が可能となる。よって、参照信号Ｒ１に対する参照信号Ｒ２の遅延制御を高精度に行うことができるので、画像を確認しながら横線ノイズが最も軽減される最適な状態の時差に設定することができる。
　なお、本実施形態では２種類の参照電圧を発生する場合を示しているが、混合画素数に応じて容量と出力バッファの数を増設することにより参照電圧の種類を任意に増やすことができ、平均化演算の母数を増すことでノイズ抑制効果を一層高めることもできる。
　次に、動画撮影時の画素混合を行う場合の駆動方法について示す。
　図８は、本発明の第１の実施形態に係る固体撮像装置の駆動方法の一例を説明するためのタイミングチャートであり、図９は、本発明の第１の実施形態に係る固体撮像装置の数フレームにおける参照信号Ｒ１またはＲ２の波形図である。
　列並列ＡＤＣは全ての行Ｖｘの画素読み出し時に対して同時にデジタルＣＤＳを実行している。図９に示されるように、第ｋフレームにおいて、１行目読み出しからｍ行目読み出しまで、各行の画素読み出しには、画素のリセット成分を読み出すためのダウンカウント期間と、画素のデータ成分を読み出すためのアップカウント期間とが設けられる。このように、本発明の第１の実施形態に示された固体撮像装置では、図９に示すように、各行Ｖｘの単位画素３の読み出し、すなわち、ＡＤ変換の期間は、ダウンカウント期間とアップカウント期間とで構成され、上記ＡＤ変換期間を各行で実行することで１フレームの映像データを出力している。
　図８に示されるように、まず、時刻ｔ４以前において、タイミング制御部１１は、１回目の読み出しのため、カウンタ５のカウント値を設定された初期値にリセットさせるとともに、カウンタ５をダウンカウントモードに設定する。ここで、カウント値の初期値は“０”であっても、任意の値であってもよいものとする。
　次に、時刻ｔ４において、選択信号線ΦＳＥＬをＨｉｇｈレベルとし、単位画素の選択トランジスタＴ１３をオンさせ、所定の画素行Ｖｘを選択する。更に、読み出し信号線ΦＴＲをＬｏｗレベルに保ち読み出しトランジスタＴ１０をオフした状態で、リセット信号線ΦＲＳをＨｉｇｈレベルとし、リセットトランジスタＴ１１をオンさせ、各単位画素３の電荷蓄積部ＦＤの電圧をリセットする。時刻ｔ４から一定時間が過ぎてから電荷蓄積部ＦＤの電圧がリセットされた状態で、リセット信号線ΦＲＳをＬｏｗレベルとしリセットトランジスタＴ１１をオフする。これにより、各単位画素３の電荷蓄積部ＦＤの電圧が増幅トランジスタＴ１３によって増幅され、リセット成分（Ｖｒｓｔ）が垂直信号線を介して読み出される。ここで、スイッチＳＷ１およびＳＷ２は同色画素の混合を行なうためにオンしている。つまり、垂直信号線Ｈ１およびＨ３の双方を介して対応する画素列の混合信号が読み出され、同様に垂直信号線Ｈ２およびＨ４の双方を介して対応する画素列の混合信号が読み出される。
　リセット成分Ｖｒｓｔについての垂直信号線の電位の読み出しはダウンカウントにより行う。ダウンカウント時には、タイミング制御部１１は、参照信号生成回路７へ、参照信号Ｒ１およびＲ２生成用の制御信号Ｓ２および制御タイミング信号Ｓ３ならびに遅延制御信号Ｓ４を供給する。これを受けて、参照信号生成回路７は、比較器４の一方の入力端子へ、階段状または傾斜状に時間変化する参照信号Ｒ１およびＲ２を出力する。
　時刻ｔ８では、比較器４はリセット信号を受けて初期化される。このとき、遅延制御回路７ｂにおいては制御信号Ｓ２および遅延制御信号Ｓ４によりスイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂおよびＳＷ６をオンして時差制御回路７３のサンプリング容量Ｃ１のチャージを行うとともに、参照信号Ｒ１とＲ２とを一致させた状態にする。
　次に、時刻ｔ１０では、比較器４のリセットが解除され、参照信号Ｒ１と垂直信号線Ｈ１～Ｈｎに出力されている画素のリセット成分（Ｖｒｓｔ）の電圧との比較を開始する。タイミング制御部１１からは互いに同期したクロックＣＬＫ１およびＣＬＫ２が、カウンタ５および参照信号生成回路７にそれぞれ供給される。カウンタ５は設定された初期値からダウンカウントを開始する。また、参照信号生成回路７から出力される参照信号Ｒ１は、初期電圧から階段状または傾斜状の時間変化を開始する。これを受けて、参照信号Ｒ１を受ける比較器４は、参照信号Ｒ１と画素のリセット成分Ｖｒｓｔとの比較を開始する。この時、遅延制御信号Ｓ４はＬｏｗレベルであり遅延制御回路７ｂのスイッチＳＷ６はオン状態を維持しているので、参照信号Ｒ２は初期電圧を保っている。
　次に、時刻ｔ１１では、遅延制御信号Ｓ４をＨｉｇｈレベルに転じてＳＷ６をオープンにすると、参照信号Ｒ２が初期電圧から階段状または傾斜状の時間変化を開始する。これを受けて、参照信号Ｒ２を受ける比較器４は、参照信号Ｒ２と画素のリセット成分Ｖｒｓｔとの比較を開始する。
　次に、時刻ｔ１２では、参照信号Ｒ１と垂直信号線Ｈ１およびＨ２等を介して入力されるＶｘ行の画素リセット成分の電圧（Ｖｒｓｔ）とが同じになると、参照信号Ｒ１を受けている比較器４はその出力をＨｉｇｈレベルからＬｏｗレベルへ反転させ、参照信号Ｒ１と画素のリセット成分Ｖｒｓｔとの比較を終了する。比較器４の出力がＬｏｗレベルに変化したことを受けて、その後段のカウンタ５はダウンカウントを停止する。つまり、リセット成分Ｖｒｓｔに応じた電圧と参照信号Ｒ１とを比較して、リセット成分Ｖｒｓｔの大きさに対応した時間軸方向の大きさをクロックＣＬＫ１でカウント（計数）することで、リセット成分Ｖｒｓｔの大きさに対応したカウント値を得る。言い換えれば、カウンタ５は参照信号Ｒ１の時間変化の開始時点（時刻ｔ１０）をカウンタ５のダウンカウント開始時点として、比較器４の出力が反転するまで（時刻ｔ１２まで）ダウンカウントすることにより、リセット成分Ｖｒｓｔの大きさに対応したカウント値を得る。
　次に、時刻ｔ１３では、参照信号Ｒ２と垂直信号線Ｈ３およびＨ４等を介して入力されるＶｘ行の画素リセット成分の電圧（Ｖｒｓｔ）とが同じになると、参照信号Ｒ２を受けている比較器４はその出力をＨｉｇｈレベルからＬｏｗレベルへ反転させ、参照信号Ｒ２と画素のリセット成分Ｖｒｓｔとの比較を終了する。比較器４の出力がＬｏｗレベルに変化したことを受けて、その後段のカウンタ５はダウンカウントを停止する。カウンタ５は参照信号Ｒ２の時間変化の開始時点（時刻ｔ１１）をカウンタ５のダウンカウント開始時点として、比較器４の出力が反転するまで（時刻ｔ１３まで）ダウンカウントすることにより、リセット成分Ｖｒｓｔの大きさに対応したカウント値を得る。この時のカウント値は、参照信号Ｒ１を受けている列のカウント値に対して、遅延制御回路７ｂで設定されている時間差（時刻ｔ１０からｔ１１までの時間差）だけ多くカウントした状態となる。
　つまり、垂直信号線Ｈ１に接続された第１の比較器４は、垂直走査回路１０によって選択されたＶｘ行の第１の列に属する単位画素３から第１の列信号線である垂直信号線Ｈ１を介して出力される第１のアナログ信号（Ｖｒｓｔ）と、第１の参照信号Ｒ１とを比較する。
　第１の比較器４に接続された第１のカウンタ５は、第１の比較器４の、比較開始から比較器の出力が反転するまでの時間をカウントする。
　垂直信号線Ｈ２に接続された第２の比較器４は、垂直走査回路１０によって選択されたＶｘ行の第２の列に属する単位画素３から第２の列信号線である垂直信号線Ｈ２を介して出力される第２のアナログ信号（Ｖｒｓｔ）と、第２の参照信号Ｒ２とを比較する。
　第２の比較器４に接続された第２のカウンタ５は、第２の比較器４の、比較開始から比較器の出力が反転するまでの時間をカウントする。
　次に、時刻ｔ１４では、タイミング制御部１１は、参照信号生成回路７とカウンタ５へのクロックＣＬＫ１およびＣＬＫ２の供給を停止する。これにより、比較器４は、参照信号Ｒ１またはＲ２と画素リセット成分Ｖｒｓｔとの電圧との比較を停止する。参照信号生成回路７のランプ波発生回路７ａの出力電圧は、ランプ波の変化開始電圧に戻る。この時、遅延制御回路７ｂの容量Ｃ２による電荷保存の働きにより、参照信号Ｒ２とＲ１との電圧差はダウンカウント期間中の任意時刻（時刻ｔ１１から時刻ｔ１４までの任意時刻）における電圧差のまま保たれている。
　画素リセット成分Ｖｒｓｔの読み出し動作が終了すると、続いてデータ成分の読み出し動作を開始する。ここで、データ成分とは、画素のリセット成分Ｖｒｓｔと画素の信号成分Ｖｓｉｇとを加算した成分である。画素リセット成分Ｖｒｓｔの読み出しと異なる点は、カウンタ５をアップカウントモードに設定する点と、遅延制御回路７ｂの全スイッチの開閉状態はダウンカウント終了時のまま維持されるため、参照信号Ｒ１とＲ２とは同時に開始される点である。
　次に、時刻ｔ１６では、読み出し信号ΦＴＲをＨｉｇｈレベルとし読み出しトランジスタＴ１０をオンさせると、フォトダイオードＰＤ１で発生した全ての光電荷は、電荷蓄積部ＦＤに伝達される。所定の時間経過後に読み出し信号ΦＴＲをＬｏｗレベルとし読み出しトランジスタＴ１０をオフする。この動作により、増幅トランジスタＴ１２のデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）が垂直信号線Ｈ１～Ｈｎへ出力される。
　次に、時刻ｔ２０では、比較器４は、参照信号Ｒ１およびＲ２と垂直信号線Ｈ１～Ｈｎに出力されている画素信号成分のデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の電圧との比較を開始する。タイミング制御部１１からは互いに同期したクロックＣＬＫ１およびＣＬＫ２が、カウンタ５と参照信号生成回路７とにそれぞれ供給さる。カウンタ５はダウンカウントが停止したカウント値から、アップカウントを開始し、参照信号生成回路７から出力される参照信号Ｒ１およびＲ２は初期電圧から階段状または傾斜状の時間変化を開始する。
　次に、時刻ｔ２２では、参照信号Ｒ１と垂直信号線Ｈ１およびＨ２等を介して入力されるＶｘ行のデータ成分の電圧（Ｖｒｓｔ＋Ｖｓｉｇ）とが同じになると、参照信号Ｒ１を受けている比較器４はその出力をＨｉｇｈレベルからＬｏｗレベルへ反転させ、参照信号Ｒ１とデータ成分の電圧（Ｖｒｓｔ＋Ｖｓｉｇ）との比較を終了する。比較器４の出力がＬｏｗレベルに変化したことを受けて、その後段のカウンタ５はアップカウントを停止する。つまり、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）に応じた電圧信号と参照信号Ｒ１およびＲ２を比較して、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の大きさに対応した時間軸方向の大きさをクロックＣＬＫ１でカウント（計数）することで、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の大きさに対応したカウント値を得ることが出来る。言い換えれば、カウンタ５は、参照電圧の時間変化の開始時点（時刻ｔ２０）をカウンタ５のアップカウント開始時点として、比較器４の出力が反転するまで（時刻ｔ２２まで）アップカウントすることにより、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の大きさに対応したカウント値を得る。ここで、アップカウント開始時のカウント値は、初期値からリセット成分Ｖｒｓｔの大きさに対応したカウント値分ダウンカウントした値であったため、アップカウント停止時のカウント値は、画素の信号成分Ｖｓｉｇの大きさに対応したものとなる。
　次に、時刻ｔ２３では、参照信号Ｒ２と垂直信号線Ｈ３およびＨ４等を介して入力されるＶｘ行のデータ成分の電圧（Ｖｒｓｔ＋Ｖｓｉｇ）とが同じになると、参照信号Ｒ２を受けている比較器４はその出力をＨｉｇｈレベルからＬｏｗレベルへ反転させ、参照信号Ｒ２とデータ成分の電圧（Ｖｒｓｔ＋Ｖｓｉｇ）との比較を終了する。比較器４の出力がＬｏｗレベルに変化したことを受けて、その後段のカウンタ５はアップカウントを停止する。カウンタ５は参照信号Ｒ２の時間変化の開始時点（時刻ｔ２０）をカウンタ５のアップカウント開始時点として、比較器４の出力が反転するまで（時刻ｔ２３まで）アップカウントすることにより、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の大きさに対応したカウント値を得る。ここで、アップカウント開始時のカウント値は、初期値からリセット成分Ｖｒｓｔの大きさに対応したカウント値だけダウンカウントした値であるため、アップカウント停止時のカウント値は、画素の信号成分Ｖｓｉｇの大きさに対応したものとなる。
　このように、デジタルＣＤＳは、例えば、カウンタ５の設定を、リセット成分（Ｖｒｓｔ）を読み出すときにはダウンカウント、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）を読み出すときにはアップカウントとすることにより、カウンタ５内で自動的に減算が行われ、信号成分Ｖｓｉｇに相当するカウント値を得ることによって行っている。
　ＡＤ変換された画素の信号成分Ｖｓｉｇは、次行である（Ｖｘ＋１）行の画素のリセット成分Ｖｒｓｔのダウンカウント開始前に、カウンタ５から出力される。タイミング制御部１１からのメモリ転送指示パルスに基づき、カウンタ５に保持された画素の信号成分Ｖｓｉｇのカウント結果を後段のデジタルメモリ６に転送する。
　その後、デジタルメモリ６に保持された画素の信号成分Ｖｓｉｇは水平走査回路９により読み出され、論理回路８においてノイズ抑制処理がなされる。例えば、垂直信号線Ｈ１を介して読み出されＡＤ変換された信号成分Ｖｓｉｇと、垂直信号線Ｈ３を介して読み出されＡＤ変換された信号成分Ｖｓｉｇとは、画素混合された同一の信号に対して時間差を持った２回のＡＤ変換を行なった結果であり、これらのＡＤ変換結果を論理回路８で平均化することにより、ノイズ抑制効果が得られる。
　以上のように、本発明の第１の実施形態に係る固体撮像装置では、電荷生成部としての受光素子が行列状に配された画素アレイ２から、行ごとに各垂直列について画素信号が順次出力される。そして最終的に、受光素子が行列状に配された画素アレイ２に対する１枚分の画像すなわちフレーム画像が、画素単位の画像デジタルデータの羅列として出力される。
　本実施形態の駆動方法では、各行Ｖｘの読み出し時の色信号として、ＧｒおよびＲのみを含む行と、ＧｂおよびＢのみを含む行の２種類であり、各行Ｖｘ毎の水平方向画素も２種類であるので、画素混合によるランダムノイズ低減は１／√４となるのに対して、参照電圧のノイズは画素混合によって抑制効果は得られないものの、各行で時間差をもった２回のＡＤ変換結果の平均化を行うことで水平方向の積分効果により、参照電圧のノイズを１／√２に抑制でき、横線ノイズが改善される。
　本実施形態を一般化して、Ｍ列の画素混合を行なうとすると、まず、動画撮像時に上記スイッチをオンすることにより、水平方向に混合する同色画素数Ｍ個の列読み出し線に繋がるＭ個の比較器（Ｍ≧２の整数）によって、共通のアナログ入力に対して所定の時間差でＭ回のＡＤ変換が平行して行われる。つまり、時間的にずれたタイミングでＭ回のＡＤ変換が行われ、デジタルメモリに保持された結果を論理回路で平均化処理することにより、参照電圧のノイズは１回のＡＤ変換時のノイズに対して理論的には１／√Ｍに低減され、ランダムノイズと横線ノイズ成分とのレベル乖離が緩和される。
　また、混合画素数に等しい数の複数ランプ波に対し、水平方向に隣接する同色画素列に対応する比較器が互いに異なる参照電圧を参照するように接続されているので、動画撮像時の複数回のＡＤ変換は当該複数の比較器による各１回のＡＤ変換で等価的に実現され、静止画撮像時に使用する比較器との兼用が可能であるので、新たな比較器やカウンタ等の追加は不要であり、面積増加は最小で済むという効果もある。
　また、平均化回数に等しい数の複数ランプ波を任意の時間差を持たせて発生させ、時差並列的にＡＤ変換を行うことによって、ＡＤ変換時間の延長は、複数ランプ波の時差分にとどめることができ、ＡＤ変換の分解能を保ったまま変換時間を大幅に増すことなく実現できる。
　また、複数のランプ波は、共通の参照信号生成回路の出力をもとにそれぞれ遅延されて生成されるので、１ステップ電圧または単位時間あたりの電圧変化量の相対的なばらつきは非常に小さい。よって、ＡＤ変換時の信号増幅率の差に起因するＡＤ変換結果の誤差も小さく、デジタルメモリに保持されたＡＤ変換結果を平均化処理する際の演算誤差への影響も小さい。
　また、出力バッファの入力の電圧を所定の電圧に固定した状態から開放するタイミングを、比較時間をカウントするクロックと同期させることにより、正確で高精度な時差制御が可能となる。
　横線ノイズの主要因は、参照電圧に含まれるランダムノイズであると考えられ、これによって横線ノイズ成分の抑制効果を増すことができる。
　（第１の実施形態の変形例１）
　図４は、本発明の第１の実施形態の変形例１に係る参照信号生成回路７の構成例を示した図である。
　遅延制御回路７ｃは、出力バッファ７１および７２と、ランプ波発生回路７ａの出力と基準電圧との間に２種の容量Ｃ２およびＣ３を直列に接続した減衰器７４および７５と、ランプ出力のタイミング差を制御する時差制御回路７３と、出力バッファ７１および７２の入力端子のフローティング電位を所定の電圧で初期化するための電圧源およびスイッチＳＷ３ａおよびＳＷ３ｂと、ランプ出力のタイミング差を制御する時差制御回路７３とを備える。
　減衰器７４は、ランプ波発生回路７ａの出力端子と、第１の初期化回路と、出力バッファ７１の入力端子とに接続された第１の減衰器である。また、減衰器７５は、ランプ波発生回路７ａの出力端子と、第２の初期化回路と、出力バッファ７２の入力端子とに接続された第２の減衰器である。また、減衰器７４および減衰器７５は、容量値の異なる２種類の容量Ｃ２およびＣ３を有する。
　時差制御回路７３は、第１の実施形態と同じものであり、説明は割愛する。
　本変形例に係る参照信号生成回路７の動作を図７を用いて説明する。
　図７は、第１の実施形態の変形例に係る参照信号生成回路の動作タイミングチャートである。
　まず、時刻ｔ１では、ランプ波発生回路７ａが階段状または傾斜状に時間変化するランプ波を出力開始する前に、制御信号Ｓ２をＬｏｗレベルとしてスイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａおよびＳＷ４ｂをオンし、減衰器７４および７５の出力を所定の電圧で初期化し、サンプリング容量Ｃ１にチャージ開始する。
　次に、時刻ｔ２では、制御信号Ｓ２をＨｉｇｈレベルとしてスイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａおよびＳＷ４ｂをオープンにし、出力バッファ７１および７２の入力端子電圧の初期化およびサンプリング容量Ｃ１のチャージを終える。これとともに、制御タイミング信号Ｓ３および遅延制御信号Ｓ４をＬｏｗレベルとしてスイッチＳＷ５およびＳＷ６をオンしておく。
　次に、時刻ｔ３では、ランプ波発生回路７ａがランプ波出力を開始する。これにより、所定の減衰比（本変形例ではＣ２／（Ｃ２＋Ｃ３）倍）で振幅調整されたランプ波が参照信号Ｒ１として出力される。一方、遅延制御回路７ｂのスイッチＳＷ６はオンしているので、参照信号Ｒ２はランプ開始電圧に固定された状態を保っている。
　次に、時刻ｔ３から任意の時間差が経過した時刻ｔ４では、遅延制御信号Ｓ４をＨｉｇｈレベルとしてスイッチＳＷ６をオープンにする。この時点から、参照信号Ｒ２は参照信号Ｒ１と同じ傾斜でランプ波を出力開始する。つまり、スイッチＳＷ６のタイミング制御によって参照信号Ｒ１と参照信号Ｒ２の遅延差を制御できる。
　図１０は、減衰器入出力のレベルダイヤグラムをＳ／Ｎの観点から示した図である。
　ランプ波発生回路７ａの回路ノイズをＶｎ、参照電圧振幅をＶｓとした場合、参照電圧のＳ／Ｎは図１０の（ａ）に示すように、Ｖｓ／Ｖｎとなる。次に、図１０の（ｂ）のように減衰器の入力において、参照電圧振幅をＶｓ×（Ｃ２＋Ｃ３）／Ｃ２と大きくし、図１０の（ｃ）のようにＣ２／（Ｃ２＋Ｃ３）倍の減衰をかけると、参照電圧に含まれる回路ノイズをＣ２／（Ｃ２＋Ｃ３）倍に低減する効果が得られ、参照電圧のＳ／Ｎが改善される。すなわち、本変形例に係る遅延制御回路７ｃによれば、第１の実施形態における２回のＡＤ変換結果の平均化による参照電圧のノイズ抑制効果に加えて、減衰器７４および７５の利用により更なる参照電圧のノイズ抑制効果が得られる。
　なお、厳密には、時差制御回路７３のＳＷ４ａおよびＳＷ６の寄生容量の影響によって時刻ｔ３～ｔ４の間とｔ４以降とで、減衰器７４の出力および参照信号Ｒ１の傾きが変化するが、ＡＤ変換のゲイン誤差が許容範囲に収まる程度に、減衰器７４および７５容量Ｃ２およびＣ３を大きく設定している。
　上記のように、第１の実施形態の変形例１に係る参照信号生成回路７においては、減衰器の利用により参照電圧のＳ／Ｎを向上し、減衰器を容量分圧回路で構成することで時差制御回路による高精度な遅延制御を簡単な構成で実現している。
　言い換えれば、遅延回路として減衰器と時差制御回路とを組み合わせることにより、参照信号生成回路の出力レンジをＡＤ変換に必要なレンジよりも十分広くとっておき、減衰器によって必要なＡＤＣ入力レンジに合わせる構成をとることによって、参照電圧発生回路の回路ノイズを更に抑制でき、ランプ波のＳ／Ｎを向上させることができる。
　横線ノイズの主要因は、参照電圧に含まれるランダムノイズであると考えられ、これによって横線ノイズ成分の抑制効果を増すことができる。
　（第１の実施形態の変形例２）
　図５は、本発明の第１の実施形態の変形例２に係る参照信号生成回路７の構成例を示した図面である。
　本実施形態の変形例１と異なるのは、ランプ波発生回路７ａと減衰器７４および７５の出力とを短絡するようにスイッチＳＷ３ａおよびＳＷ３ｂが接続されている点である。本実施形態および変形例１の構成では、出力バッファの入力端子電圧を初期化するための電圧源を設ける必要があるが、本変形例においては、ランプ波発生回路７ａのランプ開始電圧を初期化電圧として利用することにより、電圧源を不要にすることができ、回路規模や面積的に更にメリットが得られる。
　なお、出力バッファ７１および７２は、差動増幅器を用いたユニティゲインバッファ回路や、ソースフォロワなど、電圧バッファ機能を有したものであればよい。また、参照信号Ｒ１およびＲ２については、一定のステップ電圧で下降するランプ波以外にも、一定のステップ電圧で上昇するランプ波、あるいは双方のランプ波を差動型の参照電圧として用いる構成でも本発明の応用は可能である。
　（第２の実施形態）
　図１１は、本発明の第２の実施形態に係る固体撮像装置を示した構造平面図である。
　なお、駆動方法や動作については第１の実施形態と同様であるため、ここでの説明は割愛する。
　高画素の固体撮像装置２１では、画素サイズが縮小され、各列の比較器４、カウンタ５およびデジタルメモリ６を１列分の幅に収めることが困難である。このような場合、画素２列分の幅のスペースに一つの比較器４、カウンタ５およびデジタルメモリ６を収めて、画素アレイの上下両側に２画素列ピッチで配置し、各列の読み出し線を奇数列と偶数列で分けて上下の比較器４に接続する構成をとる場合がある。この構成の場合には、色フィルター配列における同色画素に対応した読み出し線（例えば図のＨ１とＨ３）が隣接する位置関係となり、スイッチＳＷ１およびＳＷ２は互いに画素アレイの上下に交互に配置される。
　したがって、本実施形態においては、第１の実施形態に述べた効果に加えて、画素混合に関係する回路（同色画素の垂直信号線間を短絡するＳＷとその配線）による面積的なデメリットは少なく、また第１の実施形態に比べて、スイッチへの配線において他配線との交差や並走がなく可能になるため、画素混合する垂直信号線と他の垂直信号線間の寄生容量を介したクロストークなどの問題が排除されるという効果が得られる。
　なお、画素数が多い場合は、参照信号生成回路の出力に接続された比較器の数が増えて負荷が大きくなる。よって、画素アレイの上側の比較器に供給する参照電圧は、図１１に示されるように、下側の比較器に参照電圧を供給する参照信号生成回路と別に設けられた参照信号生成回路から供給しても良い。但しこの場合には、上下間の駆動タイミングを合わせるために、タイミング制御部も同じ回路を上側にも追加するか、共通のタイミング制御部から上下両側の参照信号生成回路を制御する必要がある。
　また当然ながら、参照信号生成回路の出力の駆動能力が負荷に対して十分な場合は、一つの参照信号生成回路から上下両方の比較器に共通に参照電圧を供給する構成にしてもよい。
　（第３の実施形態）
　図１２は、本発明に係る固体撮像装置備えたカメラの構成ブロック図である。同図に示されるように、外部からの光は、露出を制御するメカシャッタ１０１、撮影レンズ１０２、を通った後、絞り１０３により必要に応じて光量が制御され、固体撮像装置１の画素アレイ上に結像される。
　画素アレイで光電変換された画素信号はＡＤ変換処理され、固体撮像装置１からデジタル信号として出力される。
　出力されたデジタル信号は、さらに信号処理部１０４で各種の画像処理が施される。処理されたデジタル信号はメモリ部１０５に格納され、外部Ｉ／Ｆ部１０６を通して外部の機器に送られる。固体撮像装置１および信号処理部１０４はタイミング発生部１０７により制御される他、システム全体はシステム制御部１０８で制御される。記録媒体１０９に画像を記録するために、出力デジタル信号はシステム制御部１０８に制御される記録媒体制御Ｉ／Ｆ部１１０を通して記録される。
　なお、固体撮像装置１は、システム制御部１０８から制御信号ＤＡＴＡによって動画撮像時の画素混合の指示を受けると、画素アレイで光電変換された画素信号に対して、前述のように、同色複数画素信号の混合と複数の時差をもった参照電圧によるＡＤ変換および平均化処理を行って、信号処理部１０４へデジタルの画像信号を出力する。
　以上、本発明の固体撮像装置およびカメラについて、第１～第３の実施形態に基づいて説明したが、本発明は上記実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　また、上記実施形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記実施形態に係る固体撮像装置の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　以上説明したように、本発明は、動画撮像時の横線ノイズ特性の改善を、素子数の増加を抑えて実現することができ、例えば、ＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等に適用できる。
　１、２１　　固体撮像装置
　２　　画素アレイ
　３　　単位画素
　４　　比較器
　５　　カウンタ
　６　　デジタルメモリ
　７　　参照信号生成回路
　７ａ　　ランプ波発生回路
　７ｂ、７ｃ　　遅延制御回路
　８　　論理回路
　９　　水平走査回路
　１０　　垂直走査回路
　１１　　タイミング制御部
　１２　　外部システム
　１２ａ　　マスタークロック入力端子
　１２ｂ　　シリアルデータ入出力端子
　７１、７２　　出力バッファ
　７３　　時差制御回路
　７４、７５　　減衰器
　１０１　　シャッタ
　１０２　　撮影レンズ
　１０３　　絞り
　１０４　　信号処理部
　１０５　　メモリ部
　１０６　　外部Ｉ／Ｆ部
　１０７　　タイミング発生部
　１０８　　システム制御部
　１０９　　記録媒体
　１１０　　記録媒体制御Ｉ／Ｆ部
　ＣＬＫ１　　カウンタクロック
　ＣＬＫ２　　参照信号クロック
　Ｈ１～Ｈｎ　　垂直信号線
　Ｖ１～Ｖｍ　　水平信号線
　Ｓ１　　制御信号
　Ｓ２　　制御信号
　Ｓ３　　制御タイミング信号
　Ｓ４　　遅延制御信号
　Ｓ５　　制御信号
　Ｒ１、Ｒ２　　参照信号

Claims (15)

  1. 　光電変換素子を含む複数の単位画素が行列状に２次元配置された画素アレイ部と、
    　前記画素アレイ部の第１の列に属する単位画素から信号を読み出す第１の列信号線と、
    　前記画素アレイ部の第２の列に属する単位画素から信号を読み出す第２の列信号線と、
    　前記第１の列信号線と前記第２の列信号線とを短絡するスイッチと、
    　前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、
    　クロック信号に基づいて第１の参照信号および第２の参照信号を生成する参照信号生成回路と、
    　前記行走査手段によって選択された行の前記第１の列に属する単位画素から前記第１の列信号線を介して出力される第１のアナログ信号と、前記第１の参照信号とを比較する第１の比較器と、
    　前記第１の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第１のカウンタと、
    　前記行走査手段によって選択された行の前記第２の列に属する単位画素から前記第２の列信号線を介して出力される第２のアナログ信号と、前記第２の参照信号とを比較する第２の比較器と、
    　前記第２の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第２のカウンタとを備え、
    　前記第１の参照信号と前記第２の参照信号とは、前記第１の比較器および前記第２の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一であり、
    　前記第１の比較器が比較を開始した後所定の時間が経過してから、前記第２の比較器が比較を開始する
    　ことを特徴とする固体撮像装置。
  2. 　前記参照信号生成回路は、
    　前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、
    　前記ランプ波発生回路の出力に基づいて、前記第１の参照信号と、前記第１の参照信号を前記所定の時間分遅延させた前記第２の参照信号とを生成する遅延制御回路とを備える
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記第１のカウンタのカウント結果を保持する第１のデジタルメモリと、
    　前記第２のカウンタのカウント結果を保持する第２のデジタルメモリと、
    　前記第１のデジタルメモリおよび前記第２のデジタルメモリに接続された論理回路とを更に備え、
    　前記第１のカウンタのカウント結果と前記第２のカウンタのカウント結果とは、前記論理回路において平均演算処理される
    　ことを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記比較動作中において、前記スイッチはオンしており、前記第１の列信号線と前記第２の列信号線は短絡されている
    　ことを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記遅延制御回路は、
    　前記ランプ波発生回路の出力と第１の容量素子を介して接続された第１のバッファ回路と、
    　前記ランプ波発生回路の出力と第２の容量素子を介して接続された第２のバッファ回路と、
    　前記第１のバッファ回路の入力端子を所定の電圧で初期化するための第１の初期化回路と、
    　前記第２のバッファ回路の入力端子を前記所定の電圧で初期化するための第２の初期化回路と、
    　前記第２のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、
    　前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において、前記初期化回路が前記第１のバッファ回路および前記第２のバッファ回路の入力端子を所定の電圧で初期化し、
    　前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第２のバッファ回路の入力端子を前記所定の電圧に固定する
    　ことを特徴とする請求項２に記載の固体撮像装置。
  6. 　前記遅延制御回路は、
    　前記ランプ波発生回路の出力端子と、前記第１の初期化回路と、前記第１のバッファ回路の入力端子とに接続された第１の減衰器と、
    　前記ランプ波発生回路の出力端子と、前記第２の初期化回路と、前記第２のバッファ回路の入力端子とに接続された第２の減衰器とを更に備える
    　ことを特徴とする請求項５に記載の固体撮像装置。
  7. 　前記第１の減衰器および第２の減衰器は、容量値の異なる２種類の容量素子を有する
    　ことを特徴とする請求項６に記載の固体撮像装置。
  8. 　光電変換素子を含む複数の単位画素が行列状に２次元配置された画素アレイ部と、
    　前記画素アレイ部の第１の列に属する単位画素から信号を読み出す第１の列信号線と、
    　前記画素アレイ部の第２の列に属する単位画素から信号を読み出す第２の列信号線と、
    　前記第１の列信号線と前記第２の列信号線とを短絡するスイッチと、
    　前記画素アレイ部の各単位画素を行毎に選択する行走査手段と、
    　クロック信号に基づいて第１の参照信号および第２の参照信号を生成する参照信号生成回路と、
    　前記行走査手段によって選択された行の前記第１の列に属する単位画素から前記第１の列信号線を介して出力される第１のアナログ信号と、前記第１の参照信号とを比較する第１の比較器と、
    　前記第１の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第１のカウンタと、
    　前記行走査手段によって選択された行の前記第２の列に属する単位画素から前記第２の列信号線を介して出力される第２のアナログ信号と、前記第２の参照信号とを比較する第２の比較器と、
    　前記第２の比較器の、比較開始から比較器の出力が反転するまでの時間をカウントする第２のカウンタとを備え、
    　前記第１の参照信号と前記第２の参照信号とは、前記第１の比較器および前記第２の比較器の比較動作中における単位時間あたりの電圧変化量が実質的に同一な階段状または傾斜状に時間変化する信号であり、
    　前記第１の参照信号が時間変化を開始した後所定の時間が経過してから、前記第２の参照信号が時間変化を開始する
    　ことを特徴とする固体撮像装置。
  9. 　前記参照信号生成回路は、
    　前記クロック信号に基づいて階段状または傾斜状に時間変化するランプ波を出力するランプ波発生回路と、
    　前記ランプ波発生回路の出力に基づいて、前記第１の参照信号と、前記第１の参照信号を前記所定の時間分遅延させた前記第２の参照信号とを生成する遅延制御回路とを備える
    　ことを特徴とする請求項８に記載の固体撮像装置。
  10. 　前記第１のカウンタのカウント結果を保持する第１のデジタルメモリと、
    　前記第２のカウンタのカウント結果を保持する第２のデジタルメモリと、
    　前記第１のデジタルメモリおよび前記第２のデジタルメモリに接続された論理回路とを更に備え、
    　前記第１のカウンタのカウント結果と前記第２のカウンタのカウント結果とは、前記論理回路において平均演算処理される
    　ことを特徴とする請求項９に記載の固体撮像装置。
  11. 　前記比較動作中において、前記スイッチはオンしており、前記第１の列信号線と前記第２の列信号線は短絡されている
    　ことを特徴とする請求項１０に記載の固体撮像装置。
  12. 　前記遅延制御回路は、
    　前記ランプ波発生回路の出力と第１の容量素子を介して接続された第１のバッファ回路と、
    　前記ランプ波発生回路の出力と第２の容量素子を介して接続された第２のバッファ回路と、
    　前記第１のバッファ回路の入力端子を所定の電圧で初期化するための第１の初期化回路と、
    　前記第２のバッファ回路の入力端子を前記所定の電圧で初期化するための第２の初期化回路と、
    　前記第２のバッファ回路の入力端子を前記所定の電圧に固定する時差制御回路とを備え、
    　前記ランプ波発生回路が前記ランプ波を出力する前の定常状態において、前記初期化回路が前記第１のバッファ回路および前記第２のバッファ回路の入力端子を所定の電圧で初期化し、
    　前記ランプ波発生回路が前記ランプ波を出力開始してから、前記時差制御回路は、前記所定の時間だけ前記第２のバッファ回路の入力端子を前記所定の電圧に固定する
    　ことを特徴とする請求項９に記載の固体撮像装置。
  13. 　前記遅延制御回路は、
    　前記ランプ波発生回路の出力端子と、前記第１の初期化回路と、前記第１のバッファ回路の入力端子とに接続された第１の減衰器と、
    　前記ランプ波発生回路の出力端子と、前記第２の初期化回路と、前記第２のバッファ回路の入力端子とに接続された第２の減衰器とを更に備える
    　ことを特徴とする請求項１２に記載の固体撮像装置。
  14. 　前記第１の減衰器および第２の減衰器は、容量値の異なる２種類の容量素子を有する
    　ことを特徴とする請求項１３に記載の固体撮像装置。
  15. 　請求項１～請求項１４のいずれか１項に記載の固体撮像装置を有するカメラ。
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