KR20150056446A

KR20150056446A - Ad 변환 회로 및 고체 촬상 장치

Info

Publication number: KR20150056446A
Application number: KR1020140109430A
Authority: KR
Inventors: 마키 사토
Original assignee: 가부시끼가이샤 도시바
Priority date: 2013-11-15
Filing date: 2014-08-22
Publication date: 2015-05-26
Also published as: US20150138413A1; US9332204B2; CN104660930A; JP2015097353A

Abstract

실시 형태에 따르면, 싱글 슬로프형 AD 변환 회로이며, 제1 비교기, 제2 비교기, 카운터, 참조 카운터 및 생성 회로를 갖는 제1 비교기는, 제1 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교한다. 제2 비교기는, 제2 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교한다. 카운터는, 제1 슬로프 전압의 전위 레벨의 변화와 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 제1 비교기 및 제2 비교기 중 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트한다. 참조 카운터는, 풀 카운트값을 정상적으로 출력한다. 생성 회로는, 제1 비교기의 출력 신호가 반전된 경우, 카운터의 카운트값에 따른 디지털값을 생성하여 출력한다. 생성 회로는, 제2 비교기의 출력 신호가 반전된 경우, 참조 카운터의 풀 카운트값으로부터 카운터의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력한다.

Description

AD 변환 회로 및 고체 촬상 장치{AD CONVERSION CIRCUIT AND SOLID-STATE IMAGING DEVICE}

본 실시 형태는, AD 변환 회로 및 고체 촬상 장치에 관한 것이다.

고체 촬상 장치에서는, 복수행 및 복수열을 이루는 복수의 화소 열마다 싱글 슬로프형 AD 변환 회로가 설치되고, 각 열의 화소로부터의 아날로그 신호를 AD 변환 회로에서 AD 변환하여 디지털 신호를 생성한다. 이 AD 변환 회로에서는, 램프 형상의 슬로프 전압과 화소의 아날로그 신호를 비교함으로써, 화소의 아날로그 신호의 레벨이 시간으로 변환되고, 그 시간을 카운터 회로로 카운트(화소 카운트)한다. 이에 의해, 화소의 아날로그 신호가 디지털값으로 변환된다. 이때, AD 변환 회로의 성능을 향상시키기 위해서는, 아날로그 신호의 레벨 카운트(화소 카운트)에 필요로 하는 시간을 저감하는 것이 요망된다.

일본 특허 출원 번호 2013-237332

본 발명이 해결하고자 하는 과제는, 아날로그 신호의 레벨 카운트(화소 카운트)에 필요로 하는 시간을 저감할 수 있는 AD 변환 회로 및 고체 촬상 장치를 제공하는 것이다.

일 실시 형태의 AD 변환 회로는, 싱글 슬로프형 AD 변환 회로로서,

제1 레벨로부터 중간 레벨까지 제1 기울기로 시간적으로 변화되는 제1 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제1 비교기와,

제2 레벨로부터 상기 중간 레벨까지 상기 제1 기울기와 반대의 제2 기울기로 시간적으로 변화되는 제2 슬로프 전압의 전위 레벨을 상기 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제2 비교기와,

상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제1 비교기 및 상기 제2 비교기 중 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트하는 카운터와,

풀 카운트값을 정상적으로 출력하는 참조 카운터와,

상기 제1 비교기의 출력 신호가 반전된 경우, 상기 카운터의 카운트값에 따른 디지털값을 생성하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 참조 카운터의 풀 카운트값으로부터 상기 카운터의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력하는 생성 회로를 구비한다.

다른 실시 형태의 고체 촬상 장치는, 복수행 및 복수열을 이루도록 배열된 복수의 상기 화소와, 상기 복수의 화소 열에 대응하여 배치된, 상기 일 실시 형태에 기재된 복수의 AD 변환 회로를 구비한다.

또한, 다른 실시 형태의 AD 변환 회로는, 싱글 슬로프형 AD 변환 회로로서,

상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제1 비교기의 출력 신호가 반전될 때까지의 클럭수를 제로 카운트값으로부터 카운트 업하는 제1 카운터와,

상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제2 비교기의 출력 신호가 반전될 때까지의 클럭수를 풀 카운트값으로부터 카운트 다운하는 제2 카운터와,

상기 제1 비교기의 출력 신호가 반전된 경우, 상기 제1 카운터의 카운트값에 따른 디지털값을 생성하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 제2 카운터의 카운트값에 따른 디지털값을 생성하여 출력하는 생성 회로를 구비한다.

또한, 또 다른 실시 형태의 고체 촬상 장치는, 복수행 및 복수열을 이루도록 배열된 복수의 상기 화소와, 상기 복수의 화소 열에 대응하여 배치된, 상기 다른 실시 형태에 기재된 복수의 AD 변환 회로를 구비하고,

상기 제1 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제1 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,

상기 제2 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제2 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,

상기 생성 회로는, 상기 제1 비교기의 출력 신호가 반전된 경우, 상기 제1 카운터의 카운트값에 따른 디지털값을 상기 제1 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 제2 카운터의 카운트값에 따른 디지털값을 상기 제2 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화한다.

상기 구성의 AD 변환 회로 및 고체 촬상 장치에 의하면, 아날로그 신호의 레벨 카운트(화소 카운트)에 필요로 하는 시간을 저감하는 것이 가능하다.

도 1은, 제1 실시 형태에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 2는, 제1 실시 형태에 있어서의 AD 변환 회로의 구성을 도시하는 도면.
도 3은, 제1 실시 형태에 있어서의 참조 카운터의 배치 영역(더미 영역)을 도시하는 도면.
도 4는, 제1 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 5는, 제1 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 6은, 제2 실시 형태에 있어서의 AD 변환 회로의 구성을 도시하는 도면.
도 7은, 제2 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 8은, 제2 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 9는, 제3 실시 형태에 있어서의 AD 변환 회로의 구성을 도시하는 도면.
도 10은, 제3 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 11은, 제3 실시 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.
도 12a 및 도 12b는, 제3 실시 형태에 따른 효과를 도시하는 도면.
도 13은, 제4 실시 형태에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 14는, 제4 실시 형태에 있어서의 AD 변환 회로의 구성을 도시하는 도면.
도 15는, 기본 형태에 따른 고체 촬상 장치를 적용한 촬상 시스템의 구성을 도시하는 도면.
도 16은, 기본 형태에 따른 고체 촬상 장치를 적용한 촬상 시스템의 구성을 도시하는 도면.
도 17은, 기본 형태에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 18은, 기본 형태에 있어서의 화소의 구성을 도시하는 도면.
도 19는, 기본 형태에 있어서의 AD 변환 회로의 구성을 도시하는 도면.
도 20은, 기본 형태에 따른 고체 촬상 장치의 동작을 도시하는 파형도.

실시 형태에 따르면, 싱글 슬로프형 AD 변환 회로이며, 제1 비교기와 제2 비교기와 카운터와 참조 카운터와 생성 회로를 갖는 AD 변환 회로가 제공된다. 제1 비교기는, 제1 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교한다. 제1 슬로프 전압은, 제1 레벨로부터 중간 레벨까지 제1 기울기로 시간적으로 변화되는 전압이다. 제2 비교기는, 제2 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교한다. 제2 슬로프 전압은, 제2 레벨로부터 중간 레벨까지 제2 기울기로 시간적으로 변화되는 전압이다. 제2 기울기는, 제1 기울기와 반대의 기울기이다. 카운터는, 제1 슬로프 전압의 전위 레벨의 변화와 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 제1 비교기 및 제2 비교기 중 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트한다. 참조 카운터는, 풀 카운트값을 정상적으로 출력한다. 생성 회로는, 제1 비교기의 출력 신호가 반전된 경우, 카운터의 카운트값에 따른 디지털값을 생성하여 출력한다. 생성 회로는, 제2 비교기의 출력 신호가 반전된 경우, 참조 카운터의 풀 카운트값으로부터 카운터의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력한다.

이하에 첨부 도면을 참조하여, 실시 형태에 따른 고체 촬상 장치를 상세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.

(제1 실시 형태)

먼저, 제1 실시 형태에 따른 고체 촬상 장치(195)에 대하여 설명하기 전에, 기본 형태에 따른 고체 촬상 장치(95)에 대하여 설명한다. 고체 촬상 장치(95)는, 예를 들어 도 15 및 도 16에 도시하는 촬상 시스템(91)에 적용된다. 도 15 및 도 16은, 촬상 시스템(91)의 개략적인 구성을 도시하는 도면이다.

촬상 시스템(91)은, 예를 들어 디지털 카메라, 디지털 비디오 카메라 등이어도 되고, 카메라 모듈이 전자 기기에 적용된 것(예를 들어 카메라 핸드폰 단말기 등)이어도 된다. 촬상 시스템(91)은 도 16에 도시하는 바와 같이, 촬상부(92) 및 후단 처리부(93)를 구비한다. 촬상부(92)는 예를 들어 카메라 모듈이다. 촬상부(92)는 촬상 광학계(94) 및 고체 촬상 장치(95)를 갖는다. 후단 처리부(93)는 ISP(Image Signal Processor)(96), 기억부(97) 및 표시부(98)를 갖는다.

촬상 광학계(94)는, 촬영 렌즈(947), 하프 미러(943), 메카니즘 셔터(946), 렌즈(944), 프리즘(945) 및 파인더(948)를 갖는다. 촬영 렌즈(947)는, 촬영 렌즈(947a, 947b), 조리개(교축 밸브)(도시하지 않음) 및 렌즈 구동 기구(947c)를 갖는다. 조리개(교축 밸브)는, 촬영 렌즈(947a)와 촬영 렌즈(947b) 사이에 배치되고, 촬영 렌즈(947b)로 유도되는 광량을 조절한다. 또한, 도 15에서는, 촬영 렌즈(947)가 2매의 촬영 렌즈(947a, 947b)를 갖는 경우가 예시적으로 도시되어 있지만, 촬영 렌즈(947)는 다수매의 촬영 렌즈를 가져도 된다.

고체 촬상 장치(95)는, 촬영 렌즈(947)의 예정 결상면에 배치되어 있다. 예를 들어, 촬영 렌즈(947)는, 입사된 광을 굴절시켜서, 하프 미러(943) 및 메카니즘 셔터(946)를 경유하여 고체 촬상 장치(95)의 촬상면으로 유도하고, 고체 촬상 장치(95)의 촬상면(화소 배열 PA)에 피사체의 상을 형성한다. 고체 촬상 장치(95)는, 피사체 상에 따른 화상 신호를 생성한다.

이어서, 기본 형태에 따른 고체 촬상 장치(95)의 구성에 대하여 도 17 내지 도 20을 사용하여 설명한다. 도 17은, 고체 촬상 장치(95)의 구성을 도시하는 도면이다. 도 18은, 각 화소의 구성을 도시하는 도면이다. 도 19는, 각 AD 변환 회로의 구성을 도시하는 도면이다. 도 20은, 고체 촬상 장치(95)의 동작을 도시하는 파형도이다.

고체 촬상 장치(95)는, 도 17에 도시하는 바와 같이, 화소 배열 PA, 타이밍 제어 회로(7), 수직 주사 회로(2), 복수의 부하 회로(3-1 내지 3-n), 복수의 AD 변환 회로(1-1 내지 1-n) 및 수평 주사 회로(5)를 갖는다.

화소 배열 PA에는, 복수의 화소 PC(1, 1) 내지 PC(m, n)가 복수행 및 복수열을 이루도록 배열되어 있다. 예를 들어, 도 17에서는, m, n을 각각 2 이상의 정수로 하면, 복수의 화소 PC가 m행 및 n열을 이루도록 배열되어 있다.

각 화소 PC는, 도 18에 도시하는 바와 같이, 예를 들어 광전변환부 PD, 전송부 TG, 전하 전압 변환부 FD, 리셋부 RST 및 출력부 AMP를 갖는다. 도 18은, 화소 PC의 구성을 도시하는 도면이다. 도 18에서는, 화소 PC(1, 1)의 구성을 예시적으로 도시하고 있지만, 다른 화소의 구성도 마찬가지이다.

광전변환부 PD는, 광전변환을 행하고, 받은 광에 따른 전하를 발생시켜서 축적한다. 광전변환부 PD는, 예를 들어 포토 다이오드이다.

전송부 TG는, 수직 주사 회로(2)로부터 액티브 레벨의 제어 신호φREAD를 받은 경우에, 광전변환부 PD의 전하를 전하 전압 변환부 FD에 전송한다. 전송부 TG는, 예를 들어 트랜스퍼 게이트로서 기능하는 전송 트랜지스터이며, 그 게이트에 액티브 레벨의 제어 신호φREAD를 받은 경우에 온함으로써, 광전변환부 PD의 전하를 전하 전압 변환부 FD에 전송한다.

전하 전압 변환부 FD는, 그 기생 용량을 사용하여, 전송된 전하를 전압으로 변환한다. 전하 전압 변환부 FD는, 예를 들어 플로팅 디퓨전이다.

리셋부 RST는, 수직 주사 회로(2)로부터 액티브 레벨의 제어 신호φRSG를 받은 경우에, 전하 전압 변환부 FD의 전위를 소정의 전위로 리셋한다. 리셋부 RST는, 예를 들어 리셋 트랜지스터이며, 그 게이트에 액티브 레벨의 제어 신호φRSG를 받은 경우에 온함으로써, 전하 전압 변환부 FD의 전위를 소정의 전위(예를 들어, VDD)로 리셋한다.

리셋부 RST는, 화소 P를 선택 상태/비선택 상태로 하기 위한 동작을 행한다. 예를 들어, 리셋부 RST는, 수직 주사 회로(2)에 의해 리셋 전원 RSD가 제1 전위(예를 들어, VDD)로 제어되었을 때, 전하 전압 변환부 FD의 전위를 제1 전위로 리셋함으로써 화소 P를 선택 상태로 해도 된다. 리셋부 RST는, 수직 주사 회로(2)에 의해 리셋 전원 RSD가 제2 전위(출력부 AMP가 오프되는 전위, 예를 들어 GND)로 제어되었을 때, 전하 전압 변환부 FD의 전위를 제2 전위로 리셋함으로써 화소 P를 비선택 상태로 해도 된다.

출력부 AMP는, 화소 P가 선택 상태로 되었을 때, 전하 전압 변환부 FD의 전압에 따른 신호를, 신호선 Vlin-1에 출력한다. 출력부 AMP는, 예를 들어 증폭기 트랜지스터이며, 화소 P가 선택 상태로 되었을 때, 신호선 Vlin-1을 개재하여 접속된 부하 전류원 G와 함께 소스 폴로워 동작을 행함으로써, 전하 전압 변환부 FD의 전압에 따른 신호를 신호선 Vlin-1에 출력한다.

또한, 화소 P는, 도 18에 파선으로 나타내는 바와 같이, 선택부 ADR(도시하지 않음)이 추가된 구성이어도 된다. 그 경우, 리셋 전원 RSD가 제1 전위(예를 들어, VDD)로 유지되어 있어도 된다. 그리고, 선택부 ADR은, 수직 주사 회로(2)로부터 액티브 레벨의 제어 신호φADDRESS를 받은 경우에, 화소 P를 선택 상태로 하고, 수직 주사 회로(2)로부터 논액티브 레벨의 제어 신호φADDRESS를 받은 경우에, 화소 P를 비선택 상태로 한다. 선택부 ADR은, 예를 들어 선택 트랜지스터이며, 그 게이트에 액티브 레벨의 제어 신호φADDRESS를 받았을 때 온함으로써, 화소 P를 선택 상태로 하고, 그 게이트에 논액티브 레벨의 제어 신호φADDRESS를 받았을 때 오프함으로써, 화소 P를 비선택 상태로 한다.

타이밍 제어 회로(7)는, ISP(96)로부터 받은 제어 신호(예를 들어, 수평 동기 신호φH)에 따라, 각종 타이밍을 제어하기 위한 클럭을 생성한다. 예를 들어, 타이밍 제어 회로(7)는, 수평 동기 신호φH에 따라, 수직 주사용 클럭φVCK를 생성하여 수직 주사 회로(2)에 공급한다. 타이밍 제어 회로(7)는, 수평 동기 신호φH에 따라, 슬로프 전압 생성용 클럭φSCK를 생성하여 발생 회로(6)에 공급한다. 타이밍 제어 회로(7)는, 수평 동기 신호φH에 따라, 카운터용 클럭φCCK를 생성하여 복수의 칼럼 ADC 회로(4-1 내지 4-n) 각각에 공급한다. 타이밍 제어 회로(7)는 수평 동기 신호φH에 따라, 수평 주사용 클럭φHCK를 생성하여 수평 주사 회로(5)에 공급한다.

수직 주사 회로(2)는, 클럭φVCK에 따라서 화소 배열 PA를 수직 방향으로 주사한다. 이에 의해, 수직 주사 회로(2)는, 화소 배열 PA에 있어서의 신호를 읽어내야 할 화소의 행을 선택한다. 예를 들어, 수직 주사 회로(2)는, 복수의 제어선 Hlin-1 내지 Hlin-m 중 선택행에 대응한 제어선을 경유하여, 선택된 행의 화소에 액티브 레벨의 제어 신호(예를 들어, 도 18에 도시하는 리셋 제어 신호φRSG)를 공급한다. 이에 의해, 수직 주사 회로(2)는 선택된 행의 화소로부터 복수열의 신호선 Vlin-1 내지 Vlin-N에 병행하여 신호가 출력되도록 한다.

복수의 부하 회로(3-1 내지 3-n)는, 화소 배열 PA의 복수열에 대응하여 설치되어 있다. 각 부하 회로(3-1 내지 3-n)는, 대응하는 열의 신호선 Vlin에 접속된 부하 전류원 G를 갖는다. 예를 들어, 부하 전류원 G는, 일단부가 신호선 Vlin에 접속되고, 타단부가 접지 전위에 접속되어 있다.

복수의 AD 변환 회로(1-1 내지 1-n)는, 화소 배열 PA의 복수열에 대응하여 설치되어 있다. 각 AD 변환 회로(1-1 내지 1-n)는, 싱글 슬로프형 AD 변환 회로이며, 슬로프 전압을 사용하면서, 대응하는 열의 신호선 Vlin을 개재하여 읽어내진 화소의 아날로그 신호를 디지털값으로 변환하여 ISP(96)에 출력한다. 각 AD 변환 회로(1)는, 도 19에 도시하는 바와 같이, 발생 회로(6), 칼럼 ADC 회로(4) 및 디지털 신호 처리 회로(8)를 갖는다. 복수의 AD 변환 회로(1-1 내지 1-n)에서는, 도 17에 도시하는 바와 같이, 발생 회로(6) 및 디지털 신호 처리 회로(8)가, 복수의 칼럼 ADC 회로(4-1 내지 4-n)에 의해 공유되어 있다.

또한, 도 19에는, 화소 배열 PA의 제1열에 대응한 AD 변환 회로(1-1)를 예시적으로 도시하고 있지만, 화소 배열 PA의 다른 열에 대응한 AD 변환 회로(1-2 내지 1-n)에 대해서도 마찬가지로 구성되어 있다.

발생 회로(6)는, 클럭φSCK에 따라서 소정의 타이밍에 슬로프 전압 VREF를 발생시켜서 복수의 칼럼 ADC 회로(4-1 내지 4-n) 각각에 공급한다. 슬로프 전압 VREF는, 레벨 V1로부터 제1 기울기(<0)로 시간적으로 변화되는 램프 형상의 파형을 갖는다.

도 20에 도시하는 바와 같이, 슬로프 전압 VREF는, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서, 레벨 V1로부터 레벨 V4까지 제1 기울기(<0)로 시간적으로 변화된다. 슬로프 전압 VREF는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서, 레벨 V1로부터 중간 레벨 V3을 거쳐서 레벨 V2까지 제1 기울기로 시간적으로 변화된다. 중간 레벨 V3은, 레벨 V1 및 레벨 V2의 중간 레벨이다. 또한, 화소 PC의 리셋 레벨은 화소 PC의 신호 레벨에 비하여 레벨 V1에 가까운 것이 예상되므로, 레벨 V4는, 중간 레벨 V3보다 레벨 V1에 가까운 레벨로 할 수 있다.

도 17에 도시하는 바와 같이, 복수의 칼럼 ADC 회로(4-1 내지 4-n)는, 화소 배열 PA의 복수열에 대응하여 설치되어 있다. 각 칼럼 ADC 회로(4-1 내지 4-n)는, 대응하는 열의 신호선 Vlin을 개재하여 화소로부터 읽어내진 신호(아날로그 신호)를 AD 변환하여 디지털 신호 Vout를 생성한다.

도 19에 도시하는 바와 같이, 각 칼럼 ADC 회로(4-1 내지 4-n)는, 비교기 CP, 카운터(42), 래치 회로(43) 및 감지 증폭기(센스 앰프)(44)를 갖는다.

비교기 CP는, 슬로프 전압 VREF의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨을 비교하여, 비교 결과를 카운터(42)에 출력한다. 예를 들어, 비교기 CP는, 슬로프 전압 VREF의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 높은 경우, 비트값 「1」을 출력하고, 슬로프 전압 VREF의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 낮은 경우, 비트값 「0」을 출력한다. 즉, 비교기 CP는, 슬로프 전압 VREF의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨의 대소 관계가 반전되었을 때, 그 비교 결과를 반전시켜서 출력한다.

카운터(42)는, 비교 결과를 비교기 CP로부터 받고, 클럭φCCK를 타이밍 제어 회로(7)로부터 받는다. 카운터(42)는, 슬로프 전압 VREF의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP의 비교 결과가 반전될 때까지의 클럭수(클럭φCCK의 펄스수)를 카운트한다. 예를 들어, 카운터(42)는, 슬로프 전압 VREF의 전위 레벨이 변화되기 시작하면 카운트 동작을 개시하고, 비교기 CP의 비교 결과가 반전되면 카운트 동작을 정지하게 구성되어 있다. 카운터(42)는 카운트값을 래치 회로(43)에 출력한다.

카운터(42)는 클럭φCCK의 주기 및 슬로프 전압 VREF의 시간 폭에 대응한 비트수 N을 갖는다. 카운터(42)는, 슬로프 전압 VREF의 전위 레벨이 레벨 V1로부터 변화하기 시작한 타이밍에서 제로 카운트값으로부터 클럭φCCK의 수에 따라서 카운트 업하기 시작하고, 슬로프 전압 VREF의 풀 진폭인 레벨 V2가 되는 타이밍에서 N비트의 풀 카운트값이 되도록 구성되어 있다. 예를 들어, 카운터(42)는, 10비트의 카운터이면, 1024 카운트가 풀 카운트값이 된다. 또는, 예를 들어 카운터(42)는 11비트의 카운터이면, 2048 카운트가 풀 카운트값이 된다.

도 20에 도시하는 바와 같이, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서, 리셋부 RST에 의해 전하 전압 변환부 FD가 리셋된 상태에서 출력부 AMP에 의해 출력된 리셋 레벨 Vr이 신호선의 전위 VSIG의 레벨로서 비교기 CP에 입력된다. 카운터(42)는, 리셋 레벨 Vr에 대해서, 슬로프 전압 VREF의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP의 비교 결과가 반전될 때까지의 클럭수를 카운트하고, 리셋 레벨 Vr의 카운트값을 래치 회로(43)에 출력한다. 리셋 레벨 Vr의 카운트값은, 레벨 V1과 리셋 레벨 Vr의 레벨차에 대응하고 있다. 즉, 카운터(42)는, 레벨 V1과 리셋 레벨 Vr의 레벨차를 시간으로 변환하고, 그 시간을 카운트(화소 카운트)한다.

화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서, 광전변환부 PD의 전하가 전송부 TG에 의해 전하 전압 변환부 FD에 전송된 상태에서 출력부 AMP에 의해 출력된 신호 레벨 Vs가 신호선의 전위 VSIG의 레벨로서 비교기 CP에 입력된다. 카운터(42)는신호 레벨 Vs에 대해서, 슬로프 전압 VREF의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP의 비교 결과가 반전될 때까지의 클럭수를 카운트하여, 신호 레벨 Vs의 카운트값을 래치 회로(43)에 출력한다. 신호 레벨 Vs의 카운트값은, 레벨 V1과 신호 레벨 Vs의 레벨차에 대응하고 있다. 즉, 카운터(42)는 레벨 V1과 리셋 레벨 Vs의 레벨차를시간으로 변환하고, 그 시간을 카운트(화소 카운트)한다.

래치 회로(43)는, 카운트값을 카운터(42)로부터 받고, 클럭φCCK를 타이밍 제어 회로(7)로부터 받는다. 래치 회로(43)는 그 열의 수평 기간에 있어서, 수평 주사 펄스φPH를 수평 주사 회로(5)로부터 받는다. 래치 회로(43)는, 클럭φCCK에 동기하여 카운터(42)의 카운트값을 래치하고, 수평 주사 펄스φPH가 액티브 레벨이 된 타이밍에서 카운트값을 감지 증폭기(44)에 전송한다.

도 20에 도시하는 바와 같이, 래치 회로(43)는, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr이 완료된 후에, 리셋 레벨 Vr의 카운트값을 감지 증폭기(44)에 전송한다. 래치 회로(43)는 화소 PC의 신호 레벨을 샘플링하는 기간 TPs가 완료된 후에, 신호 레벨 Vs의 카운트값을 감지 증폭기(44)에 전송한다.

감지 증폭기(44)는, 카운트값을 래치 회로(43)로부터 받는다. 감지 증폭기(44)는, 카운트값을 나타내는 신호를 증폭하여 디지털 신호 Vout로서 디지털 신호 처리 회로(8)에 출력한다.

수평 주사 회로(5)는, 클럭φHCK에 따라서 복수의 칼럼 ADC 회로(4-1 내지 4-n)를 수평 방향으로 주사한다. 즉, 수평 주사 회로(5)는, 복수의 칼럼 ADC 회로(4-1 내지 4-n)를 순차적으로 선택하여 그 디지털 신호를 Vout로서 디지털 신호 처리 회로(8)에 전송시킨다.

디지털 신호 처리 회로(8)는, 디지털 신호 Vout를 각 열의 칼럼 ADC 회로(4-1 내지 4-n)로부터 받는다. 디지털 신호 처리 회로(8)는, 각 열의 수평 기간에 있어서, 카운터(42)의 카운트값에 따른 디지털값 Data를 생성하여 ISP(96)에 출력한다.

도 19에 도시하는 바와 같이, 디지털 신호 처리 회로(8)는, 예를 들어 CDS 회로(81)를 갖는다. CDS 회로(81)는, 디지털 신호 Vout에 대하여 상간 이중 샘플링(CDS) 처리를 실시하여 디지털값 Data를 생성한다. 예를 들어, CDS 회로(81)는, 리셋 레벨 Vr의 카운트값에 따른 디지털 신호 Voutr를 받았을 때, 디지털 신호 Voutr를 유지한다. 그 후, CDS 회로(81)는 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를 받았을 때, 디지털 신호 Voutr와 디지털 신호 Vouts의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다. 이에 의해, 화소 신호에 포함되는 화소의 고정 패턴 노이즈의 영향을 제거할 수 있어, 고정밀도인 디지털값을 생성 및 출력시킬 수 있다.

도 20에 도시되는 바와 같이, 1열분의 화소 신호를 처리하여 디지털값 Data로서 출력하기 위한 1수평 기간(1H Period)에 있어서, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs가 큰 시간적 비율을 차지하고 있다. 신호 레벨을 샘플링하는 기간 TPs의 길이는, 슬로프 전압 VREF의 레벨 V1 내지 V2의 시간 폭으로 결정된다. 이로 인해, 클럭φCCK의 주기가 일정한 경우, 화소 카운트의 정밀도를 높이기 위하여 카운터(42)의 비트수를 크게 할수록, 슬로프 전압 VREF의 레벨 V1 내지 V2의 시간 폭도 크게 할 필요가 있고, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs가 장시간화되어버리기 때문에, 1수평 기간이 장시간화되는 경향이 있다.

예를 들어, 카운터(42)가 10비트의 카운터이며, 카운터(42)의 풀 카운트값이 1024 카운트일 경우, 기간 TPs는, 1024 카운트 분의 길이로 할 필요가 있다. 또는, 예를 들어 카운터(42)가 11비트의 카운터이며, 카운터(42)의 풀 카운트값이 2048 카운트일 경우, 기간 TPs는, 2048 카운트 분의 길이로 할 필요가 있다.

1수평 기간이 장시간화되면, 고체 촬상 장치(95)로부터 출력되는 화상 신호의 프레임 레이트가 요구되는 길이를 초과해버릴 가능성이 있다. 프레임 레이트가 요구되는 길이를 초과하면, 화상 신호에 의해 얻어지는 화상이 동화상일 경우, 소정 시간 내에 있어서의 코마수의 확보가 곤란해져, 매끄러운 동화상을 얻는 것이 곤란해진다. 또는, 화상 신호에 의해 얻어지는 화상이 정지 화상일 경우, 릴리즈 타임 래그가 증대하여, 셔터 찬스를 잡는 것이 곤란해질 가능성이 있다.

그래서, 제1 실시 형태에서는, 2개의 슬로프 전압을 병행하여 변화시켜 신호 레벨과의 비교를 2개의 슬로프 전압에 대하여 병행하여 행함으로써, 화소 카운트의 시간을 저감시키는 것을 제안한다. 이하에서는, 기본 형태와 상이한 부분을 중심으로 설명한다.

구체적으로는, 고체 촬상 장치(195)는, 도 1에 도시하는 바와 같이, 복수의 AD 변환 회로(1-1 내지 1-n)(도 17 참조) 대신에, 복수의 AD 변환 회로(101-1 내지 101-n)를 구비한다. 각 AD 변환 회로(101)는, 도 2에 도시하는 바와 같이, 발생 회로(6), 칼럼 ADC 회로(4) 및 디지털 신호 처리 회로(8) 대신에, 발생 회로(106A), 발생 회로(106B), 칼럼 ADC 회로(104) 및 디지털 신호 처리 회로(생성 회로)(108)를 갖고, 참조 카운터(109)를 포함하는 참조 회로(110)를 더 갖는다. 복수의 AD 변환 회로(101-1 내지 101-n)에서는, 도 1에 도시하는 바와 같이, 발생 회로(106A), 발생 회로(106B), 참조 카운터(109)를 포함하는 참조 회로(110) 및 디지털 신호 처리 회로(108)가, 복수의 칼럼 ADC 회로(104-1 내지 104-n)에 의해 공유되어 있다.

또한, 도 2에는, 화소 배열 PA의 제1열에 대응한 AD 변환 회로(101-1)를 예시적으로 도시하고 있지만, 화소 배열 PA의 다른 열에 대응한 AD 변환 회로(101-2 내지 101-n)에 대해서도 마찬가지로 구성되어 있다.

발생 회로(106A)는, 클럭φSCK에 따라서 소정의 타이밍에 제1 슬로프 전압 VREF1을 발생시켜서 복수의 칼럼 ADC 회로(104-1 내지 104-n) 각각에 공급한다. 제1 슬로프 전압 VREF1은, 레벨 V1로부터 제1 기울기(<0)로 시간적으로 변화되는 램프 형상의 파형을 갖는다.

도 4, 도 5에 도시하는 바와 같이, 제1 슬로프 전압 VREF1은, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서, 레벨 V1로부터 레벨 V4까지 제1 기울기(<0)로 시간적으로 변화된다. 제1 슬로프 전압 VREF1은, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100에 있어서, 레벨 V1로부터 중간 레벨 V3까지 제1 기울기로 시간적으로 변화된다. 중간 레벨 V3은, 레벨 V1 및 레벨 V2의 중간 레벨이다. 레벨 V1은, 기본 형태 카운터(42)(도 19 참조)의 제로 카운트값에 대응한 레벨이다. 레벨 V2는, 기본 형태 카운터(42)의 풀 카운트값에 대응한 레벨이다. 중간 레벨 V3은, 카운터(42)의 제로 카운트값과 카운터(42)의 풀 카운트값의 중간 카운트값에 대응한 레벨이다.

발생 회로(106B)는, 클럭φSCK에 따라서 소정의 타이밍에 제2 슬로프 전압 VREF2를 발생시켜서 복수의 칼럼 ADC 회로(104-1 내지 104-n) 각각에 공급한다. 제2 슬로프 전압 VREF2는, 레벨 V2로부터 제2 기울기(>0)로 시간적으로 변화되는 램프 형상의 파형을 갖는다.

도 4, 도 5에 도시하는 바와 같이, 제2 슬로프 전압 VREF2는, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서, 레벨 V2로 유지되고 시간적으로 변화되지 않는다. 제2 슬로프 전압 VREF2는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100에 있어서, 레벨 V2로부터 중간 레벨 V3까지 제2 기울기로 시간적으로 변화된다. 제2 기울기는, 제1 기울기와 반대의 기울기이다. 제2 기울기는, 예를 들어 제1 기울기와 기울기의 절댓값이 균등해도 된다.

도 2에 도시하는 바와 같이, 참조 회로(110)는, 각 칼럼 ADC 회로(4)와 대응한 구성을 갖는다. 예를 들어, 참조 회로(110)는, 참조 비교기 CP3, 참조 카운터(109), 래치 회로(43) 및 감지 증폭기(44)를 갖는다.

참조 비교기 CP3은, 2개의 입력 단자 중, 한쪽 단자가 전원 전위 VDD에 접속되고, 다른 쪽 단자가 접지 전위 GND에 접속되어 있다. 이에 의해, 참조 비교기 CP3은, 대소 관계가 반전되는 일이 없는 2개의 전위 레벨을 비교하므로, 일정한 비교 결과(예를 들어, 비트값 「1」)를 참조 카운터(109)에 출력한다.

참조 카운터(109)는, 비교 결과를 참조 비교기 CP3으로부터 받고, 클럭φCCK를 타이밍 제어 회로(7)로부터 받는다. 참조 카운터(109)는, 클럭φCCK에 동기하여, 참조 비교기 CP3의 비교 결과가 반전될 때까지의 클럭수(클럭φCCK의 펄스수)를 카운트한다. 참조 카운터(109)는, 풀 카운트값이 되면 카운트 동작을 정지하도록 구성되어 있다. 상기한 바와 같이, 참조 비교기 CP3이 일정한 비교 결과를 출력하므로, 참조 카운터(109)는, 풀 카운트값까지 카운트 업하고, 그 카운트값이 풀 카운트값이 되면 카운트 동작을 정지한다. 그 후, 참조 카운터(109)는, 풀 카운트값을 정상적으로 디지털 신호 처리 회로(108)에 출력한다.

참조 카운터(109)의 비트수는, 기본 형태 카운터(42)(도 19 참조)의 비트수와 동일하다. 예를 들어, 기본 형태 카운터(42)가 N비트의 카운터일 경우, 참조 카운터(109)는 N비트의 카운터이다. 즉, 참조 카운터(109)의 풀 카운트값은, 기본 형태 카운터(42)의 풀 카운트값과 동일하고, 슬로프 전압 VREF의 풀 진폭의 전위 레벨 V2(도 20 참조)에 대응한 값이다.

또한, 참조 카운터(109)가 풀 카운트값까지 카운트 업하는 처리는, 고체 촬상 장치(195)의 기동시 등의 초기화 처리 기간에 있어서 행할 수 있다. 이때, 참조 카운터(109)가 풀 카운트값까지 카운트 업하는 처리는, 화소 배열 PA에 있어서의 복수의 화소 중 처음에 읽어내진 화소의 신호가 디지털 신호 처리 회로(108)에서 처리되는 타이밍까지 완료되어 있으면 된다.

래치 회로(113)는, 풀 카운트값을 참조 카운터(109)로부터 받고, 클럭φCCK를 타이밍 제어 회로(7)로부터 받는다. 래치 회로(113)는, 그 열의 수평 기간에 있어서, 수평 주사 펄스φPH를 수평 주사 회로(5)로부터 받는다. 래치 회로(113)는, 클럭φCCK에 동기하여 참조 카운터(109)의 풀 카운트값을 래치하고, 수평 주사 펄스φPH가 액티브 레벨이 된 타이밍에서 풀 카운트값을 감지 증폭기(114)에 전송한다.

감지 증폭기(114)는, 풀 카운트값을 래치 회로(113)로부터 받는다. 감지 증폭기(114)는, 풀 카운트값을 나타내는 신호를 증폭하여 디지털 신호 Vf로서 디지털 신호 처리 회로(8)에 출력한다.

참조 비교기 CP3 및 참조 카운터(109)는, 도 3에 도시하는 바와 같은 더미 영역에 배치할 수 있다. 예를 들어, 화소 배열 PA에 있어서 피사체를 촬상하는 복수의 유효 화소가 배치된 유효 화소 영역의 주변에, 유효 화소의 신호를 OB 보정하기 위한 VOB 영역 및 HOB 영역이 설치되어 있는 경우가 있다. 유효 화소 영역에 인접하는 칼럼 ADC 회로 배치 영역에는, 복수의 칼럼 ADC 회로(104-1 내지 104-n)가 배치되어 있다. 한편, VOB 영역 및 HOB 영역에는, 각각 복수의 차광 화소가 배치되어 있다. 아날로그적으로 OB 보정을 행하는 경우에는, 차광 화소의 신호를 AD 변환할 필요가 없거나, 또는, 디지털적으로 OB 보정을 행하는 경우, 칼럼 ADC 회로(104-1 내지 104-n)를 사용하여 AD 변환할 수 있다. HOB 영역 및 칼럼 ADC 회로 배치 영역에 인접하는 더미 영역은, 미사용 영역으로서 남아 있다. 그로 인해, 참조 비교기 CP3 및 참조 카운터(109)를 더미 영역에 배치함으로써, 복수의 AD 변환 회로(101-1 내지 101-n)의 레이아웃 면적의 증대를 억제할 수 있다.

도 2에 도시하는 바와 같이, 각 칼럼 ADC 회로(104-1 내지 104-n)는, 비교기 CP 및 카운터(42)(도 19 참조) 대신에, 비교기 CP1, 비교기 CP2 및 카운터(142)를 갖는다.

카운터(142)의 비트수는, 기본 형태 카운터(42)(도 19 참조)의 비트수와 동일해도 되고, 카운터(42)의 비트수보다 1 적어도 된다. 예를 들어, 기본 형태 카운터(42)가 N비트의 카운터일 경우, 카운터(142)는, N비트의 카운터이어도 되고, N-1비트의 카운터이어도 된다. 카운터(142)를 N-1비트의 카운터로 한 경우, 기본 형태 카운터(42)에 비하여 카운터(142)의 회로 규모를 저감할 수 있다.

비교기 CP1은, 제1 슬로프 전압 VREF1의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨을 비교하여, 비교 결과φCP1을 카운터(142) 및 디지털 신호 처리 회로(108)에 출력한다. 예를 들어, 비교기 CP1은, 제1 슬로프 전압 VREF1의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 높은 경우, 비트값 「1」을 출력하고, 제1 슬로프 전압 VREF1의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 낮은 경우, 비트값 「0」을 출력한다. 즉, 비교기 CP1은, 제1 슬로프 전압 VREF1의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨의 대소 관계가 반전되었을 때, 그 비교 결과φCP1을 반전시켜서 출력한다.

비교기 CP2는, 제2 슬로프 전압 VREF2의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨을 비교하여, 비교 결과φCP2를 카운터(142) 및 디지털 신호 처리 회로(108)에 출력한다. 예를 들어, 비교기 CP2는, 제2 슬로프 전압 VREF2의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 높은 경우, 비트값 「1」을 출력하고, 제1 슬로프 전압 VREF1의 전위 레벨이 화소 신호(아날로그 신호)의 전위 레벨보다 낮은 경우, 비트값 「0」을 출력한다. 즉, 비교기 CP2는, 제2 슬로프 전압 VREF2의 전위 레벨과 화소 신호(아날로그 신호)의 전위 레벨의 대소 관계가 반전되었을 때, 그 비교 결과φCP2를 반전시켜서 출력한다.

카운터(142)는, 비교 결과φCP1, φCP2를 비교기 CP1, CP2로부터 각각 받고, 클럭φCCK를 타이밍 제어 회로(7)로부터 받는다. 카운터(142)는, 슬로프 전압의 전위 레벨이 변화되기 시작하고 나서부터 2개의 비교기 CP1, CP2의 비교 결과φCP1, φCP2 중 어느 하나가 반전될 때까지의 클럭수(클럭φCCK의 펄스수)를 카운트한다. 즉, 카운터(142)는, 제1 슬로프 전압 VREF1의 전위 레벨의 변화와 제2 슬로프 전압 VREF2의 전위 레벨의 변화가 병행하여 행하여지고, 2개의 비교기 CP1, CP2에 의한 비교 동작이 병행하여 행하여지고 있는 상태에서, 비교기 CP1 및 비교기 CP2 중 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트한다. 카운터(142)는, 카운트값을 래치 회로(43)에 출력한다.

예를 들어, V1<Vs<V3일 경우, 2개의 비교기 CP1, CP2 중 비교기 CP1의 비교 결과φCP1이 반전된다. 도 4에 도시하는 바와 같이, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100에 있어서, 광전변환부 PD의 전하가 전송부 TG에 의해 전하 전압 변환부 FD에 전송된 상태에서 출력부 AMP에 의해 출력된 신호 레벨 Vs가 신호선의 전위 VSIG의 레벨로서 2개의 비교기 CP1, CP2에 각각 입력된다. 카운터(142)는, 신호 레벨 Vs에 대해서, 제1 슬로프 전압 VREF1의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP1의 비교 결과φCP1이 반전될 때까지의 클럭수를 카운트하여, 신호 레벨 Vs의 카운트값을 래치 회로(43)에 출력한다. 신호 레벨 Vs의 카운트값은, 레벨 V1과 신호 레벨 Vs의 레벨차에 대응하고 있다. 즉, 카운터(142)는, 레벨 V1과 리셋 레벨 Vs의 레벨차를 시간적으로 변환하고, 그 시간을 카운트(화소 카운트)한다.

예를 들어, V3<Vs<V2일 경우, 2개의 비교기 CP1, CP2 중 비교기 CP2의 비교 결과φCP2가 반전된다. 도 5에 도시하는 바와 같이, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100에 있어서, 광전변환부 PD의 전하가 전송부 TG에 의해 전하 전압 변환부 FD에 전송된 상태에서 출력부 AMP에 의해 출력된 신호 레벨 Vs가 신호선의 전위 VSIG의 레벨로서 2개의 비교기 CP1, CP2에 각각 입력된다. 카운터(142)는, 신호 레벨 Vs에 대해서, 제2 슬로프 전압 VREF2의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP2의 비교 결과φCP2가 반전될 때까지의 클럭수를 카운트하고, 신호 레벨 Vs의 카운트값을 래치 회로(43)에 출력한다. 신호 레벨 Vs의 카운트값은, 레벨 V2와 신호 레벨 Vs의 레벨차에 대응하고 있다. 즉, 카운터(142)는, 레벨 V2와 리셋 레벨 Vs의 레벨차를 시간적으로 변환하고, 그 시간을 카운트(화소 카운트)한다.

디지털 신호 처리 회로(108)는, 비교기 CP1, CP2의 출력 신호φCP1, φCP2 및 디지털 신호 Vout를 각 열의 칼럼 ADC 회로(4-1 내지 4-n)로부터 받는다. 디지털 신호 처리 회로(108)는, 각 열의 수평 기간에 있어서, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 카운터(142)의 카운트값에 따른 디지털값 Data를 생성하여 출력한다. 또는, 디지털 신호 처리 회로(108)는, 각 열의 수평 기간에 있어서, 비교기 CP2의 출력 신호φCP2가 반전된 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산한 값에 따른 디지털값 Data를 생성하여 출력한다.

도 2에 도시하는 바와 같이, 디지털 신호 처리 회로(108)는, 예를 들어 전환부(182) 및 감산부(183)를 더 갖는다.

전환부(182)는, 출력 신호φCP1, φCP2를 비교기 CP1, CP2로부터 각각 받고, 디지털 신호 Vout를 각 열의 감지 증폭기(44)로부터 받는다. 전환부(182)는, 출력 신호φCP1, φCP2에 따라, 2개의 비교기 CP1, CP2 중 어느 쪽의 비교기의 출력 신호가 반전된 것인지를 인식할 수 있다. 전환부(182)는, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를, 감산부(183)를 바이패스시키도록 디지털 신호 처리 회로(108)의 출력 측에 전송한다. 즉, 전환부(182)는, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 디지털 신호 Vouts를 CDS 회로(81)에 전송한다.

또는, 전환부(182)는, 비교기 CP2의 출력 신호φCP2가 반전된 경우, 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를 감산부(183)에 전송한다.

감산부(183)는, 전환부(182)를 개재하여 감지 증폭기(44)로부터 디지털 신호 Vouts를 받고, 풀 카운트값에 따른 디지털 신호 Vf를 참조 카운터(109)로부터 받는다. 감산부(183)는, 전환부(182)를 개재하여 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를 받은 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산한다. 감산부(183)는, 감산 결과를 디지털 신호 처리 회로(108)의 출력 측에 출력한다. 즉, 감산부(183)는, 레벨 V2와 리셋 레벨 Vs의 레벨차에 대응한 카운트값을, 본래의 신호 레벨, 즉 레벨 V1과 리셋 레벨 Vs의 레벨차에 대응한 카운트값으로 변환한다(도 4, 도 5 참조). 그리고, 감산부(183)는, 그 변환 결과로서의 감산 결과를 CDS 회로(81)에 전송한다.

CDS 회로(81)는, 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를 받았을 때, 디지털 신호 Voutr와 디지털 신호 Vouts의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다.

예를 들어, V3<Vs<V2일 경우, 디지털 신호 처리 회로(108)는, 다음 수식 1의 연산을 행한다.

(디지털값)=(신호 레벨 Vs의 카운트값)-(리셋 레벨 Vr의 카운트값) … 수식 1

예를 들어, 리셋 레벨 Vr의 카운트값이 64 카운트이며, 신호 레벨 Vs의 카운트값이 300 카운트일 경우, 디지털값=300-64=236(카운트)이 된다.

예를 들어, V3<Vs<V2일 경우, 디지털 신호 처리 회로(108)는, 다음 수식 2의 연산을 행한다.

(디지털값)=(참조 카운터(109)의 풀 카운트값)-(신호 레벨 Vs의 카운트값)-(리셋 레벨 Vr의 카운트값) … 수식 2

예를 들어, 참조 카운터(109)의 풀 카운트값이 1024 카운트이며, 리셋 레벨 Vr의 카운트값이 64 카운트이며, 신호 레벨 Vs의 카운트값이 300 카운트일 경우, 디지털값=1024-300-64=660(카운트)이 된다.

도 4, 도 5에 도시되는 바와 같이, 1열분의 화소 신호를 처리하여 디지털값 Data로서 출력하기 위한 1수평 기간(1H Period)에 있어서, 기간 TPs100에 있어서의 신호 레벨 Vs의 샘플링에 사용하는 제1 슬로프 전압 VREF1의 레벨 V1 내지 V3의 시간 폭과 제2 슬로프 전압 VREF2의 레벨 V2 내지 V3의 시간 폭은, 모두 기본 형태의 슬로프 전압 VREF의 레벨 V1 내지 V2의 시간 폭의 약 절반으로 저감할 수 있다.

예를 들어, 참조 카운터(109)가 10비트의 카운터이며, 참조 카운터(109)의 풀 카운트값이 1024 카운트일 경우, 기간 TPs100은, 1024 카운트의 절반인 512분의 길이로 저감할 수 있다. 또는, 예를 들어 참조 카운터(109)가 11비트의 카운터이며, 참조 카운터(109)의 풀 카운트값이 2048 카운트일 경우, 기간 TPs는, 2048 카운트의 절반인 1024분의 길이로 저감할 수 있다.

이에 의해, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100은, 기본 형태에 있어서의, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 비하여 약 절반으로 저감할 수 있다. 이 결과, 1수평 기간의 길이를 도 4, 도 5에 도시하는 ΔT분만큼 짧게 할 수 있다.

이상과 같이, 제1 실시 형태에서는, 고체 촬상 장치(195)에 있어서의 각 열의 AD 변환 회로(101)에 있어서, 카운터(142)는, 제1 슬로프 전압 VREF1의 전위 레벨의 변화와 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고, 2개의 비교기 CP1, CP2에 의한 비교 동작이 병행하여 행하여지고 있는 상태에서, 2개의 비교기 CP1, CP2의 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트한다. 이에 의해, 신호 레벨의 샘플링에 사용하는 슬로프 전압의 시간 폭을 기본 형태에 비하여 약 절반으로 저감할 수 있고, 화소의 신호 레벨의 카운트(화소 카운트)에 필요로 하는 시간을 저감할 수 있다. 또한, 참조 카운터(109)는, 풀 카운트값을 정상적으로 디지털 신호 처리 회로(108)에 출력한다. 디지털 신호 처리 회로(108)는, 비교기 CP1의 출력 신호가 반전된 경우, 카운터(142)의 카운트값에 따른 디지털값을 생성하여 출력하고, 비교기(142)의 출력 신호가 반전된 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력한다. 이에 의해, 풀 카운트값을 정상적으로 얻을 수 있으므로, 신호 레벨 Vs가 중간 레벨 V3보다 화소의 포화 레벨 V2에 가까울 경우에, 신호 레벨의 카운트값을 본래의 신호 레벨의 카운트값으로 변환하기 위한 처리를 고속으로 행할 수 있다. 이 결과, 본래의 신호 레벨의 카운트(화소 카운트)에 필요로 하는 시간을 저감할 수 있으므로, 화소 카운트를 행하여 디지털값을 생성하여 출력하는 데 필요로 하는 토탈 시간(1수평 기간)을 저감할 수 있다.

따라서, 화소 카운트의 정밀도를 높이기 위하여 카운터(142)의 비트수를 크게 한 경우에도, 화소 카운트를 행하여 디지털값을 생성하여 출력하는 데 필요로 하는 토탈 시간(1수평 기간)을 저감할 수 있다. 즉, 화소 카운트의 정밀도를 향상시킬 수 있음과 함께, 1수평 기간의 길이를 저감할 수 있다.

또한, 제1 실시 형태에서는, AD 변환 회로(101)의 디지털 신호 처리 회로(108)에 있어서, 전환부(182)는, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 감산부(183)를 바이패스시키도록 카운터(142)의 카운트값을 디지털 신호 처리 회로(108)의 출력 측에 전송한다. 전환부(182)는, 비교기 CP2의 출력 신호φCP2가 반전된 경우, 카운터(142)의 카운트값을 감산부(183)에 전송한다. 감산부(183)는 전환부(182)를 개재하여 카운터(142)의 카운트값을 받은 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산하여, 감산 결과를 디지털 신호 처리 회로(108)의 출력 측에 출력한다. 이에 의해, 비교기 CP1의 출력 신호가 반전된 경우, 카운터(142)의 카운트값에 따른 디지털값을 생성하여 출력할 수 있고, 비교기(142)의 출력 신호가 반전된 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력할 수 있다.

(제2 실시 형태)

이어서, 제2 실시 형태에 따른 고체 촬상 장치(195i)에 대하여 설명한다. 이하에서는, 제1 실시 형태와 상이한 부분을 중심으로 설명한다.

제1 실시 형태에서는, 리셋 레벨 Vr의 샘플링을 1개의 비교기 CP1에서 행하고 있지만, 제2 실시 형태에서는, 리셋 레벨 Vr의 샘플링을 2개의 비교기 CP1, CP2에서 병행하여 행한다.

구체적으로는, 고체 촬상 장치(195i)에 있어서의 각 열의 AD 변환 회로는, 예를 들어 도 6에 도시하는 바와 같이 구성되어 있다. 도 6은, 각 열의 AD 변환 회로의 구성을 도시하는 도면이다. 도 6에서는, 화소 배열 PA의 제1열에 대응한 AD 변환 회로(101i-1)에 대하여 예시적으로 도시하고 있지만, 화소 배열 PA의 다른 열에 대응한 AD 변환 회로에 대해서도 마찬가지로 구성되어 있다.

AD 변환 회로(101i-1)는, 발생 회로(106B) 및 칼럼 ADC 회로(104-1)(도 2 참조) 대신에, 발생 회로(106Bi) 및 칼럼 ADC 회로(104i-1)를 갖고 있다.

발생 회로(106Bi)는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100뿐만 아니라 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서도 램프 형상의 파형을 갖는 제2 슬로프 전압 VREF2를 발생시킨다.

도 7, 도 8에 도시하는 바와 같이, 제2 슬로프 전압 VREF2는, 화소 PC의 리셋 레벨을 샘플링하는 기간 TPr에 있어서, 레벨 V1로부터 레벨 V4까지 제1 기울기(<0)로 시간적으로 변화된다. 한편, 제2 슬로프 전압 VREF2는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs100에 있어서, 레벨 V2로부터 중간 레벨 V3까지 제2 기울기로 시간적으로 변화된다. 제2 기울기는, 제1 기울기와 반대의 기울기이다.

예를 들어, 발생 회로(106A) 및 발생 회로(106Bi)는, 각각 적분 회로(도시하지 않음)를 갖고, 제1 슬로프 전압 VREF1 및 제2 슬로프 전압 VREF2를 발생시키기 위하여 적분 동작을 행한다. 기간 TPr에 있어서, 발생 회로(106A) 및 발생 회로(106Bi) 각각에 있어서의 적분 회로에 흘리는 전류의 극성을 동일하게 함으로써 서로 동 극성의 적분 동작을 행하게 한다. 그리고, 기간 TPs100의 개시 타이밍에서 발생 회로(106Bi)의 적분 회로에 흘리는 전류를 일시적으로 역극성으로 하고, 기간 TPs100의 종료 타이밍에서 발생 회로(106Bi)의 적분 회로에 흘리는 전류를 발생 회로(106A)와 동 극성으로 되돌린다. 이에 의해, 제2 슬로프 전압 VREF2를 도 7, 도 8에 도시하는 바와 같은 파형으로 할 수 있다.

칼럼 ADC 회로(104i-1)는, 카운터(145i), 래치 회로(146i) 및 감지 증폭기(147i)를 더 갖는다. 칼럼 ADC 회로(104i-1)에서는, 비교기 CP1의 비교 결과가 카운터(145i)에 입력되고, 비교기 CP2의 비교 결과가 카운터(142)에 입력된다. 카운터(145i)에 의한 카운트 동작과 카운터(142)에 의한 카운트 동작은, 서로 병행하여 행하여진다. 래치 회로(146i)에 의한 카운터(145i)의 카운트값의 래치 및 감지 증폭기(147i)에의 전송과 래치 회로(43)에 의한 카운터(142)의 카운트값 래치 및 감지 증폭기(44)에의 전송은, 서로 병행하여 행하여진다. 그리고, 감지 증폭기(147i)에 의한 디지털 신호 Vout1의 전환부(182)에의 출력과 감지 증폭기(44)에 의한 디지털 신호 Vout2의 전환부(182)에의 출력은, 서로 병행하여 행하여진다. 디지털 신호 Vout1은, 카운터(145i)의 카운트값에 따른 디지털 신호이며, 디지털 신호 Vout2는, 카운터(142)의 카운트값에 따른 디지털 신호이다.

예를 들어, V1<Vs<V3일 경우, 도 7에 도시하는 바와 같이, 2개의 비교기 CP1, CP2 중 비교기 CP1의 비교 결과φCP1이 반전된다. 또는, 예를 들어 V3<Vs<V2일 경우, 도 8에 도시하는 바와 같이, 2개의 비교기 CP1, CP2 중 비교기 CP2의 비교 결과φCP2가 반전된다.

디지털 신호 처리 회로(108)에 있어서, 전환부(182)는, 카운터(145i)의 리셋 레벨 Vr의 카운트값에 따른 디지털 신호 Voutr1과 카운터(142)의 리셋 레벨 Vr의 카운트값에 따른 디지털 신호 Voutr2를 각각 CDS 회로(81)에 전송한다. CDS 회로(81)는 디지털 신호 Voutr1 및 디지털 신호 Voutr2를 유지한다.

전환부(182)는, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 카운터(145i)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을, 감산부(183)를 바이패스시키도록 디지털 신호 처리 회로(108)의 출력 측에 전송한다. 즉, 전환부(182)는, 비교기 CP1의 출력 신호φCP1이 반전된 경우, 디지털 신호 Vouts1을 CDS 회로(81)에 전송한다. 이때, 전환부(182)는 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 파기해도 된다.

또는, 전환부(182)는 비교기 CP2의 출력 신호φCP2가 반전된 경우, 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 감산부(183)에 전송한다. 이때, 전환부(182)는 카운터(145i)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을 파기해도 된다.

CDS 회로(81)는 카운터(145i)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을 받았을 때, 디지털 신호 Vouts1에 대응하는 디지털 신호 Voutr1을 사용하여 CDS 처리를 행한다. 즉, CDS 회로(81)는 디지털 신호 Voutr1과 디지털 신호 Vouts1의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다.

또는, CDS 회로(81)는 카운터(142)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 받았을 때, 디지털 신호 Vouts2에 대응하는 디지털 신호 Voutr2를 사용하여 CDS 처리를 행한다. 즉, CDS 회로(81)는 디지털 신호 Voutr2와 디지털 신호 Vouts2의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다.

이상과 같이, 제2 실시 형태에서는, 고체 촬상 장치(195i)에 있어서의 각 열의 AD 변환 회로(101i)에 있어서, 화소 PC의 리셋 레벨 Vr의 샘플링을 2개의 비교기 CP1, CP2에서 병행하여 행하고, 그 후의 신호 레벨 Vs의 샘플링도 2개의 비교기 CP1, CP2에서 병행하여 행한다. 이에 의해, 신호 레벨 Vs의 샘플링에 있어서 2개의 비교기 CP1, CP2 중 어느 한쪽의 출력 신호가 반전된 경우도, 리셋 레벨 Vr 및 신호 레벨 Vs의 양쪽에 대하여 동일한 비교기에서 샘플링된 디지털 신호를 사용하여 CDS 처리를 행할 수 있다. 이에 의해, CDS 처리에서 화소의 고정 패턴 노이즈 외에 비교기의 오프셋 영향을 제거할 수 있고, 또한 고정밀도인 디지털값을 생성 및 출력시킬 수 있다.

(제3 실시 형태)

이어서, 제3 실시 형태에 따른 고체 촬상 장치(195j)에 대하여 설명한다. 이하에서는, 제1 실시 형태와 상이한 부분을 중심으로 설명한다.

제1 실시 형태에서는, 신호 레벨 Vr의 샘플링을 1회 행하고 있지만, 제3 실시 형태에서는, 신호 레벨 Vr의 샘플링을 복수회 행한다. 즉, 제3 실시 형태에서는, 멀티 샘플링을 행한다.

구체적으로는, 고체 촬상 장치(195j)에 있어서의 각 열의 AD 변환 회로는, 예를 들어 도 9에 도시하는 바와 같이 구성되어 있다. 도 9는, 각 열의 AD 변환 회로의 구성을 도시하는 도면이다. 도 9에서는, 화소 배열 PA의 제1열에 대응한 AD 변환 회로(101j-1)에 대하여 예시적으로 도시하고 있지만, 화소 배열 PA의 다른 열에 대응한 AD 변환 회로에 대해서도 마찬가지로 구성되어 있다.

AD 변환 회로(101j-1)는, 발생 회로(106A), 발생 회로(106B) 및 디지털 신호 처리 회로(108)(도 2 참조) 대신에, 발생 회로(106Aj), 발생 회로(106Bj) 및 디지털 신호 처리 회로(108j)를 갖고 있다. 디지털 신호 처리 회로(108j)는 평균화부(184j)를 더 갖는다.

발생 회로(106Aj)는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서도 램프 형상의 파형을 복수 갖는 제1 슬로프 전압 VREF1을 발생시킨다.

도 10, 도 11에 도시하는 바와 같이, 제1 슬로프 전압 VREF1은, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서, 레벨 V1로부터 중간 레벨 V3까지의 제1 기울기에 의한 시간적인 변화를 복수회(예를 들어, 2회) 행한다. 즉, 제1 슬로프 전압 VREF1의 레벨 V1 내지 V3의 시간 폭을 기본 형태의 슬로프 전압 VREF의 레벨 V1 내지 V2의 시간 폭의 약 절반으로 저감할 수 있으므로, 신호 레벨 Vs를 샘플링하기 위한 기간 Ts의 길이를 기본 형태와 동등하게 억제하면서, 레벨 V1 내지 V3의 파형을 2회 사용하여 신호 레벨 Vs의 샘플링을 복수회(예를 들어, 2회) 행할 수 있다.

발생 회로(106Bj)는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서도 램프 형상의 파형을 복수 갖는 제2 슬로프 전압 VREF2를 발생시킨다.

도 10, 도 11에 도시하는 바와 같이, 제2 슬로프 전압 VREF2는, 화소 PC의 신호 레벨을 샘플링하는 기간 TPs에 있어서, 레벨 V2로부터 중간 레벨 V3까지의 제2 기울기에 의한 시간적인 변화를 복수회(예를 들어, 2회) 행한다. 즉, 제2 슬로프 전압 VREF2의 레벨 V2 내지 V3의 시간 폭을 기본 형태의 슬로프 전압 VREF의 레벨 V1 내지 V2의 시간 폭의 약 절반으로 저감할 수 있으므로, 신호 레벨 Vs를 샘플링하기 위한 기간 Ts의 길이를 기본 형태와 동등하게 억제하면서, 레벨 V2 내지 V3의 파형을 2회 사용하여 신호 레벨 Vs의 샘플링을 복수회(예를 들어, 2회) 행할 수 있다.

CDS 회로(81)는, 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts를 받았을 때, 디지털 신호 Voutr와 디지털 신호 Vouts의 차분을 취하고, 그 차분을 디지털값 Data로서 평균화부(184j)에 출력한다. CDS 회로(81)는, 디지털값 Data의 평균화부(184j)에의 출력을 복수회(예를 들어, 2회) 행한다.

평균화부(184j)는 CDS 회로(81)로부터 디지털값 Data를 복수회(예를 들어, 2회) 받는다. 평균화부(184j)는 복수회 중 최종회의 디지털값 Data를 받을 때까지, 디지털값 Data를 받을 때마다 그 디지털값 Data를 유지한다. 평균화부(184j)는 복수회 중 최종회의 디지털값 Data를 받으면, 복수의 디지털값 Data를 평균화한다. 평균화부(184j)는 평균화된 디지털값 Data'를 ISP(96)에 출력한다.

이상과 같이, 제3 실시 형태에서는, 고체 촬상 장치(195j)에 있어서의 각 열의 AD 변환 회로(101j)에 있어서, 디지털 신호 처리 회로(108j)는 비교기 CP1의 출력 신호φCP1이 반전된 경우, 카운터(142)의 카운트값에 따른 디지털값 Data를 제1 슬로프 전압 VREF1의 복수회의 변화의 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력한다. 또는, 디지털 신호 처리 회로(108j)는 비교기 CP2의 출력 신호φCP2가 반전된 경우, 참조 카운터(109)의 풀 카운트값으로부터 카운터(142)의 카운트값을 감산한 값에 따른 디지털값 Data를 제2 슬로프 전압 VREF2의 복수회의 변화의 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력한다. 이에 의해, 신호 레벨을 샘플링하기 위한 기간 길이를 기본 형태와 동등하게 유지하면서, 화소의 랜덤 노이즈 영향을 용이하게 저감할 수 있어, 화소의 신호 다이내믹 레인지를 용이하게 증대시킬 수 있다.

예를 들어, 도 12a는, 신호 레벨의 샘플수를 변화시켰을 때의 AD 변환 회로의 분해능과 화소의 랜덤 노이즈의 관계를 도시하는 도면이다. 도 10에 도시되는 바와 같이, 신호 레벨의 샘플수를 증가시키면, AD 컨버터 분해능이 일정한 경우에 있어서도, 랜덤 노이즈를 저감할 수 있다. 예를 들어, 샘플수를 2배로 하면, 랜덤 노이즈를 1/√2로 저감할 수 있다.

도 12b는, 신호 레벨의 샘플수를 변화시켰을 때의 AD 변환 회로의 분해능과 화소의 신호 다이내믹 레인지의 관계를 도시하는 도면이다. 도 11에 도시되는 바와 같이, 신호 레벨의 샘플수를 증가시키면, AD 변환 회로의 분해능이 일정한 경우에 있어서도, 화소의 신호 다이내믹 레인지를 증가시킬 수 있다. 예를 들어, 샘플수를 2배로 하면, 화소의 신호 다이내믹 레인지는 3㏈만큼 증가시킬 수 있다.

(제4 실시 형태)

이어서, 제4 실시 형태에 따른 고체 촬상 장치(295)에 대하여 설명한다. 이하에서는, 제1 실시 형태와 상이한 부분을 중심으로 설명한다.

제1 실시 형태에서는, 신호 레벨 Vr이 화소의 포화 레벨에 가까운 경우에 있어서의 본래의 신호 레벨의 카운트값을 얻기 위하여 참조 카운터(109)의 풀 카운트값을 사용하고 있지만, 제4 실시 형태에서는, 신호 레벨 Vr이 화소의 포화 레벨에 가까운 경우에 있어서의 신호 레벨의 카운트값을 얻기 위하여 다운 카운터를 사용한다.

구체적으로는, 고체 촬상 장치(295)에 있어서의 각 열의 AD 변환 회로(201-1 내지 201-n)는, 예를 들어 도 13에 도시하는 바와 같이 참조 카운터(109)가 생략된 구성으로 된다. 도 13은, 고체 촬상 장치(295)의 구성을 도시하는 도면이다. 예를 들어, 각 열의 AD 변환 회로(201-1 내지 201-n)는, 도 14에 도시하는 바와 같이 구성되어 있다. 도 14는, 각 열의 AD 변환 회로의 구성을 도시하는 도면이다. 도 14에서는, 화소 배열 PA의 제1열에 대응한 AD 변환 회로(201-1)에 대하여 예시적으로 도시하고 있지만, 화소 배열 PA의 다른 열에 대응한 AD 변환 회로(201-2 내지 201-n)에 대해서도 마찬가지로 구성되어 있다.

AD 변환 회로(201-1)는, 칼럼 ADC 회로(104-1) 및 디지털 신호 처리 회로(108)(도 2 참조) 대신에, 칼럼 ADC 회로(204-1) 및 디지털 신호 처리 회로(208)를 갖고 있다.

칼럼 ADC 회로(204-1)는, 카운터(142)(도 2 참조) 대신에 다운 카운터(제2 카운터)(242)를 가짐과 함께, 업 카운터(제1 카운터)(245), 래치 회로(246) 및 감지 증폭기(247)을 더 갖는다. 칼럼 ADC 회로(204-1)에서는, 비교기 CP1의 비교 결과가 업 카운터(245)에 입력되고, 비교기 CP2의 비교 결과가 카운터(242)에 입력된다.

업 카운터(245)는 신호 레벨 Vs에 대해서, 제1 슬로프 전압 VREF1의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP1의 비교 결과φCP1이 반전될 때까지의 클럭수를 풀 카운트값으로부터 카운트 업한다. 풀 카운트값은, 제1 슬로프 전압 VREF1의 레벨 V1에 대응한 카운트값이다. 업 카운터(245)는 신호 레벨 Vs의 카운트값을 래치 회로(246)에 출력한다.

다운 카운터(242)는 신호 레벨 Vs에 대해서, 제2 슬로프 전압 VREF2의 전위 레벨이 변화되기 시작하고 나서부터 비교기 CP2의 비교 결과φCP2가 반전될 때까지의 클럭수를 풀 카운트값으로부터 카운트 다운한다. 풀 카운트값은, 제2 슬로프 전압 VREF2의 레벨 V2에 대응한 카운트값이다. 다운 카운터(242)는 신호 레벨 Vs의 카운트값을 래치 회로(43)에 출력한다.

업 카운터(245)에 의한 카운트 동작(제로 카운트값으로부터의 카운트 업 동작)과 카운터(242)에 의한 카운트 동작(풀 카운트값으로부터의 카운트 다운 동작)은, 서로 병행하여 행하여진다. 래치 회로(246)에 의한 업 카운터(245)의 카운트값 래치 및 감지 증폭기(247)에의 전송과 래치 회로(43)에 의한 카운터(242)의 카운트값 래치 및 감지 증폭기(44)에의 전송은, 서로 병행하여 행하여진다. 그리고, 감지 증폭기(247)에 의한 디지털 신호 Vout1의 전환부(282)에의 출력과 감지 증폭기(44)에 의한 디지털 신호 Vout2의 전환부(282)에의 출력은, 서로 병행하여 행하여진다. 디지털 신호 Vout1은, 업 카운터(245)의 카운트값에 따른 디지털 신호이며, 디지털 신호 Vout2는, 다운 카운터(242)의 카운트값에 따른 디지털 신호이다.

디지털 신호 처리 회로(208)는 비교기 CP1의 출력 신호φCP1이 반전된 경우, 업 카운터(245)의 카운트값에 따른 디지털값 Data를 생성하여 출력한다. 또는, 디지털 신호 처리 회로(208)는 비교기 CP2의 출력 신호φCP2가 반전된 경우, 다운 카운터(242)의 카운트값에 따른 디지털값을 생성하여 출력한다.

도 14에 도시하는 바와 같이, 디지털 신호 처리 회로(208)는 감산부(183)(도 2 참조)를 갖지 않고, 전환부(182)(도 2 참조) 대신에 전환부(282)를 갖는다.

전환부(282)는 출력 신호φCP1, φCP2를 비교기 CP1, CP2로부터 각각 받고, 디지털 신호 Vout1을 각 열의 감지 증폭기(247)로부터 받고, 디지털 신호 Vout2를 각 열의 감지 증폭기(44)로부터 받는다. 전환부(282)는 출력 신호φCP1, φCP2에 따라, 2개의 비교기 CP1, CP2 중 어느 쪽의 비교기의 출력 신호가 반전된 것인지를 인식할 수 있다.

전환부(282)는 비교기 CP1의 출력 신호φCP1이 반전된 경우, 업 카운터(245)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을 선택하여 CDS 회로(81)에 전송한다. 이때, 전환부(282)는 업 카운터(242)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 파기해도 된다. 이에 의해, CDS 회로(81)는 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을 받았을 때, 디지털 신호 Voutr1과 디지털 신호 Vouts1의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다.

또는, 전환부(282)는 비교기 CP2의 출력 신호φCP2가 반전된 경우, 카운터(242)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 선택하여 CDS 회로(81)에 전송한다. 이때, 전환부(282)는 업 카운터(245)의 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts1을 파기해도 된다. 이에 의해, CDS 회로(81)는 신호 레벨 Vs의 카운트값에 따른 디지털 신호 Vouts2를 받았을 때, 디지털 신호 Voutr1과 디지털 신호 Vouts2의 차분을 취하고, 그 차분을 디지털값 Data로서 출력한다.

이상과 같이, 제4 실시 형태에서는, 고체 촬상 장치(295)에 있어서의 각 열의 AD 변환 회로(201)에 있어서, 디지털 신호 처리 회로(208)는 비교기 CP1의 출력 신호φCP1이 반전된 경우, 업 카운터(245)의 카운트값에 따른 디지털값 Data를 생성하여 출력한다. 또는, 디지털 신호 처리 회로(208)는 비교기 CP2의 출력 신호φCP2가 반전된 경우, 다운 카운터(242)의 카운트값에 따른 디지털값을 생성하여 출력한다. 이에 의해, 신호 레벨 Vs가 중간 레벨 V3보다 화소의 포화 레벨 V2에 가까울 경우에, 참조 카운터(109)의 풀 카운트값을 사용하지 않고 신호 레벨의 카운트값을 얻을 수 있다. 따라서, 화소 카운트를 행하여 디지털값을 생성하여 출력하는 데 필요로 하는 토탈 시간(1수평 기간)을 더욱 저감할 수 있다.

또한, 업 카운터(245)는 업 다운 카운터가 카운트 업하도록 전환된 것을 사용해도 된다. 다운 카운터(242)는 업 다운 카운터가 카운트 다운하도록 전환된 것을 사용해도 된다.

본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는, 기타의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

본 출원은, 2013년 11월 15일에 출원된 일본 특허 출원 번호 2013-237332의 우선권 이익을 향수하고, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.

Claims

싱글 슬로프형 AD 변환 회로로서,
제1 레벨로부터 중간 레벨까지 제1 기울기로 시간적으로 변화되는 제1 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제1 비교기와,
제2 레벨로부터 상기 중간 레벨까지 상기 제1 기울기와 반대의 제2 기울기로 시간적으로 변화되는 제2 슬로프 전압의 전위 레벨을 상기 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제2 비교기와,
상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제1 비교기 및 상기 제2 비교기의 어느 한쪽의 출력 신호가 반전될 때까지의 클럭수를 카운트하는 카운터와,
풀 카운트값을 정상적으로 출력하는 참조 카운터와,
상기 제1 비교기의 출력 신호가 반전된 경우, 상기 카운터의 카운트값에 따른 디지털값을 생성하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 참조 카운터의 풀 카운트값으로부터 상기 카운터의 카운트값을 감산한 값에 따른 디지털값을 생성하여 출력하는 생성 회로를 구비한 AD 변환 회로.
제1항에 있어서,
상기 제1 레벨은, 상기 카운터의 제로 카운트값에 대응한 레벨이며,
상기 제2 레벨은, 상기 참조 카운터의 풀 카운트값에 대응한 레벨이며,
상기 중간 레벨은, 상기 카운터의 제로 카운트값과 상기 참조 카운터의 풀 카운트값의 중간 카운트값에 대응한 레벨인 AD 변환 회로.
제1항에 있어서,
상기 제2 슬로프 전압은, 상기 화소의 리셋 레벨을 샘플링하는 기간에 있어서, 풀 카운트값에 대응한 레벨로 유지되어 있거나, 또는, 상기 제1 슬로프 전압과 동일한 동작을 하는 AD 변환 회로.
제2항에 있어서,
상기 카운터의 비트수는, 상기 참조 카운터의 비트수보다 1 적은 AD 변환 회로.
제1항에 있어서,
상기 생성 회로는,
감산부와,
상기 제1 비교기의 출력 신호가 반전된 경우, 상기 감산부를 바이패스시키도록 상기 카운터의 카운트값을 상기 생성 회로의 출력 측에 전송하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 카운터의 카운트값을 상기 감산부에 전송하는 전환부를 갖고,
상기 감산부는, 상기 전환부를 통해 상기 카운터의 카운트값을 받은 경우, 상기 참조 카운터의 풀 카운트값으로부터 상기 카운터의 카운트값을 감산하여, 감산 결과를 상기 생성 회로의 출력 측에 출력하는 AD 변환 회로.
제1항에 있어서,
상기 화소의 신호 레벨의 샘플링을 상기 제1 비교기 및 상기 제2 비교기에서 병행하여 행하는 AD 변환 회로.
제6항에 있어서,
상기 제1 비교기 및 상기 제2 비교기는, 상기 화소의 신호 레벨을 샘플링하는 기간에 있어서, 신호 레벨의 샘플링을 1회 이상 행하는 AD 변환 회로.
제6항에 있어서,
상기 화소의 리셋 레벨의 샘플링을 상기 제1 비교기 및 상기 제2 비교기 중 어느 한쪽에서 행하는 AD 변환 회로.
고체 촬상 장치로서,
복수행 및 복수열을 이루도록 배열된 복수의 화소와,
상기 복수의 화소 열에 대응하여 배치된, 제1항에 기재된 복수의 AD 변환 회로를 구비한 고체 촬상 장치.
제9항에 있어서,
제1항에 기재된 참조 카운터는, 상기 복수의 AD 변환 회로에 의해 공유되는 고체 촬상 장치.
제9항에 있어서,
상기 복수의 화소에 인접하여 배치된 복수의 차광 화소를 더 구비하고,
제1항에 기재된 참조 카운터는, 상기 복수의 AD 변환 회로의 배치 영역에 인접한 영역이며 상기 복수의 차광 화소에 대응한 더미 영역에 배치되어 있는 고체 촬상 장치.
제9항에 있어서,
제1항에 기재된 참조 카운터는, 상기 화소의 리셋 레벨을 샘플링하는 기간과 상기 화소의 신호 레벨을 샘플링하는 기간 각각에 있어서, 풀 카운트값을 정상적으로 출력하는 고체 촬상 장치.
제9항에 있어서,
상기 제1 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제1 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,
상기 제2 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제2 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,
상기 생성 회로는, 상기 제1 비교기의 출력 신호가 반전된 경우, 상기 카운터의 카운트값에 따른 디지털값을 상기 제1 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 참조 카운터의 풀 카운트값으로부터 상기 카운터의 카운트값을 감산한 값에 따른 디지털값을 상기 제2 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력하는 고체 촬상 장치.
싱글 슬로프형 AD 변환 회로로서,
제1 레벨로부터 중간 레벨까지 제1 기울기로 시간적으로 변화되는 제1 슬로프 전압의 전위 레벨을 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제1 비교기와,
제2 레벨로부터 상기 중간 레벨까지 상기 제1 기울기와 반대의 제2 기울기로 시간적으로 변화되는 제2 슬로프 전압의 전위 레벨을 상기 화소로부터의 아날로그 신호의 전위 레벨과 비교하는 제2 비교기와,
상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제1 비교기의 출력 신호가 반전될 때까지의 클럭수를 제로 카운트값으로부터 카운트 업하는 제1 카운터와,
상기 제1 슬로프 전압의 전위 레벨의 변화와 상기 제2 슬로프 전압의 전위 레벨의 변화가 병행하여 행하여지고 있는 상태에서, 상기 제2 비교기의 출력 신호가 반전될 때까지의 클럭수를 풀 카운트값으로부터 카운트 다운하는 제2 카운터와,
상기 제1 비교기의 출력 신호가 반전된 경우, 상기 제1 카운터의 카운트값에 따른 디지털값을 생성하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 제2 카운터의 카운트값에 따른 디지털값을 생성하여 출력하는 생성 회로를 구비한 AD 변환 회로.
제14항에 있어서,
상기 제1 레벨은 상기 제1 카운터의 제로 카운트값에 대응한 레벨이며,
상기 제2 레벨은 상기 제2 카운터의 풀 카운트값에 대응한 레벨이며,
상기 중간 레벨은 상기 제1 카운터의 제로 카운트값과 상기 제2 카운터의 풀 카운트값의 중간 카운트값에 대응한 레벨인 AD 변환 회로.
제14항에 있어서,
상기 제2 슬로프 전압은, 상기 화소의 리셋 레벨을 샘플링하는 기간에 있어서, 풀 카운트값에 대응한 레벨로 유지되어 있거나, 또는, 상기 제1 슬로프 전압과 동일한 동작을 하는 AD 변환 회로.
제14항에 있어서,
상기 화소의 신호 레벨의 샘플링을 상기 제1 비교기 및 상기 제2 비교기에서 병행하여 행하는 AD 변환 회로.
제17항에 있어서,
상기 제1 비교기 및 상기 제2 비교기는, 상기 화소의 신호 레벨을 샘플링하는 기간에 있어서, 신호 레벨의 샘플링을 1회 이상 행하는 AD 변환 회로.
제17항에 있어서,
상기 화소의 리셋 레벨의 샘플링을 상기 제1 비교기 및 상기 제2 비교기 중 어느 한쪽에서 행하는 AD 변환 회로.
고체 촬상 장치로서,
복수행 및 복수열을 이루도록 배열된 복수의 화소와,
상기 복수의 화소 열에 대응하여 배치된, 제14항에 기재된 복수의 AD 변환 회로를 구비하고,
상기 제1 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제1 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,
상기 제2 슬로프 전압은, 상기 화소의 신호 레벨을 샘플링하는 기간 내에, 상기 제2 레벨로부터 상기 중간 레벨로의 변화를 복수회 행하고,
상기 생성 회로는, 상기 제1 비교기의 출력 신호가 반전된 경우, 상기 제1 카운터의 카운트값에 따른 디지털값을 상기 제1 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하여 출력하고, 상기 제2 비교기의 출력 신호가 반전된 경우, 상기 제2 카운터의 카운트값에 따른 디지털값을 상기 제2 슬로프 전압의 복수회의 변화 각각에 대하여 생성하고, 생성된 복수의 디지털값을 평균화하는 고체 촬상 장치.