JP2000091860A - オフセットを整合させた電荷結合増幅器及び変換器 - Google Patents
オフセットを整合させた電荷結合増幅器及び変換器Info
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Abstract
(57)【要約】 （修正有）
【課題】 オンボードディジタル変換器を有する能動積
分器画素アーキテクチャを提供する。 【解決手段】 変換器フルスケール基準をプリチャージ
レベルとして使用するアナログ・ディジタル変換器１０
６を駆動する単段反転用電荷結合増幅器Ａ1を使用する
線形光センサ電荷結合トポロジ。100−200ｍＶの範囲の
オフセットが電荷増幅器内に導入され、対応するオフセ
ットがＡＤＣ内にも導入されているので、増幅器は増幅
器出力をより迅速に低レベルまで駆動することが可能に
なる。変換器オフセットは、変換器が制御されて基準に
追随するように変換器基準に比例している。
分器画素アーキテクチャを提供する。 【解決手段】 変換器フルスケール基準をプリチャージ
レベルとして使用するアナログ・ディジタル変換器１０
６を駆動する単段反転用電荷結合増幅器Ａ1を使用する
線形光センサ電荷結合トポロジ。100−200ｍＶの範囲の
オフセットが電荷増幅器内に導入され、対応するオフセ
ットがＡＤＣ内にも導入されているので、増幅器は増幅
器出力をより迅速に低レベルまで駆動することが可能に
なる。変換器オフセットは、変換器が制御されて基準に
追随するように変換器基準に比例している。
Description
【０００１】
【発明の属する技術分野】本発明は集積されたイメージ
センサ回路に関し、詳しく述べれば、オンボードディジ
タル変換器を有する能動積分器画素アーキテクチャに関
する。
センサ回路に関し、詳しく述べれば、オンボードディジ
タル変換器を有する能動積分器画素アーキテクチャに関
する。
【０００２】
【従来の技術】画素毎に能動積分器を有するアーキテク
チャは、アナログ出力を有する高速・高感度線形光アレ
イを実現するための有効な技術である。このアーキテク
チャの例は、テキサス・インスツルメンツ製のＴＳＬ１
３０１ １０２×１「ホールドを有する線形センサアレ
イ」に見出される。（この集積回路及びそのデータシー
トは全て本明細書に参照として採り入れられている。）
センサアレイアーキテクチャは所望の速度及び感度を得
る上でのキー要素であり、下記の共通に所有されている
出願に詳細が開示されている。
チャは、アナログ出力を有する高速・高感度線形光アレ
イを実現するための有効な技術である。このアーキテク
チャの例は、テキサス・インスツルメンツ製のＴＳＬ１
３０１ １０２×１「ホールドを有する線形センサアレ
イ」に見出される。（この集積回路及びそのデータシー
トは全て本明細書に参照として採り入れられている。）
センサアレイアーキテクチャは所望の速度及び感度を得
る上でのキー要素であり、下記の共通に所有されている
出願に詳細が開示されている。
【０００３】1998年１月１日出願、ＴＩ−23302、一連
番号09/002,731 1998年１月１日出願、ＴＩ−23303、一連番号09/002,90
4 1998年１月１日出願、ＴＩ−24772、一連番号09/002,63
9 これらの全ては本明細書に参照として採り入れられてい
る。ＴＳＬ１３０１アーキテクチャの特色は、各画素の
積分された光電流を表す電荷がキャパシタ上に蓄積され
ることである。時間に関して積分された電流が電荷を限
定するので、画素読出し信号は初めは可変電荷として現
れる。この電荷はキャパシタ上に現れるから、チップ接
地を参照する電圧として読出すことができるが、このよ
うな電荷信号を最適に増幅するには若干の複雑さが存在
する。このような電荷信号に追随させるための増幅器
を、電荷に結合された増幅器（以下に「電荷結合」増幅
器という）、または電荷検出増幅器と呼ぶ。これらの増
幅器はＣＣＤイメージャ内の出力段として使用されるこ
とが多かったが、電荷結合増幅器に対する要望は、その
応用をＣＣＤイメージャ以外に拡張することである。
番号09/002,731 1998年１月１日出願、ＴＩ−23303、一連番号09/002,90
4 1998年１月１日出願、ＴＩ−24772、一連番号09/002,63
9 これらの全ては本明細書に参照として採り入れられてい
る。ＴＳＬ１３０１アーキテクチャの特色は、各画素の
積分された光電流を表す電荷がキャパシタ上に蓄積され
ることである。時間に関して積分された電流が電荷を限
定するので、画素読出し信号は初めは可変電荷として現
れる。この電荷はキャパシタ上に現れるから、チップ接
地を参照する電圧として読出すことができるが、このよ
うな電荷信号を最適に増幅するには若干の複雑さが存在
する。このような電荷信号に追随させるための増幅器
を、電荷に結合された増幅器（以下に「電荷結合」増幅
器という）、または電荷検出増幅器と呼ぶ。これらの増
幅器はＣＣＤイメージャ内の出力段として使用されるこ
とが多かったが、電荷結合増幅器に対する要望は、その
応用をＣＣＤイメージャ以外に拡張することである。
【０００４】ＴＳＬ１３０１では、これらのキャパシタ
は電荷結合出力増幅器回路内へ順次に多重化されるの
で、単一の直列アナログ出力を使用してアレイ内の全て
の画素からの情報にアクセスすることができる。この回
路は２つの反転用増幅器を使用しているので、出力は信
号の増加と共に増加する。単電源増幅器は出力が接地に
近いと利得を失うので、その出力を迅速に接地に駆動す
ることはできない。
は電荷結合出力増幅器回路内へ順次に多重化されるの
で、単一の直列アナログ出力を使用してアレイ内の全て
の画素からの情報にアクセスすることができる。この回
路は２つの反転用増幅器を使用しているので、出力は信
号の増加と共に増加する。単電源増幅器は出力が接地に
近いと利得を失うので、その出力を迅速に接地に駆動す
ることはできない。
【０００５】このデバイスにおける出力駆動問題を回避
するために、電荷結合増幅器内に一定のオフセット（例
えば、典型的には100−200ｍＶ）を導入する。このオフ
セットは、外部回路を用いてクランプすることも、また
はそれ以外に爾後の信号処理中に除去することも許され
ない。従来技術において使用されていた電荷結合トポロ
ジは、多くの理由からオンボードＡＤＣを駆動するのに
効果的でもなければ効率的でもない。第１に、オフセッ
トが接地参照ＡＤＣのダイナミックレンジから控除され
ることである。第２に、２段電荷結合変換器が、本発明
よりも多くの面積を占めることである。最後に、２段電
荷結合変換器は、整定時間がより制限されることであ
る。
するために、電荷結合増幅器内に一定のオフセット（例
えば、典型的には100−200ｍＶ）を導入する。このオフ
セットは、外部回路を用いてクランプすることも、また
はそれ以外に爾後の信号処理中に除去することも許され
ない。従来技術において使用されていた電荷結合トポロ
ジは、多くの理由からオンボードＡＤＣを駆動するのに
効果的でもなければ効率的でもない。第１に、オフセッ
トが接地参照ＡＤＣのダイナミックレンジから控除され
ることである。第２に、２段電荷結合変換器が、本発明
よりも多くの面積を占めることである。最後に、２段電
荷結合変換器は、整定時間がより制限されることであ
る。
【０００６】
【発明の概要】オフセットを整合させた電荷結合増幅器
及び変換器 本発明は、アナログ・ディジタル変換器（“ＡＤＣ”）
を駆動する単段反転用電荷結合増幅器が、ＡＤＣのフル
スケール基準をプリチャージレベルとして使用するよう
になっている増幅器構成に関する。若干の実施例では、
ＡＤＣの低基準が接地より高くされているので、単段増
幅器はＡＤＣ上のフルスケール範囲を達成するためにそ
の出力を０まで駆動する必要はない。従って、電荷・電
圧アーキテクチャはアナログ・ディジタル変換に対して
最適化されている。電荷入力がない（変換中のサンプリ
ングキャパシタ上の電圧が０であることに対応する）場
合には、ＡＤＣの１の補数出力は０である。
及び変換器 本発明は、アナログ・ディジタル変換器（“ＡＤＣ”）
を駆動する単段反転用電荷結合増幅器が、ＡＤＣのフル
スケール基準をプリチャージレベルとして使用するよう
になっている増幅器構成に関する。若干の実施例では、
ＡＤＣの低基準が接地より高くされているので、単段増
幅器はＡＤＣ上のフルスケール範囲を達成するためにそ
の出力を０まで駆動する必要はない。従って、電荷・電
圧アーキテクチャはアナログ・ディジタル変換に対して
最適化されている。電荷入力がない（変換中のサンプリ
ングキャパシタ上の電圧が０であることに対応する）場
合には、ＡＤＣの１の補数出力は０である。
【０００７】このアーキテクチャによれば、従来技術の
回路よりもスループットを高くすることができ、面積効
率がより大きくなり、そして電荷・電圧変換におけるオ
フセットキャンセリングが可能になる。
回路よりもスループットを高くすることができ、面積効
率がより大きくなり、そして電荷・電圧変換におけるオ
フセットキャンセリングが可能になる。
【０００８】
【実施の形態】以下に、現在では好ましい実施の形態に
関連して本発明を説明する。しかしながらこのクラスの
実施の形態は、本発明の多くの有利な使用の僅かな例に
しか過ぎないことを理解されたい。一般的に言えば、本
明細書における以下の説明は必ずしも、本願請求項の何
れをも限定するものではない。更に、若干の説明は、本
発明の若干の特色のみに適用されるものである。
関連して本発明を説明する。しかしながらこのクラスの
実施の形態は、本発明の多くの有利な使用の僅かな例に
しか過ぎないことを理解されたい。一般的に言えば、本
明細書における以下の説明は必ずしも、本願請求項の何
れをも限定するものではない。更に、若干の説明は、本
発明の若干の特色のみに適用されるものである。
【０００９】好ましい実施の形態 図１Ａは、本発明の簡易ブロック図である。入力電圧Ｖ
1、Ｖ2、…Ｖnは、アレイ内に固定されている画素積分
器の出力である。（線形アレイは数百の画素を有するこ
とができ、面積アレイは更に多くを有することができ
る。）キャパシタＣ1、Ｃ2、…Ｃnは、サンプリングキ
ャパシタである。増幅用要素Ａ1は、スイッチされる積
分用フィードバックキャパシタＣintを有する高利得・
高速演算増幅器である。変換器基準１０２は、安定電圧
基準源（例えば、バンドギャップ基準電源）である。オ
フセット回路１０４は、変換器基準電圧１０２の固定さ
れた端数である電圧源を表している。（オフセット１０
４を基準１０２に比例させることによりオフセットが制
御され、基準電圧に追随するようになる。）ＡＤＣ１０
６は、ＡＤＣの入力Ａinに印加された電圧Ｖaをディジ
タル化する。その際、０コードを表すＶaはVrefLoに等
しくされ、フルスケールコードを表すＶa入力はＶrefＨ
iに等しくされる。（簡単な１の補数（全てのビットが
反転）により変換器のセンスが反転することに注目され
たい。即ち、ＶrefＨiの入力で０コードを発生させるこ
とができ、VrefLoの入力でフルスケ−ル出力を発生させ
ることができる。）VrefLoを接地より高い正電圧にセッ
トすることによって、ＡＤＣのフルスケール範囲を達成
するために増幅器Ａ1が出力を０Ｖまで駆動する必要が
ないことに注目されたい。
1、Ｖ2、…Ｖnは、アレイ内に固定されている画素積分
器の出力である。（線形アレイは数百の画素を有するこ
とができ、面積アレイは更に多くを有することができ
る。）キャパシタＣ1、Ｃ2、…Ｃnは、サンプリングキ
ャパシタである。増幅用要素Ａ1は、スイッチされる積
分用フィードバックキャパシタＣintを有する高利得・
高速演算増幅器である。変換器基準１０２は、安定電圧
基準源（例えば、バンドギャップ基準電源）である。オ
フセット回路１０４は、変換器基準電圧１０２の固定さ
れた端数である電圧源を表している。（オフセット１０
４を基準１０２に比例させることによりオフセットが制
御され、基準電圧に追随するようになる。）ＡＤＣ１０
６は、ＡＤＣの入力Ａinに印加された電圧Ｖaをディジ
タル化する。その際、０コードを表すＶaはVrefLoに等
しくされ、フルスケールコードを表すＶa入力はＶrefＨ
iに等しくされる。（簡単な１の補数（全てのビットが
反転）により変換器のセンスが反転することに注目され
たい。即ち、ＶrefＨiの入力で０コードを発生させるこ
とができ、VrefLoの入力でフルスケ−ル出力を発生させ
ることができる。）VrefLoを接地より高い正電圧にセッ
トすることによって、ＡＤＣのフルスケール範囲を達成
するために増幅器Ａ1が出力を０Ｖまで駆動する必要が
ないことに注目されたい。
【００１０】動作中、電圧Ｖ1、Ｖ2、…Ｖnは、スイッ
チＳ1、Ｓ2、…Ｓnを通して対応するキャパシタＣ1、Ｃ
2、…Ｃn上に、典型的には同時にサンプルされる。変換
サイクルを開始させるために、スイッチＳaは上側の位
置（ＶrefＨi）に倒され、スイッチＳcは下側の位置に
倒されてVrefLoに接触し、そしてスチイチＳbは閉じて
いる。これにより、キャパシタＣint及びキャパシタＣo
sはＶrefＨiにプリチャージされる。次の評価段階にお
いて、スイッチＳbが開き、スイッチＳaが下側の位置に
倒されてVaに接触し、スイッチＳcが上側の位置に倒さ
れて接地に接触し、そして同時にスイッチＳ1がＳＵＭ
ノードに接続される。スイッチが重なり合わなければ、
増幅用要素A1の出力上の電圧Ｖaは、電圧Ｖa＝ＶrefＨi
−（Ｖ1*Ｃ1−Cos*ＶrefＨi）／Ｃintに整定する。（ス
イッチＳcの極性を反転させることによって、逆極性を
達成することができる。）次いで、電圧ＶaはＡＤＣに
よって変換され、Ｖaのディジタル表現がディジタル出
力Ｄoutに現れる。このサイクルは、全ての画素電圧Ｖ
1、Ｖ2、…Ｖnが変換されてしまうまで、キャパシタＣ2
…Ｃn、及びスイッチＳ2、…Ｓnを使用して繰り返され
る。更に、積分用キャパシタＣintのサイズを変化させ
ることによって、積分器からＡＤＣ入力Ａinまでの利得
を全体的に変え得ることに注目されたい。利得は、トリ
ム・アット・プローブ( trim-at-probe )技術または他
のプログラミング手段を用いて、増分的に調整すること
ができる。
チＳ1、Ｓ2、…Ｓnを通して対応するキャパシタＣ1、Ｃ
2、…Ｃn上に、典型的には同時にサンプルされる。変換
サイクルを開始させるために、スイッチＳaは上側の位
置（ＶrefＨi）に倒され、スイッチＳcは下側の位置に
倒されてVrefLoに接触し、そしてスチイチＳbは閉じて
いる。これにより、キャパシタＣint及びキャパシタＣo
sはＶrefＨiにプリチャージされる。次の評価段階にお
いて、スイッチＳbが開き、スイッチＳaが下側の位置に
倒されてVaに接触し、スイッチＳcが上側の位置に倒さ
れて接地に接触し、そして同時にスイッチＳ1がＳＵＭ
ノードに接続される。スイッチが重なり合わなければ、
増幅用要素A1の出力上の電圧Ｖaは、電圧Ｖa＝ＶrefＨi
−（Ｖ1*Ｃ1−Cos*ＶrefＨi）／Ｃintに整定する。（ス
イッチＳcの極性を反転させることによって、逆極性を
達成することができる。）次いで、電圧ＶaはＡＤＣに
よって変換され、Ｖaのディジタル表現がディジタル出
力Ｄoutに現れる。このサイクルは、全ての画素電圧Ｖ
1、Ｖ2、…Ｖnが変換されてしまうまで、キャパシタＣ2
…Ｃn、及びスイッチＳ2、…Ｓnを使用して繰り返され
る。更に、積分用キャパシタＣintのサイズを変化させ
ることによって、積分器からＡＤＣ入力Ａinまでの利得
を全体的に変え得ることに注目されたい。利得は、トリ
ム・アット・プローブ( trim-at-probe )技術または他
のプログラミング手段を用いて、増分的に調整すること
ができる。
【００１１】ＴＳＬ２３０１製品による実施例 図２は、好ましい実施例を現存する製品で実現した例を
示している。本発明の制御技術が、テキサス・インスツ
ルメンツ製のＴＳＬ２３０１線形光センサアレイで実現
されている。ＴＳＬ２３０１は、集積された８ビットの
ＡＤＣ２００を有する線形（102×1）300ｄｐｉ光セン
サアレイであり、高性能スキャナ応用を意図したもので
ある。光アレイの画素のフォトダイオードに衝突する光
エネルギによって光電流が生成され、この光電流はその
画素に組合されている能動積分回路によって積分され
る。積分期間中に、サンプリングキャパシタはアナログ
スイッチによって能動積分器の出力に接続される。複数
の整合したキャパシタが電圧を発生し、これらの電圧は
アナログスイッチを通して多重化される。各画素に累積
される電荷の量は、その画素上の光強度と、積分時間と
に正比例する。積分器の積分、サンプリング、出力、及
びリセットは、ＳＤＩＮ接続から印加される命令入力に
応答して制御ロジック２０５によって制御される。画素
が読み出されるにつれて各画素のサンプルされた値は８
ビットのディジタルフォーマットに変換され、ＳＤＯＵ
Ｔピン上に出力される。ＡＤＣ２００は、電荷結合増幅
器の次のプリチャージ／評価サイクルをアナログ・ディ
ジタル変換中に生じさせる高速サンプリング回路を有し
ている。電荷・電圧変換器２０２内に配置されている電
荷結合増幅器Ａ1はＡＤＣ基準までプリチャージされる
ので、電荷入力が印加されない（変換中のサンプリング
キャパシタ上の電圧が０であることに対応する）場合に
は、変換器の１の補数出力は０である。また増幅器Ａ1
は、プリチャージサイクル中に自動的にゼロにされる
（オートゼロイング）。ＴＳＬ２３０１は、５ビットの
利得レジスタ及び８ビットのオフセットレジスタを更に
備えている。電圧及び電流バイアスが、バイアス回路２
０４によってアレイ２０１、ＡＤＣ２００、及び電荷・
電圧変換器２０２に供給されている。ディジタル変換の
前に、アナログドメインにおいてオフセット補正が遂行
される。ＡＤＣの全入力範囲を利用するのに駆動増幅器
が０Ｖまで駆動しなくてもよいように、ＡＤＣ基準に比
例するオフセット電圧がＡＤＣに印加される。（画素エ
レクトロニクスからのＶ1、Ｖ2、…Ｖnのオフセットを
補正するために使用されるオフセットディジタル・アナ
ログ変換器（“ＤＡＣ”）の場合には、このオフセット
は無用であることに注目されたい。）画素アレイ２０１
は、各々が 34ずつの画素の３ゾーンに分割されてい
る。暗信号レベルを補正するために、３つの各ゾーン毎
に分離したオフセットＤＡＣが存在している。プログラ
マブル利得増幅器が、増幅器制御を便利にするために使
用されている。３つの各ゾーン毎に、プログラマブル利
得増幅器のための分離した利得ＤＡＣが使用されてい
る。データ通信は、３ワイヤ直列インタフェースを通し
て達成される。
示している。本発明の制御技術が、テキサス・インスツ
ルメンツ製のＴＳＬ２３０１線形光センサアレイで実現
されている。ＴＳＬ２３０１は、集積された８ビットの
ＡＤＣ２００を有する線形（102×1）300ｄｐｉ光セン
サアレイであり、高性能スキャナ応用を意図したもので
ある。光アレイの画素のフォトダイオードに衝突する光
エネルギによって光電流が生成され、この光電流はその
画素に組合されている能動積分回路によって積分され
る。積分期間中に、サンプリングキャパシタはアナログ
スイッチによって能動積分器の出力に接続される。複数
の整合したキャパシタが電圧を発生し、これらの電圧は
アナログスイッチを通して多重化される。各画素に累積
される電荷の量は、その画素上の光強度と、積分時間と
に正比例する。積分器の積分、サンプリング、出力、及
びリセットは、ＳＤＩＮ接続から印加される命令入力に
応答して制御ロジック２０５によって制御される。画素
が読み出されるにつれて各画素のサンプルされた値は８
ビットのディジタルフォーマットに変換され、ＳＤＯＵ
Ｔピン上に出力される。ＡＤＣ２００は、電荷結合増幅
器の次のプリチャージ／評価サイクルをアナログ・ディ
ジタル変換中に生じさせる高速サンプリング回路を有し
ている。電荷・電圧変換器２０２内に配置されている電
荷結合増幅器Ａ1はＡＤＣ基準までプリチャージされる
ので、電荷入力が印加されない（変換中のサンプリング
キャパシタ上の電圧が０であることに対応する）場合に
は、変換器の１の補数出力は０である。また増幅器Ａ1
は、プリチャージサイクル中に自動的にゼロにされる
（オートゼロイング）。ＴＳＬ２３０１は、５ビットの
利得レジスタ及び８ビットのオフセットレジスタを更に
備えている。電圧及び電流バイアスが、バイアス回路２
０４によってアレイ２０１、ＡＤＣ２００、及び電荷・
電圧変換器２０２に供給されている。ディジタル変換の
前に、アナログドメインにおいてオフセット補正が遂行
される。ＡＤＣの全入力範囲を利用するのに駆動増幅器
が０Ｖまで駆動しなくてもよいように、ＡＤＣ基準に比
例するオフセット電圧がＡＤＣに印加される。（画素エ
レクトロニクスからのＶ1、Ｖ2、…Ｖnのオフセットを
補正するために使用されるオフセットディジタル・アナ
ログ変換器（“ＤＡＣ”）の場合には、このオフセット
は無用であることに注目されたい。）画素アレイ２０１
は、各々が 34ずつの画素の３ゾーンに分割されてい
る。暗信号レベルを補正するために、３つの各ゾーン毎
に分離したオフセットＤＡＣが存在している。プログラ
マブル利得増幅器が、増幅器制御を便利にするために使
用されている。３つの各ゾーン毎に、プログラマブル利
得増幅器のための分離した利得ＤＡＣが使用されてい
る。データ通信は、３ワイヤ直列インタフェースを通し
て達成される。
【００１２】図４Ａは、スキャナ内に実現されている好
ましい実施例を示している。マーキング１２２を含む紙
片１２０は、スキャナ１２４によって走査される。スキ
ャナ１２４は、例えば、単一のチップからなる小さい走
査システムであることも、または少数のチップからなる
ハンドヘルドスキャナであることも、または大きいイメ
ージ走査ジョブのために使用される多数のチップからな
る大きいスキャナであることさえできる。紙上のマーキ
ングを通して光エネルギ１２８を投射することも、また
は多分反射光１２６を使用してマーキング１２２を照明
し、スキャナ１２４のセンサ１３０によって検出させる
こともできる。この特定の実施例では、スキャナ１２４
は、単一の行に線形に配置された複数のセンサチップか
らなることができる。幾つかの行のセンサチップを使用
して走査動作を遂行させることができるようにした他の
構成を使用することもできる。
ましい実施例を示している。マーキング１２２を含む紙
片１２０は、スキャナ１２４によって走査される。スキ
ャナ１２４は、例えば、単一のチップからなる小さい走
査システムであることも、または少数のチップからなる
ハンドヘルドスキャナであることも、または大きいイメ
ージ走査ジョブのために使用される多数のチップからな
る大きいスキャナであることさえできる。紙上のマーキ
ングを通して光エネルギ１２８を投射することも、また
は多分反射光１２６を使用してマーキング１２２を照明
し、スキャナ１２４のセンサ１３０によって検出させる
こともできる。この特定の実施例では、スキャナ１２４
は、単一の行に線形に配置された複数のセンサチップか
らなることができる。幾つかの行のセンサチップを使用
して走査動作を遂行させることができるようにした他の
構成を使用することもできる。
【００１３】図４Ｂは、図４Ａのスキャナに使用されて
いるセンサチップのブロック図である。この実施例にお
けるチップ１３０は、画素１３４の102×１線形アレイ
１３２（Px-y、但しｘ＝ゾーン、ｙ＝それぞれのゾーン
の画素である。）アレイ１３２は、各々が34ずつの３つ
のゾーンに分割されている。ゾーン１はＰ1-1乃至Ｐ1
-34と命名された34画素を含み、ゾーン２はＰ2-1乃至Ｐ
2-34と命名された34画素からなり、ゾーン３はＰ3--1乃
至Ｐ3-34と命名された34画素からなる。各画素１３４
は、光センサ１３６、電荷積分器／増幅器１３８、及び
サンプル・ホールド回路１４０からなる。チップ１３０
は、光信号を制御し、処理するための付加的な支援回路
を更に含む。ディジタルＩ／Ｏ及び制御回路１４２は、
外部通信に対する３ワイヤ直列インタフェース、及び全
てのオンボード回路のための制御機能を提供する。電荷
・電圧変換器回路１４４は、画素信号を受信し、ＡＤＣ
１４８のためにこの信号を調整する。またこの回路は、
各画素ゾーン毎にプログラマブル利得及びオフセット能
力を与える。バイアスブロック１４６は、画素アレイ回
路１３２、ＡＤＣ回路１４８、及び電荷・電圧変換器回
路１４４をバイアスする電圧を供給する。
いるセンサチップのブロック図である。この実施例にお
けるチップ１３０は、画素１３４の102×１線形アレイ
１３２（Px-y、但しｘ＝ゾーン、ｙ＝それぞれのゾーン
の画素である。）アレイ１３２は、各々が34ずつの３つ
のゾーンに分割されている。ゾーン１はＰ1-1乃至Ｐ1
-34と命名された34画素を含み、ゾーン２はＰ2-1乃至Ｐ
2-34と命名された34画素からなり、ゾーン３はＰ3--1乃
至Ｐ3-34と命名された34画素からなる。各画素１３４
は、光センサ１３６、電荷積分器／増幅器１３８、及び
サンプル・ホールド回路１４０からなる。チップ１３０
は、光信号を制御し、処理するための付加的な支援回路
を更に含む。ディジタルＩ／Ｏ及び制御回路１４２は、
外部通信に対する３ワイヤ直列インタフェース、及び全
てのオンボード回路のための制御機能を提供する。電荷
・電圧変換器回路１４４は、画素信号を受信し、ＡＤＣ
１４８のためにこの信号を調整する。またこの回路は、
各画素ゾーン毎にプログラマブル利得及びオフセット能
力を与える。バイアスブロック１４６は、画素アレイ回
路１３２、ＡＤＣ回路１４８、及び電荷・電圧変換器回
路１４４をバイアスする電圧を供給する。
【００１４】選択されたノードにおける波形 図３に、増幅器の選択されたノードにおける波形を示
す。プリチャージ段階が開始される時には、スイッチＳ
bは閉じ、スイッチＳaはＶrefHiに接続され（ＣintをＶ
refHiにプリチャージしている）、そしてスイッチＳcも
ＶrefHiに接続されている（ＣosをＶrefHiにプリチャー
ジしている）。スイッチＳ1は入力電圧Ｖ1に接続されて
おり、キャパシタＣ1を充電する。第１の評価段階中
（キャパシタＣ1を有する第１の電荷結合回路のため
の）、スイッチＳbが開き、スイッチＳaはＡＤＣ入力電
圧ノードＶaに接続され、そしてスイッチＳcは接地され
る。スイッチＳ1はＳＵＭノードに接続され、電圧Ｖaは
ある値に整定し、それがディジタル化される。これらの
プリチャージ及び評価段階は、爾後の入力Ｖ2、…Ｖnの
全てのために続行される。
す。プリチャージ段階が開始される時には、スイッチＳ
bは閉じ、スイッチＳaはＶrefHiに接続され（ＣintをＶ
refHiにプリチャージしている）、そしてスイッチＳcも
ＶrefHiに接続されている（ＣosをＶrefHiにプリチャー
ジしている）。スイッチＳ1は入力電圧Ｖ1に接続されて
おり、キャパシタＣ1を充電する。第１の評価段階中
（キャパシタＣ1を有する第１の電荷結合回路のため
の）、スイッチＳbが開き、スイッチＳaはＡＤＣ入力電
圧ノードＶaに接続され、そしてスイッチＳcは接地され
る。スイッチＳ1はＳＵＭノードに接続され、電圧Ｖaは
ある値に整定し、それがディジタル化される。これらの
プリチャージ及び評価段階は、爾後の入力Ｖ2、…Ｖnの
全てのために続行される。
【００１５】好ましい実施の形態に使用するために意図
されてはいるが、本発明を実施するためには必要ではな
い他の特色及び詳細は、以下の系属出願に開示されてい
る。代理人ドケット番号 ＴＩ−27352Ｐ、一連番号60/0
89,231、「ゾーン・プログラマブル利得及びオフセット
を有する光センサアレイ」、代理人ドケット番号 ＴＩ
−27353Ｐ、一連番号60/089,325、「多重チップ光セン
サアレイのためのアドレス指定及び通信」両者は本願と
共通に所有されており、本願と同時の実効出願日を有
し、本明細書に参照として採り入れている。
されてはいるが、本発明を実施するためには必要ではな
い他の特色及び詳細は、以下の系属出願に開示されてい
る。代理人ドケット番号 ＴＩ−27352Ｐ、一連番号60/0
89,231、「ゾーン・プログラマブル利得及びオフセット
を有する光センサアレイ」、代理人ドケット番号 ＴＩ
−27353Ｐ、一連番号60/089,325、「多重チップ光セン
サアレイのためのアドレス指定及び通信」両者は本願と
共通に所有されており、本願と同時の実効出願日を有
し、本明細書に参照として採り入れている。
【００１６】代替の実施の形態：特別のスイッチ及びキ
ャパシタ無し 図１Ｂに、図１Ａの回路の代替の実施の形態を示す。こ
の実施の形態においては、スイッチＳc及びキャパシタ
Ｃosは使用されていない。変換サイクルを開始させるた
めには、スイッチＳaを上側の位置、即ち接点ＶrefHiに
倒し、スイッチＳbを閉じる。これにより、キャパシタ
ＣintがＶrefHiにプリチャージされる。次に、スイッチ
Ｓbを開き、スイッチＳbを下側位置、即ち接点Ｖaに切
替え、同時にスイッチＳ1をＳＵＭノードに接続する。
スイッチが重なり合わなければ、増幅用要素Ａ1の出力
の電圧Ｖaは、電圧Ｖa＝ＶrefHi−（Ｖ1*Ｃ1）／Ｃint
に整定する。この電圧ＶaはＡＤＣによって変換され、
Ｖaのディジタル表現がディジタル出力Ｄoutに現れる。
キャパシタＣintは、利得及びオフセットレジスタによ
って制御されるプログラマブルキャパシタＤＡＣであ
る。次いで、光レスポンスに基づくＶ1信号の部分だけ
がＡＤＣ１０６内に入力される。
ャパシタ無し 図１Ｂに、図１Ａの回路の代替の実施の形態を示す。こ
の実施の形態においては、スイッチＳc及びキャパシタ
Ｃosは使用されていない。変換サイクルを開始させるた
めには、スイッチＳaを上側の位置、即ち接点ＶrefHiに
倒し、スイッチＳbを閉じる。これにより、キャパシタ
ＣintがＶrefHiにプリチャージされる。次に、スイッチ
Ｓbを開き、スイッチＳbを下側位置、即ち接点Ｖaに切
替え、同時にスイッチＳ1をＳＵＭノードに接続する。
スイッチが重なり合わなければ、増幅用要素Ａ1の出力
の電圧Ｖaは、電圧Ｖa＝ＶrefHi−（Ｖ1*Ｃ1）／Ｃint
に整定する。この電圧ＶaはＡＤＣによって変換され、
Ｖaのディジタル表現がディジタル出力Ｄoutに現れる。
キャパシタＣintは、利得及びオフセットレジスタによ
って制御されるプログラマブルキャパシタＤＡＣであ
る。次いで、光レスポンスに基づくＶ1信号の部分だけ
がＡＤＣ１０６内に入力される。
【００１７】代替の実施の形態：面積イメージセンサ 本発明のあるクラスの実施例によれば、本発明の技術は
線形アレイセンサに制限されることなく、面積アレイイ
メージセンサにも適用可能である。
線形アレイセンサに制限されることなく、面積アレイイ
メージセンサにも適用可能である。
【００１８】本発明のあるクラスの実施例によれば、第
１の電圧を第１の基準として使用してアナログ入力をデ
ィジタル出力に変換するようになっており、第２の基準
電圧を受信するようにも接続されているアナログ・ディ
ジタル変換器と、電荷に結合された入力を受信するよう
に接続され、上記第２の電圧を参照して上記入力を増幅
し、そして上記アナログ入力を相応に駆動する単段反転
用増幅器とを備えている電荷結合増幅器回路が提供され
る。
１の電圧を第１の基準として使用してアナログ入力をデ
ィジタル出力に変換するようになっており、第２の基準
電圧を受信するようにも接続されているアナログ・ディ
ジタル変換器と、電荷に結合された入力を受信するよう
に接続され、上記第２の電圧を参照して上記入力を増幅
し、そして上記アナログ入力を相応に駆動する単段反転
用増幅器とを備えている電荷結合増幅器回路が提供され
る。
【００１９】本発明の他の実施形態によれば、光エネル
ギを感知する感光要素のアレイ、及び第１の電圧を第１
の基準として使用してアナログ入力をディジタル出力に
変換するようになっており、第２の基準電圧を受信する
ようにも接続されているアナログ・ディジタル変換器
と、電荷結合入力を受信するように接続され、上記第２
の電圧を参照して上記入力を増幅し、そして上記アナロ
グ入力を相応に駆動する単段反転用増幅器とを含む電荷
結合増幅器回路を備えている光センサアレイ集積回路が
提供される。
ギを感知する感光要素のアレイ、及び第１の電圧を第１
の基準として使用してアナログ入力をディジタル出力に
変換するようになっており、第２の基準電圧を受信する
ようにも接続されているアナログ・ディジタル変換器
と、電荷結合入力を受信するように接続され、上記第２
の電圧を参照して上記入力を増幅し、そして上記アナロ
グ入力を相応に駆動する単段反転用増幅器とを含む電荷
結合増幅器回路を備えている光センサアレイ集積回路が
提供される。
【００２０】本発明の他の実施形態によれば、接地を基
準とするシングルエンデッド型の複数の電荷信号をディ
ジタル表現に変換する方法が提供される。この方法は、
（ａ）第１の電圧を参照し、第２の基準電圧を受信する
ようにも接続されているアナログ・ディジタル変換器を
使用してアナログ入力をディジタル出力に変換するステ
ップと、（ｂ）電荷に結合された入力を受信し、上記第
２の電圧を参照して上記電荷に結合された入力を増幅
し、そして上記アナログ入力を相応に増幅するように単
段反転用増幅器を接続するステップとを含む。
準とするシングルエンデッド型の複数の電荷信号をディ
ジタル表現に変換する方法が提供される。この方法は、
（ａ）第１の電圧を参照し、第２の基準電圧を受信する
ようにも接続されているアナログ・ディジタル変換器を
使用してアナログ入力をディジタル出力に変換するステ
ップと、（ｂ）電荷に結合された入力を受信し、上記第
２の電圧を参照して上記電荷に結合された入力を増幅
し、そして上記アナログ入力を相応に増幅するように単
段反転用増幅器を接続するステップとを含む。
【００２１】本発明の別のクラスの実施例によれば、光
センサアレイの電荷に結合された入力をディジタル化す
る方法が提供される。この方法は、光エネルギを感知す
るために使用される感光要素のアレイからの１つまたは
それ以上の電荷に結合された入力を接続するステップ
と、（ｂ）上記電荷に結合された入力を増幅器回路を使
用して増幅するステップとを含み、上記増幅器回路は、
第１の電圧を第１の基準として使用してアナログ入力を
ディジタル出力に変換するようになっており、第２の基
準電圧を受信するようにも接続されているアナログ・デ
ィジタル変換器と、上記電荷に結合された入力を受信す
るように接続され、上記第２の電圧を参照して上記入力
を増幅し、そして上記アナログ入力を相応に駆動する単
段反転用増幅器とを備えている。
センサアレイの電荷に結合された入力をディジタル化す
る方法が提供される。この方法は、光エネルギを感知す
るために使用される感光要素のアレイからの１つまたは
それ以上の電荷に結合された入力を接続するステップ
と、（ｂ）上記電荷に結合された入力を増幅器回路を使
用して増幅するステップとを含み、上記増幅器回路は、
第１の電圧を第１の基準として使用してアナログ入力を
ディジタル出力に変換するようになっており、第２の基
準電圧を受信するようにも接続されているアナログ・デ
ィジタル変換器と、上記電荷に結合された入力を受信す
るように接続され、上記第２の電圧を参照して上記入力
を増幅し、そして上記アナログ入力を相応に駆動する単
段反転用増幅器とを備えている。
【００２２】変更及び変形 当業者ならば理解されるように、以上に説明した本発明
の実施例は、広範に変更し、変化させることができるの
で、本発明の範囲は上述した実施例に制限されるもので
はなく、特許請求の範囲によってのみ限定されるもので
ある。
の実施例は、広範に変更し、変化させることができるの
で、本発明の範囲は上述した実施例に制限されるもので
はなく、特許請求の範囲によってのみ限定されるもので
ある。
【００２３】例えば、当分野においては公知の制約の中
で、上述した技術は線形アレイに限定されるものではな
く、面積アレイにも適用することができる。
で、上述した技術は線形アレイに限定されるものではな
く、面積アレイにも適用することができる。
【００２４】以上の記載に関連して、以下の各項を開示
する。
する。
【００２５】１． 電荷結合増幅器回路であって、第１
の電圧を第１の基準として使用してアナログ入力をディ
ジタル出力に変換するようになっており、第２の基準電
圧を受信するようにも接続されているアナログ・ディジ
タル変換器と、電荷に結合された入力を受信するように
接続され、上記第２の電圧を参照して上記入力を増幅
し、そして上記アナログ入力を相応に駆動する単段反転
用増幅器と、を備えていることを特徴とする電荷結合増
幅器回路。
の電圧を第１の基準として使用してアナログ入力をディ
ジタル出力に変換するようになっており、第２の基準電
圧を受信するようにも接続されているアナログ・ディジ
タル変換器と、電荷に結合された入力を受信するように
接続され、上記第２の電圧を参照して上記入力を増幅
し、そして上記アナログ入力を相応に駆動する単段反転
用増幅器と、を備えていることを特徴とする電荷結合増
幅器回路。
【００２６】２． 上記第１の電圧は、所定のオフセッ
ト値だけ接地とは異なる上記１項に記載の回路。
ト値だけ接地とは異なる上記１項に記載の回路。
【００２７】３． 上記反転用増幅器は、プリチャージ
中にオートゼロにされる上記１項に記載の回路。
中にオートゼロにされる上記１項に記載の回路。
【００２８】４． 上記反転用増幅器は、プログラマブ
ル利得増幅器である上記１項に記載の回路。
ル利得増幅器である上記１項に記載の回路。
【００２９】５． 上記第１の電圧は、上記第２の基準
電圧に比例している上記１項に記載の回路。
電圧に比例している上記１項に記載の回路。
【００３０】６． 上記反転用増幅器は、単電源・電荷
結合演算増幅器である上記１項に記載の回路。
結合演算増幅器である上記１項に記載の回路。
【００３１】７． 上記電荷に結合された入力は、複数
の整合したキャパシタによって供給される上記１項に記
載の回路。
の整合したキャパシタによって供給される上記１項に記
載の回路。
【００３２】８． 上記電荷に結合された入力のそれぞ
れにおける電圧は、感光要素に接続されている能動積分
器の対応する出力によって供給される上記１に記載の回
路。
れにおける電圧は、感光要素に接続されている能動積分
器の対応する出力によって供給される上記１に記載の回
路。
【００３３】９． 光センサアレイ集積回路であって、
光エネルギを感知する感光要素のアレイと、電荷結合増
幅器回路と、を備え、上記電荷結合増幅器回路は、第１
の電圧を第１の基準として使用してアナログ入力をディ
ジタル出力に変換するようになっており、第２の基準電
圧を受信するようにも接続されているアナログ・ディジ
タル変換器と、上記電荷に結合された入力を受信するよ
うに接続され、上記第２の電圧を参照して上記入力を増
幅し、そして上記アナログ入力を相応に駆動する単段反
転用増幅器と、を備えていることを特徴とする光センサ
アレイ集積回路。
光エネルギを感知する感光要素のアレイと、電荷結合増
幅器回路と、を備え、上記電荷結合増幅器回路は、第１
の電圧を第１の基準として使用してアナログ入力をディ
ジタル出力に変換するようになっており、第２の基準電
圧を受信するようにも接続されているアナログ・ディジ
タル変換器と、上記電荷に結合された入力を受信するよ
うに接続され、上記第２の電圧を参照して上記入力を増
幅し、そして上記アナログ入力を相応に駆動する単段反
転用増幅器と、を備えていることを特徴とする光センサ
アレイ集積回路。
【００３４】１０． 光センサアレイの電荷に結合され
た入力をディジタル化する方法であって、（ａ）光エネ
ルギを感知するために使用される感光要素のアレイから
１つまたはそれ以上の電荷に結合された入力を接続する
ステップと、（ｂ）上記電荷に結合された入力を増幅器
回路を使用して増幅するステップとを含み、上記増幅器
回路は、第１の電圧を第１の基準として使用してアナロ
グ入力をディジタル出力に変換するようになっており、
第２の基準電圧を受信するようにも接続されているアナ
ログ・ディジタル変換器と、上記電荷に結合された入力
を受信するように接続され、上記第２の電圧を参照して
上記入力を増幅し、そして上記アナログ入力を相応に駆
動する単段反転用増幅器と、を備えていることを特徴と
する方法。
た入力をディジタル化する方法であって、（ａ）光エネ
ルギを感知するために使用される感光要素のアレイから
１つまたはそれ以上の電荷に結合された入力を接続する
ステップと、（ｂ）上記電荷に結合された入力を増幅器
回路を使用して増幅するステップとを含み、上記増幅器
回路は、第１の電圧を第１の基準として使用してアナロ
グ入力をディジタル出力に変換するようになっており、
第２の基準電圧を受信するようにも接続されているアナ
ログ・ディジタル変換器と、上記電荷に結合された入力
を受信するように接続され、上記第２の電圧を参照して
上記入力を増幅し、そして上記アナログ入力を相応に駆
動する単段反転用増幅器と、を備えていることを特徴と
する方法。
【００３５】１１． 変換器フルスケール基準をプリチ
ャージレベルとして使用するアナログ・ディジタル変換
器１０６を駆動する単段反転用電荷結合増幅器A1を使用
する線形光センサ電荷結合トポロジ。100−200ｍＶの範
囲のオフセットが電荷増幅器内に導入され、対応するオ
フセットがＡＤＣ内にも導入されているので、増幅器は
増幅器出力をより迅速に低レベルまで駆動することが可
能になる。変換器オフセットは、変換器が制御されて基
準に追随するように変換器基準に比例している。
ャージレベルとして使用するアナログ・ディジタル変換
器１０６を駆動する単段反転用電荷結合増幅器A1を使用
する線形光センサ電荷結合トポロジ。100−200ｍＶの範
囲のオフセットが電荷増幅器内に導入され、対応するオ
フセットがＡＤＣ内にも導入されているので、増幅器は
増幅器出力をより迅速に低レベルまで駆動することが可
能になる。変換器オフセットは、変換器が制御されて基
準に追随するように変換器基準に比例している。
【図１Ａ】好ましい実施例の回路ブロック図である。
【図１Ｂ】図１Ａの回路の代替実施例を示す図である。
【図２】好ましい実施例を現在の製品で実現した例を示
す図である。
す図である。
【図３】増幅器の選択されたノードにおける波形を示す
図である。
図である。
【図４Ａ】スキャナの好ましい実施例を示す図である。
【図４Ｂ】図４Ａに使用されているセンサチップのブロ
ック図である。
ック図である。
１０２ 変換器基準 １０４ オフセット回路 １０６ ＡＤＣ １２０ 紙片 １２２ マーキング １２４ スキャナ １２６ 反射光 １２８ 光エネルギ １３０ 光センサ １３２ 画素のアレイ １３４ 画素 １３６ 光センサ １３８ 電荷積分器／増幅器 １４０ サンプル・ホールド回路 １４２ ディジタルI／O及び制御回路 １４４ 電荷・電圧変換器回路 １４６ バイアスブロック １４８ ＡＤＣ ２００ ＡＤＣ ２０１ 画素アレイ ２０２ 電荷・電圧変換器 ２０５ 制御ロジック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/335 Ｈ０４Ｎ 5/335 Ｚ (72)発明者 ユージーン ジー ディアシュク アメリカ合衆国 テキサス州 75248 ダ ラス リーメドー ドライヴ 6709 (72)発明者 ジョン エイチ バーリエン ジュニア アメリカ合衆国 テキサス州 75075 プ ラノ ウィンページ レーン 805
Claims (2)
- 【請求項１】 電荷結合増幅器回路であって、 第１の電圧を第１の基準として使用してアナログ入力を
ディジタル出力に変換するようになっており、第２の基
準電圧を受信するようにも接続されているアナログ・デ
ィジタル変換器と、 電荷に結合された入力を受信するように接続され、上記
第２の電圧を参照して上記入力を増幅し、そして上記ア
ナログ入力を相応に駆動する単段反転用増幅器と、を備
えていることを特徴とする電荷結合増幅器回路。 - 【請求項２】 光センサアレイの電荷に結合された入力
をディジタル化する方法であって、 （ａ）光エネルギを感知するために使用される感光要素
のアレイから１つまたはそれ以上の電荷に結合された入
力を接続するステップと、 （ｂ）上記電荷に結合された入力を増幅器回路を使用し
て増幅するステップとを含み、 上記増幅器回路は、 第１の電圧を第１の基準として使用してアナログ入力を
ディジタル出力に変換するようになっており、第２の基
準電圧を受信するようにも接続されているアナログ・デ
ィジタル変換器と、 上記電荷に結合された入力を受信するように接続され、
上記第２の電圧を参照して上記入力を増幅し、そして上
記アナログ入力を相応に駆動する単段反転用増幅器と、
を備えていることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8933098P | 1998-06-15 | 1998-06-15 | |
| US60/089330 | 1998-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091860A true JP2000091860A (ja) | 2000-03-31 |
Family
ID=22217072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163480A Pending JP2000091860A (ja) | 1998-06-15 | 1999-06-10 | オフセットを整合させた電荷結合増幅器及び変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6943721B1 (ja) |
| JP (1) | JP2000091860A (ja) |
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|---|---|---|---|---|
| WO2016147238A1 (ja) * | 2015-03-19 | 2016-09-22 | パナソニックＩｐマネジメント株式会社 | Ａｄ変換器、イメージセンサ、および撮像装置 |
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| US7268814B1 (en) * | 1999-10-05 | 2007-09-11 | California Institute Of Technology | Time-delayed-integration imaging with active pixel sensors |
| TWI220351B (en) * | 2003-09-09 | 2004-08-11 | Sunplus Technology Co Ltd | Automatic threshold control circuit and a signal transform circuit and method apply thereof |
| JP2006303671A (ja) * | 2005-04-18 | 2006-11-02 | Digian Technology Inc | 積分器およびそれを使用する巡回型ａｄ変換装置 |
| WO2010118040A1 (en) * | 2009-04-06 | 2010-10-14 | Bridge Semiconductor Corporation | Readout circuit and system including same |
| US8319673B2 (en) * | 2010-05-18 | 2012-11-27 | Linear Technology Corporation | A/D converter with compressed full-scale range |
| JP6694090B1 (ja) * | 2019-03-01 | 2020-05-13 | 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ | Ｄａ変換回路、不良ビット数検出回路及び不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437174U (ja) * | 1987-08-28 | 1989-03-06 | ||
| US5027117A (en) * | 1988-03-31 | 1991-06-25 | Ricoh Company, Ltd. | Conversion using a variable reference based on image density |
| JPH0698094A (ja) * | 1992-09-14 | 1994-04-08 | Toshiba Corp | 画像形成装置 |
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| US6943721B1 (en) | 2005-09-13 |
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