KR102648189B1 - 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서 - Google Patents

아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서 Download PDF

Info

Publication number
KR102648189B1
KR102648189B1 KR1020170004660A KR20170004660A KR102648189B1 KR 102648189 B1 KR102648189 B1 KR 102648189B1 KR 1020170004660 A KR1020170004660 A KR 1020170004660A KR 20170004660 A KR20170004660 A KR 20170004660A KR 102648189 B1 KR102648189 B1 KR 102648189B1
Authority
KR
South Korea
Prior art keywords
analog
signal
digital conversion
ramp
mth
Prior art date
Application number
KR1020170004660A
Other languages
English (en)
Other versions
KR20180083046A (ko
Inventor
유상동
김민규
심준보
Original Assignee
에스케이하이닉스 주식회사
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 한양대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170004660A priority Critical patent/KR102648189B1/ko
Priority to US15/605,096 priority patent/US10306171B2/en
Publication of KR20180083046A publication Critical patent/KR20180083046A/ko
Application granted granted Critical
Publication of KR102648189B1 publication Critical patent/KR102648189B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서를 개시한다. 상기 아날로그 디지털 변환 장치는, 서로 다른 크기의 오프셋(offset)을 가지는 램프 신호들을 생성하고, 미리 설정된 순서에 따라 상기 램프 신호들 중 하나를 순차적으로 선택하는 램프 신호 생성부; 상기 선택된 램프 신호와 화소 신호의 크기를 비교하고, 상기 비교 결과에 따른 비교 신호를 출력하는 비교부; 및 상기 비교 신호가 천이될 때까지 수신되는 클럭 신호의 클럭 수를 카운트하고, 상기 카운트에 따른 카운트 신호를 출력하는 카운팅부;를 포함한다.

Description

아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서{ANALOG TO DIGITAL CONVERSION DEVICE, READ OUT CIRCUIT AND CMOS IMAGE SENSOR INCLUDING THE SAME}
본 발명은 씨모스 이미지 센서(Complementary Metal Oxide Semiconductor Image Sensor, CIS)에 관한 것으로, 더 상세하게는 화소 신호를 디지털 신호로 변환하는 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서에 관한 것이다.
일반적으로, 이미지 센서는 광학 영상을 센싱하여 디지털 영상 데이터로 변환하는 장치이다. 이미지 센서는 핸드폰 및 디지털 카메라 등의 핵심 부품으로 사용되며, CCD(Charge Coupled Device)와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다.
CMOS 이미지 센서는 처리 속도가 빠르고 소비 전력이 낮으며 제조 공정에서 온-칩(on-chip)화 하여 양산할 수 있다는 장점 때문에 핸드폰 및 디지털 카메라 등의 휴대용 단말기에 폭넓게 채용되고 있다. 그런데, CMOS 이미지 센서는 저조도 환경에서 촬영한 화상에 잡음이 증가하는 단점이 있다.
최근, 저조도 환경에서 높은 화질의 이미지를 촬영할 수 있도록 상호 연관 다중 샘플링(correlated multiple sampling, CMS) 기법이 CMOS 이미지 센서에 적용되고 있다.
상호 연관 다중 샘플링 기법은 동일한 화소 신호에 대하여 반복적인 아날로그 디지털 변환을 수행함으로써 화소 및 회로에서 발생하는 잡음의 크기를 줄일 수 있다.
그런데, 종래 기술의 아날로그 디지털 변환 장치는 하나의 램프 신호를 사용하여 동일한 아날로그 디지털 변환을 반복하는 상호 연관 다중 샘플링 기법을 적용하고 있다. 이에 종래 기술은 한 번의 아날로그 디지털 변환 동작에 필요한 시간을 TADC라 할 경우 M번의 아날로그 디지털 변환 반복을 위해 M * TADC의 총 아날로그 디지털 변환 시간을 필요로 한다.
이와 같이 종래 기술의 아날로그 디지털 변환 장치는 상호 연관 다중 샘플링 기법을 사용함에 있어 하나의 램프 신호를 사용하여 첫 번째 아날로그 디지털 변환이 완료된 후 다음 번째 아날로그 디지털 변환을 반복하기 때문에 요구되는 총 아날로그 디지털 변환 시간이 길어지는 문제점이 있다.
특허문헌 1: 한국 공개번호 KR2014-0085239(2014.07.07) 특허문헌 2: 한국등록번호 KR 10-1448917(2014.10.01) 특허문헌 3: 미국공개번호 US 2014-0225760(2014.08.14)
본 발명이 해결하고자 하는 기술적 과제는 서로 다른 오프셋(offset)을 가지는 다수의 램프 신호들을 동시에 사용하여 상호 연관 다중 샘플링을 수행함으로써 요구되는 총 아날로그 디지털 변환 시간을 크게 줄일 수 있는 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서를 제공하는데 있다.
본 발명의 실시예에 따른 아날로그 디지털 변환 장치는, 서로 다른 크기의 오프셋(offset)을 가지는 램프 신호들을 생성하고, 미리 설정된 순서에 따라 상기 램프 신호들 중 하나를 순차적으로 선택하는 램프 신호 생성부; 상기 선택된 램프 신호와 화소 신호의 크기를 비교하고, 상기 비교 결과에 따른 비교 신호를 출력하는 비교부; 및 상기 비교 신호가 천이될 때까지 수신되는 클럭 신호의 클럭 수를 카운트하고, 상기 카운트에 따른 카운트 신호를 출력하는 카운팅부;를 포함한다.
본 발명의 실시예에 따른 씨모스 이미지 센서는, 화소 신호를 센싱하는 화소 센싱부; 서로 다른 크기의 오프셋을 가지며 아날로그 디지털 변환 시작 시 동시에 단일 기울기로 점차 감소하는 제1 내지 제M 램프 신호를 이용하여 상시 화소 신호에 대한 제1 내지 제M 아날로그 디지털 변환을 반복하는 아날로그 디지털 변환부; 및 상기 제1 내지 제M 아날로그 디지털 변환 결과를 이용하여 최종 아날로그 디지털 변환 결과를 연산하는 디지털 연산부;를 포함한다.
본 발명의 실시예에 따른 리드 아웃 회로는, 화소 신호를 센싱하는 화소 센싱부; 및 서로 다른 크기의 오프셋을 가지는 램프 신호들을 이용하여 상시 화소 신호에 대한 아날로그 디지털 변환을 반복하는 아날로그 디지털 변환부;를 포함하고, 상기 아날로그 디지털 변환부는, 상기 램프 신호들을 생성하고, 미리 설정된 순서에 따라 상기 램프 신호들 중 하나를 순차적으로 선택하는 램프 신호 생성부; 상기 선택된 램프 신호와 상기 화소 신호의 크기를 비교하는 비교부; 및 상기 선택된 램프 신호가 상기 화소 신호에 도달할 때까지 수신되는 클럭 신호의 클럭 수를 카운트하며, 상기 카운트에 따른 카운트 신호를 출력하는 카운팅부;를 포함한다.
본 발명의 실시예에 따르면, 서로 다른 오프셋을 가지는 다수의 램프 신호들을 동시에 사용하여 상호 연관 다중 샘플링을 수행하므로, 전체 아날로그 디지털 변환 시간을 줄일 수 있다.
구체적으로, 본 실시예는 M번의 아날로그 디지털 변환을 반복하는 경우 TADC + (M-1)*ΔT의 총 아날로그 디지털 변환 시간이 요구된다. 여기서, TADC는 첫 번째 아날로그 디지털 변환 동작에 필요한 시간이고, ΔT는 각 램프 신호들 사이의 시간차이다. 따라서, 본 실시예는 종래 기술 대비 전체 아날로그 디지털 변환 시간을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로도이다.
도 2는 내지 도 5는 본 발명의 실시예에 따른 아날로그 디지털 변환 장치의 제1 내지 제4 아날로그 디지털 변환 동작을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치의 타이밍도이다.
도 7은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치를 포함하는 씨모스 이미지 센서의 블록도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로도이다.
도 1을 참고하면, 본 실시예의 리드 아웃 회로는 화소 센싱부(200) 및 아날로그 디지털 변환 장치(100)를 포함한다.
화소 센싱부(200)는 화소로부터 센싱한 화소 신호(VIN)를 아날로그 디지털 변환 장치(100)에 제공한다. 일례로, 화소 센싱부(200)는 광학 영상을 센싱하여 전기 신호로 변환하는 화소 어레이(도시되지 않음)와, 변환된 전기 신호를 증폭하여 화소 신호(VIN)를 출력하는 감지 증폭기(도시되지 않음)를 포함할 수 있다. 여기서, 감지 증폭기는 화소의 초기 전압과 신호 전압의 차를 증폭하여 화소 신호(VIN)를 아날로그 디지털 변환 장치(100)에 제공한다.
아날로그 디지털 변환 장치(100)는 램프 신호 생성부(10), 비교부(20) 및 카운팅부(30)를 포함한다.
램프 신호 생성부(10)는 서로 다른 오프셋(offset)을 가지는 M개의 램프 신호(RAMP<1:M>)를 생성하고, 램프 신호(RAMP<1:M>)를 순차적으로 비교부(20)에 제공한다. 이러한 램프 신호 생성부(10)는 램프 신호(RAMP<1:M>)를 순차적으로 선택하는 선택부(12)를 포함한다. 여기서, 램프 신호(RAMP<1:M>)는 서로 다른 오프셋을 가지며, 아날로그 디지털 변환이 시작되면 서로 다른 레벨에서 단일 기울기(single slope)를 가지고 동시에 감소된다. 일례로, 램프 신호 생성부(10)는 선택부(12)를 통해 오프셋이 작은 램프 신호의 순서로 램프 신호들 중 하나를 선택하여 순차적으로 비교부(20)에 제공하는 것으로 구성할 수 있다.
비교부(20)는 화소 신호(VIN)와 비교 입력 신호(VCMP_IN)의 크기를 비교하고, 비교 결과에 따른 비교 신호(CMP_OUT)를 출력한다. 여기서, 화소 신호(VIN)는 화소 어레이(도시되지 않음)의 화소로부터 센싱한 신호이고, 비교 입력 신호(VCMP_IN)는 선택부(12)에 의해 선택된 램프 신호(RAMP<1:M>) 중 하나이다. 일례로, 비교부(20)는 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)에 도달하면 비교 신호(CMP_OUT)의 로직 상태를 하이(high)에서 로우(low)로 천이시킨다.
카운팅부(30)는 비교 신호(CMP_OUT)와 클럭 신호(MCLK)를 수신하고, 비교 신호(CMP_OUT)의 로직이 천이될 때까지 클럭 신호(MCLK)의 클럭 수를 카운트하며, 카운트 신호(D_Kth)를 출력한다. 이러한 카운팅부(30)는 비교 신호(CMP_OUT)에 대응하여 클럭 신호(MCLK)를 전달하는 로직부(32), 클럭 신호(MCLK)를 카운트하는 카운터(34)를 포함한다. 여기서, 카운트 신호 D_Kth는 동일한 화소에 대해 M번 아날로그 디지털 변환을 반복하는 경우 K번째 카운트 신호를 나타낸다. 일례로, 카운팅부(30)는 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)에 도달하여 비교 신호(CMP_OUT)가 하이(high)에서 로우(low)로 천이될 때가지 클럭 신호(MCLK)를 카운트한다.
도 2는 내지 도 5는 본 발명의 실시예에 따른 아날로그 디지털 변환 장치의 제1 내지 제4 아날로그 디지털 변환 동작을 설명하기 위한 회로도이다.
도 2를 참고하면, 아날로그 디지털 변환 장치(100)는 화소 신호(VIN)의 제1 아날로그 디지털 변환을 위해 램프 신호(RAMP<1>)를 이용한다.
램프 신호 생성부(10)는 램프 신호(RAMP<1>)를 비교 입력 신호(VCMP_IN)로 선택하고, 비교부(20)는 화소 신호(VIN)와 비교 입력 신호(VCMP_IN)를 비교하며, 비교 결과에 따른 비교 신호(CMP_OUT)를 출력한다. 여기서, 램프 신호(RAMP<1>)는 미리 설정된 레벨에서 단일 기울기로 점차 감소한다. 비교 신호(CMP_OUT)는 단일 기울기로 감소되는 램프 신호(RAMP<1>)가 화소 신호(VIN)보다 작아질 때 하이(high)에서 로우(low)로 천이된다.
카운팅부(30)는 비교 신호(CMP_OUT)가 하이에서 로우로 천이될 때까지 클럭 신호(MCLK)의 클럭 수를 카운트하며 제1 카운트 신호(D_1st)를 출력한다. 그리고, 카운팅부(30)는 제2 아날로그 디지털 변환을 위해 램프 신호(RAMP<1>)가 화소 신호(VIN)보다 작아질 때 초기화된다.
도 3을 참고하면, 아날로그 디지털 변환 장치(100)는 동일 화소 신호(VIN)의 제2 아날로그 디지털 변환을 위해 램프 신호(RAMP<2>)를 이용한다.
램프 신호 생성부(10)는 램프 신호(RAMP<2>)를 비교 입력 신호(VCMP_IN)로 선택하고, 비교부(20)는 화소 신호(VIN)와 비교 입력 신호(VCMP_IN)를 비교하며, 비교 결과에 따른 비교 신호(CMP_OUT)를 출력한다. 여기서, 램프 신호(RAMP<2>)는 램프 신호(RAMP<1>)보다 양의 오프셋 전압을 가지며 램프 신호(RAMP<1>)와 동일 기울기로 점차 감소한다.
비교부(20)는 램프 신호(RAMP<1>) 대비 양의 오프셋 전압을 가지는 램프 신호(RAMP<2>)가 선택되면 비교 신호(CMP_OUT)를 로우(low)에서 하이(high)로 천이시키고, 이후 램프 신호(RAMP<2>)가 점차 감소하여 화소 신호(VIN)보다 작아질 때 다시 비교 신호(CMP_OUT)를 하이(high)에서 로우(low)로 천이시킨다.
카운팅부(30)는 비교 신호(CMP_OUT)가 다시 하이에서 로우로 천이되기까지 클럭 신호(MCLK)의 클럭 수를 카운트하며, 제2 카운트 신호(D_2nd)를 출력한다. 그리고, 카운팅부(30)는 제3 아날로그 디지털 변환을 위해 램프 신호(RAMP<2>)가 화소 신호(VIN)보다 작아질 때 초기화된다.
도 4 및 도 5를 참고하면, 아날로그 디지털 변환 장치(100)는 상기와 같은 방식으로 제3 및 제4 아날로그 디지털 변환을 위해 램프 신호(RAMP<3>)와 램프 신호(RAMP<4>)를 비교 입력 신호(VCMP_IN)로 순차적으로 이용한다. 아날로그 디지털 변환 장치(100)는 상기와 같은 아날로그 디지털 변환 동작을 반복하고, 제3 카운트 신호(D_3rd)와 제4 카운트 신호(D_4th)를 순차적으로 출력한다.
도 6은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치의 타이밍도이다. 도 6에 도시된 본 실시예는 아날로그 디지털 변환 시작 시 제1 내지 제4 램프 신호(RAMP<1:4>)가 단일 기울기로 동시에 감소하고, 오프셋이 작은 램프 신호의 순서에 따라 제1 내지 제4 램프 신호(RAMP<1:4>) 중 하나를 순차적으로 선택하는 것을 예시하고 있으나, 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에 따른 아날로그 디지털 변환 장치(100)는 아날로그 디지털 변환 시작 시 서로 다른 오프셋을 가지는 제1 내지 제4 램프 신호(RAMP<1:4>)가 단일 기울기로 동시에 증가하고, 오프셋이 큰 순서에 따라 제1 내지 제4 램프 신호(RAMP<1:4>) 중 하나를 순차적으로 선택하는 것으로 구성할 수 있다. 또한, 도 6은 설명의 편의를 위하여 4개의 제1 내지 제4 램프 신호(RAMP<1:4>)를 예시하고 있으나, 이에 한정되는 것은 아니다.
도 6을 참고하면, 제1 내지 제4 램프 신호(RAMP<1:4>)는 서로 다른 오프셋을 가지며, 화소 신호(VIN)의 아날로그 디지털 변환 시작 시 서로 다른 레벨에서 단일 기울기로 동시에 점차 감소한다.
아날로그 디지털 변환 장치(100)는 제1 아날로그 디지털 변환 동작 동안 제1램프 신호(RAMP<1>)를 비교 입력 신호(VCMP_IN)로 선택하고, 선택된 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아질 때까지 클럭 신호의 클럭 수를 카운트하며, 제1 카운트 신호(D_1st)를 출력한다. 그리고, 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아지면 비교 신호(CMP_OUT)를 하이에서 로우로 천이시켜 제1 카운트 신호(D_1st)를 초기화한다.
이후 아날로그 디지털 변환 장치(100)는 제2 아날로그 디지털 변환 동작 동안 램프 신호(RAMP<2>)를 비교 입력 신호(VCMP_IN)로 선택하고, 선택된 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아질 때까지 클럭 신호의 클럭 수를 카운트하며, 제2 카운트 신호(D_2st)를 출력한다. 그리고, 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아지면 비교 신호(CMP_OUT)를 하이에서 로우로 천이시켜 제2 카운트 신호(D_2st)를 초기화한다.
이후 아날로그 디지털 변환 장치(100)는 제3 아날로그 디지털 변환 동작 동안 램프 신호(RAMP<3>)를 비교 입력 신호(VCMP_IN)로 선택하고, 선택된 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아질 때까지 클럭 신호의 클럭 수를 카운트하며, 제3 카운트 신호(D_3st)를 출력한다. 그리고, 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아지면 비교 신호(CMP_OUT)를 하이에서 로우로 천이시켜 제3 카운트 신호(D_3st)를 초기화한다.
이후 아날로그 디지털 변환 장치(100)는 제4 아날로그 디지털 변환 동작 동안 램프 신호(RAMP<4>)를 비교 입력 신호(VCMP_IN)로 선택하고, 선택된 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아질 때까지 클럭 신호의 클럭 수를 카운트하며, 제4 카운트 신호(D_4st)를 출력한다. 그리고, 비교 입력 신호(VCMP_IN)가 화소 신호(VIN)보다 작아지면 비교 신호(CMP_OUT)를 하이에서 로우로 천이시켜 제4 카운트 신호(D_4st)를 초기화한다.
상기와 같은 방식으로, 아날로그 디지털 변환 장치(100)는 서로 다른 오프셋을 가지고 아날로그 디지털 변환 동작 시 동시에 단일 기울기로 점차 감소하는 램프 신호들(RAMP<1:4>)을 이용하여 동일 화소에 대한 제1 내지 제4 아날로그 디지털 변환을 수행하고, 제1 내지 제4 카운트 신호(D_1st, D_2nd, D_3rd, 및 D_4th)를 순차적으로 출력한다.
도 6의 동일 화소에 대한 제1 내지 제4 아날로그 디지털 변환 과정에서 제1 아날로그 디지털 변환 결과는 제1 아날로그 디지털 변환 시작 시간부터 램프 신호(RAMP<1>)가 화소 신호(VIN)에 도달하기까지의 클럭 신호(MCLK)의 클럭 수이며, 이는 제1 카운트 신호(D_1st)에 대응된다.
그리고, 제2 아날로그 디지털 변환 결과는 서로 다른 오프셋을 가지는 램프 신호들(RAMP<1:2>)이 동시에 감소하므로 제1 아날로그 디지털 변환 시작 시간부터 램프 신호(RAMP<2>)가 화소 신호(VIN)에 도달하기까지의 클럭 신호(MCLK)의 클럭 수 이며, 이는 제1 카운트 신호 (D_1st)와 제2 카운트 신호(D_2nd)의 합에 대응된다.
그리고, 제3 아날로그 디지털 변환 결과는 서로 다른 오프셋을 가지는 램프 신호들(RAMP<1:3>)이 동시에 감소하므로 제1 아날로그 디지털 변환 시작 시간부터 램프 신호(RAMP<3>)가 화소 신호(VIN)에 도달하기까지의 클럭 신호(MCLK)의 클럭 수 이며, 이는 제1 내지 제3 카운트 신호(D_1st, D_2nd, D_3rd)의 합에 대응된다.
그리고, 제4 아날로그 디지털 변환 결과는 서로 다른 오프셋을 가지는 램프 신호들(RAMP<1:4>)이 동시에 감소하므로 제1 아날로그 디지털 변환 시작 시간부터 램프 신호(RAMP<4>)가 화소 신호(VIN)에 도달하기까지의 클럭 신호(MCLK)의 클럭 수 이며, 이는 제1 내지 제4 카운트 신호(D_1st, D_2nd, D_3rd 및 D_4th)의 합에 대응된다.
상기와 같이 제1 내지 제4 아날로그 디지털 변환 동작을 반복할 경우 최종 아날로그 디지털 변환 결과(DCMS_4)는 아래의 수학식 1과 같이 아날로그 디지털 변환 결과들에 대한 평균 값을 이용하여 계산될 수 있다.
그리고, M 번의 아날로그 디지털 변환 동작을 반복할 경우 제1 카운트 신호(D_1st)부터 제M 카운트 신호(D_Mth)까지를 얻을 수 있으며 최종 아날로그 디지털 변환 결과(DCMS_M)는 아래의 수학식 2와 같이 계산될 수 있다.
제1 내지 제4 아날로그 디지털 변환을 반복하고, 제1 아날로그 디지털 변환 동작에 필요한 시간을 TADC이며, 서로 다른 오프셋을 가지는 램프 신호들(RAMP<1:4>) 사이의 시간차가 ΔT라 할 경우, 제1 내지 제4 아날로그 디지털 변환 동작에 필요한 총 시간은 TADC + (3 * ΔT)로 계산될 수 있다.
그리고, M 번의 아날로그 디지털 변환을 반복하는 경우 총 아날로그 디지털 변환 시간(TCMS_M)은 아래의 수학식 3과 같이 계산될 수 있다.
상술한 바와 같이, 본 실시예는 서로 다른 오프셋을 가지는 다수의 램프 신호들을 동시에 사용하여 상호 연관 다중 샘플링을 수행하므로, 총 아날로그 디지털 변환 시간을 종래 기술 대비 크게 줄일 수 있다.
도 7은 본 발명의 실시예에 따른 아날로그 디지털 변환 장치를 포함하는 씨모스 이미지 센서의 블록도이다. 본 실시예는 설명의 편의를 위해 서로 다른 크기의 오프셋을 가지는 제1 내지 제4 램프 신호(RAMP<1:4>)를 상호 연관 다중 샘플링에 이용하는 것을 예시한다.
도 7을 참고하면, 본 실시예의 씨모스 이미지 센서는 화소 센싱부(200), 아날로그 디지털 변환 장치(100) 및 디지털 연산부(300)를 포함한다.
화소 센싱부(200)는 화소 어레이의 화소로부터 센싱한 화소 신호(VIN)를 아날로그 디지털 변환 장치(100)에 제공한다. 일례로, 화소 센싱부(200)는 광학 영상을 센싱하여 전기 신호로 변환하는 화소 어레이(도시되지 않음)와, 화소 어레이에 의한 전기 신호를 증폭하여 화소 신호(VIN)를 출력하는 감지 증폭기(도시되지 않음)를 포함할 수 있다.
아날로그 디지털 변환 장치(100)는 서로 다른 크기의 오프셋을 가지며 아날로그 디지털 변환 시작 시 동시에 단일 기울기로 점차 감소하는 제1 내지 제4 램프 신호(RAMP<1:4>)를 이용하여 동일 화소에 대한 제1 내지 제4 아날로그 디지털 변환을 반복한다.
이러한 아날로그 디지털 변환 장치(100)는 서로 다른 크기의 오프셋을 가지는 제1 내지 제4 램프 신호(RAMP<1:4>)를 생성하고, 미리 설정된 순서에 따라 순차적으로 선택되는 제1 내지 제4 램프 신호(RAMP<1:4>) 중 하나와 화소 신호(VIN)의 크기를 비교하며, 선택된 램프 신호(VCMP_IN)가 화소 신호(VIN)에 도달할 때까지 클럭 신호(MCLK)의 클럭 수를 카운트한 제1 내지 제4 카운트 신호(D_1st, D_2nd, D_3rd 및 D_4th)를 순차적으로 출력한다. 여기서, 아날로그 디지털 변환 장치(100)는 오프셋이 작은 램프 신호의 순서에 따라 제1 내지 제4 램프 신호(RAMP<1:4>) 중 하나를 선택하고, 선택된 램프 신호(VCMP_IN)가 화소 신호(VIN)에 도달하면 대응하는 카운트 신호를 초기화하고 다음 순서의 램프 신호를 선택한다. 도 7의 아날로그 디지털 변환 장치(100)의 세부 구성에 대한 설명은 도 1의 설명으로 대체한다.
디지털 연산부(300)는 제1 내지 제4 카운트 신호(D_1st, D_2nd, D_3rd 및 D_4th)를 이용하여 최종 아날로그 디지털 변환 결과(DCMS_4)를 연산한다. 여기서, 제1 아날로그 디지털 변환 결과는 제1 카운트 신호(D_1st)에 대응되고, 제2 아날로그 디지털 변환 결과는 제1 및 제2 카운트 신호(D_1st, D_2nd)의 합에 대응되며, 제3 아날로그 디지털 변환 결과는 제1 내지 제3 카운트 신호(D_1st, D_2nd, D_3rd)의 합에 대응되고, 제4 아날로그 디지털 변환 결과는 제1 내지 제4 카운트 신호(D_1st, D_2nd, D_3rd 및 D_4th)의 합에 대응된다. 이는 서로 다른 크기의 오프셋을 가지는 제1 내지 제4 램프 신호(RAMP<1:4>)가 아날로그 디지털 변환 시작 시 동시에 단일 기울기로 점차 감소하기 때문이다.
디지털 연산부(300)는 상술한 수학식 1과 같이 제1 내지 제4 아날로그 디지털 변환 결과를 평균하여 동일 화소에 대한 최종 아날로그 디지털 변환 결과(DCMS_4)를 출력한다.
본 발명의 실시예에 따르면, 서로 다른 오프셋을 가지는 다수의 램프 신호들을 동시에 사용하여 상호 연관 다중 샘플링을 수행하므로, 전체 아날로그 디지털 변환 시간을 줄일 수 있다.
본 실시예는 M번의 아날로그 디지털 변환을 반복하는 경우 TADC + (M-1)*ΔT의 총 아날로그 디지털 변환 시간이 요구될 수 있다. 여기서, TADC는 첫 번째 아날로그 디지털 변환 동작에 필요한 시간이고, ΔT는 각 램프 신호들 사이의 시간차이다. 따라서, 본 실시예는 종래 기술 대비 전체 아날로그 디지털 변환 시간을 줄일 수 있다.
한편, 본 발명의 실시예들은 아날로그 디지털 변환 시작 시 다수의 램프 신호들이 단일 기울기로 동시에 감소하고, 오프셋이 작은 램프 신호의 순서에 따라 램프 신호들 중 하나를 순차적으로 선택하는 것을 예시하고 있으나, 이에 한정되는 것은 아니다.
본 발명의 다른 실시예에 따른 아날로그 디지털 변환 장치는 아날로그 디지털 변환 시작 시 서로 다른 오프셋을 가지는 다수의 램프 신호들이 단일 기울기로 동시에 증가하고, 오프셋이 큰 순서에 따라 램프 신호들 중 하나를 순차적으로 선택하는 것으로 구성할 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 램프 신호 생성부 20: 비교부
30: 카운팅부 100: 아날로그 디지털 변환 장치
200: 화소 센싱부 300: 디지털 연산부

Claims (16)

  1. 서로 다른 크기의 오프셋(offset)을 가지는 제1 내지 제M 램프 신호들을 생성하고, 미리 설정된 순서에 따라 상기 제1 내지 제M 램프 신호들 중 하나를 순차적으로 선택하는 램프 신호 생성부;
    상기 선택된 램프 신호와 화소 신호의 크기를 비교하고, 상기 비교 결과에 따른 비교 신호를 출력하는 비교부; 및
    상기 비교 신호가 천이될 때까지 수신되는 클럭 신호의 클럭 수를 카운트하고, 상기 카운트에 따른 제1 내지 제M 카운트 신호를 출력하는 카운팅부; 및
    디지털 연산부;를 포함하되,
    상기 램프 신호 생성부, 상기 비교부 및 상기 카운팅부에 의해 제1 내지 제M 아날로그 디지털 변환을 반복하여 변환 결과를 연산하고,
    제1 아날로그 디지털 변환 결과는 상기 제1 카운트 신호에 대응되고, 상기 제2 아날로그 디지털 변환 결과는 상기 제1 및 제2 카운트 신호의 합에 대응되며,
    상기 제M 아날로그 디지털 변환 결과는 상기 제1 내지 제M 카운트 신호의 합에 대응되고,
    상기 제1 내지 제M 디지털 변환 결과들을 평균하여 상기 화소 신호에 대한 최종 아날로그 디지털 변환 결과를 연산하는 아날로그 디지털 변환 장치.
  2. 제 1 항에 있어서,
    상기 제1 내지 제M 램프 신호들은 상기 제1 내지 제M 아날로그 디지털 변환 시작 시 단일 기울기로 동시에 감소하는 아날로그 디지털 변환 장치.
  3. 제 2 항에 있어서,
    상기 램프 신호 생성부는 오프셋이 작은 램프 신호의 순서에 따라 상기 제1 내지 제M 램프 신호들 중 하나를 순차적으로 선택하는 아날로그 디지털 변환 장치.
  4. 제 1 항에 있어서,
    상기 제1 내지 제M 램프 신호들은 아날로그 디지털 변환 시작 시 단일 기울기로 동시에 증가하는 아날로그 디지털 변환 장치.
  5. 제 4 항에 있어서,
    상기 램프 신호 생성부는 오프셋이 큰 순서에 따라 상기 제1 내지 제M 램프 신호들 중 하나를 순차적으로 선택하는 아날로그 디지털 변환 장치.
  6. 제 1 항에 있어서,
    상기 램프 신호 생성부는 상기 선택된 램프 신호가 상기 화소 신호에 도달하면 다음 순서의 램프 신호를 선택하는 아날로그 디지털 변환 장치.
  7. 제 6 항에 있어서,
    상기 카운팅부는 상기 선택된 램프 신호가 상기 화소 신호에 도달하면 대응하는 카운트 신호를 초기화하는 아날로그 디지털 변환 장치.
  8. 화소 신호를 센싱하는 화소 센싱부;
    서로 다른 크기의 오프셋을 가지며 아날로그 디지털 변환 시작 시 동시에 단일 기울기로 점차 감소하는 제1 내지 제M 램프 신호를 이용하여 상시 화소 신호에 대한 제1 내지 제M 아날로그 디지털 변환을 반복하는 아날로그 디지털 변환부; 및
    상기 제1 내지 제M 아날로그 디지털 변환 결과를 이용하여 최종 아날로그 디지털 변환 결과를 연산하는 디지털 연산부;를 포함하되,
    상기 아날로그 디지털 변환부는
    상기 제1 내지 제M 램프 신호를 생성하고, 미리 설정된 순서에 따라 상기 제1 내지 제M 램프 신호 중 하나를 순차적으로 선택하는 램프 신호 생성부;
    상기 선택된 램프 신호와 상기 화소 신호의 크기를 비교하는 비교부; 및
    상기 선택된 램프 신호가 상기 화소 신호에 도달할 때까지 수신되는 클럭 신호의 클럭 수를 카운트하며, 상기 카운트에 따른 제1 내지 제M 카운트 신호를 순차적으로 출력하는 카운팅부;를 더 포함하고,
    상기 제1 아날로그 디지털 변환 결과는 상기 제1 카운트 신호에 대응되고,
    상기 제2 아날로그 디지털 변환 결과는 상기 제1 및 제2 카운트 신호의 합에 대응되며,
    상기 제M 아날로그 디지털 변환 결과는 상기 제1 내지 제M 카운트 신호의 합에 대응되고,
    상기 디지털 연산부는 상기 제1 내지 제M 디지털 변환 결과들을 평균하여 상기 화소 신호에 대한 상기 최종 아날로그 디지털 변환 결과를 연산하는 씨모스 이미지 센서.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서,
    상기 램프 신호 생성부는 오프셋이 작은 램프 신호의 순서로 상기 제1 내지 제M 램프 신호 중 하나를 순차적으로 선택하는 씨모스 이미지 센서.
  12. 제 11 항에 있어서,
    상기 램프 신호 생성부는 상기 선택된 램프 신호가 상기 화소 신호에 도달하면 다음 순서의 램프 신호를 선택하는 씨모스 이미지 센서.
  13. 제 12 항에 있어서,
    상기 카운팅부는 상기 선택된 램프 신호가 상기 화소 신호에 도달하면 대응되는 카운트 신호를 초기화하는 씨모스 이미지 센서.
  14. 화소 신호를 센싱하는 화소 센싱부; 및
    서로 다른 크기의 오프셋을 가지는 제1 내지 제M 램프 신호들을 이용하여 상기 화소 신호에 대한 제1 내지 제M 아날로그 디지털 변환을 반복하는 아날로그 디지털 변환부;를 포함하고,
    상기 아날로그 디지털 변환부는,
    상기 제1 내지 제M 램프 신호들을 생성하고, 미리 설정된 순서에 따라 상기 제1 내지 제M 램프 신호들 중 하나를 순차적으로 선택하는 램프 신호 생성부;
    상기 선택된 램프 신호와 상기 화소 신호의 크기를 비교하는 비교부; 및
    상기 선택된 램프 신호가 상기 화소 신호에 도달할 때까지 수신되는 클럭 신호의 클럭 수를 카운트하며, 상기 카운트에 따른 카운트 신호를 출력하는 카운팅부;를 포함하고,
    상기 제1 아날로그 디지털 변환 결과는 상기 제1 카운트 신호에 대응되고,
    상기 제2 아날로그 디지털 변환 결과는 상기 제1 및 제2 카운트 신호의 합에 대응되며,
    상기 제M 아날로그 디지털 변환 결과는 상기 제1 내지 제M 카운트 신호의 합에 대응되고,
    상기 제1 내지 제M 디지털 변환 결과들을 평균하여 상기 화소 신호에 대한 최종 아날로그 디지털 변환 결과를 연산하는 디지털 연산부를 더 포함하는 리드 아웃 회로.
  15. 제 14 항에 있어서,
    상기 제1 내지 제M 램프 신호들은 아날로그 디지털 변환 시작 시 동시에 단일 기울기로 점차 감소하는 리드 아웃 회로.
  16. 제 15 항에 있어서,
    상기 램프 신호 생성부는 오프셋이 작은 순서에 따라 상기 제1 내지 제M 램프 신호들 중 하나를 순차적으로 선택하는 리드 아웃 회로.
KR1020170004660A 2017-01-12 2017-01-12 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서 KR102648189B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170004660A KR102648189B1 (ko) 2017-01-12 2017-01-12 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서
US15/605,096 US10306171B2 (en) 2017-01-12 2017-05-25 Analog-digital converter, readout circuit and CIS including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170004660A KR102648189B1 (ko) 2017-01-12 2017-01-12 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서

Publications (2)

Publication Number Publication Date
KR20180083046A KR20180083046A (ko) 2018-07-20
KR102648189B1 true KR102648189B1 (ko) 2024-03-14

Family

ID=62783856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170004660A KR102648189B1 (ko) 2017-01-12 2017-01-12 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서

Country Status (2)

Country Link
US (1) US10306171B2 (ko)
KR (1) KR102648189B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190036845A (ko) * 2017-09-28 2019-04-05 에스케이하이닉스 주식회사 고속 및 저전력의 아날로그-디지털 변환 장치 및 그에 따른 씨모스 이미지 센서
JP2019193085A (ja) * 2018-04-24 2019-10-31 キヤノン株式会社 撮像素子及びその制御方法、及び撮像装置
US11606525B1 (en) * 2020-06-03 2023-03-14 Gigajot Technology, Inc. Sub-ranging programmable gain amplifier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5181087B2 (ja) * 2006-08-31 2013-04-10 トリクセル 単一スロープ型アナログ‐デジタル・コンバータ
KR101448917B1 (ko) 2007-09-11 2014-10-13 삼성전자주식회사 의사 멀티플 샘플링 방법을 사용하는 아날로그-디지털 변환장치 및 방법
JP2012019410A (ja) * 2010-07-08 2012-01-26 Toshiba Corp 固体撮像装置
JP5871531B2 (ja) * 2011-09-08 2016-03-01 キヤノン株式会社 撮像装置、撮像システム
KR101949980B1 (ko) * 2012-04-03 2019-02-19 에스케이하이닉스 주식회사 이미지 센싱 장치
KR20140085239A (ko) 2012-12-27 2014-07-07 에스케이하이닉스 주식회사 씨모스 이미지 센서의 아날로그-디지털 변환 장치
US8816893B1 (en) 2013-02-12 2014-08-26 Omnivision Technologies, Inc. Adaptive multiple conversion ramp analog-to-digital converter
JP6386722B2 (ja) * 2013-11-26 2018-09-05 キヤノン株式会社 撮像素子、撮像装置及び携帯電話機
US9960783B2 (en) * 2015-09-18 2018-05-01 Taiwan Semiconductor Manufacturing Company Ltd. Conditional correlated multiple sampling single slope analog-to-digital converter, and associated image sensor system and method

Also Published As

Publication number Publication date
US20180198999A1 (en) 2018-07-12
US10306171B2 (en) 2019-05-28
KR20180083046A (ko) 2018-07-20

Similar Documents

Publication Publication Date Title
JP4193768B2 (ja) データ処理方法並びに物理量分布検知の半導体装置および電子機器
JP4449565B2 (ja) 物理量分布検知の半導体装置
JP4289244B2 (ja) 画像処理方法並びに物理量分布検知の半導体装置および電子機器
EP1742369A2 (en) Analog-to-digital converter for an active pixel sensor
US9332202B2 (en) Solid-state imaging apparatus and imaging system
JP6097574B2 (ja) 撮像装置、その駆動方法、及び撮像システム
KR102191245B1 (ko) 이미지 센서 구동 방법, 이를 채용한 이미지 센서 및 이를 포함하는 휴대용 전자 기기
US9490833B2 (en) Image sensor and method of controlling the same
US20140146210A1 (en) Solid state imaging devices and methods using single slope adc with adjustable slope ramp signal
JP2006033452A (ja) データ処理方法およびデータ処理装置並びに物理量分布検知の半導体装置および電子機器
KR102648189B1 (ko) 아날로그 디지털 변환 장치 및 이를 포함하는 리드 아웃 회로와 씨모스 이미지 센서
US10097781B2 (en) Analog-to-digital converter and operating method thereof
US9848154B2 (en) Comparator with correlated double sampling scheme and operating method thereof
KR101136808B1 (ko) 이미지 센서
KR101647102B1 (ko) 2-스텝 아날로그-디지털 변환 회로, 이의 동작 방법, 및 상기 2-스텝 아날로그-디지털 변환 회로를 포함하는 장치들
JP2006109117A (ja) Ａｄ変換用参照信号の伝達方法および伝達装置、ａｄ変換方法およびａｄ変換装置、並びに物理情報取得方法および物理情報取得装置
KR101964404B1 (ko) 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환 방법
KR20120040857A (ko) 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
US8502724B2 (en) Semiconductor device and method for driving the same
JP3970224B2 (ja) 固体撮像装置
US10999546B2 (en) Image sensor and method of operating same
CN215344802U (zh) 图像传感器及电子设备
KR101973189B1 (ko) 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법
US8796606B2 (en) Image sensing device for fast signal processing
US11653113B2 (en) Image sensor having improved efficiency by reducing noise and time taken for capturing image

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant