KR20120040857A - 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 Download PDF

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KR20120040857A
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Abstract

본 발명에 따른 아날로그 디지털 컨버터는 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들과 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및 상기 각각의 컬럼 라인 단위로, 제1 카운트 구간이 기준 구간 이하인지가 판단되고, 판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고, 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트하는 카운터 블록을 포함한다.

Description

아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서{ANALOG DIGITAL CONVERTER AND IMAGE CENSOR INCLUDING THE SAME}
본 발명은 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것으로, 보다 구체적으로는 소비 전력을 감소시키기 위한 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이며, 근래 들어 CMOS 기술이 발달하면서 CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.
CMOS 이미지 센서는 상호연관 이중 샘플링(Correlated Double Sampling; CDS)방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 영상 신호의 차이를 카운팅하여 디지털 신호로 출력한다.
이때, 상기 카운팅 동안에 전력이 소모되는데, 이 같이 소비되는 전력은 입력되는 조도에 비례하여 증가하기 때문에, 높은 조도가 입력되는 경우 카운팅을 감소시킬 필요가 있다.
따라서, 본 발명이 해결하려는 과제는 높은 조도가 입력되는 경우 카운팅을 감소시키기 위한 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 일 예에 따른 아날로그 디지털 컨버터는 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들과 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및 상기 각각의 컬럼 라인 단위로, 제1 카운트 구간이 기준 구간 이하인지가 판단되고, 판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고, 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트하는 카운터 블록을 포함할 수 있다.
또한, 상기 제1 카운트 구간은 상기 램프 신호의 생성 시점부터 상기 램프 신호와 상기 컬럼 라인을 따라 입력되는 픽셀 신호가 일치하는 구간까지에 해당할 수 있다.
또한, 상기 기준 구간은 상기 카운터 블록에 입력되는 카운트 클럭 신호 공급 구간의 절반에 상응하는 구간에 해당할 수 있다.
또한, 상기 제2 카운트 구간은 상기 카운트 클럭 신호 공급 구간과 상기 제1 카운트 구간과의 차이에 상응하는 구간에 해당할 수 있다.
또한, 상기 카운터 블록은 상기 제1 카운트 구간이 기준 구간 이하인지를 판단하기 위해서 상기 비교 블록에서 출력되는 비교 결과 신호가 상기 카운터 블록의 하프 코드 이하에 해당하는지 여부에 따라 카운트할 수 있다.
또한, 상기 카운터 블록은 각각의 컬럼 라인을 따라 입력되는 입력 신호들의 데이터 값을 카운트하는 복수의 카운터들을 포함하며, 상기 복수의 카운터들 각각은 비교 결과 신호 및 비교 결과 반전 신호를 입력받는 멀티플렉서; 상기 멀티플렉서에 시리즈(series)로 연결된 제1 플립플롭 내지 제N 플립플롭; 및 상기 제N-1 플립플롭의 출력 신호를 입력받아 상기 멀티플렉서로 신호를 출력하는 제M 플립플롭을 포함하고, 상기 제1 플립플롭이 상기 멀티플렉서의 출력신호를 입력받아 저장하고, 상기 제1 플립플롭 내지 제N-1 플립플롭은 각각 다음 플립플롭으로 출력 신호를 전달할 수 있다.
또한, 상기 복수의 카운터들 각각은 상기 제1 플립플롭 내지 제N 플립플롭의 출력단에 제1 제어 신호에 따라 스위칭되는 각각의 제1 내지 제N 스위치를 경유하여 연결되어, 상기 제1 플립플롭 내지 제N 플립플롭의 출력 신호를 임시 저장하는 제1 SRAM 내지 제N SRAM을 더 포함할 수 있다.
또한, 상기 제M 플립플롭은 제2 제어신호에 따라 스위칭되는 제M 스위치를 경유하여 상기 제N-1 SRAM에 연결될 수 있다.
본 발명의 일 예에 따른 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 픽셀 어레이를 구성하는 컬럼 라인들에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하여 출력하는 상관 이중 샘플링 블록; 램프 신호를 발생하는 램프 신호 발생기; 및 상기 상관 이중 샘플링 블록의 출력 신호 및 상기 램프 신호를 입력받는 상기 아날로그 디지털 컨버터를 포함할 수 있다.
또한, 상기 복수의 픽셀 신호들은 리셋 신호 및 영상 신호 중 어느 하나, 또는 모두를 포함할 수 있다.
본 발명의 일 예에 따른 이미지 센서의 데이터 처리 방법은 제1 카운트 구간이 기준 구간 이하인지를 판단하는 단계; 및 판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고, 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트하는 단계를 포함할 수 있다.
또한, 상기 데이터 처리 방법은 컬럼 단위로 수행될 수 있다.
본 발명의 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 따르면, 높은 조도가 입력되는 경우 카운팅을 줄여 소비 전력을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 데이터 처리 방법을 설명하기 위한 도면이다.
도 6은 도 4 및 도 5에 설명된 데이터 처리 방법을 구현하기 위한 카운터를 설명하기 위한 도면이다.
도 7은 도 6의 카운터의 동작을 설명하기 위한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 데이터 처리 방법의 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 이미지 센서(100)는 화소 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS:Correlated Double Sampling) 블락(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 140), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블락(Control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.
상기 이미지 센서(100)는 이미지 프로세서(DSP, 200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블락(180)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블락(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
화소 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 화소 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160) 각각에 제어 신호를 출력하여 상기 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160)의 동작을 제어할 수 있으며, 제어 레지스터 블락(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블락(180)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.
로우 드라이버(120)는 화소 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 화소 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 CDS(130)로 출력한다. 상기 CDS(130)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.
ADC(140)는 상기 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS(130)로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.
버퍼(190)는 상기 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블락(예컨대, SRAM) 및 상기 ADC(130)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 2를 참고하면, 상기 이미지 센서(100)는 픽셀 어레이(active pixel array, 110), 로우 드라이버(row driver, 120), CDS 블록(130), 아날로그 디지털 컨버터(140), 램프 신호 생성기(ramp generator, 160), 타이밍 제너레이터(timing generator, 170), 버퍼(190)를 포함한다. 이때, 아날로그 디지털 컨버터는 비교 블록(180) 및 카운터 블록(150)을 포함한다.
픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.
다수의 픽셀(111)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
또한, 픽셀 어레이(110)를 구성하는 다수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.
로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.
상관 이중 샘플링 블록(130)은 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행할 수 있다.
비교 블록(180)은 복수의 비교기(181)들을 포함하며, 각 비교기(181)는 상기 상관 이중 샘플링 블록(130) 및 램프 신호 생성기(160)와 연결된다. 이때, 상기 상관 이중 샘플링 블록(130)은 비교기(181)의 제1입력단에, 램프 신호 생성기(160)는 비교기(181)의 제2입력단에 연결될 수 있다.
상기 비교기(181)는 상기 상관 이중 샘플링 블록(130)의 출력 신호와 상기 램프 신호 생성기(160)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과 신호를 출력단으로 출력할 수 있다. 이때, 상기 비교기(181)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 상기 영상 신호와 리셋 신호의 차이를 출력하기 위하여 상기 램프 신호(ramp)가 이용되어, 상기 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다. 상기 램프 신호 생성기(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.
상기 카운터 블록(150)은 복수의 카운터(151)들을 포함하며, 상기 카운터(151)들은 각각 상기 비교기(181)들의 출력단에 연결되며, 타이밍 제너레이터(170)로부터 입력되는 클락(CNT_CLK)에 따라 상기 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다. 이때, 상기 클락(CNT_CLK)은 상기 타이밍 제너레이터(170)에서 발생된 카운터 제어신호에 기초하여, 상기 카운터 블록(150) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.
이때, 상기 카운터(151)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 엠프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다.
상기 메모리(193)들은 상기 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.
상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 카운터(151)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(140)의 동작을 설명하기 위한 것으로, 주요 신호들의 개략적인 파형도를 나타낸다.
상기 아날로그 디지털 컨버터(140)에서의 픽셀 어레이(110)의 각 단위 픽셀(111)에서 감지된 아날로그의 픽셀 신호를 디지털 신호로 변환하는 방법은, 예컨대, 소정의 기울기로 하강하는 램프 신호(Ramp) 값과, 단위 픽셀(111)로부터의 픽셀 신호의 값이 일치하는 점을 비교하는 방법으로, 보다 구체적으로는, 램프 신호(Ramp)의 생성 시점(예컨대, 그래프 상으로 하강이 시작되는 시점)(t1)부터 램프 신호와 픽셀 신호의 값이 일치하는 시점(t2)까지를 카운트하여 픽셀 신호의 각 크기에 대응한 카운트 값을 얻는 방법에 해당할 수 있다. 여기서, 상기 픽셀 신호는 컬럼 라인으로부터 출력되며, 리셋 성분(ΔV) 후에 영상 신호 성분(Vsig)이 나타난다.
도 3을 참고하면, 타이밍 제너레이터(170)로부터의 리셋 제어 신호(CNT_RST)를 소정 기간(Δt) 동안 액티브(예컨대, 하이레벨)하여 카운터 블록(150)의 카운트 값을 초기값으로 리셋시키도록 한다. 상기 복수의 비교기(181) 각각에 램프 신호 생성기(160)로부터 램프 신호(Ramp) 전압이 입력되고, 상기 각각의 비교기(181)는 상기 램프 신호(Ramp) 전압을, 각각에 연결된 컬럼 라인으로부터 입력되는 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)(예컨대, 픽셀 신호) 전압과 비교한다.
예컨대, 첫번째 판독을 위해, 상기 램프 신호(Ramp)가 제1시점(t1)에서 떨어지기 시작하여, 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)와 동일하게 되는 시점(제2시점, t2)부터 상기 램프 신호(Ramp)가 상기 상관 이중 샘플링 블록의 출력 신호(CDS_OUT)보다 큰 시점(제3시점, t3)까지, 상기 비교기(141)는 출력 값(COMP_OUT)을 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 출력 값(COMP_OUT)이 반전되는 시점(t2)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제1시점(t1)에서 제2시점(t2) 동안에 상기 카운터 블록(150)에서 전력이 소비될 수 있다.
카운터 블록(150)으로 카운트 클럭 신호(CNT_CLK)가 입력되고, 상기 카운트 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제1시점(t1)부터 떨어지는 마지막 시점(제3시점, t3)까지 토글링된다. 더 구체적으로, 제3시점(t3)이 경과하면, 상기 카운터 블록(150)으로 입력되는 카운트 클럭 신호(CNT_CLK)의 공급이 정지된다.
결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제1시점, t1)에서 카운터 블록(150)의 출력 값(CNT_OUT)의 다운 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제2시점, t2)까지 클럭 신호를 카운트하여 리셋 신호의 전압 크기(ΔV)에 대응한 카운트 값을 얻을 수 있다.
두번째 판독에서는 리셋 신호의 전압 크기(ΔV) 외에 픽셀(111)마다의 입사광량에 따른 영상 신호 성분(Vsig)을 판독한다. 두번째 판독의 경우 첫번째 판독과 동일한 동작이 수행되며, 두번째 판독을 위해 상기 카운터 블록(150)에 타이밍 제너레이터(170)로부터 상기 리셋 신호의 전압 크기(ΔV)에 대응한 카운트 값을 홀드시키기 위한 신호(Hold) 및 두번째 판독을 알리기 위한 업/다운 제어 신호(Up/Dn)가 반전되어 입력될 수 있다.
램프 신호(Ramp)가 제4시점(t4)에서 떨어지기 시작하여, 상기 상관 이중 샘플링 블록의 출력 신호와 동일하게 되는 시점(제5시점, t5)부터 상기 램프 신호(Ramp)가 상기 상관 이중 샘플링 블록의 출력 신호보다 큰 시점(제6시점, t6)까지, 상기 비교기(181)는 출력 값(COMP_OUT)을 하이 레벨로부터 로우 레벨로 반전시킨다. 이때, 카운터 블록(150)은 상기 비교기(181)의 출력 값(COMP_OUT)이 반전되는 시점(제5시점, t5)에 카운팅 동작을 정지하고 그 시점까지의 카운트 값을 데이터로 래치한다. 따라서, 제4시점(t4)에서 제5시점(t5) 동안에 상기 카운터 블록(150)에서 전력이 소비될 수 있다.
카운터 블록(150)으로 카운트 클럭 신호(CNT_CLK)가 입력되고, 상기 카운트 클럭 신호(CNT_CLK)는 상기 램프 신호(Ramp)가 떨어지기 시작하는 제4시점(t4)부터 떨어지는 마지막 시점(제6시점, t6)까지 토글링된다. 더 구체적으로, 제6시점(t6)이 경과하면, 상기 카운터 블록(150)으로 입력되는 카운트 클럭 신호(CNT_CLK)의 공급이 정지되며, 상기 제6시점은 상기 램프 신호(Ramp)가 생성되는 마지막 시점(예컨대, 떨어지는 마지막 시점)(t6)에 해당될 수 있다.
결과적으로, 램프 신호(Ramp)의 생성 시점(예컨대, 떨어지는 시점)(제4시점, t4)에서 카운터 블록(150)의 출력 값(CNT_OUT)의 업 카운트가 개시되고, 비교 블록(180)에 의한 비교 처리가 수행되어 반전된 출력 신호가 얻어지는 시점(제5시점, t5)까지 클럭 신호를 카운트하여 리셋 신호 및 영상 신호의 전압 크기(ΔV+Vsig)에 대응한 카운트 값을 얻을 수 있다.
카운터 블록(150)은 첫번째의 판독시에는 다운 카운트 동작을, 두번째의 판독 시에는 업 카운트 동작을 수행한다. 카운터 블록(150) 내에서 "(두번째 카운트 값)+(첫번째 카운트 값)"과 같은 계산이 수행되는 경우, 첫번째 판독시 다운 카운트에 해당하므로, 실질적으로는 감산이 행해지는 것과 같고, 이와 같은 감산 결과에 따른 결과값이 n비트의 디지털 값으로서 카운터 블록(150)에 유지될 수 있다.
결과적으로, 상기 결과값은 "(ΔV+Vsig)+(-ΔV)=Vsig"에 대응하는 디지털 값에 해당한다.
도 3과 같이, 제1시점(t1)에서 제2시점(t2) 및 제4시점(t4)에서 제5시점(t5) 동안에 상기 카운트 블록(150)에서 전력이 소비될 수 있다.
또한, 도 3에서는 리셋 신호의 경우에 다운 카운트 동작을, 영상 신호의 경우에 업 카운트 동작을 하는 것으로 설명하였으나, 이는 예시적인 설명에 불과하고, 그 반대가 될 수도 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 데이터 처리 방법을 설명하는 도면이다. 이하, 도 4의 데이터 처리 방법에 대한 설명은 도 3의 아날로그 디지털 컨버터의 동작에 대한 설명을 참고하여 설명하기로 한다.
도 4 및 도 5를 참고하면, 카운트 클럭 신호(CNT_CLK)는 제1시점(t1)에서 제3시점(t3) 및 제4시점(t1)에서 제6시점(t6)까지 공급된다. 여기서, 상기 아날로그 디지털 컨버터에 입력되는 영상 신호의 크기, 즉, 빛의 조도에 따라서 상기 카운터 블록(150)의 소비 전력이 달라진다.
예컨대, 도 4와 같은 크기의 리셋 신호(RST) 및 제1 영상 신호(SIG1)가 입력되는 경우 상기 카운터 블록(150)은 제1구간(W1) 및 제2구간(W2)을 카운팅하기 때문에 상기 제1구간(W1) 및 제2구간(W2)이 전력이 소비되는 구간이다.
반면, 도 5와 같은 크기의 리셋 신호(RST) 및 제2 영상 신호(SIG2)가 입력되는 경우 상기 카운터 블록의 전력이 소비되는 구간은 제3구간(W3) 및 제4구간(W4)에 해당한다. 이 경우에는 도 4와 달리 상기 카운터 블록(150)의 전력이 소비되는 구간, 예컨대, 제4구간(W4)이 전체 영상 신호에 대응하는 카운트 클럭 신호(CNT_CLK) 공급 구간(예컨대, t4~t6 사이 구간)의 절반을 넘어선다. 따라서, 이때에는 카운터 블록(150)이 카운트 클럭 신호(CNT_CLK) 공급 구간에서 제3구간(W3) 및 제4구간(W4)을 뺀 나머지 구간에 해당하는 제5구간(W5) 및 제6구간(W6)을 카운팅하여 소비 전력을 감소시킬 수 있다.
즉, 카운터 블록(150)의 상기 결과값(예컨대, 비교 블록에서 출력되는 비교 결과 신호)이 해당 컬럼의 출력값의 절반(예컨대, 10비트 카운터에서는 512에 해당) 이상인지 아닌지의 판단에 따라, 서로 다른 구간을 카운팅하여 소비 전력을 감소시킬 수 있다. 이때, 베이어 패턴의 경우, N번째 행(row)에서의 상기 판단 결과를 N+2번째 행에서 적용할 수 있다.
도 6은 도 4 및 도 5에 설명된 데이터 처리 방법을 구현하기 위한 카운터를 설명하기 위한 도면이고, 도 7은 도 6의 카운터의 동작을 설명하기 위한 그래프이다. 도 6 및 도 7을 참고하면, 상기 카운터(151)는 멀티플렉서(610), 제1 플립플롭(630), 제2 플립플롭(631), ..., 제9 플립플롭(638), 제10 플립플롭(639), 제11 플립플롭(620), 제1 SRAM(640), 제2 SRAM(641), ..., 제9 SRAM(648) 및 제10 SRAM(649)을 포함한다. 도 6에 도시된 카운터(151)는 본 발명의 일 실시예로 10비트 카운터를 도시하고 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
멀티플렉서(610)는 상관 이중 샘플링 블락(130)의 출력 신호(CDS_OUT) 및 출력 반전 신호(
Figure pat00001
)를 입력받고, 상기 제11 플립플롭(620)의 출력신호에 따라 상기 상관 이중 샘플링 블락(130)의 출력 신호(CDS_OUT) 및 출력 반전 신호(
Figure pat00002
) 중 어느 하나를 상기 제1 플립플롭(630)으로 출력한다. 예컨대, 상기 상관 이중 샘플링 블락(130)의 출력 신호(CDS_OUT) 및 출력 반전 신호(
Figure pat00003
)는 비교기(181)로부터 출력되는 비교 결과 신호에 해당할 수 있다.
상기 제1 플립플롭(630)은 상기 상관 이중 샘플링 블락(130)의 출력 신호(CDS_OUT) 및 출력 반전 신호(
Figure pat00004
) 중 어느 하나를 입력받아 이를 저장한 후 제2 플립플롭(631)로 전달한다.
상기 제2 플립플롭(631) 내지 제9 플립플롭(638)은 상기 제1 플립플롭(630)과 동일한 동작을 수행한다.
상기 제1 SRAM(640) 내지 제10 SRAM(649) 각각은 제1 제어 신호(LAT)에 따라 동작하는 각각의 스위치(660 내지 669)를 경유하여 상기 제1 플립플롭(630) 내지 제10 플립플롭(639) 각각의 출력단과 연결되어 있다.
상기 제1 SRAM(640) 내지 제10 SRAM(649)은 상기 제1 플립플롭(630) 내지 제10 플립플롭(639)의 출력단의 신호들(D<0> 내지 D<9>)을 임시 저장한다. 이때, 제9 SRAM(648)은 상기 제1 플립플롭(630)과 연결되어 있으며, 상기 제9 SRAM(648)에 임시 저장된 값은 상기 제1 플립플롭(630)으로 입력될 수 있다.
상기 제11 플립플롭(620)은 제2 제어 신호(DLP_EN)에 따라 동작하는 스위치(670)를 경유하여 상기 제9 SRAM(648)으로부터 입력 신호(D<8>)를 입력받는다. 상기 입력 신호(D<8>)는 상기 카운터(151)가 위치한 컬럼의 출력값의 절반을 나타내는 하프 코드(half code)에 해당한다. 예컨대, 상기 카운터(151)가 10비트 카운터인 경우에는 상기 하프 코드는 1024의 절반인 512에 해당한다.
상기 제11 플립플롭(620)의 출력단은 제1 제어 신호(LAT)에 따라 동작하는 스위치(650)를 경유하여 버퍼(190)에 연결된다.
제1 제어 신호(LAT)가 상기 스위치들에 인가되면, 상기 제1 SRAM(640) 내지 제10 SRAM(649)에 상기 신호들(D<0> 내지 D<9>)이 임시 저장되며, 도 7에서는 상기 제9 SRAM(648)에 임시 저장된 신호(D<8>)의 파형을 도시한다. 예컨대, 상기 제1 제어 신호(LAT)의 상승 엣지(rising edge)에서 상기 신호(D<8>)의 파형은 변화한다.
제2 제어 신호(DLP_EN)가 상기 스위치(670)에 인가되면, 상기 제11 플립플롭(620)에 상기 입력 신호(D<8>)가 입력된다.
예컨대, 상기 제2 제어 신호(DLP_EN)의 상승 엣지(rising edge)에서 상기 스위치(670)는 스위칭되고, 제1 제어 신호(LAT)가 인가되어 스위치(650)가 스위칭되면 상기 버퍼(190)는 상기 제11 플립플롭(620)의 출력 신호를 임시 저장한 후 센싱하여 증폭해서 도 1의 이미지 신호 프로세서(220)에 전송한다.
상기 이미지 신호 프로세서(220)는 카메라 컨트롤에 제어 신호를 전송하여 상기 카메라 컨트롤(210)이 상기 제어 레지스터 블락(175)을 제어하도록 한다.
상기 제어 레지스터 블락(175)은 카운터 블록(150)의 상기 결과값이 상기 입력 신호(D<8>)(예컨대, 해당 컬럼의 출력값의 절반) 이상인지 아닌지를 판단하고, 판단 결과에 따라, 상기 카운터 블록(150)이 서로 다른 구간을 카운팅하도록 하여 소비 전력을 감소시킬 수 있다.
예컨대, 도 7에서 제1행(row)의 결과값이 상기 입력 신호(D<8>)(에컨대, 10비트 카운터에서 512)보다 크므로, 제2 제어 신호(DLP_EN)가 상기 스위치(670)에 인가될 때 제2행에서는 상기 멀티플렉서(610)가 출력 반전 신호(
Figure pat00005
) 를 출력한다. 또한, 제1 제어 신호(LAT)가 인가되면 스위치(650)이 스위칭되어, 버퍼(190)의 출력값(DLP_OUT)이 로우(low)에서 하이(high)로 변화한다. 제2행(row)의 결과값 역시 상기 입력 신호(D<8>)(에컨대, 10비트 카운터에서 512)보다 크므로, 제2 제어 신호(DLP_EN)가 상기 스위치(670)에 인가될 때 제3행에서 상기 멀티플렉서(610)는 계속해서 출력 반전 신호(
Figure pat00006
) 를 출력한다. 카운터(151)는 출력 신호(CDS_OUT)가 출력될 때, 제1 카운트 구간 동안을 카운트하고, 출력 반전 신호(
Figure pat00007
)가 출력될 때, 제1 카운트 구간 동안을 카운트한다. 이때, 상기 제1 카운트 구간은 도 4의 제1구간(W1) 및 제2구간(W2)에 상응하고, 상기 제2 카운트 구간은 도 5의 제5구간(W5) 및 제6구간(W6)에 상응한다.
제3행(row)의 결과값이 상기 입력 신호(D<8>)(에컨대, 10비트 카운터에서 512)보다 작으므로, 제2 제어 신호(DLP_EN)가 상기 스위치(670)에 인가될 때 제2행에서는 상기 멀티플렉서(610)가 출력 신호(CDS_OUT)를 출력한다. 또한, 제1 제어 신호(LAT)가 인가되면 스위치(650)이 스위칭되어, 버퍼(190)의 출력값(DLP_OUT)이 하이(high)에서 로우(low)로 변화한다.
상기 제1 제어 신호(LAT) 및 제2 제어 신호(DLP_EN)는 아날로그 디지털 컨버터(140)에 타이밍 제너레이터(170)로부터 입력될 수 있고, 상기 제1행 내지 제4행의 의미는 연속된 일련의 행들에 해당할 수도 있으나 이에 한정되지 않으며, 2행 차이를 갖는 연속된 행들에 해당할 수도 있다.
도 8은 본 발명의 일 실시예에 따른 데이터 처리 방법의 흐름도이다. 상기 데이터 처리 방법은 도 2에 도시된 카운터 블록(150) 또는 카운터(151)를 통해 수행될 수 있으며 컬럼 단위로 수행된다. 도 8을 참고하면, 제1 카운트 구간이 기준 구간 이하인지를 판단한다(S110). 이때, 상기 제1 카운트 구간은 램프 신호가 떨어지는 시점부터 램프 신호와 픽셀 신호가 일치하는 구간까지를 의미할 수 있고, 상기 기준 구간은 카운트 클럭 신호(CNT_CLK) 공급 구간의 절반에 상응하는 구간을 의미할 수 있다. 상기 제1 카운트 구간이 기준 구간 이하인지를 판단하기 위해서 도 3에서 설명한 결과값(예컨대, "(ΔV+Vsig)+(-ΔV)=Vsig")이 하프 코드(예컨대, 카운터가 10비트 카운터인 경우에는 512) 이하에 해당하는지를 판단한다.
판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고(S120), 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트한다(S130). 이때, 상기 제2 카운트 구간은 카운트 클럭 신호(CNT_CLK) 공급 구간과 상기 제1 카운트 구간과의 차이에 상응하는 구간을 의미할 수 있다.
이로써, 판단 결과에 따라, 상기 카운터 블록(150)이 서로 다른 구간을 카운팅하도록 하여 소비 전력을 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 9를 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서
110: 화소 어레이
120: 로우 드라이버
130: CDS
140: ADC
160: 램프 신호 발생기
170: 타이밍 제너레이터
180: 제어 레지스터 블락
190: 버퍼
200: DSP
210: 카메라 컨트롤
220: 이미지 신호 프로세서
230: PC/IF
300: 디스플레이 유닛
400: object
500: 렌즈

Claims (10)

  1. 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들과 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및
    상기 각각의 컬럼 라인 단위로, 제1 카운트 구간이 기준 구간 이하인지가 판단되고, 판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고, 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트하는 카운터 블록을 포함하는 아날로그 디지털 컨버터.
  2. 제1항에 있어서,
    상기 제1 카운트 구간은 상기 램프 신호의 생성 시점부터 상기 램프 신호와 상기 컬럼 라인을 따라 입력되는 픽셀 신호가 일치하는 구간까지에 해당하는 아날로그 디지털 컨버터.
  3. 제2항에 있어서,
    상기 기준 구간은 상기 카운터 블록에 입력되는 카운트 클럭 신호 공급 구간의 절반에 상응하는 구간에 해당하는 아날로그 디지털 컨버터.
  4. 제3항에 있어서,
    상기 제2 카운트 구간은 상기 카운트 클럭 신호 공급 구간과 상기 제1 카운트 구간과의 차이에 상응하는 구간에 해당하는 아날로그 디지털 컨버터.
  5. 제4항에 있어서, 상기 카운터 블록은
    상기 제1 카운트 구간이 기준 구간 이하인지를 판단하기 위해서 상기 비교 블록에서 출력되는 비교 결과 신호가 상기 카운터 블록의 하프 코드 이하에 해당하는지 여부에 따라 카운트하는 아날로그 디지털 컨버터.
  6. 제1항에 있어서, 상기 카운터 블록은 각각의 컬럼 라인을 따라 입력되는 입력 신호들의 데이터 값을 카운트하는 복수의 카운터들을 포함하며,
    상기 복수의 카운터들 각각은
    비교 결과 신호 및 비교 결과 반전 신호를 입력받는 멀티플렉서;
    상기 멀티플렉서에 시리즈(series)로 연결된 제1 플립플롭 내지 제N 플립플롭; 및
    상기 제N-1 플립플롭의 출력 신호를 입력받아 상기 멀티플렉서로 신호를 출력하는 제M 플립플롭을 포함하고,
    상기 제1 플립플롭이 상기 멀티플렉서의 출력신호를 입력받아 저장하고, 상기 제1 플립플롭 내지 제N-1 플립플롭은 각각 다음 플립플롭으로 출력 신호를 전달하는 아날로그 디지털 컨버터.
  7. 제6항에 있어서, 상기 복수의 카운터들 각각은
    상기 제1 플립플롭 내지 제N 플립플롭의 출력단에 제1 제어 신호에 따라 스위칭되는 각각의 제1 내지 제N 스위치를 경유하여 연결되어, 상기 제1 플립플롭 내지 제N 플립플롭의 출력 신호를 임시 저장하는 제1 SRAM 내지 제N SRAM을 더 포함하며,
    상기 제M 플립플롭은 제2 제어신호에 따라 스위칭되는 제M 스위치를 경유하여 상기 제N-1 SRAM에 연결되는 아날로그 디지털 컨버터.
  8. 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이를 구성하는 컬럼 라인들에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하여 출력하는 상관 이중 샘플링 블록;
    램프 신호를 발생하는 램프 신호 발생기; 및
    상기 상관 이중 샘플링 블록의 출력 신호 및 상기 램프 신호를 입력받는 아날로그 디지털 컨버터를 포함하고,
    상기 아날로그 디지털 컨버터는 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들과 램프 신호를 비교하여 그 비교 결과 신호들을 각각의 컬럼 라인으로 출력하는 비교 블록; 및
    상기 각각의 컬럼 라인 단위로, 제1 카운트 구간이 기준 구간 이하인지가 판단되고, 판단결과, 상기 제1 카운트 구간이 기준 구간 이하이면, 제1 카운트 구간의 클럭을 카운트하고, 상기 제1 카운트 구간이 기준 구간 이하가 아니면, 제2 카운트 구간의 클럭을 카운트하는 카운터 블록을 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 제1 카운트 구간은 상기 램프 신호의 생성 시점부터 상기 램프 신호와 상기 컬럼 라인을 따라 입력되는 픽셀 신호가 일치하는 구간까지에 해당하는 이미지 센서.
  10. 제9항에 있어서,
    상기 기준 구간은 상기 카운터 블록에 입력되는 카운트 클럭 신호 공급 구간의 절반에 상응하는 구간에 해당하는 이미지 센서.
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