JP2019041422A - Ad変換処理装置 - Google Patents
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Abstract
【課題】マップデータのデータ量を幾分でも削減させ得るAD変換処理装置を提供する。【解決手段】不完全な標本データから構成されるマップデータは、限定的電圧範囲Vam1のAD変換についても限定的電圧範囲Vam2のAD変換についても利用される。即ち、本実施の形態では、一のマップデータが複数の限定的電圧範囲に利用され、その何れの電圧範囲についても一のマップデータに基づいて解(不完全な標本データ)を取得する。そして、この不完全な標本データは、限定的電圧範囲Vam1,Vam2に関する情報が与えられれば、検査レンジVamの全範囲を表現する完全な標本データとなる。【選択図】図4
Description
本発明は、AD変換処理装置に関し、特に、AD変換に使用するデータ構成を削減させる際に用いて好適のものである。
例えば、実開昭60−064641号公報(特許文献1)では、ランプ型AD変換処理装置に関する技術が紹介されている。図8に示す如く、ランプ型AD変換処理装置は、ランプ波形電圧Vrと被検査電圧Vinとを比較させ、この比較結果のパルス期間Δtkをカウントし、当該カウント値CNTに基づいて被検査電圧Vinの電圧値データを取得している。
AD変換処理によっては、上述した被検査電圧Vinの電圧値データを取得するにあたり、カウント値CNTを示すデータと被検査電圧Vinを示すデータとの対応関係がマトリクス化されたマップデータ(マップ情報)を用いる場合がある。この場合、マップデータのデータ量は、被検査電圧Vinの量子化ビット数に影響される為、分解能の設定如何によっては其のデータ量が膨大となってしまう。
本発明は上記課題に鑑み、マップデータのデータ量を幾分でも削減させ得るAD変換処理装置の提供を目的とする。
上記課題を解決するため、本発明では次のようなAD変換処理装置の構成とする。即ち、被検査電圧の属する限定的電圧範囲が現された第1の信号を出力させる電圧範囲特定回路部と、前記第1の信号に基づいて切換型波形電圧の基準値を切換える波形生成回路と、前記切換型波形電圧を現す電圧信号及び前記被検査電圧を現す電圧信号を比較して得た第2の信号が出力される信号比較回路部と、前記被検査電圧の電圧値に関するデジタルデータを作成させるデータ作成回路部と、を備え、
前記波形生成回路は、前記基準値が切換えられる前の切換波形電圧と前記基準値が切換えられた後の切換波形電圧とを、略一致した位相の波形として生成しており、
前記データ作成回路部は、前記被検査電圧の電圧値を前記限定的電圧範囲について現した第1のデジタルデータとしたものを前記第2の信号に基づいてデータ作成させることとする。
前記波形生成回路は、前記基準値が切換えられる前の切換波形電圧と前記基準値が切換えられた後の切換波形電圧とを、略一致した位相の波形として生成しており、
前記データ作成回路部は、前記被検査電圧の電圧値を前記限定的電圧範囲について現した第1のデジタルデータとしたものを前記第2の信号に基づいてデータ作成させることとする。
好ましくは、前記データ作成回路部は、前記第1の信号に相当する第2のデジタルデータを作成し、当該第2のデジタルデータ及び前記第1のデジタルデータをビット結合させることとする。
また、前記第2のデジタルデータは1ビットデータであると良い。また、前記切換型波形電圧は線形的な傾斜波であると尚良い。
本発明に係るAD変換処理装置によると、一のマップデータが複数の限定的電圧範囲について利用され、このマップデータに基づいて作成された不完全な標本データを基礎として、検査レンジの全範囲を対象とした完全な標本データの作成を行う。このため、限定的電圧範囲に基づいて標本化を行う処理では、全検査レンジの一部について量子化を実施すれば足り、これに伴って、マップデータのデータ量を削減させることが可能となる。
以下、本発明に係る実施の形態(及び、実施例1〜実施例2)につき図面を参照して具体的に説明する。図1は、本実施の形態に係るAD変換処理装置の構成が示されている。図示の如く、AD変換処理装置100は、被検出電圧Vinの入力回路構成と、第1の閾値電圧生成回路110と、ランプ波生成回路120と、プログラマブルコントロールユニット130と、から構成される。
被検査電圧Vinは、検出対象となる電圧又はこれを現す信号であって、当該電圧Vinと同一値であっても良く、当該電圧Vinに比例する値であっても良い。被検査電圧Vinは、入力回路構成によって其の値が調整され、信号ラインLi1を介してプログラマブルコントロールユニット130へ与えられる。
第1の閾値電圧生成回路110は、図示の如く、一定値とされた閾値電圧Vthを生成・出力する回路である。本実施の形態では、レギュレータ等で生成された定電圧Vref1(第1の定電圧)が、分圧抵抗R1及びR2によって調整され、閾値電圧Vthが生成される。
ランプ波生成回路120は、複数の抵抗素子R3〜R5とコンデンサCとから構成され、これらが、適宜に配線されている。ランプ波生成回路120は、信号ラインLs1・抵抗R5を介してパルス信号が入力され、この受信したパルス信号に基づいてランプ波形電圧Vrpを生成する。また、ランプ波生成回路120は、信号ラインLs2・抵抗R4を介してオフセット電圧を形成させる信号(第1の信号)が入力され、この信号に基づいてオフセット電圧ΔVを形成する。
これらの作用は、コンデンサCによって行われるもので、パルス信号及び第1の信号の双方によって電荷が蓄積・放電され、ランプ波形電圧Vrpとオフセット電圧ΔVを合成させるものである。従って、ランプ波生成回路120は、第1の信号に基づいて、ランプ波形電圧Vrpの基準値を変化・切換えさせることとなる。当該ランプ波生成回路120は、このように切換可能なランプ波形電圧Vrp(以下、切換型ランプ波形電圧Vrpと呼ぶ)を出力させ、当該信号Vrpは、信号ラインLi3を介してプログラマブルコントロールユニット130へ送られる。
上述した入力回路構成、第1の閾値電圧生成回路110、及び、ランプ波生成回路120は、プログラマブルコントロールユニット130の外部で基板実装されるものである。以下、本実施の形態で用いられるプログラマブルコントロールユニット130について説明を行う。
プログラマブルコントロールユニット130は、例えば、PLD(Programable Logic Device),又は,FPGA(Field Programable Gate Arrays)を指すものであって、これに対応して設けられたプログラムによって適宜の機能がコンフィギュレートされる素子をいう。かかるデバイスは、与えられた信号に応じて適宜の結果を算出し、この算出処理を並列的に実施させることが可能である。従って、当該プログラマブルコントローラは、複数の信号が一度に入力されても、これに基づく個別の演算処理を同時に実行させることが可能である。
本実施の形態では、プログラマブルコントロールユニットとして、FPGAが用いられる。このFPGA130は、図示の如く、I/Oブロック131a,131bと、デジタルクロックマネージャー132と、ロジックブロック133と、この他、RAMブロック、乗算ブロック等がアーキテクチャとして構成されている。
I/Oブロック131a,131bは、LVDS,LVCMOS、この他、様々なインターフェース機能が配備されている。このうち、LVDSは、「Low Voltage Differential Signaling」の略称であって、電圧振幅が小さい信号を差動方式で伝送させるものである。このLVDSは、高速データ伝送が可能であるという特徴を有するものであり、以下、差動インターフェース機能部LVDS1,LVDS2と呼ぶこととする。
差動インターフェース機能部LVDS1(電圧範囲特定回路部の一構成)は、被検査電圧Vinが非反転入力端子へ入力され、閾値電圧Vthが反転入力端子へ入力される。そして、差動インターフェース機能部LVDS1(電圧範囲特定回路部の一構成)は、被検査電圧Vinと閾値電圧Vthとの比較結果を第1の信号Shとして出力させる。第1の信号Shは、被検査電圧Vinがどの電圧範囲(限定的電圧範囲)に属するかを現す信号である。
差動インターフェース機能部LVDS2(信号比較回路部)は、被検査電圧Vinが非反転入力端子へ入力され、切換型ランプ波形電圧Vrpが反転入力端子へ入力される。そして、差動インターフェース機能部LVDS2(信号比較回路部)は、被検査電圧Vinを現す電圧信号と切換型ランプ波形電圧Vrpを現す電圧信号とを比較させ、ランプ波が大きい期間をパルス波形として信号出力させる。以下、このように取得された信号を第2の信号Sceと呼び換える。
LVCMOSは、「Low Voltage Complementary Oxide Semiconductor」の略称であって、入力信号が閾値の上にあるか否かによって、「HIGHレベルの出力」又は「LOWレベルの出力」とさせる。I/Oブロック131aのLVCMOSは、入力信号がHIGH値のとき3.3V(HIGH値)を出力させ、入力信号がLOW値のとき0V(LOW値)を出力させる。この「0V」とは、GNDの電位に一致しているところ、GNDレベルと呼ぶことがある。本実施の形態では、これに相当する機能のLVCMOSとして、第2のインターフェース機能部LVCMOS1と、パルス出力用インターフェース機能部LVCMOS2とが、I/Oブロック131aに構成されていることとする。
従って、第2のインターフェース機能部LVCMOS1は、入力された信号値を閾値判定し、3.3V(HIGH値)又はGND値(LOW値)とされる第1の信号を適宜に切換えて外部方向へ出力させる。また、パルス出力用インターフェース機能部LVCMOS2は、パルス信号が入力されると、3.3V(HIGH値)及びGND値(LOW値)から成るパルス信号として外部方向に出力させる。
このように、I/Oブロック131a,131bは、インターフェース機能部を制御することにより、或る信号をFPGA130の内部へ取り込む機能を担い、また、他の或る信号をFPGA130の外部へ出力させる機能を担う。以下、I/Oブロックを介してFPGA130の内部へ入力される信号・其の動作を内部方向入力と呼び、I/Oブロックを介してFPGA130の外部へ出力させる信号・其の動作を外部方向出力と呼ぶことがある。
尚、図1では、I/Oブロック131bについて内部の構成が明示されていない。但し、ここでも、I/Oブロック131aと同様のインターフェース機能部が構成され、ロジックブロック133の出力データが適宜のインターフェース機能部を介して出力されるものとする。
デジタルクロックマネージャー132は、クロック信号をFPGA130の全体に提供する機能部であって、この機能により、「Phase Lock Loop Control」を実現させる。即ち、ロジックブロック133に機能構築される各回路部は、このクロック信号によって一律制御され、同期的な信号処理が実施されることとなる。
FPGA130のロジックブロックは、複数のエレメントが集積されたものである。そして、このエレメントには、ルックアップテーブル,マルチプレクサ,及び,レジスタが構成されており、これらがインターコネクトによって互いに接続されている。このロジックブロックでは、インターコネクトに配備されたスイッチ機構を制御することで、其の接続経路が自由に変更され得る(プログラマブル機能)。
本実施の形態に係るロジックブロック133は、図示の如く、切換指令回路部133aと、パルス信号生成回路部133bと、データ作成回路部133cとが機能構築される。このうち、パルス信号生成回路部133bは、入力されたクロック信号に基づいて所定のパルス信号を発生させ、当該パルス信号を第2のインターフェース機能部LVCMOS2へ出力する。
切換指令回路部133aは、第1の信号Shが入力され、これについてクロックタイミング毎に検出された値が切換信号Sqとして出力される。この切換信号Sqは、信号ラインを介してランプ波生成回路133cに与えられ、オフセット電圧の設定指令を行う。また、同信号Sqは、其の信号ラインに第2のインターフェース機能部LVCMOS1が接続されているところ、この機能部を介してランプ波生成回路120へも供給されることになる。即ち、本実施の形態に係る切換指令回路部133aは、一の信号Sqが異なる回路に出力され、一方では被検査電圧Vinのデータ作成の用に供され他方ではランプ波形電圧の切換えを指令することとなる。
上述した切換指令回路部133aは、特許請求の範囲における電圧範囲特定回路部の一構成とさせる。そして、本実施の形態では、差動インターフェース機能部LVDS1と切換指令回路部133aとの組合せによって、当該電圧範囲特定回路部を構成し、第1の信号Sqを生成・出力させる。尚、上述したように、第1の信号Sqは、被検査電圧Vinがどの電圧範囲(限定的電圧範囲)に属するかを現す信号である。
データ作成回路部133cは、第2の信号Sce,切換信号Sq,及び,クロック信号CLKが入力される。当該データ作成回路部133cは、これらの信号に基づいて、被検査電圧Vinの電圧値をデジタルデータとして表現させる。尚、データ作成回路部133cにおけるデータ作成処理は、追って、其の詳細が明らかとされる。
上述の如く、本実施の形態に係るランプ型AD変換処理装置100は、プログラマブルコントロールユニットに主要回路部を機能構築させたものであるから、AD変換に係る同時処理、これに伴う高速処理といったメリットが顕著に現れる。
また、当該ランプ型AD変換処理装置100は、I/Oブロックに搭載されたLVDSをコンパレータとして用いるので、FPGA130の内外ともに回路構成の簡素化が図られる。更に、LVDSは、信号振幅がコンパレータの其れと比較して十分に狭いので、入力信号の比較処理を高速で行い得る。
図2は、本実施の形態に係るランプ型AD変換処理装置の動作がタイムチャートとして示されている。図2(a)は差動インターフェース機能部LVDS1における入力端子の電圧状態が示されている。ここで、被検査電圧Vinは、低い電位での収束状態から漸増し、その後、これより高い電位で収束状態に変化するものとする(単純増加)。従って、閾値電圧Vthは一定値であるところ、双方の電圧は、一の場面で交差することになる。以下、この時刻をtcと呼ぶこととする。
図2(b)は、差動インターフェース機能部LVDS1における出力端子、即ち、第1の信号Shが示されている。差動インターフェース機能部LVDS1は、閾値電圧Vth(3.3Vの50%,即ち、1.65V)よりも被検査電圧Vinが低い場合、LOW状態の信号(第1の信号Sh)を出力させる。一方、同インターフェース機能部LVDS1は、閾値電圧Vthよりも被検査電圧Vinが高い場合、HIGH状態の信号(第1の信号Sh)を出力させる。このように、差動インターフェース機能部LVDS1は、双方の入力値が交差する時刻tcの前後で、設定指令信号ShをLOW値からHIGH値へと切換える。
尚、切換指令回路部133aから出力される切換信号Sqは、入力信号Shをクロックタイミング毎にトレースさせた信号であるところ、当該信号Shと略同等の波形を示すこととなる。このように、切換信号Sqは、第1の信号Shと実質的に同一であるところ、第1の信号Sqと呼ぶことがある。
図2(c)は、差動インターフェース機能部LVDS2における入力端子の状態が示されている。図示の如く、LVDS2の非反転入力端子(+)には被検査電圧Vinが印加され、LVDS2の反転入力端子(−)には切換型ランプ波形電圧Vrpが印加されている。
時刻tc以前では、切換信号Sq(第1の信号Sq)がLOW値とされるので、この信号Sqが入力されている場面でのランプ波生成回路120は、電圧値方向へのオフセット電圧ΔVが「0V」とされ、ランプ波形の基準値が「0V」に設定される。以下、この状態におけるオフセット電圧ΔVを第1のオフセット量ΔV1と呼ぶ。
時刻tc以後では、切換信号SqがHIGH値とされるので、この信号Sqが入力されている場面でのランプ波生成回路120は、電圧値方向へのオフセット電圧ΔVが実質的に与えられる。このように、本実施の形態に係る切換型ランプ波形電圧Vrpは、切換信号Sqに応じて電圧方向にオフセットされ、切換型ランプ波形電圧Vrpの切換範囲が被検査電圧Vinの変動範囲を網羅するようにカバーする。そして、この切換信号Sqは、検査レンジVam(3.3V)の中間点(1.65V)に被検査電圧Vthが達したか否かを示す信号であるから、被検査電圧Vinの変化に合わせてこれに相応しいランプ波形を指定することとなる。
今後、切換型ランプ波形が担当する検査レンジVam1,Vam2を、限定的電圧範囲と呼ぶこととする。この限定的電圧範囲は、検査レンジVamの一部範囲に限られたものであるから、これが異なる範囲のものと組合せられることで検査レンジVamの全範囲をカバーする。
特に、本実施の形態に係るオフセット電圧ΔVは、ランプ波形電圧の基準値に与えるオフセット量として、第1のオフセット量ΔV1(ΔV1=0V)と、第2のオフセット量ΔV2(ΔV2=1.65V)との何れかに設定される。これによれば、第2のオフセット量ΔV2が限定的電圧範囲Vam1(1.65V)に略一致するので、時刻tc後の切換型ランプ波形電圧Vrpは、時刻tc前の切換型ランプ波形電圧Vrpが配置され得なかった検査レンジVamの領域に割当てられることになる。このため、本実施の形態では、2つのランプ波形電圧によって検査レンジVam(3.3V)の全範囲を担当させることが可能となり、この切換動作を一の切換信号Sqによって実現させることができる。
図2(d)は、差動インターフェース機能部LVDS2から出力される第2の信号Sceの波形が示されている。第2の信号Sceは、「Vrp>Vin」のときのみHIGH値とされるパルス波形である。従って、当該信号Sceは、この関係を成立させる期間によって被検査電圧Vinの値が示され、其の期間変化が被検査電圧Vinの変化を現すものである。
特に、本実施の形態では、ランプ波Vrpが時刻tcを境に切換えられるので、信号Sceのパルス期間が減少(Vinの増加を示す)していき、時刻tcを迎えると、当該パルス期間が再度増加した状態から其のパルス期間が減少(Vinの増加を示す)する。ここで重要なことは、時刻tcの近傍で信号Sceのパルス期間が一時的に増加するが、これは、ランプ波Vrpが切換えられたことが原因であり、被検査電圧Vinの低下を示すものではないことに留意されたい。
図2(e)は、第2の信号Sceをカウントタイミング毎にカウントした結果値(以下、カウント値CNT)が示されている。このカウント値CNTは、ロジックブロック133のデータ作成回路部133cで計数処理される。この計数処理では、第2の信号SceがHIGH値とされ且つクロック時刻(クロック信号CLK)が到来すると、この条件成立毎にカウント値CNTを1ポイントずつインクリメントさせる。そして、この処理は、ランプ波Vrpの立下りエッジが到来したとき、その検出周期における期間計測、即ち、期間として置き換えられたカウント値の計数(カウントデータの作成)が完了する。
上述したカウントタイミングとは、制御クロックのタイミング、即ち、クロックタイミングに相当するものである。但し、クロックタイミングを逓周させてカウントタイミングとしても良い。また、カウントタイミングと同様、カウント周波数と呼ぶとき、これはクロック周波数を指すものとする。
データ作成回路部133cは、カウント値CNTの計数処理とは独立して、切換信号Sqを1ビットデータとしてデータ作成させる(範囲限定データ作成処理)。この1ビットデータは、信号Sqが1.65Vよりも大きいか否かを示す信号であるところ、例えば、当該データが「0」とした場合に被検査電圧Vinが「0V≦Vin<1.65V」の範囲に属することを現し、当該データが「1」とした場合に被検査電圧Vinが「1.65V≦Vin≦3.3V」の範囲に属することを現す。以下、この1ビットデータを第2のデジタルデータと呼ぶことがある。
このように、本実施の形態に係るデータ作成回路部133cは、カウント値CNTのデータ,1ビットデータ,この他,後述する不完全又は完全な標本データといった、被検査電圧Vinに関する様々なデジタルデータを作成する。
図1に示す如く、ロジックブロック133のうち変換データ作成処理を担うエレメントでは、カウント値CNTのデータと、限定的電圧範囲を量子化させたビットデータと、の双方の対応関係を記述したマップデータが格納・記録されている。このマップデータは、カウントデータCNTが与えられると、これに対応するビットデータ(以下、標本データ又は第1のデジタルデータと呼ぶ)を指し示す情報である。
標本データ(第1のデジタルデータ)は、限定的電圧範囲を「n−1」ビットデータにて量子化させたものであり、本実施の形態では、検査レンジ(3.3V)を「n−1」ビットで除算した値が、標本値としての最小目盛とされる。従って、当該標本データは、電圧値データSdの一部のデータを表現した不完全なデータである。この不完全な標本データは、図4(a)に示す如く、限定的電圧範囲を示す情報は組込まれていなく、其の範囲に限って表現されたデータである。
このような標本データから構成されるマップデータ(マップ情報)は、限定的電圧範囲Vam1のAD変換についても限定的電圧範囲Vam2のAD変換についても利用される。即ち、本実施の形態では、一のマップデータが複数の限定的電圧範囲に利用され、その何れの電圧範囲についても一のマップデータに基づいて解(不完全な標本データ)を取得する。そして、この不完全な標本データは、限定的電圧範囲Vam1,Vam2に関する情報が与えられれば、検査レンジVamの全範囲を表現する完全な標本データとなる。
上述の如く、本実施の形態に係るAD変換処理装置100によると、一のマップデータが複数の限定的電圧範囲Vam1,Vam2について利用され、このマップデータに基づいて作成された不完全な標本データを基礎として、検査レンジの全範囲Vamを対象とした完全な標本データの作成を行う。このため、限定的電圧範囲に基づいて標本化を行う処理では、全検査レンジの一部について量子化を実施すれば足り、これに伴って、マップデータのデータ量を削減させることが可能となる。
データ作成回路部133cでは、不完全な標本データと第2のデジタルデータ(限定的電圧範囲を示すビットデータ)とをビット結合させる。これにより得られたビットデータは、全検査レンジVamを「n」ビットデータで量子化させたデータ構成とされ、当該検査レンジVamを表現した完全な標本データSdとされる。この標本データSdは、FPGA130のI/Oブロック131bから出力され、通信ラインを介してマイコン・メモリ回路等へ供給される(図1,図2(f)参照)。
本実施の形態では、第2のデジタルデータが1ビットデータなので、限定的電圧範囲を示す情報が最小限度のビットデータで表現される。このため、完全な標本データSdも、これに応じて簡素なデータ構造とされる。
尚、本実施の形態ではランプ波形を用いているが、AD変換として利用可能なものであればどのような波形に置換えても良い。例えば、ランプ波の替りに線形的な傾斜波(鋸歯波等)を用いると、カウント値と標本データSdとの対応関係が簡素化され、マップデータのデータ量を更に削減することが可能となろう。ここで、ランプ波形又は傾斜波形を用いた切換型の周期波形電圧を、切換型波形電圧と呼ぶこととする。そして、このような切換型波形電圧を生成する回路を波形生成回路と呼ぶこととする。
以下、図3を参照して、AD変換処理に関するカウント周波数と分解能との関係について説明する。先にも説明したように、従来例の技術では、ランプ波Vrの振幅が検査レンジVam(0V〜3.3V)に略一致するよう設定される(図3(a)参照)。ここで、ランプ波形Vrのうち基準値に維持される期間を準備期間Δtx1と呼び、ランプ波形Vrのうち事実上の傾斜波が形成される期間をランプ期間Δty1と呼ぶ。従って、準備期間Δtx1とランプ期間Δty1の和がランプ波形の1周期であるところ、これを周期Δt1と呼ぶこととする。
一般に、AD変換処理技術では、サンプルレートの好適化,エイリアスの問題といった観点から、被検査電圧の持つ周波数よりも所定量大きいサンプリング周波数が設定されなければならない。AD変換処理装置では、標本化(要素時間の設定)の精度を確保できるようなカウント周波数(クロック周波数)が設定され、このカウント周波数によって定まるカウントタイミング毎に被検査電圧の標本値が取得される(量子化)。
従って、ランプ型AD変換処理装置では、ランプ波形の周波数を高く設定する場合、カウント時刻の標本化に余裕があれば、カウント値のカウント周波数(クロック周波数)を上昇設定させることで、分解能の劣化を回避できる(図9(a)と図9(b)を比較参照)。
しかし、カウント時刻の標本化に余裕がなければ、当該カウント時刻の精度低下を招かぬよう、それ以上カウント周波数(クロック周波数)を上昇させることができない。この場合、図9(b2)に示す如く、ランプ波形電圧Vrの周期変化にカウント周波数の変化が対応しないので、図9(a),図9(b)と比べてカウント値CNTbの更新回数が減ることになる。即ち、かかる場合には、事実上、分解能の低下が生じてしまう。
このように、従来技術に係るAD変換処理装置では、ランプ型電圧波形の周波数上昇設定と分解能の維持とを両立させることが困難とされていた。これに対し、本実施の形態に係るAD変換処理装置では、切換型波形電圧を利用することで其の課題を見事に解決させている。以下、これについて詳述することとする。
図3(b)は、本実施の形態に係る切換型ランプ波形電圧Vrpが示されている。図示の如く、被検査電圧Vinに対する検査レンジVamは0V〜3.3Vとされ、切換型ランプ波形電圧Vrpの振幅Vam1及びVam2が各々1.65Vとされる。従って、下段側の切換型ランプ波形電圧は0V〜1.65Vを担当することになり、上段側の切換型ランプ波形電圧は1.65V〜3.3Vを担当することになる。
また、切換型ランプ波形電圧Vrpは、準備期間Δtx2が「Δtx2=Δtx1/2」の関係を満たすものであり、ランプ期間Δty2が「Δty2=Δty1/2」の関係を満たすものである。従って、周期Δt2(Δtx2+Δty2)は、周期Δt1の半分の期間とされる。即ち、連続する2個の切換型ランプ波形電圧Vrpに着目すれば、準備期間Δtx2の総和が通常のランプ波形の準備期間Δtx1に一致し、ランプ期間Δty2の総和が通常のランプ波形のランプ期間Δty1に一致する。また、切換型ランプ波形電圧Vrpは、切換え設定されることで検査レンジVamを0V〜3.3Vとしているところ、この検査レンジVamについても通常のランプ波形の其れと一致する。即ち、連続する2個の切換型ランプ波形電圧Vrpは、検査レンジVam、準備期間2・Δtx2、ランプ期間2・Δty2、周期Δt1の各要素について条件が一致している。
このことから、本実施の形態に係る切換型ランプ波形電圧Vrpは、通常のランプ波形Vrと比較すると、検査レンジVamを同一に保ちながらも、ランプ波形の周期Δt2が半分に設定されていることが解る。即ち、切換型ランプ波形電圧Vrpは、通常のランプ波形Vrと比べて其の周波数が2倍に設定されたことになる。
特に、本実施の形態では、カウント値CNTをインクリメントさせるカウントタイミングを分周させることはしていない。即ち、本実施の形態では、図3(a)と同じ時間間隔のカウントタイミングが用いられている。本実施の形態では、図4(a)に示す如く、被検査電圧Vinが0V〜1.65Vの範囲に属するとき、下段側のランプ波形Vrp1を用いてカウント値CNT1を取得する。また、図4(b)に示す如く、被検査電圧Vinが1.65V〜3.3Vの範囲に属するとき、上段側のランプ波形Vrp2を用いてカウント値CNT2を取得する。
従って、各々のランプ波形Vrp1,Vrp2の検査レンジは、全体の検査レンジVamの半分とされる為、分割された検査レンジを対象とした各量子化処理は、カウントタイミングを分周させずとも、分解能を低下させることなく行い得る。そして、本実施の形態では、ランプ波形Vrp1及びVrp2の切換えにより全体検査レンジVamのどの値も検出できるので、カウントタイミングを半分に分周させなくとも、分解能を低下させずにAD変換が行われる。
一方、切換型ランプ波形電圧を用いない場合、ランプ波形Vrの周波数増加に合わせてカウントタイミングを分周させなければ、本実施の形態と同程度の分解能を維持することはできない。図4(d),図4(e)は、本実施の形態(図4(a),図4(b))と同じカウントタイミングが設定されたものである。これによれば、カウントタイミングが同じであっても、このカウントタイミングが負担すべき検査レンジの対象が当該レンジ全体(Vam)である点で、本実施の形態における検出条件とは異なる。従って、従来技術(図4(d),図4(e))によれば、被検査電圧Vinの標本値について分解能が低下することを意味している。このことから、本実施の形態に係るAD変換処理では、従来技術(図4(d),図4(e))よりも高分解能のデータ標本化が可能であることが理解される。
上述の如く、本実施の形態に係るランプ型AD変換処理装置100によると、電圧値方向に切換可能な切換型ランプ波形電圧を用いるので、ランプ波形電圧の周波数を上昇設定させたにも関わらず、カウント値のカウント周波数を維持させつつも、各ランプ波が担当する検査レンジについての分解能が劣化することはない。そして、当該AD変換処理装置は、切換型ランプ波形電圧の切換範囲が被検査電圧の変動範囲を網羅するので、検査レンジの全範囲を通じて分解能が低下せずに済む。即ち、本発明では、ランプ波形電圧の周波数を上昇させた上で、且つ、標本値の分解能を維持させることが可能となる。
また、当該ランプ型AD変換処理装置100によると、ランプ波形の周期を向上させつつもカウントタイミングの周波数を維持させているので、カウント値の計数回数が抑えられ、これを記録するメモリ領域を少なくすることができる。
また、本実施の形態に係るランプ波生成回路120では、ランプ波の振幅が全体の検査レンジVamより小さく設定されるので、コンデンサの容量を低下させることが可能となり、当該回路の小型化及び低コスト化が図られる。
本実施例は、上述した実施の形態の構成を基礎としたものであり、I/Oブロック131aとランプ波生成回路120とに変更が加えられている。以下、かかる変更点について詳述していくこととし、他の構成・作用については、既に説明された内容であるので、其の説明を省略することとする。
図5は、本実施例に係るランプ型AD変換処理装置が示されている。当該ランプ型AD変換処理装置200は、I/Oブロック131aについてLVCMOS3が追加構成されている。また、この変更と併せて、LVCMOS3の入力部とパルス信号生成回路部133bとの間に信号ラインが設けられ、この信号ラインを介してLVCMOS3へパルス信号が送られる。
LVCMOS3の出力部は、オープンドレインIC等によって常にLOWレベルとされる。当該LVCMOS3が行う外部方向出力は、LOWレベルの出力については可能であるが、HIGHレベルの出力については事実上不可能とされる。このように、LVCMOS3は、入力された信号に応じて、外部方向出力を出力不許可状態又はアース状態に切換える動作が行われる。以下、HIGHレベルの出力が見かけの上で出力不許可状態とされる場面を、ハイインピーダンス状態を呼ぶことがある。また、LVCMOS3を第1のインターフェース機能部と呼ぶこととする。
LVCMOS2は、実施の形態でも説明したように、特許請求の範囲におけるパルス出力用インターフェース機能部に相当するものである。このパルス出力用インターフェース機能部LVCMOS2は、パルス信号が入力されたとき、これに相当するパルス信号を外部方向出力として出力させる。図示の如く、LVCMOS2は、第1のインターフェース機能部LVCMOS3と共通する信号が入力されるので、当該機能部LVCMOS3の外部方向出力が出力不許可状態とされるとき、自身の外部方向出力を入力信号パルス信号として出力させる。
ランプ波生成回路120は、コンデンサC、信号ラインLs1に接続される抵抗素子R5(第2の抵抗素子)、信号ラインLs2に接続される抵抗素子R4、抵抗素子R4及びR5の間に接続される抵抗素子R3、及び、信号ラインLs3(放電ライン)に接続される抵抗素子R6(第1の抵抗素子)、が設けられている。
かかる配線によれば、抵抗素子R5(第2の抵抗素子)は、パルス出力用インターフェース機能部LVCMOS2とコンデンサCとを結ぶ通電経路に配置されるので、ここに与えられるパルス信号をコンデンサ側へ中継させることとなる。また、抵抗素子R6(第1の抵抗素子)は、第1のインターフェース機能部LVCMOS3とコンデンサCとを結ぶ通電経路に配置されるので、グランドレベルへ向かう放電電流をFPGA方向へ中継させることとなる。また、図示の如く、コンデンサCは、その直前で抵抗素子5及び抵抗素子6の接点と接続され、パルス信号とオフセット電圧ΔVの双方が其の接点を介して入力される。
本実施例に係る抵抗素子R6(第1の抵抗素子)は、抵抗素子R5(第2の抵抗素子)よりも低い抵抗値とされる。これによれば、ランプ期間Δty2では、信号ラインLs3における外部方向出力が実質的には行われず、信号ラインLs1では外部方向出力としてパルス信号(パルス電圧)の出力が行われる。また、ランプ期間Δty2の満了直後では、抵抗素子R6(第1の抵抗素子)の抵抗値が低いので、コンデンサCの電荷が信号ラインLs3を介して急峻に放電されることとなる。
上述の如く、本実施例に係るランプ型AD変換処理装置200によると、コンデンサCへの出力経路とコンデンサCからの放電経路を設け且つこの経路を切換えて充放電させることにより、放電経路(抵抗素子R6を含む経路)の時定数が抑えられ、ランプ期間Δty2の満了直後での放電動作が速やかに完了する。このように、I/Oブロックのうち高速動作を可能とする機能部を用いなくとも、これと同等な動作が実現される。
また、ランプ波形電圧Vrpの準備期間Δtx2を短期間とさせることができるので、ランプ波の周期Δt1も其の分短くなり、結果として、ランプ波形電圧Vrpの周波数を高く設定することが可能となる。特に、かかる場合には、単に準備期間Δtx2のみが調整されるだけなので、分解能を劣化させるようなこともない。
通常、LVDSは、与えられる電源よりもコモンモード電圧の範囲が限られる。例えば、LVDSに与えられる電源Vpsが3.3Vのとき、0.5V(下限値)から2.5V(上限値)の間をコモンモード電圧としているものがある。このように、検査レンジVamが電源電圧Vpsに対して制限される場合、AD変換処理では、被検査電圧Vinの入力値を調整させなければならない。以下、被検査電圧Vinの調整に関する技術を説明する。
図6に示す如く、本実施例2に係るランプ型AD変換処理装置300は、被検査電圧Vinと差動インターフェース機能部LVDS2との間に、入力値調整回路140が追加されている。当該入力値調整回路140は、レギュレータ等で生成された定電圧Vref2(第2の定電圧)、抵抗素子R7〜R10によって構成される。
このうち、抵抗素子R7及びR8は、互いに直列接続され、一端が定電圧Vref2に接続され他端がグランドレベルに接続される。これらは、オフセット回路を構成するものであって、其の分圧点からオフセット調整値ΔVqを出力させる。
また、抵抗素子R9及びR10は、これも互いに直列接続され、一端が被検査電圧Vinに接続され他端がオフセット回路の分圧点に接続される。これらは、分圧回路を構成するものであって、被検査電圧Vinの電圧方向の範囲を制限させている。
図7を参照して、オフセット回路及び分圧回路の機能について説明する。本実施例の場合、LVDSのコモンモード電圧が検査レンジVamとされるので、被検査電圧Vinは、このコモンモード電圧の範囲しか、AD変換によって検出されない。一方、分圧回路は、入力値を比例変化させることができるので、被検査電圧Vinからこれを電圧方向に圧縮し、被検査電圧Vin(正しくは、圧縮調整された後の被検査電圧)を検査レンジVamの範囲内に収めることができる。
また、オフセット回路は、電源電圧Vpsの下限値に対してオフセット調整値ΔVqを与える。このオフセット調整値ΔVqが設定されると、これ応じて、他端の調整値ΔVpも設定されることになる。従って、オフセット回路は、調整値ΔVqを適宜に設定させることにより、被検査電圧Vinを電圧方向へ調整させることができる。
本実施例では、オフセット回路及び分圧回路の双方が採用されるので、被検査電圧Vinの比例調整とオフセット調整を可能とさせる。例えば、コモンモード電圧が0.5V(下限値)から2.5V(上限値)の範囲とされ、調整前の被検査電圧Vinの変動範囲が0V〜3.3Vであるとする。この場合、本実施例では、調整前の被検査電圧Vinの変動範囲を「中点±0.83V」へ比例調整させ、オフセット調整値ΔVqを「0.8V(オフセット調整値)」に設定する。これによれば、被検査電圧Vinは、「0.8V≦Vin≦2.46V」の範囲で変動するから、コモンモード電圧の範囲に収められるようになる。
Vin 被検査電圧, ΔV オフセット電圧, CNT カウント値, Vrp 切換型ランプ波形電圧, 100 ランプ型AD変換装置, 133c データ作成回路部, 130 プログラマブルコントロールユニット(FPGA), 131a〜131b I/Oブロック, LVDS1〜LVDS2 差動インターフェース機能部。
Claims (4)
- 被検査電圧の属する限定的電圧範囲が現された第1の信号を出力させる電圧範囲特定回路部と、前記第1の信号に基づいて切換型波形電圧の基準値を切換える波形生成回路と、前記切換型波形電圧を現す電圧信号及び前記被検査電圧を現す電圧信号を比較して得た第2の信号が出力される信号比較回路部と、前記被検査電圧の電圧値に関するデジタルデータを作成させるデータ作成回路部と、を備え、
前記波形生成回路は、前記基準値が切換えられる前の切換波形電圧と前記基準値が切換えられた後の切換波形電圧とを、略一致した位相の波形として生成しており、
前記データ作成回路部は、前記被検査電圧の電圧値を前記限定的電圧範囲について現した第1のデジタルデータとしたものを前記第2の信号に基づいてデータ作成させることを特徴とするAD変換処理装置。 - 前記データ作成回路部は、前記第1の信号に相当する第2のデジタルデータを作成し、当該第2のデジタルデータ及び前記第1のデジタルデータをビット結合させる、ことを特徴とする請求項1に記載のAD変換処理装置。
- 前記第2のデジタルデータは、1ビットデータであることを特徴とする請求項2に記載のAD変換処理装置。
- 前記切換型波形電圧は、線形的な傾斜波であることを特徴とする請求項1乃至請求項3の何れか一項に記載のAD変換処理装置。
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