CN110830042B - 高速三级并行模拟数字转换器及其运算方法 - Google Patents

Abstract

本发明公开了一种高速三级并行模拟数字转换器及其运算方法，包括CADC定时切换开关、FIADC定时切换开关、共用模电模块、FIADC、CADC、SSADC以及计数器，模拟输入端、FIADC定时切换开关、共用模电模块和FIADC依次串联，FIADC的输出端通过共用模电模块电连接至CADC的采样端以输出模拟残量，CADC定时切换开关和FIADC定时切换开关并联至共用模电模块，CADC定时切换开关、共用模电模块和CADC依次串联，CADC的输出端电连接至SSADC以输出模拟残量，FIADC、CADC和SSADC并联至计数器以分别向计数器输出数字残量。采用FIADC/CADC/SSADC三级串行/并行的流水线结构，其中第一级FIADC和第二级CADC处于串行工作模式，二者共用主要的共用模电模块，节省了可观的版图面积，只是需要不同的控制开关和不同的数字逻辑输出计数模块。

Description

高速三级并行模拟数字转换器及其运算方法

技术领域

本发明涉及一种CMOS图像传感器的高速三级并行模拟数字转换器及其运算方法，属于数模电路转换领域。

背景技术

1995年CMOS有源像素(Active pixel sensors，APS)被发明，随着标准CMOS工艺的快速发展，CMOS图像传感器在高像素、大动态范围、小尺寸、低噪声等技术指标上取得了长足的进展。现在CMOS图像传感器(CMOS image sensor)已经成为集成电路开发与研究中的一个非常主流和极其富有前景的领域。

CMOS图像传感器是一种利用半导体光电效应实现光电信息转换的固态成像传感器，其中进行光电转换的像素本身和信号读取、存储与传输的模拟和数字电路都可以基于标准的CMOS图像传感器工艺得以实现，这样不仅有利于降低设计和实现成本，而且还能够按照具体应用场景的要求与其他数字信号处理电路进行集成，比如图像锐化、非均匀补偿、伽马校正、白平衡处理、曝光补偿等，这样CMOS图像传感器芯片自然就构成了一种片上系统(System-on-Chip，SoC)。

但是传统现有的CMOS图像传感器其内部运行速度低，转换效率已经逐渐不能满足实际其使用需求。

发明内容

本发明所要解决的技术问题在于克服现有技术的不足而提供一种运行速度更高CMOS图像传感器的高速三级并行模拟数字转换器及其运算方法。

解决上述技术问题，本发明采用如下技术方案：

一种CMOS图像传感器的高速三级并行模拟数字转换器，包括CADC定时切换开关、FIADC定时切换开关、共用模电模块、FIADC、CADC、SSADC以及计数器，模拟输入端、FIADC定时切换开关、共用模电模块和FIADC依次串联，FIADC的输出端通过共用模电模块电连接至CADC的采样端以输出模拟残量，CADC定时切换开关和FIADC定时切换开关并联至共用模电模块，CADC定时切换开关、共用模电模块和CADC依次串联，CADC的输出端电连接至SSADC以输出模拟残量，FIADC、CADC和SSADC并联至计数器以分别向计数器输出数字残量。

本发明的有益效果为：

采用FIADC/CADC/SSADC三级串行/并行的流水线结构，其中第一级FIADC和第二级CADC处于串行工作模式，二者共用主要的共用模电模块，节省了可观的版图面积，只是需要不同的控制开关和不同的数字逻辑输出计数模块。第三级的SSADC和前两级的FIADC/CADC处于并行工作模式，可以提高整个三级并行模拟数字转换器的模拟/数字转换速率。

本发明所述共用模电模块包括开关电容积分器、ADC以及DAC，开关电容积分器串联至ADC，ADC串联至DAC，DAC将模拟残量输入至开关电容积分器。

本发明所述开关电容积分器中的电容采用耗尽型MOS电容。

本发明所述FIADC和CADC的规格均为4bit，SSADC的规格均为5bit。

本发明所述ADC和DAC的规格均为1.5bit。

一种CMOS图像传感器的高速三级并行模拟数字转换器的运算方法，其特征在于：FIADC定时切换开关打开，模拟输入量从模拟输入端经由FIADC定时切换开关输送至共用模电模块，共用模电模块对模拟输入量迭代计算，然后输送至FIADC进行转换，转换结果存储于FIADC中的寄存器中，然后关闭FIADC定时切换开关，打开CADC定时切换开关，FIADC将得到的模拟残量通过共用模电模块输送至CADC，CADC生成的转换结果存储于CADC中的寄存器中，CADC生成的模拟残量输送至SSADC，SSADC生产的转换结果存储于SSADC中的寄存器中，FIADC中的寄存器、CADC中的寄存器和SSADC中的寄存器将各自存储的转换结果一并输入至计数器。

本发明的其他特点和优点将会在下面的具体实施方式、附图中详细的揭露。

附图说明

下面结合附图对本发明做进一步的说明：

图1为本发明实施例CMOS图像传感器的高速三级并行模拟数字转换器的FIADC/CADC逻辑电路示意图。

具体实施方式

下面结合本发明实施例的附图对本发明实施例的技术方案进行解释和说明，但下述实施例仅为本发明的优选实施例，并非全部。基于实施方式中的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得其他实施例，都属于本发明的保护范围。

在下文描述中，出现诸如术语“内”、“外”、“上”、“下”、“左”、“右”等指示方位或者位置关系仅是为了方便描述实施例和简化描述，而不是指示或暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

实施例：

参见图1，本实施例提供的是CMOS图像传感器的高速三级并行模拟数字转换器，包括CADC定时切换开关ΦCADC、采样保持电路S/H，FIADC定时切换开关ΦFIADC、共用模电模块、FIADC、CADC、SSADC以及计数器。

FIADC为折叠集成模数转换器，CADC为循环模数转换器，SSADC为单坡模数转换器。

具体的，本实施例中共用模电模块包括开关电容积分器SC Integrator、1.5-bit的ADC以及1.5-bit的DAC(数模转换器)。其具体结构为开关电容积分器SC Integrator串联至1.5-bit的ADC，1.5-bit的ADC串联至1.5-bit的DAC，1.5-bit的DAC再串联至1.5-bit的ADC，开关电容积分器SC Integrator、1.5-bit的ADC以及1.5-bit的DAC形成一个循环回路，1.5-bit的DAC将经过上一次循环的A/D和D/A转换后的模拟残量输入至开关电容积分器SCIntegrator。

模拟输入端Vin、FIADC定时切换开关、采样保持电路S/H、共用模电模块和FIADC依次串联。其中采样保持电路S/H与共用模电模块的串联位置在1.5-bit的DAC和开关电容积分器SC Integrator之间。

CADC定时切换开关ΦCADC、共用模电模块和CADC依次串联。其中CADC定时切换开关ΦCADC的其中一端直接串联至采样保持电路S/H，经由采样保持电路S/H串联至1.5-bit的DAC和开关电容积分器SC Integrator之间。CADC定时切换开关ΦCADC的另一端串联至开关电容积分器SC Integrator和1.5-bit的ADC之间。

通过上述结构以实现FIADC的输出端通过共用模电模块电连接至CADC的采样端的目的，FIADC将转换后得到模拟残量输出至CADC，CADC的输出端电连接至SSADC，以将CADC转换后得到的模拟残量输出至SSADC。

同时通过上述结构实现CADC定时切换开关ΦCADC和FIADC定时切换开关ΦFIADC并联至共用模电模块的目的。

FIADC、CADC和SSADC均各自含有寄存器Register，FIADC、CADC和SSADC各自的寄存器Register并联至计数器，以将FIADC、CADC和SSADC各自转换得到的转换结果先储存与各自的寄存器Register中，然后由各个寄存器Register将转换结果统一输送至计数器。

CMOS图像传感器的高速三级并行模拟数字转换器的运算方法依次如下:

过程①：FIADC在本实施例中作为第一级的低精度模数转换器，首先FIADC定时切换开关ΦFIADC打开，模拟输入量从模拟输入端Vin经由FIADC定时切换开关ΦFIADC输送至共用模电模块，共用模电模块对模拟输入量迭代计算，然后将计算结果输送至FIADC进行转换以分别得到模拟残量和转换得到的数字信号。数字信号则储存与FIADC内的寄存器Register上。其中FIADC内的寄存器Register是与FIADC内的加法器Adder串联，寄存器Register将储存的数字信号传输至FIADC内的加法器Adder，经过多次采样转换叠加，最终得到数字信号中的高有效位。

过程②：CADC在本实施例中作为第二级的中精度模数转换器，关闭FIADC定时切换开关ΦFIADC，打开CADC定时切换开关ΦCADC，FIADC将得到的模拟残量通过共用模电模块输送至CADC进行转换以分别得到模拟残量和转换得到的数字信号。CADC生成的中有效位数字信号存储于CADC中的寄存器Register中，CADC生成的模拟残量输送至SSADC。

过程③：SSADC在本实施例中作为第三级的高精度模数转换器，SSADC利用CADC输出的模拟残量生成数字信号存储于SSADC中的寄存器Register中。

过程④：FIADC中的寄存器Register、CADC中的寄存器Register和SSADC中的寄存器Register将各自存储的高、中、低有效位的数字信号一并输入至计数器。

通过上述工作过程算法以解决多级模数转换器中非线性误差传递累计问题。此外上述三级模数转换器可以在转换精度、转换速率和版图面积之间取得很好的折衷。

优选的，本实施例中FIADC和CADC的规格均为4bit，SSADC的规格均为5bit。

SSADC的A/D转换速率比较低，要实现N位的精度一般需要2N个时钟周期，而CADC的A/D转换速率比较快，所以将SSADC置于三级模数转换器的最末级，FIADC和CADC完成单个像素点输出的电信号的A/D转换之后，将模拟(信号)残量输出到SSADC继续进行转换。

本实施例中FIADC和CADC可以共享共用模电模块，这样既可以简化电路结构，减小版图面积，还可以在速度和精度之间取得较好的平衡。

本实施例中FIADC和CADC是串行工作的。但SSADC的结构和原理与FIADC和CADC截然不同，除了转换时间之外，其精度严重依赖于斜坡生成器(Ramp generator)的性能，在位数不大的情况下(小于8位)相对容易获得更好的精度，将其放置于三级模数转换器的最末位也是考虑到这一点，通过合理的时序控制，就可以使得SSADC和FI/CADC并行工作。

此外，本实施例开关电容积分器中的电容采用耗尽型MOS电容，以替代常规MIM(metal-insulator-metal)电容。耗尽型MOS电容很大的单位电容密度，很大程度地提高列并行模数转换器的版图经济性，对于小像元尺寸、高分辨率、高帧速的CMOS图像传感器的设计具有重要意义。此外可以通过改进电路设计并结合数字校正技术，使列并行模数转换器的线性度降低到可以接受的水平。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，熟悉该本领域的技术人员应该明白本发明包括但不限于附图和上面具体实施方式中描述的内容。任何不偏离本发明的功能和结构原理的修改都将包括在权利要求书的范围中。

Claims (5)

1.高速三级并行模拟数字转换器，其特征在于：包括CADC定时切换开关、FIADC定时切换开关、共用模电模块、FIADC、CADC、SSADC以及计数器，模拟输入端、FIADC定时切换开关、共用模电模块和FIADC依次串联，FIADC的输出端通过共用模电模块电连接至CADC的采样端以输出模拟残量，CADC定时切换开关和FIADC定时切换开关并联至共用模电模块，CADC定时切换开关、共用模电模块和CADC依次串联，CADC的输出端电连接至SSADC以输出模拟残量，FIADC、CADC和SSADC并联至计数器以分别向计数器输出数字残量，所述共用模电模块包括开关电容积分器、ADC以及DAC，开关电容积分器串联至ADC，ADC串联至DAC，DAC将模拟残量输入至开关电容积分器，FIADC为折叠集成模数转换器，CADC为循环模数转换器，SSADC为单坡模数转换器。

2.根据权利要求1所述的高速三级并行模拟数字转换器，其特征在于：所述开关电容积分器中的电容采用耗尽型MOS电容。

3.根据权利要求1所述的高速三级并行模拟数字转换器，其特征在于：所述FIADC和CADC的规格均为4bit，SSADC的规格均为5bit。

4.根据权利要求1所述的高速三级并行模拟数字转换器，其特征在于：所述ADC和DAC的规格均为1.5bit。

5.一种如权利要求1-4任一权利要求所述的高速三级并行模拟数字转换器的运算方法，其特征在于：FIADC定时切换开关打开，模拟输入量从模拟输入端经由FIADC定时切换开关输送至共用模电模块，共用模电模块对模拟输入量迭代计算，然后输送至FIADC进行转换，转换结果存储于FIADC中的寄存器中，然后关闭FIADC定时切换开关，打开CADC定时切换开关，FIADC将得到的模拟残量通过共用模电模块输送至CADC，CADC生成的转换结果存储于CADC中的寄存器中，CADC生成的模拟残量输送至SSADC，SSADC生产的转换结果存储于SSADC中的寄存器中，FIADC中的寄存器、CADC中的寄存器和SSADC中的寄存器将各自存储的转换结果一并输入至计数器，FIADC为折叠集成模数转换器，CADC为循环模数转换器，SSADC为单坡模数转换器。

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