CN111556266B - 一种基于背照式图像传感器的高动态范围读出电路 - Google Patents
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Abstract
本发明公开了一种基于背照式图像传感器的高动态范围读出电路，模拟相关采样和可编程增益放大器，通过多次采样保持的开关切换策略及调整至设定的增益，将像素内读出的电压信号预防大后传输至下级模数转换器；折叠循环式模数转化器，将前级预放大采样后的信号进行量化；数字相关采样合并逻辑电路，得到真正的数字量化信号；时序控制电路，逐行对每列的模数转换器进行控制；输入信号依次经过模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑电路后输出量化信号，时钟信号经时序控制电路后分别输入折叠循环式模数转化器和数字相关采样合并逻辑电路。本发明减小量化误差，提高动态范围，降低读出电路的整体功耗与面积。
Description
技术领域
本发明属于低功耗集成电路技术领域，具体涉及一种基于背照式图像传感器的高动态范围读出电路，涉及用于仿生导航、目标检测等嵌入式系统和消费类电子产品领域。
背景技术
随着科技的不断进步和人们生活水平的不断提高，消费级的数码相机以及便携式智能手机等各种摄像设备已经成为必需品。图像信息的采集和处理，在消费、医疗、安保以及航空航天等各个领域中都发挥着重要的作用。因此对图像传感器的读出电路提出了低功耗、高动态范围、高速度等新要求。
在应用于仿生导航和目标检测系统的读出电路中，随着对读出信号精度要求的提高，需要系统的动态范围不断提升。仅通过提高模数转换器(ADC)位数来提升系统动态范围的方法受系统功耗、面积以及集成电路制造工艺的限制，不利于高集成度小型化的发展需求。通过改进ADC结构，配合数字控制逻辑以提升动态范围，降低功耗及面积的需求，正成为读出电路的主流发展方向。
传统的前照式图像传感器设计中，由于工艺对面积的限制，使得读出电路以单斜式ADC为核心的列级结构为主。一般由模拟相关双采样电路、比较器、斜坡信号产生器、计数器等部分组成，通过不断比较采样后的像素读出信号与斜坡信号来得到量化值。这类结构一般工作速率较低，在几百kHz量级，精度不高，位数在8～12位；然而当ADC位数超过12位或时钟速度达到几百MHz量级后，积分型ADC很难做到功耗与面积兼得，导致像素读出的信号精度降低。
因此传统的读出电路动态范围有限，需要不断提高时钟速度来弥补逐行曝光方式的缺陷，但是高速的比较器、放大器等电路又会消耗更多的功耗。所以，更多的文献都致力于实现低功耗高速比较器，或是缩短斜坡产生时间及减少比较的次数。
无论是应用于仿生导航或目标检测的嵌入式系统中，还是消费类的电子产品中，图像传感器读出电路的低功耗高动态范围的性能始终是关注的重点。作为整个传感器系统的重要组成部分，读出电路面积越小越有利于像素设计、更复杂的片上数字处理与功能实现。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种基于背照式图像传感器的高动态范围读出电路，将低功耗集成电路设计技术应用于图像传感器产品，以提高图像传感器的性能。
本发明采用以下技术方案：
一种基于背照式图像传感器的高动态范围读出电路，包括：
模拟相关采样和可编程增益放大器，采用电容负反馈结构，包含做模拟相关多采样的开关结构，通过多次采样保持的开关切换策略及调整至设定的增益，将像素内读出的电压信号预防大后传输至下级模数转换器；
折叠循环式模数转化器，采用12+4位两级折叠加循环结构，将前级预放大采样后的信号进行量化；
数字相关采样合并逻辑电路，实现将像素读出信号和无响应时的复位信号相减，得到真正的数字量化信号；
时序控制电路，采用滚筒式曝光方式，逐行对每列的模数转换器进行控制；
输入信号依次经过模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑电路后输出量化信号，时钟信号经时序控制电路后分别输入折叠循环式模数转化器和数字相关采样合并逻辑电路。
具体的，模拟相关多采样的开关结构为：
像元读出信号VP接时钟Φ1控制开关的一端，控制开关的另一端分两路，一路经时钟Φ2控制开关接地，另一路接电容组C1后分两路，一路经时钟Φ1控制开关接共模电压，另一路经时钟Φ2控制开关后分三路，一路接运算放大器负极，第二路经时钟ΦR控制开关接输出端V0，第三路经反馈电容组C2接V0。
具体的，折叠循环式模数转化器包括ADC核心逻辑电路、数字计数器和寄存器；
ADC核心逻辑电路和数字计数器构成折叠模式，使用两路折叠积分ADC进行相关多采样以降低像素内固定模式噪声、复位热噪声及闪烁噪声，对输入信号进行M次采样，输出信号经过M-2次折叠积分过程，通过积分施加高增益，最后将经过多次降噪折叠积分后的信号输出；
循环式ADC在每个周期量化时比较器参考电压保持不变，输入信号经过采样保持模块后，通过Sub-ADC模块中的比较器产生本周期的数字码，数字码通过Sub-DAC模块重新转换为模拟量，并与输入信号作差，将结果通过级间增益后作为下一个量化周期的输入电信，如此循环直到完成所有位的量化，之后将每个周期的输出数字码进行整合，得到最终对输入模拟信号的量化结果。
进一步的，ADC核心逻辑电路包括一个两级运算放大器，两个高速比较器分别用于1.5位的子模数转化器Sub-ADC及1.5位的数模转化器DAC，具体为：
输入信号接时钟ΦFIADC控制开关的一端，控制开关的另一端分两路，一路接采样保持电路，一路接时钟ΦCADC控制的开关；采样保持电路后接电容切换积分器以及来自1.5位DAC的负反馈输出，电容切换积分器后分两路，一路接1.5位ADC，另一路反馈与时钟ΦCADC控制开关的另一端；1.5位ADC后分三路，一路接1.5位DAC，一路接可逆计数器，一路接寄存器输出量化的n位信号；可逆计数器内包含加法器、寄存器、触发器的组合电路输出m位的量化信号。
更进一步的，当ADC切换到循环模式后，在信号采样阶段，运算放大器输出被采样至电容C1a和C1b，1.5位冗余结构的Sub-ADC量化输出至寄存器；在电荷传输阶段，通过1.5位DAC和开关将电容C1和C2连接实现信号传输至输出端并保持。
进一步的，数字计数器基于高速触发器DFF进行时序数字电路设计，在每个时钟上升沿，高速触发器DFF将输入信号D传递到输出端Q，可逆部分的逻辑由组合电路控制；触发器间传输由Gray码替代二进制计数。
更进一步的，可逆部分的逻辑组合电路具体为：
可逆计数器的可逆逻辑包括3个触发器及相关门电路，每个触发器包含时钟输入信号CLK，数据输入信号D，异步复位信号RST和数据输出信号Q；
SR锁存器通过输入时钟信号CLK和保持信号Hold输出连接至后面3个DFF的时钟输入信号；第1个DFF的输入信号D<12>由其输出信号Q<12>连接一个反相器电路产生，第2个DFF的输入信号D<13>由输出信号Q<12>与Q<13>连接一个异或门后再与外部输入的选择信号SEL的相反信号连接另一个异或门产生，第3个DFF中输出信号Q<12>和Q<13>连接至一个异或门输出，输出信号Q<13>和选择信号SEL连接另一个异或门输出，两个输出信号连接至同一个或门电路输出，再和Q<14>的相反信号连接至一个异或门输出D<14>；组合电路对应的数字逻辑能够实现加减技术功能。
与现有技术相比，本发明至少具有以下有益效果：
本发明一种基于背照式图像传感器的高动态范围读出电路，列级并行的读出方式可以为背照式传感器提供较好的动态范围表现。在信号量化前后分别做相关采样，可以有效降低电路中的量化噪声或非线性等影响，而粗细两级模数转换的结构可以提升输入模拟信号的动态范围。
进一步的，模拟相关多采样的开关结构能够大幅降低像素读出信号中的噪声，提高模拟信号的信噪比，且与后级折叠积分过程电路兼容，可节约面积。
进一步的，折叠循环式模数转换器通过两种量化方式的转换，能够在速度与精度方面保持平衡，相比现有单斜式结构具有同级别的面积与功耗情况下，有效提升信号的动态范围。
进一步的，可逆计数器结构可以节省多个计数器逻辑的复杂面积与额外功耗，并且提高时钟速度。
综上所述，本发明通过结合相关多采样技术和自适应调整前端放大器增益，在降低像素读出信号噪声的同时减小源随器增益导致的非线性影响。在循环比较逻辑中增加冗余位数以减小量化误差，在不引入多次曝光合成的技术来提高动态范围的同时降低读出电路的整体功耗与面积。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明读出电路整体结构示意图；
图2为模拟相关多采样结构示意图；
图3为两级折叠循环模数转换器结构示意图；
图4为模数转换器主要核心结构示意图；
图5为模数转换器工作信号时序图；
图6为循环模式工作结构示意图；
图7为高速可逆计数器结构示意图；
图8为折叠积分结构提升信噪比的示意图；
图9为读出电路信号分析频谱普图。
具体实施方式
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在附图中示出了根据本发明公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
请参阅图1，本发明提供了一种基于背照式图像传感器的高动态范围读出电路，包括模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑。
输入信号依次经模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑电路后输出，时钟信号经时序控制电路后分别输入折叠循环式模数转化器和数字相关采样合并逻辑电路；模拟相关采样和可编程增益放大器采用电容负反馈结构，包含做模拟相关采样的开关结构；折叠循环式模数转化器采用12+4位两级折叠加循环结构；时序控制电路的逻辑根据滚筒式曝光方式，逐行对列级折叠循环式模数转化器ADC进行控制；最后输出量化信号前通过数字相关采样合并逻辑电路部分实现像素信号和复位信号之间的运算，进一步消除电路中含有的失调或噪声影响。
请参阅图2，相关采样和可编程增益放大器的模拟相关多采样的开关结构中，
4T像元读出信号VP，接时钟Φ1控制开关，另一端分两路，一路经时钟Φ2控制开关接地，另一路接电容组C1后分两路，一路经时钟Φ1控制开关接共模电压，另一路经时钟Φ2控制开关后分三路，一路接运算放大器负极，第二路经时钟ΦR控制开关接输出端V0，第三路经反馈电容组C2接V0。
将像素读出的电压信号连接到一个由时序控制电容切换的积分器结构；在每个周期内，当ΦR、Φ1关断，Φ2开启时，反馈电容C2进行复位，信号被C1第一次采样；然后ΦR及Φ1开启，Φ2关断，C1和C2被连接到一个共模电压开始电荷分享阶段；此时再将Φ1关断，Φ2开启则C1上电荷又会被共模电压慢慢复位；将开关Φ1和Φ2的切换做M次循环，则复位和采样阶段都会产生M次积分平均过程，使得输入噪声功率变为原来的1/M，进而提升信号的动态范围。
由于相关采样技术能够和折叠积分结构复用，因此可与后级ADC共同组成前端预放大与采样保持电路。同时为了避免因为像元产生的信号溢出，电容C1和C2均由3组调整电容阵列构成，其总容值由后端产生的数字信号开关控制，达到了可编程增益的目的，提高整个读出电路的动态范围。
请参阅图3，两级折叠循环式模数转化器包括ADC核心逻辑电路、数字计数器构成的折叠模式，以及寄存器构成的循环模式。
输入信号接时钟ΦFIADC控制开关，另一端分两路，一路接采样保持电路，一路接时钟ΦCADC控制的开关。采样保持电路后接电容切换积分器以及来自1.5位DAC的负反馈输出，电容切换积分器后分两路，一路接1.5位ADC，一路反馈与时钟ΦCADC控制开关的另一端。1.5位ADC后分三路，一路接1.5位DAC，一路接可逆计数器，一路接寄存器输出量化的n位信号。可逆计数器内包含了加法器、寄存器、触发器的组合电路输出m位的量化信号。
请参阅图4，ADC核心逻辑电路包含一个两级运算放大器，两个高速比较器分别用于1.5位的子模数转化器(Sub-ADC)及1.5位的数模转化器(DAC)。1.5位Sub-ADC的冗余结构能够有效避免比较器失调所引起的非线性影响。同时将采样电容拆分为C1a和C1b两个作为内部参考产生。其工作时序如图5所示，在像元信号复位和采样阶段，使用两路折叠积分ADC对其进行相关多采样以降低像素内固定模式噪声、复位热噪声及闪烁噪声等。因此对输入信号进行M次采样，最后输出信号则会经过M-2次折叠积分过程。在传统的单斜式积分中，即使很小的输入信号经过不断线性累加最后也会达到输出饱和。而在折叠式积分中，模拟信号的振幅被折叠控制在有限的范围内，同时通过积分施加高增益，最后会将经过多次降噪折叠积分后的信号输出。
请参阅图6，当ADC切换到循环模式后，电路工作情况具体为：
在信号采样阶段，运算放大器输出被采样至电容C1a和C1b，1.5位冗余结构的Sub-ADC量化输出至寄存器；
在电荷传输阶段，通过1.5位DAC和开关将电容C1和C2连接实现信号传输至输出端并保持。
其中，1.5位DAC的码值由上一次循环的Sub-ADC输出量化值提供，因此可得到余量电压，为了完成N位高精度量化需要进行N次循环。
请参阅图7，数字计数器为高速可逆计数器，由于折叠积分的每个周期输出的码值需要经过计数器处理，以得到粗量化的高位数字码值，而折叠后的电压进入循环ADC进行低位细量化。因此每个周期的比较结果有三种状态，对于计数器需要加一、减一和保持功能。
可逆计数器的可逆逻辑由3个触发器(DFF)及相关门电路组成，每个触发器包含时钟输入信号CLK，数据输入信号D，异步复位信号RST和数据输出信号Q。以14位量化示意图为例，SR锁存器通过输入时钟信号CLK和保持信号Hold输出连接至后面3个DFF的时钟输入信号。第1个DFF的输入信号D<12>由其输出信号Q<12>连接一个反相器电路产生，第2个DFF的输入信号D<13>由输出信号Q<12>与Q<13>连接一个异或门后再与外部输入的选择信号SEL的相反信号连接另一个异或门产生，第3个DFF中输出信号Q<12>和Q<13>连接至一个异或门输出，输出信号Q<13>和选择信号SEL连接另一个异或门输出，两个输出信号连接至同一个或门电路输出，再和Q<14>的相反信号连接至一个异或门输出D<14>。该组合电路所对应的数字逻辑可以实现加减技术功能。
本发明基于高速触发器(DFF)进行时序数字电路的设计，在每个时钟上升沿，DFF将输入信号D传递到输出端Q，可逆部分的逻辑由图中的组合电路控制。而高速的触发器间传输由Gray码替代二进制计数，以保证传输延迟小于高速时钟周期。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图8，对模拟相关多采样结构的仿真可以看出，折叠积分次数越多对输入信号的信噪比提升越大，对于一些固定模式噪声、开关热噪声等的抑制，动态范围可提升1倍左右。
请参阅图9，从ADC输出特性能够看出，整个读出电路的动态范围达到了81dB，同时功耗仅有0.15mW。对比同类文献，本发明的在面积基本不变的情况下，功耗降低了26％～66.7％，动态范围提升了5dB～18dB。
综上所述，本发明一种基于背照式图像传感器的高动态范围读出电路，避免了传统的单斜式ADC结构为提升动态范围而增加大量功耗和版图面积的问题。由于采用可编程增益的相关多采样前端预防大，因此不需要额外引入过多的降噪电路，同时与后级ADC核心逻辑兼容的特点节省了版图面积和功耗。折叠积分与循环交替工作的模式使得在相同条件下，本发明的量化精度可比传统单斜式积分型模数转换器增加约1-3位有效位数。在数字电路部分维持了高速优化与并行输出的特点，加入钟控开关使得数字逻辑的静态功耗得以大幅降低。最后端处理时再通过交替输出的数字相关采样技术来进一步降低电路中的失调和量化噪声等影响。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (6)
1.一种基于背照式图像传感器的高动态范围读出电路，其特征在于，包括：
模拟相关采样和可编程增益放大器，采用电容负反馈结构，包含做模拟相关多采样的开关结构，通过多次采样保持的开关切换策略及调整至设定的增益，将像素内读出的电压信号预防大后传输至下级模数转换器；
折叠循环式模数转化器，采用12+4位两级折叠加循环结构，将前级预放大采样后的信号进行量化，折叠循环式模数转化器包括ADC核心逻辑电路、数字计数器和寄存器；
ADC核心逻辑电路和数字计数器构成折叠模式，使用两路折叠积分ADC进行相关多采样以降低像素内固定模式噪声、复位热噪声及闪烁噪声，对输入信号进行M次采样，输出信号经过M-2次折叠积分过程，通过积分施加高增益，最后将经过多次降噪折叠积分后的信号输出；
循环式ADC在每个周期量化时比较器参考电压保持不变，输入信号经过采样保持模块后，通过Sub-ADC模块中的比较器产生本周期的数字码，数字码通过Sub-DAC模块重新转换为模拟量，并与输入信号作差，将结果通过级间增益后作为下一个量化周期的输入电信，如此循环直到完成所有位的量化，之后将每个周期的输出数字码进行整合，得到最终对输入模拟信号的量化结果；
数字相关采样合并逻辑电路，实现将像素读出信号和无响应时的复位信号相减，得到真正的数字量化信号；
时序控制电路，采用滚筒式曝光方式，逐行对每列的模数转换器进行控制；
输入信号依次经过模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑电路后输出量化信号，时钟信号经时序控制电路后分别输入折叠循环式模数转化器和数字相关采样合并逻辑电路。
2.根据权利要求1所述的基于背照式图像传感器的高动态范围读出电路，其特征在于，模拟相关多采样的开关结构为：
像元读出信号VP接时钟Φ1控制开关的一端，控制开关的另一端分两路，一路经时钟Φ2控制开关接地，另一路接电容组C1后分两路，一路经时钟Φ1控制开关接共模电压，另一路经时钟Φ2控制开关后分三路，一路接运算放大器负极，第二路经时钟ΦR控制开关接输出端V0，第三路经反馈电容组C2接V0。
3.根据权利要求1所述的基于背照式图像传感器的高动态范围读出电路，其特征在于，ADC核心逻辑电路包括一个两级运算放大器，两个高速比较器分别用于1.5位的子模数转化器Sub-ADC及1.5位的数模转化器DAC，具体为：
输入信号接时钟ΦFIADC控制开关的一端，控制开关的另一端分两路，一路接采样保持电路，一路接时钟ΦCADC控制的开关；采样保持电路后接电容切换积分器以及来自1.5位DAC的负反馈输出，电容切换积分器后分两路，一路接1.5位ADC，另一路反馈与时钟ΦCADC控制开关的另一端；1.5位ADC后分三路，一路接1.5位DAC，一路接可逆计数器，一路接寄存器输出量化的n位信号；可逆计数器内包含加法器、寄存器、触发器的组合电路输出m位的量化信号。
4.根据权利要求3所述的基于背照式图像传感器的高动态范围读出电路，其特征在于，当ADC切换到循环模式后，在信号采样阶段，运算放大器输出被采样至电容C1a和C1b，1.5位冗余结构的Sub-ADC量化输出至寄存器；在电荷传输阶段，通过1.5位DAC和开关将电容C1和C2连接实现信号传输至输出端并保持。
5.根据权利要求1所述的基于背照式图像传感器的高动态范围读出电路，其特征在于，数字计数器基于高速触发器DFF进行时序数字电路设计，在每个时钟上升沿，高速触发器DFF将输入信号D传递到输出端Q，可逆部分的逻辑由组合电路控制；触发器间传输由Gray码替代二进制计数。
6.根据权利要求5所述的基于背照式图像传感器的高动态范围读出电路，其特征在于，可逆部分的逻辑组合电路具体为：
可逆计数器的可逆逻辑包括3个触发器及门电路，每个触发器包含时钟输入信号CLK，数据输入信号D，异步复位信号RST和数据输出信号Q；
SR锁存器通过输入时钟信号CLK和保持信号Hold输出连接至后面3个DFF的时钟输入信号；第1个DFF的输入信号D<12>由其输出信号Q<12>连接一个反相器电路产生，第2个DFF的输入信号D<13>由输出信号Q<12>与Q<13>连接一个异或门后再与外部输入的选择信号SEL的相反信号连接另一个异或门产生，第3个DFF中输出信号Q<12>和Q<13>连接至一个异或门输出，输出信号Q<13>和选择信号SEL连接另一个异或门输出，两个输出信号连接至同一个或门电路输出，再和Q<14>的相反信号连接至一个异或门输出D<14>；组合电路对应的数字逻辑能够实现加减技术功能。
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