CN114467296A - 具有双像素电源的图像传感器中的乒乓读出结构 - Google Patents

Abstract

一种图像传感器包括像素阵列、多个电压源和乒乓读出电路，像素阵列具有排列在耦接多个列总线的多个像素簇中的多个像素，多个电压源耦接多个像素簇。相邻列总线中的像素簇由不同的电压源供电。乒乓读出电路包括耦接多个列总线的多路复用电路，以及耦接多路复用电路的多个模数转换器。图像传感器还包括控制器，该控制器用于选择性地将像素簇的像素信号耦接列总线到ADC以进行信号转换。

Description

具有双像素电源的图像传感器中的乒乓读出结构

交叉引用

本申请要求于2020年4月27日提交的美国非临时专利申请No.16/859，990的优先权，其公开的全部内容通过引用并入本文。

技术领域

本申请涉及图像传感器和模数转换器(Analog-to-digital converter，ADC)以及用于图像传感器的像素的电压源，更具体地，涉及减少像素之间的串扰和读出功耗的乒乓读出架构。

背景技术

具有高像素数的现代图像传感器试图以最小的功耗实现高帧率、低读取噪声和高动态范围。现代CMOS图像传感器(CMOS image sensor，CIS)的基本功能是捕获在光电二极管中被转换为电子的光子。CIS光电二极管的这些被捕获的电子由作为传感器一部分的一系列ADC读出。在读出链中，将来自像素的信号电荷(电子)转换成数字代码的模数转换器往往在功耗方面占主要地位。ADC中更高的功率可以提供更低的读取噪声或更高的动态范围，从而提高图像质量。但是更高的功耗也会导致电池寿命更短和发热，这在消费产品中具有固有限制，并且可能导致在CIS环境下更差的传感器性能。

此外，为了在短时间内读出大型CIS阵列，可能需要大量ADC。例如，一个4800万像素的阵列可能需要4000个独立的ADC。ADC占据的总芯片面积相当大，可能会推高产品成本。

发明内容

本申请公开了一种集成电路图像传感器，包括耦接到不同电压源的多个像素簇以及减少像素之间的串扰和读出功耗的乒乓读出架构。公开了一种实施这种乒乓读出架构的系统、方法和设备。在一个实施例中，图像传感器包括像素阵列、多个电压源、乒乓读出电路和控制器，该像素阵列具有布置在多个像素簇中的多个像素，这多个像素簇耦接到多个列总线，这多个电压源耦接到多个像素簇，其中相邻列总线中的像素簇由不同的电压源供电。乒乓读出电路包括耦接到多个列总线的多路复用(Multiplexing，MUX)电路，以及耦接到MUX电路的多个模数转换器(Analog-to-digital converter，ADC)。控制器用于通过MUX电路选择性地将像素簇的像素信号耦接到列总线并耦接到ADC，以进行信号转换。

在一个实施例中，MUX电路包括多个多路选择器，每个多路选择器具有耦接到M个不同列总线的M个输入端和耦接到ADC中的一个的输出端，其中M是大于1的正整数。

在一个实施例中，每个像素簇包括至少两列像素和至少一行像素组成的矩阵，在控制器的控制下，两个相邻像素簇的每个像素由MUX电路通过两个不同的列总线被交替地读出到一模数转换器。

在一个实施例中，多个电压源包括两个具有相同的标称电压并且彼此电分离的低压差稳压器(Low-dropout voltage regulator，LDO)。

在一个实施例中，每个ADC包括比较器和计数器。在一个实施例中，每个ADC包括比较器、计数器和设置在MUX电路与比较器之间的放大器。

在一个实施例中，图像传感器还可以包括耦接到多个ADC并用于存储像素的经转换的数据的数据存储器。

本申请的实施例还提供了一种图像传感器，该图像传感器包括像素阵列和多个电压源。像素阵列具有被布置在多个像素簇中的多个像素，这多个像素簇耦接到多个列总线，多个电压源耦接到多个像素簇，电压源具有相同的标称电压并且彼此物理分离，其中相邻列总线中的像素簇由不同的电压源供电。图像传感器还包括耦接到多个列总线的多个模数转换器(Analog-to-digital converter，ADC)。每个ADC包括输入级，该输入级包括并联连接的第一运算放大器和第二运算放大器，并且第一运算放大器和第二运算放大器中的每一个包括可变偏置电流，并且用于接收耦接到列总线的像素簇的像素信号。

在一个实施例中，第一运算放大器和第二运算放大器中的每一个均包括通过列总线耦接到一像素簇的像素的第一输入端、耦接到参考电压的第二输入端、耦接在第一输入端和地之间的第一电容器、以及设置在第一输入端和多路选择器之间的开关。

在一个实施例中，图像传感器还包括设置在一列总线与第一电容器之间的第二电容器，该第二电容器用于通过信号电压对第一电容器进行充电。在一个实施例中，当ADC处于复位转换阶段时，信号电压是复位电压，当ADC处于信号转换阶段时，信号电压是像素信号电压。

在一个实施例中，当ADC对通过第一运算放大器的像素信号进行转换时，第一运算放大器的可变偏置电流大于第二运算放大器的可变偏置电流，反之亦然。

本申请的实施例还提供了一种用于从图像传感器读出像素信号的方法。图像传感器包括：像素阵列，其具有被布置在多个像素簇中的多个像素，这多个像素簇被耦接到多个列总线；耦接到多个列总线的多个电压源，其中相邻的列总线由不同的电压源供电；多个多路选择器，其具有耦接到一组列总线的一组输入端；耦接到多路选择器的多个模数转换器(Analog-to-digital converter，ADC)；以及控制器，其用于通过多路选择器中的一个来选择性地将列总线的像素信号耦接到ADC。该方法包括：提供多个多路选择器，每个多路选择器具有一组输入端；将多路选择器的一组输入端中的每个输入端耦接到列总线中的一列总线，以及按时间顺序读出与一组列总线相关联的像素簇中的像素信号。该方法还包括由控制器从一组列总线中交替地选择一列总线到多路选择器的输出端，并由耦接到多路选择器的ADC对所选择的列总线上的像素信号进行转换。

与传统的装置和方法相比，通过本申请获得了许多益处。使用乒乓读出方案读出像素信号，减少了信号干扰。结合下面的文字和附图，对本申请的实施例及其许多优点和特征进行更详细的描述。

附图说明

本申请的实施例在附图的图片中以示例的方式而非以限制的方式进行说明和描述，在附图中相似的附图标记表示相似的元件。附图不一定按比例绘制，重点在于说明发明构思的原理。例如，为了清楚起见，一些元件的尺寸相对于彼此被放大。

图1是根据本申请实施例的耦接到一示例性读出电路的像素的框图。

图2是根据本申请实施例的模数转换器的简化框图。

图3是示出了根据本申请实施例的乒乓读出架构的简化示意框图。

图4是示出了根据本申请实施例的示例性乒乓读出架构的简化示意框图。

图5是根据本申请实施例的具有3∶1多路选择器的示例性图像传感器的简化示意框图。

图6是根据本申请实施例的具有4∶1多路选择器的示例性图像传感器的简化示意框图。

图7是示出了根据本申请实施例的图4中具有2选1多路选择器的示例性乒乓读出架构的运作的时序图。

图8是示出了用于根据本申请实施例的具有2×2像素簇的示例性图像传感器的控制信号的简化示意图。

图9是示出了根据本申请实施例的具有2×2像素簇的图像传感器的示例性乒乓读出架构的简化示意框图。

图10是示出了根据本申请实施例的用于避免偏移留存的倍增式ADC输入级的简化示意框图。

图11是示出了图10的倍增式ADC输入级中的列信号的信号路径的自动调零过程的时序的时序图。

图12是示出了根据本申请实施例的用于从图像传感器读出像素信号的方法的简化流程图。

具体实施方式

图1是根据本申请实施例的耦接到一示例性读出电路的像素的框图。参考图1，像素包括光电二极管(或光敏元件)PD、耦接到光电二极管PD的转移晶体管TX、具有耦接到转移晶体管TX的栅极的源极跟随器SF、耦接到被设置在转移晶体管TX和源极跟随器SF的栅极之间的浮动扩散节点FD的复位晶体管RST。复位晶体管RST用于当复位晶体管RST导通时对浮动扩散节点FD充电至复位电压VDD_RST，从而使浮动扩散节点FD复位。通过导通转移晶体管TX，光电二极管PD可以与浮动扩散节点FD一起复位。源极跟随器SF的一端被耦接至源极跟随器电压VDD_SF，另一端被耦接至选择晶体管SEL。选择晶体管SEL具有耦接到行选择线(未示出)的栅极，并且该选择晶体管被设置在源极跟随器SF与向模数转换器ADC提供模拟输出像素信号VOUT的电压读出线之间。选择晶体管SEL被耦接至电流源IBIAS。在一个实施例中，转移晶体管TX、复位晶体管RST、源极跟随器SF和选择晶体管SEL是N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)晶体管。

在一个实施例中，模数转换器ADC包括比较器和计数器，并从斜坡电压发生器接收斜坡电压VRAMP。如本文所使用的，斜坡电压发生器可以称为斜坡发生器。斜坡电压VRAMP也可以称为斜坡、斜坡信号或斜坡电压信号。斜坡电压VRAMP以恒定比率随时间增加。参考图1，读出电路还可以包括控制器，该控制器用于生成控制信号以导通和关断转移晶体管TX、复位晶体管RST、源极跟随器SF和选择晶体管SEL。控制器还向斜坡电压发生器提供控制信号，用于在复位转换阶段和信号转换阶段(或者称为信号测量阶段)中的不同时间间隔期间控制斜坡电压VRAMP。在一个实施例中，控制器可以被实现为被设置在读出电路外部的单独的器件。在另一个实施例中，控制器可以被集成在包括像素阵列和多个读出电路的图像传感器中。斜坡电压发生器向读出电路提供斜坡电压。下面将对ADC、控制器和斜坡电压发生器进行更详细的描述。需要注意的是，本申请中所提到的“实施例”或“一个实施例”不一定是指同一个实施例。

图2是根据本申请实施例的模数转换器(ADC)20的简化框图。模数转换器20包括电压比较器21和耦接到比较器21的计数器22。计数器22接收参考时钟信号CLK和复位信号RESET。计数器22响应于参考时钟信号CLK进行计数，同时比较器21将像素输出信号VOUT与斜坡电压VRAMP进行比较。当斜坡电压VRAMP达到或超过VOUT的电平时，比较器21向计数器22输出比较信号STOP。作为响应，计数器22停止计数，并且存储在计数器中的计数值是表示像素输出信号VOUT的数字字。参考图2，控制器23除了提供控制信号来导通和关断晶体管以读出图像传感器的像素的模拟信号之外，还输出控制信号以将存储在计数器22中的计数值锁存到数据存储器24、将计数值传输到处理器(未示出)以进行进一步处理、以及使计数器22复位。控制器23可以在锁存计数值之后使计数器22复位。在一个实施例中，计数器22可以是同步计数器。在另一个实施例中，计数器22可以是二进制波纹计数器。

在一个实施例中，模数转换器20还可以包括设置在比较器21之前的可编程增益放大器(Programmable gain amplifier，PGA)，即，PGA设置在像素输出信号VOUT和比较器之间，并且在向比较器21提供放大的(缩放的)像素输出信号VOUT’之前，以可编程的增益对像素输出信号VOUT进行缩放。PGA提供了提高斜坡信号VRAMP的斜坡率的灵活性。斜坡率的提高使得能够进行额外的模数转换，从而降低来自ADC和PGA的热噪声。需要注意的是，虽然提高斜坡率只会影响ADC每次转换的噪声贡献，但该贡献会因PGA的增益而降低。

在一个实施例中，高像素数的图像传感器中的ADC架构是斜坡ADC。在斜坡ADC中，单个线性斜率电压斜坡连同参考时钟(例如，时钟信号CLK)一起被提供给许多ADC(通常是数千个)。每个ADC包含一比较器，用于对像素输出的电压与斜坡电压进行比较。每个ADC还包含一数字电路(例如计数器22)以对时钟周期进行计数。每个ADC捕获从斜坡的开始到斜坡电压超过像素输出电压的时刻的时钟周期的数量。这种架构的好处是，ADC的许多实例中的每一个只需要包括一简单的比较器和一数字计数器。与每个ADC中的比较器相比，斜坡发生器电路具有更多的部件和相当大的功耗，但整个图像传感器只需要一个斜坡发生器，因此斜坡发生器的总面积和功率需求只占ADC总面积和功率的一小部分。

图3是示出了根据本申请实施例的图像传感器30的简化示意框图，该图像传感器包括耦接到乒乓读出架构的像素阵列。参考图3，图像传感器30包括具有N行像素和M列像素总线的像素阵列，像素被分组为多个像素簇31，并经由多个列总线被提供给多个多路选择器32。术语“像素簇”是指共享公共列总线并且由相同电压源供电的一组像素。根据本申请，相邻像素被分组为共享列总线的像素簇，即同一行上的相邻像素可以耦接到同一列总线并由同一电压源供电。也就是说，在根据本申请的实施例的图像传感器中，列总线的数量少于像素列的数量。

在一个实施例中，被分组在X个列总线中的像素簇被耦接到多路选择器的X个输入端，该多路选择器具有耦接到模数转换器(ADC)33a、33b、…、33m中的一个的输出端。如图2所示，每个ADC可以包括比较器和计数器。每个计数器接收公共时钟信号CLK，并包括对应于从相关列的像素簇接收的模拟像素信号的计数值。响应于由控制器36提供的控制信号，每个计数器的计数值被锁存到数据存储器35中。根据本申请，一定数量的列上的像素信号以在时间上交错的方式被施加到公共模数转换器(ADC)，即，对一定数量的列上的像素信号的转换是由ADC以在一定数量的列之间分时或“乒乓”的方式来执行的。公共ADC在一定数量的列之间的进行的乒乓转换是通过多路选择器的运作来实现的。在实施例中，公共ADC可以以与耦接到一个列的ADC相同的速度运行(即，没有多路选择器)。

在典型的CIS示例系统中，一个48兆像素阵列可以具有8000个像素列和6000个像素行。像素可以被组织成2×2的簇，每个簇有一个输出端，并且一列簇连接到单个输出线。在此示例中，将有4000个这样的列输出端。传统配置可能有4000个ADC同时在这4000个输出端上运行。为了处理整个阵列，每个ADC必须执行总共12000次转换。在典型情况下，像素簇将使用源极跟随器晶体管配置来驱动其输出端。在这种情况下，典型的源极跟随器偏置电流为5μA，或整个阵列为20mA。在这种情况下，每个ADC的典型功耗可能是20μA，或整个阵列为80mA。本示例中的总模拟功耗为100mA。

假设实现乒乓架构需要一些开销，则可能需要每个ADC消耗25μA才能获得相同的性能。对于2000个ADC，总ADC电流将为50mA，总模拟功耗为70mA。因此，可以实现30％的功耗降低。

本方案的另一个好处是，通过将ADC数量减少2倍，考虑到实现乒乓架构所需的一些开销，ADC总面积可以减少近50％。

此外，一些实施例不仅可以降低功耗，还可以替代地通过增加动态范围或者降低读取噪声而使每个ADC消耗更多的功率。或者，在另一个实施例中，可以增加像素输出端的数量并且可以减少读出整个阵列所进行的顺次转换的数量，而不是减少ADC的数量。在一些实施例中，如果输出端的数量增加2x，则总阵列读出时间可以减少2x，这相当于将帧速率增加2x倍。

根据本申请的一些实施例，为了改善CIS读出链中的功耗/噪声折衷，一种新颖的方法是每个ADC在两个像素输出列之间进行乒乓式转换。在较大像素数(例如1200万像素或更大像素)的图像传感器中，在像素读出期间，确定像素输出而花费大量时间是正常的。在此期间，ADC没有执行太多有用的功能，但很难关闭ADC以节省功耗，因为这会导致电源上的大瞬变，从而中断像素确定和读出操作，并导致像素读取噪声增加。相反，新颖的实现方式提出了每个ADC处理来自两个像素列的输出。当确定一个像素的输出时，ADC对另一个输出执行转换。然后，ADC切换到现在已经确定的输出以执行转换，而另一个像素列切换到下一个像素行并开始进行确定。

在一些实施例中，新颖的实现方式还包括为两个交替的像素列总线提供不同的电压源。像素确定过程对像素供电电压具有极大的干扰性。由噪声电源供电的像素输出会具有噪声读数。为了使处于确定过程中的像素输出不影响已经被确定并正在由ADC转换为数字代码的像素输出，一些实施例提供了来自两个不同的低压差稳压器(Low-dropoutvoltage regulator，LDO)的两个像素电源，这两个低压差稳压器具有相同的标称电压，但是未电连接到相邻列，即LDO(例如，Vdd1、Vdd2)可以具有相同的标称电压，但是例如通过层间电介质层而彼此电分离和物理分离。

图4是示出了根据本申请实施例的示例性乒乓读出架构40的简化示意框图。参考图4，8×8的像素阵列被分成两个相同的部分：部分1和部分2，每个部分具有相同的布局结构并且由控制器46提供相同的控制信号进行控制。如本文所使用的，大写字母“P”表示根据本申请实施例的图像传感器中的像素的读取顺序，而小写字母“p”表示图像传感器的物理布局。也就是说，第一行中的物理像素布局是以p1、p2、p3、p4、p5、p6、p7、p8的顺序被布置。在所示的示例实施例中，部分1和部分2中的每一个均包括32个像素，其读出顺序为第一行中的P1、P3、P2、P4，第二行中的P5、P7、P6、P8，第三行中的P9、P11、P10、P12，第四行中的P13、P15、P14、P16，第五行中的P17、P19、P18、P20，第六行中的P21、P23、P22、P24，等等。部分1中像素的信号通过列总线col 1和col 2提供给第一模数转换器ADC1，并通过输入端41和42提供给第一2：1多路选择器MUX1用于信号转换，部分2中像素的信号通过列总线col 3和col 4提供给第二模数转换器ADC2，并通过输入端43和44提供给第二2：1多路选择器MUX2用于信号转换。根据本申请的实施例，ADC1和ADC2彼此独立地运作，因此ADC1和ADC2的运作可以同时执行。

需要注意的是，本申请的实施例不限于具有2选1多路选择器(2∶1MUX)、4选1多路选择器(4∶1MUX)或两个独立电压源的乒乓架构。本领域技术人员将理解，根据本申请的其他实施例，也可以使用其他乒乓架构。

图5是根据本申请实施例的具有3∶1多路选择器的示例性图像传感器50的简化示意框图。参考图5，图像传感器50可以包括被布置在数个列总线(col 1、col 2、col 3)和数个行中的多个像素簇C51(C51a、C51b、C51c)。每个像素簇C51包括x×y个像素，其中x和y是正整数。像素簇的两个相邻列由不同的标称电压供电。在所示的示例中，耦接到列总线col1的像素簇C51a由电压源A供电，耦接到列总线col 2的像素簇C51b由电压源B供电，耦接到列总线col 3的像素簇C51c由电压源C供电。电压源A、B和C具有相同的标称电压，并且彼此物理分离和电气分离。在控制器56的控制下，像素簇中像素的信号电荷通过模拟3∶1多路选择器被提供给ADC。模拟3：1多路选择器具有分别耦接到列总线col 1、col 2和col 3的三个模拟输入端m1、m2和m3，以及耦接到ADC的输出端。

图6是根据本申请实施例的具有4∶1多路选择器的示例性图像传感器60的简化示意框图。参考图6，图像传感器60可以包括被布置在数个列总线(col 1、col 2、col 3、clo4)和数个行(行1、…、行N)中的多个像素簇C51(C51a、C51b、C51c、C51d)。每个像素簇C51包括x×y个像素，其中x和y是正整数。像素簇的两个相邻列由不同的标称电压供电。在所示的示例中，耦接到列总线col 1的像素簇C51a由电压源A供电，耦接到列总线col 2的像素簇C51b由电压源B供电，耦接到列总线col 3的像素簇C51c由电压源C供电，耦接到列总线col4的像素簇C51d由电压源D供电。电压源A、B、C和D具有相同的标称电压，并且彼此物理分离和电气分离。在控制器66的控制下，像素簇中像素的信号电荷通过模拟4∶1多路选择器被提供给ADC。模拟4∶1多路选择器具有分别耦接到列总线col 1、col 2、col 3和col 4的四个模拟输入端m1、m2、m3和m4，以及耦接到ADC的输出端。本领域技术人员将理解，也可以使用其他多路选择器配置，例如任何m选1多路选择器(m∶1MUX)，其中m是正整数(例如，m＝2、3、4、5、6、7、8等)。模拟多路选择器可以包括通过门或传输门。术语“通过门”或“传输门”指的是当导通时使信号通过，当关断时阻挡信号的器件。例如，通过门或传输门可以是连接在两点之间并控制两点之间的信号通道的NMOS晶体管。

图7是示出了根据本申请实施例的图4A和图4B中具有2选1多路选择器的示例性乒乓读出架构40A和40B的运作的时序图。为了简化说明，仅示出了像素簇C1和C2通过ADC1进行的两个转换周期：col 1像素P1信号转换、col 2像素P2信号转换、col 1P3信号转换和col2P4信号转换。根据相关双采样操作来执行信号转换。相关双采样读出是通过当光电二极管暴露于光下时，从光电二极管上累积的被采样信号电荷中减去与浮动扩散节点的复位相关的被采样信号电荷，以消除复位噪声的影响。参考图7，在t1，转移晶体管TX2的栅极确认为高，导通转移晶体管TX2，这使得像素P2的信号电荷传递到浮动扩散节点FD。此时，2∶1MUX41将像素P1的信号电荷传递给ADC1用于信号转换。然后在控制器36的控制下将转换结果存储在数据存储器35中。在t2，复位晶体管RST3导通，对像素P3的浮动扩散节点FD进行复位，同时2∶1MUX 41将列总线col2上的像素P2的信号电荷传递到ADC1用于信号转换。在t3，ADC1执行像素P3的复位信号转换，同时图像传感器通过导通复位晶体管RST4来对像素P4进行复位，像素P3的复位信号转换结果在控制器36的控制下存储到数据存储器35。在t4，在col 1上确定像素P3的信号电荷。应当注意的是，像素的信号电荷的转换速率具有由电流源支配的线性特性。在t4期间，col 2上的像素P4的复位信号被传递到ADC1用于信号转换，并且转换结果在控制器36的控制下存储在数据存储器35中。在t5，当在列总线col 2上确定像素P4的信号电荷时，列总线col 1上的像素P3的信号电荷通过多路选择器输入端42被提供给ADC1。然后转换结果在控制器36的控制下存储在数据存储器35中。在t6，列总线col 2上的像素P4的信号电荷通过多路选择器输入端43被提供给ADC1，然后转换结果在控制器36的控制下存储在数据存储器35中。

发明人观察到乒乓读出方案中的额外干扰源来自于基于每行的控制信号。如果TX或RST信号进行切换以初始化与一个列输出端相关联的光电二极管的RST或电子转移阶段，则该TX或RST信号可以与另一列中的读出操作相关联，这是为了在ADC测量输出信号电平时保持稳定。此外，初始的像素确定操作可能对这些基于行的控制信号引入相当大的反冲，该反冲则是与同一行中的其他像素相联系的另一个来源。为了提高乒乓式读出的性能，从一列与另一列上的不同的邻近行进行读出是有益的。本申请的实施例基于每行引入了额外的选择控制信号，该选择控制信号在2-1输出MUX场景或实现相同效果的任何其他控制方案中选择奇数列或偶数列。在一个实施例中，在交替的列上被读出的行可以是相邻的行。在一个实施例中，在交替的列上被读出的行可以被设置成相隔几行。大的行数差需要图像传感器芯片上的存储器较大，以便在按预期的逐行顺序导出之前存储许多行的像素信息。但是小的行数差实现了期望的目的，而没有显著增加芯片上的存储器需求。

图8是示出了根据本申请实施例的图4的图像传感器中的2×2共享像素布局的控制信号连接80的简化示意框图。参考图8，信号TX1-TX4和TX5-TX8分别表示对像素P1到P4的转移晶体管TX1到TX4的控制信号和对像素P5到P8的转移晶体管TX5到TX8的控制信号。如图1所示，信号SEL和RST指的是像素的控制信号SEL和RST。

图9是示出了根据本申请实施例的具有2×2像素簇的图像传感器的示例性乒乓读出架构的简化示意框图。需要注意的是，像素以其读出顺序被示出，而不是其在图像传感器中的物理顺序。参考图9，首先通过列总线col 1和模拟2∶1多路选择器MUX的输入端Out A读出像素P1，然后通过列总线col 2和多路选择器MUX的输入端Out B读出第三行中的像素P2。在ADC进行信号转换后，数据被存储在数据存储器(未示出)中、被重新排序并提供给处理器进行处理。

发明人进一步观察到乒乓读出方案的损害与ADC输入级的电容模拟存储器有关。当ADC对一个列输出执行转换时，电压在ADC输入端被存储在非零的电容上，该电容代表ADC输入电容。当列多路选择器切换到另一个列输出端时，存储在此电容上的电荷与另一个列输出端上的电压共享。一般来说，这将导致ADC现在试图在列输出端上测量所确定的电压出现小误差，从而不得不花费额外的确定时间来解决这个小误差。在一个实施例中，可以通过复制ADC的输入级来避免这种误差，使得多路选择器改为移动到ADC的第一级的输出端。为了避免电流消耗的增加，根据本申请的实施例，可以使用用于ADC的输入级的可变偏置电流。当一个ADC前端帮助执行转换时，使用正常的偏置电流。与此同时，对另一个ADC前端施加的偏置电流要小得多，刚好足以在此ADC前端切换为有源ADC的一部分时不干扰列输出。偏置电流甚至可以在前端之间共享，一部分电流动态地导向每个ADC。在这种情况下，可以获得使两个ADC前端对电流消耗的影响较小并且面积仅适度增加的好处。

本申请的实施例还提供了一种自动调零电容器，用于消除来自ADC和像素源极跟随器的偏移。这降低了ADC需要覆盖的动态范围，因为不需要将(可能相当大的，即50mV或更大的)偏移电平添加到信号电平，并消除了可能出现的一些其他的与偏移相关的代码读出效应。基本机制是将ADC和源极跟随器输出的偏移存储在电容上，或者存储在到ADC的列输出路径上，或者存储在参考路径上。这通常发生在复位周期的早期阶段，此时列输出已被确定为一相对较小的电平(1-10mV)，但仍不像ADC转换所需的电平那样小(1-100μV)。在任一种情况下，当复制用于乒乓读出的ADC前端时，也可以复制该偏移存储电容器。这使得本申请的实施例也能够获得乒乓方案中自动调零的全部好处。

图10是示出了根据本申请实施例的用于避免偏移留存的倍增式ADC输入级100的简化示意框图。参考图10，倍增式ADC输入级100包括第一运算放大器100A，该第一运算放大器具有耦接到电容器Ca的第一输入端和耦接到参考电压VA的第二输入端。电容器Ca耦接到模拟多路选择器MUX1的输入端M1。列总线A上的像素信号通过电容器C1施加到第一运算放大器100A的第一输入端。信号A1通过自动调零开关AZ1提供给电容器Ca。也就是说，在自动调零阶段，信号A1存储在Ca中。在信号转换模式期间，开关AZ1断开，电容器Ca现在被充电至像素信号的值，这对应于像素信号与浮动扩散节点和ADC的输入级的偏移电压之间的差值。

倍增式ADC输入级100还包括第二运算放大器100B，该第二运算放大器具有耦接到电容器Cb的第一输入端和耦接到参考电压VB的第二输入端。电容器Cb耦接到模拟多路选择器MUX1的输入端M2。列总线B上的像素信号通过电容器C2施加到第二运算放大器100B的第一输入端。信号B1通过自动调零开关AZ2提供给电容器Cb。也就是说，在自动调零阶段，信号B1存储在电容器Ca中。在正常的信号转换模式期间，开关AZ1断开，电容器Cb现在被充电至像素信号的值，这对应于像素信号和偏移电压之间的差值。

图11是示出了图10的倍增式ADC输入级中的列A信号输出的信号路径的自动调零过程的时序的时序图。自动调零概念用于消除偏移电压的影响。在复位阶段，当RST信号确认为高时，浮动扩散节点FD以电压VDD_RST被充电。开关AZ闭合，信号A1被施加到电容器Ca。RST晶体管和自动调零开关AZ断开。存储在电容器Ca上的充电电压被测量。在复位转换阶段获得的值1100表示源极跟随器SF的噪声的有效值和ADC的输入级偏移电压的偏移值。在信号转换阶段，当晶体管TX导通时(TX信号确定为高电平)，指示由像素接收到的光子的像素信号被接收到。电容器Ca现在被充电至像素信号的值。在电容器Ca之后晶体管TX被关断(TX信号确认为低)。像素信号是在信号转换阶段期间测量的，并且获得的值1200对应于像素信号和偏移电压之间的差值。

图12是示出了根据本申请实施例的用于从图像传感器读出像素信号的方法1200的简化流程图。图像传感器包括：像素阵列，该像素阵列具有被布置在多个像素簇中的多个像素，这些像素簇耦接到多个列总线；和耦接到多个列总线的多个电压源，其中相邻的列总线由不同的电压源供电。图像传感器还包括∶多个多路选择器，其具有耦接到一组列总线的一组输入端；耦接到多路选择器的多个模数转换器(ADC)；以及控制器，其用于通过多路选择器中的一个来选择性地将列总线的像素信号耦接到ADC。参考图12，该方法包括在1202提供多个多路选择器，每个多路选择器具有一组输入端，如图4A、图4B、图5和图6所示。每个多路选择器可以包括通过门或传输门。在1203，该方法还包括将多路选择器的一组输入端中的每个输入端连接或耦接到列总线中的一列总线。在1205，该方法还包括按时间顺序读出与一组列总线相关联的像素簇中的像素信号。参考图7，像素P1、P2、P3和P4的像素信号按时间顺序提供给列总线A和列总线B。在步骤1207，多路选择器由控制器从一组列总线中交替地选择一列总线到多路选择器的输出端，并且在步骤1209，ADC对所选择的列上的像素信号进行转换。

尽管已经参考示例性实施例描述了本申请的发明概念，但是本领域技术人员将理解，在不脱离由所附权利要求限定的本申请概念的范围的情况下，可以进行各种修改和改变。

Claims (20)

1.一种图像传感器，包括：

像素阵列，所述像素阵列包括布置在多个像素簇中的多个像素，所述多个像素簇被耦接到多个列总线；

多个电压源，所述多个电压源耦接到所述多个像素簇，其中相邻列总线中的像素簇由不同的电压源供电；

乒乓读出电路，包括：

耦接到所述多个列总线的多路复用MUX电路；和

耦接到所述MUX电路的多个模数转换器ADC；以及

控制器，用于通过所述MUX电路选择性地将像素簇的像素信号耦接到列总线并耦接到ADC，以进行信号转换。

2.根据权利要求1所述的图像传感器，其中所述MUX电路包括多个多路选择器，每个所述多路选择器包括耦接到M个不同列总线的M个输入端和耦接到所述ADC中的一个的输出端，M是大于1的正整数。

3.根据权利要求1所述的图像传感器，其中每个像素簇包括至少两列像素和至少一行像素组成的矩阵，在所述控制器的控制下，两个相邻像素簇的每个像素由所述MUX电路通过两个不同的列总线被交替地读出到一ADC。

4.根据权利要求1所述的图像传感器，其中每个像素簇包括P个像素列和Q个像素行组成的矩阵，并且所述MUX电路包括多个多路选择器，每个所述多路选择器包括P个输入端和耦接到所述ADC中的一个的一个输出端，P和Q是大于2的正整数。

5.根据权利要求1所述的图像传感器，其中所述多个电压源包括两个低压差稳压器LDO，所述两个低压差稳压器具有相同的标称电压并且彼此电分离。

6.根据权利要求1所述的图像传感器，其中每个所述ADC包括比较器和计数器。

7.根据权利要求1所述的图像传感器，其中每个所述ADC包括比较器、计数器和设置在所述MUX电路与所述比较器之间的放大器。

8.根据权利要求1所述的图像传感器，还包括数据存储器，所述数据存储器耦接到所述多个ADC并用于存储像素的经转换的数据。

9.根据权利要求1所述的图像传感器，其中每个像素簇被布置为2×2像素矩阵，并且所述MUX电路包括多个2选1模拟多路选择器。

10.根据权利要求1所述的图像传感器，其中，所述像素簇被布置在由R列×S行像素矩阵组成的阵列中，并且所述MUX电路包括多个R选1模拟多路选择器，R和S是大于2的正整数。

11.一种图像传感器，包括：

像素阵列，所述像素阵列包括被布置在多个像素簇中的多个像素，所述多个像素簇耦接到多个列总线；

多个电压源，所述多个电压源耦接到所述多个像素簇，所述电压源具有相同的标称电压并且彼此物理分离，其中相邻列总线中的像素簇由不同的电压源供电；和

多个模数转换器ADC，所述多个ADC耦接到所述多个列总线，其中每个ADC包括输入级，所述输入级包括并联连接的第一运算放大器和第二运算放大器，所述第一运算放大器和所述第二运算放大器各自具有可变偏置电流，并且用于接收耦接到列总线的像素簇的像素信号。

12.根据权利要求11所述的图像传感器，其中，所述第一运算放大器和所述第二运算放大器中的每一个包括：

第一输入端，所述第一输入端通过列总线耦接到一像素簇的像素；

第二输入端，所述第二输入端耦接到参考电压；

第一电容器，所述第一电容器耦接在所述第一输入端和地之间；和

开关，所述开关被设置在所述第一输入端和多路选择器MUX之间。

13.根据权利要求12所述的图像传感器，还包括：

第二电容器，所述第二电容器被设置在一列总线与所述第一电容器之间，并且用于通过信号电压对第一电容器进行充电。

14.根据权利要求13所述的图像传感器，其中当ADC处于复位转换阶段时，所述信号电压是复位电压，并且当ADC处于信号转换阶段时，所述信号电压是像素信号电压。

15.根据权利要求11所述的图像传感器，其中当ADC对通过所述第一运算放大器的像素信号进行转换时，所述第一运算放大器的可变偏置电流大于所述第二运算放大器的可变偏置电流，反之亦然。

16.根据权利要求11所述的图像传感器，其中所述输入级还包括：

多路选择器MUX，所述多路选择器具有两个MUX输入端，所述两个MUX输入端用于从两个相邻的列总线接收两个像素信号。

17.一种用于从图像传感器读出像素信号的方法，所述图像传感器包括：像素阵列，所述像素阵列具有被布置在多个像素簇中的多个像素，所述多个像素簇被耦接到多个列总线；多个电压源，所述多个电压源被耦接到所述多个列总线，其中相邻的列总线由不同的电压源供电；多个多路选择器，所述多个多路选择器具有耦接到一组列总线的一组输入端；耦接到所述多路选择器的多个模数转换器ADC；以及控制器，所述控制器用于通过所述多路选择器中的一个来选择性地将列总线的像素信号耦接到ADC，所述方法包括：

将多路选择器的一组输入端中的每个输入端耦接到所述列总线中的一列总线；

按时间顺序读出与一组列总线相关联的像素簇中的像素信号；

由所述控制器从所述一组列总线中交替地选择一列总线到所述多路选择器的输出端；

由耦接到所述多路选择器的ADC对所选择的列总线上的像素信号进行转换。

18.根据权利要求17所述的方法，其中所述多路选择器的一组输入端包括N个输入端，所述一组列总线包括N个列总线，N是等于或大于2的正整数。

19.根据权利要求17所述的方法，其中所述多个电压源包括两个低压差稳压器，所述两个低压差稳压器具有相同的标称电压并且彼此物理分离。

20.根据权利要求17所述的方法，其中每个ADC包括比较器和计数器。

Images