WO2018163895A1 - 固体撮像装置、およびそれを用いるカメラシステム - Google Patents

固体撮像装置、およびそれを用いるカメラシステム Download PDF

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WO2018163895A1
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potential
circuit
imaging device
solid
state imaging
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PCT/JP2018/007106
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阿部　豊
西村　佳壽子
洋 藤中
真浩 樋口
大 一柳
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device and a camera system using the same.
  • MOS-type image sensors in which peripheral circuits can be mixed in the same chip are mainly column AD conversion systems that simultaneously AD-convert pixel output signals for each column in an image sensor having a large number of pixels.
  • the solid-state imaging device has further increased in frame rate, and the digital output data has also increased in bit rate.
  • the upper bit side and the lower bit side AD conversion circuits having a configuration that adopts different AD conversion methods have been proposed.
  • Patent Document 1 discloses a column AD conversion circuit that digitally converts upper bits by a successive approximation AD conversion method and digitally converts lower bits by a single slope AD conversion method.
  • SAR + SS type AD conversion in which the upper bit AD conversion is performed by successive approximation AD conversion (hereinafter referred to as SAR conversion) and the lower bit AD conversion is performed by single slope AD conversion (hereinafter referred to as SS conversion).
  • SAR conversion successive approximation AD conversion
  • SS conversion single slope AD conversion
  • Patent Document 1 it is necessary to match the voltage of the reference signal Vref with the range of change of the ramp signal Vrmp in order to realize higher bit. This is because if the voltage of Vref is larger than the range of change of the ramp signal Vrmp, a region where AD conversion cannot be performed in SS conversion occurs, and AD conversion cannot be performed correctly, and the range of change of Vrmp relative to the voltage of Vref. This is because the time required for the SS conversion becomes longer than necessary and the time reduction effect is diminished.
  • the range of change of Vref and Vrmp must be linked to change the respective voltages.
  • the present disclosure provides high-speed SAR conversion by linking the reference signal and the ramp signal so that the AD conversion range during SAR conversion and the AD conversion range during SS conversion maintain a fixed relationship. It is an object of the present invention to provide a solid-state imaging device that realizes a high-quality and high-frame-rate readout and a camera system using the same.
  • a solid-state imaging device has a photoelectric conversion unit that converts an optical signal into an electric signal, and includes a plurality of pixel cells arranged in the X direction and the Y direction, A plurality of vertical signal lines connected to the pixel cells and arranged in the X direction for transmitting the electrical signals as analog signals, and an X direction connected to the plurality of vertical signal lines and converting the analog signals to digital signals.
  • the range including the potential is narrowed down to a potential range corresponding to the difference between the first potential and the second potential by the binary search, and further, the first portion which is the upper side portion of the digital signal based on the result of the binary search.
  • Generate digital signal The first AD conversion is performed, and the time until the output of the second comparator is inverted is measured based on the ramp signal and the result of the binary search.
  • a second AD conversion for generating a second digital signal is performed.
  • a camera system includes the solid-state imaging device described above.
  • high resolution AD conversion can be performed at high speed, and high frame rate and high image quality imaging can be performed.
  • FIG. 1 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel cell according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the AD conversion unit according to the first embodiment.
  • FIG. 4 is a diagram illustrating a configuration example of the bias generation circuit according to the first embodiment.
  • FIG. 5 is a diagram illustrating a configuration example of the DAC circuit according to the first embodiment.
  • FIG. 6 is a diagram for explaining the operation of the solid-state imaging device according to the first embodiment.
  • FIG. 7 is an operation timing chart of the solid-state imaging device according to the first embodiment.
  • FIG. 8 is an operation timing chart of the solid-state imaging device according to the first embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel cell according to the first
  • FIG. 10A is a diagram illustrating a configuration example of a first comparator having an input capacitance.
  • FIG. 10B is a diagram illustrating a configuration example of a second comparator having an input capacitance.
  • FIG. 10C is a diagram illustrating a configuration example of the first comparator.
  • FIG. 10D is a diagram illustrating another configuration example of the first comparator.
  • FIG. 10E is a diagram illustrating a configuration example of the second comparator.
  • FIG. 10F is a diagram illustrating another configuration example of the second comparator.
  • FIG. 11 is a diagram illustrating a configuration example of the AD conversion unit according to the first embodiment.
  • FIG. 12A is a diagram illustrating a buffer circuit in which output terminals are connected to each other.
  • FIG. 12B is a diagram illustrating a buffer circuit in which output terminals are connected to each other.
  • 13A is a diagram illustrating another configuration example of the pixel cell according to Embodiment 1.
  • FIG. 13B is a cross-sectional view illustrating a configuration example of another example of the pixel cell according to Embodiment 1.
  • FIG. 14 is a diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • FIG. 15 is a diagram illustrating a configuration example of an AD conversion unit according to the second embodiment.
  • FIG. 16 is a diagram illustrating a configuration example of the bias generation circuit according to the second embodiment.
  • FIG. 17 is a diagram illustrating a configuration example of an operational amplifier (differential amplifier circuit) according to the second embodiment.
  • FIG. 18 is a diagram illustrating a configuration example of an AD conversion unit according to the second embodiment.
  • FIG. 19 is a diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • FIG. 20 is a diagram illustrating a configuration example of an AD conversion unit according to the third embodiment.
  • FIG. 21 is a diagram illustrating a configuration example of the buffer circuit according to the third embodiment.
  • FIG. 22 is a diagram illustrating a configuration example of the bias generation circuit according to the third embodiment.
  • FIG. 23 is a diagram illustrating a configuration example of a camera system according to the fourth embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device includes a pixel array unit 1, a vertical scanning circuit 2, a current source unit 3, an AD unit 4, a memory unit 5, and an output selection circuit 6.
  • the pixel array unit 1 includes a plurality of pixel cells (unit cells) 10 each having a photoelectric conversion unit that converts an optical signal into an electrical signal.
  • the plurality of pixel cells 10 are arranged in an array (that is, two-dimensionally) in the X direction and the Y direction.
  • a common vertical signal line 11 is connected to the pixel cells 10 belonging to the same column.
  • the pixel cells 10 belonging to the same row are connected to a common transfer signal line 12, reset signal line 13, and selection signal line 15.
  • the vertical scanning circuit 2 sequentially scans the pixel array unit 1 in units of rows by using the transfer signal line 12, the reset signal line 13, and the selection signal line 15.
  • the current source unit 3 has a plurality of current sources 30 arranged in the X direction. Each current source 30 forms a source follower circuit that is paired with the readout transistor in the pixel cell 10 selected by scanning.
  • the AD unit 4 includes a plurality of AD conversion units 40 arranged in the X direction, and a bias generation circuit 45 and a DAC circuit 47 common to the plurality of AD conversion units 40.
  • a plurality of memory circuits 50 are arranged in the X direction.
  • the output selection circuit 6 selects the memory circuit 50 and outputs a digital signal for each pixel cell 10.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel cell 10 according to the first embodiment.
  • a pixel cell 10 shown in FIG. 2 includes a photodiode 100, an FD unit 101, a transfer transistor (transfer Tr) 102, a reset transistor (reset Tr) 103, a read transistor (read Tr) 104, and a selection transistor (selection). Tr) 105.
  • the photodiode 100 is a photoelectric conversion element (also referred to as a photoelectric conversion unit, a light receiving unit, or a pixel) that converts an optical signal into an electric signal.
  • a photoelectric conversion element also referred to as a photoelectric conversion unit, a light receiving unit, or a pixel
  • the FD unit 101 is transferred with the signal charge generated by the photodiode 100 and temporarily holds it as an electric signal.
  • the transfer transistor 102 is provided between the photodiode 100 and the FD unit 101, and transfers signal charges from the photodiode 100 to the FD unit 101.
  • the reset transistor 103 is connected to the FD unit 101 and resets the FD unit 101.
  • the gate of the read transistor 104 is connected to the FD unit 101, and outputs a potential corresponding to the potential of the FD unit 101.
  • the selection transistor 105 is provided between the readout transistor 104 and the vertical signal line 11, selects the output of the readout transistor 104, and outputs a potential signal from the pixel cell 10 to the vertical signal line 11.
  • the gate of the transfer transistor 102 is connected to the transfer signal line 12, the gate of the reset transistor 103 is connected to the reset signal line 13, and the gate of the selection transistor 105 is connected to the selection signal line 15.
  • the vertical scanning circuit 2 is connected to the transfer signal line 12, the reset signal line 13, and the selection signal line 15, and the pixel cell 10 generates and outputs an electric signal corresponding to the optical signal for each row. Take control.
  • the current source unit 3 has a current source 30 provided for each column.
  • the current source 30 is connected to the vertical signal line 11 of each column and forms a source follower circuit together with the readout transistor 104 of each pixel cell 10 of the corresponding column, and the potential of the FD portion 101 is determined by the source follower circuit to be formed. Read out to the vertical signal line 11.
  • the AD unit 4 includes an AD conversion unit 40 provided for each vertical signal line 11 provided for each column, a bias generation circuit 45, and a DAC (Digital Analog Converter) circuit 47.
  • the AD conversion unit 40 is connected to the vertical signal line 11, a bias generation circuit 45 that generates a bias signal, and a DAC circuit 47 that generates a RAMP signal, and converts an analog signal read out to the vertical signal line 11 into a digital signal.
  • the memory unit 5 has a memory circuit 50 provided for each column.
  • the memory circuit 50 temporarily holds the digital signal converted into a digital value by the AD conversion unit 40.
  • the output selection circuit 6 sequentially selects and outputs the digital signals held in the memory circuit 50 for each predetermined column unit.
  • FIG. 3 is a diagram illustrating a configuration example of the AD conversion unit 40 according to the present embodiment.
  • a capacitor group 400 including a plurality of capacitors 400_0 to 400_4, a first switch 401, a first comparator 404, a second comparator 405, and a first control circuit.
  • a second control circuit 407 a second switch group 408 comprising a plurality of switches 408_1 to 408 provided corresponding to the plurality of capacitors 400_1 to 4, a second node 411, and a third node 412, a RAMP signal line 413, and a reference signal line 414.
  • the plurality of capacitors 400_0-4 are coupled to the first node n1. Also, it has a weighted capacity value, and in this embodiment, binary weights such as 2 0 ⁇ C, 2 0 ⁇ C, 2 1 ⁇ C, 2 2 ⁇ C, 2 3 ⁇ C, 2 4 ⁇ C, etc.
  • the capacitance value of the mold is used, it is not necessarily limited to this.
  • the first switch 401 is disposed between the vertical signal line 11 and the first node n1, and is turned on to transmit an analog signal output from the vertical signal line 11 to the first node n1, The total charge amount of the capacitor group 400 is held by being turned off.
  • the first comparator 404 is connected to the first node n1 and the reference signal line 414, compares the magnitude relationship between the potential of the first node n1 and the reference potential Vref of the reference signal line 414, and compares the result. Output to the first control circuit 406.
  • the second switches 408_1 to 408_N select and connect either the second node n2 or the third node n3 to the corresponding capacitors 400_1 to N in accordance with the output of the first control circuit 407.
  • the first control circuit 407 controls the second switches 408_1 to 408_N according to the output of the first comparator 404 so as to narrow down the range including the potential of the first node n1 by the binary search. At the same time, a first digital signal corresponding to the result of the binary search is generated.
  • the first digital signal is a higher-order part of the digital signal obtained by converting the analog signal of the vertical signal line 11.
  • the second comparator 405 is connected to the first node n1 and the RAMP signal line 413, compares the magnitude relationship between the potential Vsh of the first node n1 and the ramp signal of the RAMP signal line, and compares the result with the first node n1. 2 to the control circuit 407.
  • the second control circuit 407 measures the time until the magnitude relationship between the potential Vsh of the first node n1 and the potential of the RAMP signal line is switched, and generates a second digital signal corresponding to the measured time.
  • the second digital signal is a lower side portion of the remaining digital signal obtained by converting the analog signal of the vertical signal line 11.
  • the bias generation circuit 45 generates two signals that are necessary for generating the first digital signal and serve as a reference for the first AD conversion. In other words, the bias generation circuit 45 generates a first signal having the first potential V 1 and a second signal having the second potential V 2 .
  • FIG. 4 is a diagram illustrating a configuration example of the bias generation circuit 45 according to the first embodiment.
  • Bias generation circuit 45 of FIG. 4 has a source follower circuit 450 and a source follower circuit 460, with the first input potential Va and the second input potential Vb, the first potential V 1 and the second potential V 2 Generate.
  • the source follower circuit 450 includes a transistor 451 and a transistor 452, and connects the source of the transistor 451, the drain of the transistor 452, and the second node n2.
  • the gate of the transistor 451 by the first input potential Va, the potential V 1 of the second node n2 becomes V 1 Va-V sf1.
  • V sf1 can be set to an appropriate value by the designer by adjusting the gate potential of the transistor 451, the transistor 452, and the transistor 452.
  • the source follower circuit 460 includes a transistor 461 and a transistor 462.
  • the source of the transistor 461, the drain of the transistor 462, and the third node n3 are connected.
  • V sf2 can be set to an appropriate value by the designer by adjusting the gate potential of the transistor 461, the transistor 462, and the transistor 462.
  • V sf1 V sf2
  • potential difference of 1 and V 2 is the same as the potential difference between Va and Vb.
  • the DAC circuit 47 generates a RAMP signal necessary for generating the second digital signal.
  • FIG. 5 shows a configuration example of the DAC circuit 47 according to the first embodiment.
  • the DAC circuit 47 is connected to a resistor 471 connected in series with 2 14 unit resistors having a resistance value R, 2 10 unit resistors connected at one terminal to a unit resistor at an arbitrary position, and the other.
  • the switch group 472 is commonly connected to the switch group 472, and the buffer circuit 473 is connected to the switch group 472.
  • the first input potential Va is input to the upper end of the resistor 471, and the second input potential Vb is input to the lower end of the resistor 471.
  • the output of the buffer circuit 473 is connected to the RAMP signal line 413.
  • a switch connected to an arbitrary resistor is started, and switches connected to adjacent resistors are turned on in order, whereby the RAMP signal line has (V 1 ⁇ V 2 ) / 16 as shown in FIG.
  • a ramp signal is output in the range of change.
  • the output selection circuit 6 sequentially reads out the first digital signal and the second digital signal generated in each column by sequentially specifying the columns to be read out.
  • the horizontal axis represents time, and the vertical axis represents the potential of each signal.
  • ⁇ RS indicates a pulse signal for commonly controlling reset transistors in a predetermined row.
  • ⁇ TX indicates a pulse signal for commonly controlling transfer transistors in a predetermined row.
  • ⁇ SEL indicates a pulse signal for commonly controlling the selection transistors in a predetermined row.
  • V pix indicates the potential of the vertical signal line 11 connected to a predetermined pixel cell.
  • ⁇ SH indicates a pulse signal for commonly controlling the first switch 401.
  • V sh indicates the potential of the first node n1 of the predetermined column AD conversion circuit.
  • V ramp indicates the potential of the RAMP signal line 413.
  • V ref represents the potential of the reference signal line 414.
  • V 1 (V1 in the figure) represents the first potential.
  • V 2 (V2 in the figure) represents the second potential.
  • ⁇ SW2_1 to ⁇ SW2_4 represent pulse signals for controlling a plurality of second switches in a predetermined
  • Second switch 408_1 ⁇ 408_4 is supplied to the capacitor 400_1 ⁇ 400_4 corresponding to V 2 when the pulse signal ⁇ SW2_1 ⁇ ⁇ SW2_4 controlling each of the "L" level, corresponding to V 1 was when the "H" level capacitor 400_1 to 400_4.
  • the first AD conversion is performed between time t4 and time t5, and details thereof are shown in FIG.
  • the first comparator 404 compares V ref and V sh . If V sh is higher, the first control circuit 406 returns ⁇ SW2_1 to the “L” level, and if lower, the “H” level. Operate to maintain. Here, since towards the V sh is high, FaiSW2_1 returns to "L" level and the signal supplied to the capacitor 400_1 be returned to the second potential V 2, V sh is returned to V rst.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 2 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns ⁇ SW2_2 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_2 returns to the “L” level, the signal supplied to the capacitor 400_2 also returns to V 2 , and V sh returns to V rst .
  • V sh increases by (V 1 ⁇ V 2 ) / 2 3 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns to the ⁇ SW2_3 “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_3 maintains the “H” level, the signal supplied to the capacitor 400_3 is also maintained at the first potential V 1 , and V sh is also V rst + (V 1 ⁇ V 2 ) / 2 3 is maintained.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 4 .
  • V ref and V sh are compared, and if V sh is high, the first control circuit 406 returns ⁇ SW2_4 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_2 returns to the “L” level, the signal supplied to the capacitor 400_4 also returns to V 2 , and V sh also changes to V rst + (V 1 ⁇ V 2 ) / 2 3 .
  • the first control circuit When the states r1 to r4 of ⁇ SW2_1 to ⁇ SW2_4 are 0 when they are at the “L” level and 1 when they are at the “H” level, respectively, the first control circuit performs the above-described first AD conversion operation.
  • V ramp starts sweeping at time t6, and the second control circuit 407 measures time Td until time t7 (t7 is not shown) when the magnitude relationship between Vsh and V ramp is switched, Td
  • the second digital signal D2_rst corresponding to the output is output.
  • the sweep of V ramp stops at time t8.
  • the first AD conversion is performed between time t11 and time t12. The details are shown in FIG.
  • SW2_1 to SW2_4 are reset to “L” level between time t8 and time t9.
  • the first comparator 404 compares V ref and V sh . If V sh is higher, the first control circuit 406 returns ⁇ SW2_1 to the “L” level, and if lower, the “H” level. Operate to maintain. Here, since towards the V sh is high, FaiSW2_1 returns to "L" level and the signal supplied to the capacitor 400_1 be returned to the second potential V 2, V sh is returned to V rst.
  • V sh increases by (V 3 ⁇ V 4 ) / 2 2 .
  • V ref and V sh are compared, and if V sh is high, the first control circuit 406 returns ⁇ SW2_2 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_2 maintains the “H” level, the signal supplied to the capacitor 400_2 is also maintained at V 1 , and V sh is also V rst + (V 1 ⁇ V 2 ) / 2. 2 is maintained.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 3 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns to the ⁇ SW2_3 “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_3 returns to the L ′′ level, the signal supplied to the capacitor 400_1 also returns to V 2 , and V sh returns to V rst + (V 1 ⁇ V 2 ) / 2 2 . .
  • V sh increases by (V 1 ⁇ V 2 ) / 2 4 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns ⁇ SW2_4 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_4 maintains the “H” level, the signal supplied to the capacitor 400_4 also maintains V 1 , and V sh is also V rst + (V 1 ⁇ V 2 ) / 2. 2 + (V 1 ⁇ V 2 ) / 2 4 is maintained.
  • V ramp starts sweeping at time t13, and the second control circuit 407 measures a time Tu until time t14 (t14 is not shown) when the magnitude relationship between V sh and V ramp is switched.
  • a second digital signal D2_sig corresponding to Tu is output. The sweep of V ramp stops at time t15.
  • the range that V sh can take in the second AD conversion operation is V ref to V ref ⁇ (V 1 ⁇ V 2 ) / 16.
  • Range V ramp can take to it also, by setting the position of the start of the resistance in the DAC circuit V ref, V ref ⁇ V ref - becomes (V 1 -V 2) / 16 . That is, the range of V ramp can be set without excess or deficiency with respect to the potential necessary for the second AD conversion, and the second AD conversion can be performed in the shortest time.
  • the bias generation circuit and the DAC circuit have been described with specific configurations, but the present invention is not limited thereto.
  • the DC component (that is, the direct current component) is cut by inserting capacitive elements C1, C2, C3, and C4 into the input portions of the first comparator 404 and the second comparator 405. It is not necessary to set the start position in the DAC circuit to V ref, and the potential can be set to an arbitrary potential.
  • the first comparator 404 is used for the first AD conversion for acquiring the first digital signal by the binary search.
  • the noise of the first comparison circuit 404 superimposes the noise on the first digital signal.
  • the noise is also added to the potential of the first node n1.
  • the noise is canceled at the time of AD conversion of 2 and does not affect the finally obtained digital conversion value.
  • the operation speed of the first comparator 404 is slow, the time required for the first AD conversion becomes long.
  • the first comparator 404 has excellent high speed, for example, as shown in FIG. 10C.
  • a latch type comparison circuit or a chopper type comparison circuit as shown in FIG. 10D, high-speed digital conversion can be performed without affecting the AD conversion accuracy.
  • the noise of the second comparator 405 superimposes noise on the second digital signal, which causes an AD conversion error.
  • the conversion time required for the second AD conversion depends on the clock frequency for time measurement, and even if the operation speed of the second comparator 405 is low, the time required for the second AD conversion is Don't be long. Therefore, the second comparison circuit 405 is excellent in low noise, for example, by using a differential amplification type comparison circuit as shown in FIG. 10E or 10F, the AD conversion speed is not affected. Accurate digital conversion is possible.
  • a buffer circuit 421 and a buffer circuit 422 may be inserted into the node n2 and the node n3 of each AD conversion circuit 40, respectively. Since the buffer circuit inserted into each AD converter circuit 40 charges and discharges the capacitors 400_1 to 400-4 of each AD converter circuit 40, the capacitors 400_1 to 400 can be operated at high speed, and the second AD conversion time is reduced. It can be shortened. Further, as shown in FIGS. 12A and 12B, the outputs of the buffer circuits 421 arranged in the AD conversion units and the outputs of the buffer circuits 422 may be connected between a plurality of AD conversion units. Variations between columns due to manufacturing variations can be reduced.
  • the pixel cell 10 includes a plurality of pixels (that is, a plurality of photodiodes 100), and further includes any one or all of the FD portion 101, the reset transistor 103, the readout transistor 104, and the selection transistor 105.
  • a structure shared by two pixel cells, a so-called multi-pixel one-cell structure can be used. That is, in the pixel cell 10 of FIG.
  • one reset transistor 103, one readout transistor 104, and one selection transistor 105 are provided corresponding to one pixel (that is, the photodiode 100), but in a plurality of adjacent pixel cells. If the reset transistor 103, the readout transistor 104, and the selection transistor 105 are shared, the number of transistors per pixel can be substantially reduced.
  • a pixel has a structure in which a pixel is formed on the surface of a semiconductor substrate, that is, on the same side as a surface on which a gate terminal and a wiring of a transistor are formed, and the pixel is on the back surface of the semiconductor substrate, that is, a transistor.
  • a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) structure formed on the back surface side with respect to the surface on which the gate terminal and the wiring are formed can also be used.
  • a structure of an image sensor using a photoelectric conversion film (a photoelectric conversion film using an organic material as an example) can be used.
  • FIG. 13B is a cross-sectional view illustrating another configuration example of the pixel cell according to Embodiment 1.
  • FIG. The pixel cell in FIG. 13B includes a semiconductor substrate 801, a gate electrode 802, a contact plug 803, a wiring layer 807, a photoelectric conversion film 110, a color filter 812, and an on-chip lens 813.
  • the FD portion 101 is provided in the semiconductor substrate 801 and is electrically connected to the pixel electrode 808 via the contact plug 803.
  • the photoelectric conversion layer 809 When the photoelectric conversion layer 809 is irradiated with light and a bias potential is applied between the transparent electrode 810 and the pixel electrode 808, an electric field is generated, and one of positive and negative charges generated by the photoelectric conversion is a pixel.
  • the collected charges collected by the electrode 808 are accumulated in the FD unit 101. Reading out the charges accumulated in the FD unit 101 is basically the same as the photodiode type in FIG.
  • FIG. 13B shows an example of a pixel circuit without a transfer transistor, a transfer transistor can also be used.
  • the solid-state imaging device has a photoelectric conversion unit that converts an optical signal into an electrical signal, and includes a plurality of pixel cells 10 arranged in the X direction and the Y direction, and a plurality of pixel cells 10.
  • a plurality of vertical signal lines 11 connected to the pixel cell 10 and arranged in the X direction for transmitting electrical signals as analog signals, and connected to the plurality of vertical signal lines 11 in the X direction for converting analog signals into digital signals.
  • a plurality of AD converters 40 arranged, and the AD converter 40 includes a first comparator 404 and a second comparator 405, and an analog signal is generated using the first comparator 404.
  • a first digital signal Performing a first AD conversion is formed, based on the ramp signal V ramp and binary search result, the output of the second comparator 405 measures the time until inverted, the remaining lower side of the digital signal
  • a second AD conversion for generating a second digital signal as a part is performed.
  • conversion range is determined in the first AD conversion becomes the first potential V 1 and the second electric potential V 2 of the reference.
  • the conversion range in the second AD conversion is determined according to the ramp signal. Therefore, the first potential V 1 and the second potential V 2 that are the reference for the first AD conversion can be easily associated with the ramp signal that determines the range of the second AD conversion. As a result, high speed AD conversion can be realized.
  • the individual imaging apparatus the bias generation circuit 45, a DAC circuit 47 includes a bias circuit 45, first to generate a voltage V 1 and the second electric potential V 2, DAC circuit 47, lamp The signal V ramp may be generated.
  • the first conversion range of the AD conversion determined by the first electric potential V 1 and the second electric potential V 2 and a conversion range of the second AD conversion determined by the ramp signal, easily be made to correspond Can do.
  • the second comparator 405 compares the magnitude relationship between the potential of the first node connectable to the vertical signal line and the potential of the ramp signal
  • the bias circuit 45 compares the first input potential Va and the second potential.
  • the input potential Vb is used to generate a first potential V 1 and a second potential V 2
  • the DAC circuit 47 generates a ramp signal using the first input potential Va and the second input potential Vb. Also good.
  • the first potential V 1 and the second potential V 2 are determined using the first input potential Va and the second input potential Vb.
  • the ramp signal is also determined using the first input potential Va and the second input potential Vb. Therefore, it is possible to correspond to the optimum relationship between the conversion range in the first AD conversion and the conversion range in the second AD conversion.
  • the conversion range in the first AD conversion and the conversion range in the second AD conversion can be made to correspond to the optimum relationship.
  • the AD conversion unit 40 includes a first buffer circuit 421 and a second buffer circuit 422, and the first buffer circuit 421 has an input terminal generated by the bias generation circuit 45.
  • the output terminal of the first buffer circuit 421 is connected to the first signal line, and the second potential generated by the bias generation circuit 45 is connected to the input terminal of the second buffer circuit 422.
  • the output terminal of the second buffer circuit 422 may be connected to the second signal line.
  • the output terminals of the first buffer circuits 421 in the plurality of AD conversion units 40 may be connected to each other, and the output terminals of the second buffer circuits 422 in the plurality of AD conversion units 40 may be connected to each other.
  • the second AD conversion may be performed after the first AD conversion.
  • first comparator 404 and the second comparator 405 may have different configurations.
  • the first comparator 404 may be a latch-type comparison circuit.
  • the first comparator 404 may be a chopper type comparison circuit.
  • the second comparator 405 may be a differential amplifier circuit type comparison circuit.
  • the photoelectric conversion unit may have a photoelectric conversion film.
  • FIG. 14 is a diagram showing an overall configuration of a solid-state imaging apparatus according to Embodiment 2 of the present invention.
  • FIG. 14 differs from the solid-state imaging device of FIG. 1 in that an AD unit 9 is provided instead of the AD unit 4. Below, it demonstrates focusing on a different point.
  • the AD unit 9 is different from the AD unit 4 in FIG. 1 in that an AD conversion unit 90 is provided instead of the AD conversion unit 40 and a bias generation circuit 95 is provided instead of the bias generation circuit 45. Yes.
  • FIG. 15 is a diagram illustrating a configuration example of the AD conversion unit 90 according to the present embodiment.
  • FIG. 15 is different from the AD converter 40 of FIG. 3 in that the third node n3 is deleted (or grounded) and the second signal line S2 is changed to a ground line.
  • the bias generation circuit 95 generates a signal necessary for generating the first digital signal.
  • the bias generation circuit 95 includes a subtraction circuit having two input terminals and one output terminal, and the first input potential Va and the second input potential Vb are input to the two input terminals of the subtraction circuit, the first output potential V 1.
  • An example of the bias generation circuit 95 is shown in FIG.
  • the bias generation circuit 95 includes a first operational amplifier 851, a second operational amplifier 852, a third operational amplifier 853, a first resistor 854, a second resistor 855, a third resistor 856, and a fourth resistor.
  • the resistor 857 and the fifth resistor 858 are provided.
  • a differential amplifier circuit shown in FIG. 17 can be used as the operational amplifier, but the operational amplifier is not limited thereto.
  • the first input potential Va is input to the + side input of the first operational amplifier 851.
  • the second input potential Vb is input to the + side input of the second operational amplifier 852.
  • the negative input of the first operational amplifier 851 and the negative input of the second operational amplifier 852 are connected via a first resistor 854.
  • the first operational amplifier 851 and the second operational amplifier 852 are connected to the output terminal and the negative input terminal, respectively.
  • the output of the first operational amplifier 851 is connected to the negative input of the third operational amplifier 853 through the second resistor 855.
  • the output of the second operational amplifier 852 is connected to the + side input of the third operational amplifier 853 through the third resistor 856.
  • the negative input of the third operational amplifier 853 is connected to the output of the third operational amplifier 853 via the fourth resistor 857.
  • the + side input of the third operational amplifier 853 is connected to the GND line via the fifth resistor 858.
  • the output of the third operational amplifier 853 is connected to the second node n2.
  • V 15 (Va ⁇ Vb) ⁇ R 3 / R 2
  • V 15 Va ⁇ Vb.
  • the operation of the solid-state imaging device according to the present embodiment is substantially the same as the operation timing chart of the solid-state imaging device of the first embodiment, but V 2 is the GND line. Therefore, the potential is 0.
  • the range that V sh can take in the second AD conversion operation is V ref to V ref ⁇ (V 1 ⁇ V 2 ) / 16.
  • Range V ramp can take to it also, by setting the position of the start of the resistance in the DAC circuit V ref, V ref ⁇ V ref - becomes (V 1 -V 2) / 16 . That is, the range of V ramp can be set without excess or deficiency with respect to the potential necessary for the second AD conversion, and the second AD conversion can be performed in the shortest time.
  • V 1 and V 2 it is possible to arbitrarily set the input range of AD conversion, in accordance with the amount of light incident on the pixel section can be AD converted by an appropriate range High-resolution AD conversion can be performed at high speed.
  • the reference potential at the time of data sampling a low impedance GND, noise in the sampling data can be suppressed and the speed can be improved.
  • a frame rate image sensor can be realized.
  • the GND lines of the AD conversion unit 90 and the bias generation circuit 95 do not need to be fixed at 0V. This is because the potential generated by the bias generation circuit 95 is generated based on the potential of the GND line, and the range that V sh can take in the second AD conversion operation is V ref to V ref regardless of the GND line potential. This is because ref ⁇ (Va ⁇ Vb) / 16.
  • R2 R3.
  • an AD conversion unit 80 (FIG. 18) may be provided instead of the AD conversion unit 40.
  • the AD conversion unit 80 includes the buffer circuit 921, and the first potential generated by the bias generation circuit 95 is input to the input terminal of the buffer circuit 921. V 1 is inputted, an output terminal of the buffer circuit 921 is connected to the first signal line S1.
  • the output terminals of the buffer circuits 921 in the plurality of AD conversion units 80 may be connected to each other.
  • the bias generation circuit 95 includes a subtraction circuit having two input terminals and one output terminal, and the first input potential Va and the second input potential Vb are input to the two input terminals of the subtraction circuit,
  • the subtraction circuit may output the first potential V 1 from the output terminal.
  • the circuit configuration of the bias generation circuit 45 can be simplified.
  • the second voltage V 2 may be a power source potential or the ground potential.
  • the circuit configuration of the bias generation circuit and the AD conversion unit can be simplified.
  • FIG. 19 is a diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment of the present invention. 19 is different from the solid-state imaging device of FIG. 1 in that an AD unit 1000 is provided instead of the AD unit 4.
  • the AD unit 1000 is different from the AD unit 4 of FIG. 1 in that an AD conversion unit 1100 is provided instead of the AD conversion unit 40 and a bias generation circuit 1150 is provided instead of the bias generation circuit 45. .
  • FIG. 20 is a diagram illustrating a configuration example of the AD conversion unit 1100 according to the present embodiment. 20 is different from the AD conversion unit 40 in FIG. 3 in that a buffer circuit 1121 is added to the second node n2, a point where the third node n3 is deleted (or grounded), The difference is that the signal line S2 is changed to the GND line.
  • the buffer circuit 1121 has a second node n2 connected to the input unit, a switch group 408 connected to the output unit, and a signal (that is, the first potential V 1 ) of the second node n2 is buffered to form a switch group. Propagate to 408.
  • the buffer circuit 1121 includes, for example, a source follower circuit as illustrated in FIG. 21, but is not limited thereto.
  • the bias generation circuit 1050 generates a signal necessary for generating the first digital signal.
  • FIG. 22 is a diagram illustrating a configuration example of the bias generation circuit 1050.
  • FIG. 22 differs from the bias generation circuit 95 in FIG. 16 in that a fourth operational amplifier 1151 is added and that the fourth operational amplifier 1151 is connected to the third buffer circuit 1122.
  • the + side input of the fourth operational amplifier 1151 is connected to the output of the third operational amplifier 853.
  • the negative-side input and output of the fourth operational amplifier 1151 are connected via a third buffer circuit 1122.
  • the third buffer circuit 1122 is a replica circuit in which a plurality of the same circuits as the buffer circuit 1121 are connected in parallel.
  • the output of the fourth operational amplifier 1151 is connected to the second node n2.
  • V 23 (Va ⁇ Vb) ⁇ R 3 / R 2
  • V 23 Va ⁇ Vb.
  • V 21 Va ⁇ Vb
  • the operation of the solid-state imaging device according to the present embodiment is substantially the same as the operation timing chart of the solid-state imaging device of the first embodiment, but V 2 is the GND line. Therefore, the potential is 0.
  • the range that V sh can take in the second AD conversion operation is V ref to V ref ⁇ (V 1 ⁇ V 2 ) / 16.
  • Range V ramp can take to it also, by setting the position of the start of the resistance in the DAC circuit V ref, V ref ⁇ V ref - becomes (V 1 -V 2) / 16 . That is, the range of V ramp can be set without excess or deficiency with respect to the potential necessary for the second AD conversion, and the second AD conversion can be performed in the shortest time.
  • the GND lines of the AD conversion circuit and the bias generation circuit do not need to be fixed at 0V. This is because the fifteenth potential generated by the bias generation circuit is generated based on the potential of the GND line, so that the range that V sh can take in the second AD conversion operation is V ref regardless of the GND line potential. This is because ⁇ V ref- (V 1 -V 2 ) / 16.
  • R2 R3.
  • R2 ⁇ R3 R3.
  • V 21 V 1 ⁇ V 2 .
  • the solid-state imaging device includes the replica circuit 1122 in which a plurality of circuits having the same configuration as the buffer circuit 1121 are connected in parallel and the operational amplifier 1151, and one input terminal of the operational amplifier 1151. Is connected to the output terminal of the subtracting circuit, the output terminal of the replica circuit is connected to the other input terminal of the operational amplifier, and the output terminal of the operational amplifier is connected to the first signal line.
  • the subtraction circuit may switch the amplification factor.
  • the first potential V 1 by switches the amplification factor can be set to a desired potential.
  • the buffer circuit may be a source follower circuit.
  • the buffer circuit can have a simple circuit configuration.
  • FIG. 23 shows an example of the configuration of a camera system including a solid-state imaging device according to the fourth embodiment.
  • This camera system includes an optical system 231, a solid-state imaging device 232, and a system controller 234.
  • the optical system 231 includes one or more lenses.
  • the solid-state imaging device 232 is any one of the above-described embodiments (Embodiments 1 to 3).
  • the signal processing unit 233 performs signal processing on the data taken by the solid-state imaging device and outputs it as an image or data.
  • the system controller 234 controls the solid-state imaging device and the camera signal processing unit.
  • the camera system according to the present embodiment uses the solid-state imaging device according to any one of the above-described embodiments (Embodiments 1 to 3), thereby realizing high-speed AD conversion while suppressing noise, and achieving a high frame Capable of rate and high image quality. Therefore, high-speed and high-accuracy sensor imaging can be performed, and as a result, a camera system with good image characteristics can be provided.
  • the camera system according to Embodiment 4 includes the solid-state imaging device according to any of Embodiments 1 to 3.
  • the first potential V 1 and the second potential V 2 that are the reference for the first AD conversion can be easily associated with the ramp signal that defines the range of the second AD conversion. As a result, high speed AD conversion can be realized.
  • the present disclosure can be suitably used for a solid-state imaging device and a camera.

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Abstract

固体撮像装置は、列毎のＡＤ変換部（４０）を備え、ＡＤ変換部（４０）は、第１の比較器（４０４）を用いて、アナログ信号の電位が含まれる範囲を二分探索により第１の電位（Ｖ１）と第２の電位（Ｖ２）の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいてデジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号（Ｖｒａｍｐ）および二分探索の結果に基づいて、第２の比較器（４０５）の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

Description

固体撮像装置、およびそれを用いるカメラシステム
　本開示は、固体撮像装置、およびそれを用いるカメラシステムに関する。
　周辺回路を同一チップ内に混在させることができるＭＯＳ型イメージセンサは、特に画素数の多いイメージセンサにおいて、列毎の画素出力信号を同時にＡＤ変換するカラムＡＤ変換方式が主流である。
　また、近年、更に固体撮像装置の高フレームレート化が進むとともに、デジタル出力データの高ビット化も進んでおり、高速でかつ高分解能なＡＤ変換を行うため、上位ビット側と下位ビット側とで異なるＡＤ変換方式を取るような構成のＡＤ変換回路が提案されるようになってきている。
　その一例として、特許文献１は、上位ビットを逐次比較型ＡＤ変換方式でデジタル変換し、下位ビットをシングルスロープ型ＡＤ変換方式でデジタル変換するカラムＡＤ変換回路を開示している。
特開２０１４－００７５２７号公報
　上位ビットのＡＤ変換を逐次比較ＡＤ変換（以降、ＳＡＲ変換と呼ぶ）で行い、下位ビットのＡＤ変換をシングルスロープ型ＡＤ変換（以降、ＳＳ変換と呼ぶ）で行うＳＡＲ＋ＳＳ型ＡＤ変換においては、ＳＡＲ変換時に入力信号の二分探索を行ってアナログ値の絞込みを行い、絞り込んだアナログ信号に対してＳＳ変換を行う。
　特許文献１において、より高ビット化を実現するためには、基準信号Ｖｒｅｆの電圧と、ランプ信号Ｖｒｍｐの変化の範囲とを合わせる必要がある。なぜなら、Ｖｒｅｆの電圧がランプ信号Ｖｒｍｐの変化の範囲に対して大きいと、ＳＳ変換においてＡＤ変換できない領域が発生し、正しくＡＤ変換できなくなってしまい、またＶｒｅｆの電圧に対してＶｒｍｐの変化の範囲が大きいと、ＳＳ変換に使う時間が必要以上に長くなってしまい、時間短縮効果が薄れてしまうためである。
　特に、ＡＤ変換する入力アナログ信号の電圧範囲を可変にするためには、ＶｒｅｆとＶｒｍｐの変化の範囲が連動して、それぞれの電圧が変化する必要がある。
　前記課題を鑑み、本開示は、ＳＡＲ変換時のＡＤ変換レンジと、ＳＳ変換時のＡＤ変換レンジとが、一定の関係を保つように基準信号とランプ信号を連動させることにより、高速なＳＡＲ変換を実現し、高画質で高フレームレートな読み出しを行う固体撮像装置およびそれを用いるカメラシステムを提供することを目的とする。
　上記課題を解決するため本開示の一態様における固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、前記ＡＤ変換部は、第１の比較器と第２の比較器とを有し、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により第１の電位と第２の電位の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいて前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号および前記二分探索の結果に基づいて、前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
　また、本開示におけるカメラシステムは、上記の固体撮像装置を備える。
　本開示によると、高分解能なＡＤ変換を高速に行うことができ、高フレームレート・高画質な撮像が出来る。
図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。 図２は、実施の形態１に係る画素セルの構成例を示す図である。 図３は、実施の形態１に係るＡＤ変換部の構成例を示す図である。 図４は、実施の形態１に係るバイアス生成回路の構成例を示す図である。 図５は、実施の形態１に係るＤＡＣ回路の構成例を示す図である。 図６は、実施の形態１に係る固体撮像装置の動作を説明する図である。 図７は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図８は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図９は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図１０Ａは、入力容量を有する第１の比較器の構成例を示す図である。 図１０Ｂは、入力容量を有する第２の比較器の構成例を示す図である。 図１０Ｃは、第１の比較器の構成例を示す図である。 図１０Ｄは、第１の比較器の他の構成例を示す図である。 図１０Ｅは、第２の比較器の構成例を示す図である。 図１０Ｆは、第２の比較器の他の構成例を示す図である。 図１１は、実施の形態１に係るＡＤ変換部の構成例を示す図である。 図１２Ａは、出力端子同士が互いに接続されたバッファ回路を示す図である。 図１２Ｂは、出力端子同士が互いに接続されたバッファ回路を示す図である。 図１３Ａは、実施の形態１に係る画素セルの他の構成例を示す図である。 図１３Ｂは、実施の形態１に係る画素セルの他の例の構成例を示す断面図である。 図１４は、実施の形態２に係る固体撮像装置の構成例を示す図である。 図１５は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１６は、実施の形態２に係るバイアス生成回路の構成例を示す図である。 図１７は、実施の形態２に係るオペアンプ（差動増幅回路）の構成例を示す図である。 図１８は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１９は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図２０は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図２１は、実施の形態３に係るバッファ回路の構成例を示す図である。 図２２は、実施の形態３に係るバイアス生成回路の構成例を示す図である。 図２３は、実施の形態４に係るカメラシステムの構成例を示す図である。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、駆動タイミング等は、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうちの、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成について、重複する説明は省略又は簡略化する。
　（実施の形態１）
　図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。
　本実施の形態に係る固体撮像装置は、画素アレイ部１、垂直走査回路２、電流源部３、ＡＤ部４、メモリ部５および出力選択回路６を備える。
　画素アレイ部１は、光信号を電気信号に変換する光電変換部を各々に持つ複数の画素セル（単位セル）１０を有する。複数の画素セル１０は、Ｘ方向およびＹ方向にアレイ状に（つまり二次元状に）配列される。同じ列に属する画素セル１０は共通の垂直信号線１１が接続される。また同じ行に属する画素セル１０は共通の転送信号線１２、リセット信号線１３および選択信号線１５が接続される。
　垂直走査回路２は、転送信号線１２、リセット信号線１３、選択信号線１５を用いて画素アレイ部１を行単位で順次走査する。
　電流源部３は、Ｘ方向に複数配列される電流源３０を有する。各電流源３０は、走査により選択された画素セル１０内の読み出しトランジスタと対をなす、ソースフォロア回路を形成する。
　ＡＤ部４は、Ｘ方向に複数配列される複数のＡＤ変換部４０と、複数のＡＤ変換部４０に共通のバイアス生成回路４５およびＤＡＣ回路４７とを有する。
　メモリ部５は、メモリ回路５０がＸ方向に複数配列される。
　出力選択回路６は、メモリ回路５０を選択し画素セル１０毎のデジタル信号を出力する。
　図２は、実施の形態１に係る画素セル１０の構成例を示す図である。図２に示す画素セル１０は、フォトダイオード１００と、ＦＤ部１０１と、転送トランジスタ（転送Ｔｒ）１０２と、リセットトランジスタ（リセットＴｒ）１０３と、読み出しトランジスタ（読み出しＴｒ）１０４と、選択トランジスタ（選択Ｔｒ）１０５とを有する。
　フォトダイオード１００は、光信号を電気信号に変換する光電変換素子（光電変換部、受光部、画素とも呼ばれる）である。
　ＦＤ部１０１は、フォトダイオード１００で発生した信号電荷が転送され、電気信号として一時的に保持する。
　転送トランジスタ１０２は、フォトダイオード１００とＦＤ部１０１との間に設けられ、フォトダイオード１００からＦＤ部１０１に信号電荷を転送する。
　リセットトランジスタ１０３は、ＦＤ部１０１と接続され、ＦＤ部１０１をリセットする。
　読み出しトランジスタ１０４は、ゲートがＦＤ部１０１に接続され、ＦＤ部１０１の電位に応じた電位を出力する。
　選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１との間に設けられ、読み出しトランジスタ１０４の出力を選択し、画素セル１０から垂直信号線１１に電位信号を出力する。
　転送トランジスタ１０２のゲートは転送信号線１２に、リセットトランジスタ１０３のゲートはリセット信号線１３に、選択トランジスタ１０５のゲートは選択信号線１５にそれぞれ接続される。
　垂直走査回路２は、転送信号線１２、リセット信号線１３および選択信号線１５に接続され、画素セル１０が行毎に、光信号に応じた電気信号を発生し出力するよう各画素セル１０の制御を行う。
　電流源部３は、列ごとに設けられた電流源３０を有する。電流源３０は、各列の垂直信号線１１に接続され、対応する列の各画素セル１０の読み出しトランジスタ１０４と合わせソースフォロア回路を形成し、ＦＤ部１０１の電位は形成されるソースフォロア回路によって垂直信号線１１に読み出される。
　ＡＤ部４は、列毎に設けられた垂直信号線１１毎に設けられたＡＤ変換部４０と、バイアス生成回路４５と、ＤＡＣ（Digital Analog converter）回路４７とを有する。ＡＤ変換部４０は、垂直信号線１１とバイアス信号を生成するバイアス生成回路４５およびＲＡＭＰ信号を生成するＤＡＣ回路４７が接続され、垂直信号線１１に読み出されるアナログ信号をデジタル信号に変換する。
　メモリ部５は、列毎に設けられたメモリ回路５０を有する。メモリ回路５０は、ＡＤ変換部４０でデジタル値に変換されたデジタル信号を一時的に保持する。
　出力選択回路６は、メモリ回路５０に保持されたデジタル信号を、あらかじめ定められている列の単位毎に順次選択し、出力する。
　図３は、本実施の形態に係るＡＤ変換部４０の構成例を示す図である。
　図３に示すＡＤ変換回路は、複数のキャパシタ４００＿０～４からなるキャパシタ群４００と、第１のスイッチ４０１と、第１の比較器４０４と、第２の比較器４０５と、第１の制御回路４０６と第２の制御回路４０７と、前記複数のキャパシタ４００＿１～４に対応して設けられる複数のスイッチ４０８＿１～４からなる第２のスイッチ群４０８と、第２のノード４１１と、第３のノード４１２と、ＲＡＭＰ信号線４１３と、基準信号線４１４と、を有する。
　複数のキャパシタ４００＿０～４は第１のノードｎ１に結合される。また、重みづけされた容量値を持ち、本実施例では２０×Ｃ、２０×Ｃ、２１×Ｃ、２２×Ｃ、２３×Ｃ、２４×Ｃ、のようなバイナリウェイト型の容量値としているが、必ずしもこれに限定はされない。
　第１のスイッチ４０１は、垂直信号線１１と第１のノードｎ１の間に配置され、オン状態になることにより、垂直信号線１１から出力されるアナログ信号を第１のノードｎ１に伝達し、オフ状態となることによりキャパシタ群４００の総電荷量を保持する。
　第１の比較器４０４は、第１のノードｎ１と基準信号線４１４とに接続され、第１のノードｎ１の電位と基準信号線４１４の基準電位Ｖｒｅｆとの大小関係を比較し、その結果を第１の制御回路４０６に出力する。
　第２のスイッチ４０８＿１～４０８＿Ｎは、対応するキャパシタ４００＿１～Ｎに第２のノードｎ２か第３のノードｎ３のどちらか一方を、第１の制御回路４０７の出力に応じて選択し、接続する。
　第１の制御回路４０７は、第１のノードｎ１の電位が含まれる範囲を二分探索により絞り込まれるように、第１の比較器４０４の出力に応じて第２のスイッチ４０８＿１～４０８＿Ｎの制御を行うとともに、二分探索の結果に応じた第１のデジタル信号を生成する。第１のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号の上位側部分である。
　第２の比較器４０５は、第１のノードｎ１とＲＡＭＰ信号線４１３とに接続され、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号線のランプ信号との大小関係を比較し、その結果を第２の制御回路４０７に出力する。
　第２の制御回路４０７は、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号線の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。第２のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号の残りに下位側部分である。
　バイアス生成回路４５は、第１のデジタル信号を生成するために必要な信号であって、第１のＡＤ変換の基準となる２つの信号を生成する。すなわち、バイアス生成回路４５は、第１の電位Ｖ１をもつ第１の信号と、第２の電位Ｖ２をもつ第２の信号とを生成する。
　図４は、実施の形態１にかかるバイアス生成回路４５の構成例を示す図である。
　図４のバイアス生成回路４５は、ソースフォロア回路４５０とソースフォロア回路４６０を持ち、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、第１の電位Ｖ１および第２の電位Ｖ２を生成する。
　ソースフォロア回路４５０はトランジスタ４５１及びトランジスタ４５２を持ち、トランジスタ４５１のソースとトランジスタ４５２のドレインと第２のノードｎ２とを接続する。トランジスタ４５１のゲートを第１入力電位Ｖａにすることで、第２のノードｎ２の電位Ｖ１は、Ｖ１＝Ｖａ－Ｖｓｆ１となる。ここで、Ｖｓｆ１はトランジスタ４５１やトランジスタ４５２、トランジスタ４５２のゲート電位等を調整することで、設計者が適切な値にすることが可能である。
　同様に、ソースフォロア回路４６０はトランジスタ４６１及びトランジスタ４６２を持つ。トランジスタ４６１のソースとトランジスタ４６２のドレインと第３のノードｎ３とを接続する。トランジスタ４６１のゲートを第２入力電位Ｖｂにすることで、第３のノードｎ３の電位Ｖ２は、Ｖ２＝Ｖｂ－Ｖｓｆ２となる。ここで、Ｖｓｆ２はトランジスタ４６１やトランジスタ４６２、トランジスタ４６２のゲート電位等を調整することで、設計者が適切な値にすることが可能である。トランジスタ４５１とトランジスタ４６１、トランジスタ４５２とトランジスタ４６２とをそれぞれ同一のサイズとし、図４のようにトランジスタ４５２とトランジスタ４６１のゲートとを共通の電位Ｖｇにすることで、Ｖｓｆ１＝Ｖｓｆ２となり、Ｖ１とＶ２の電位差は、ＶａとＶｂの電位差と同じになる。
　ＤＡＣ回路４７は、第２のデジタル信号を生成するために必要なＲＡＭＰ信号を生成する。
　図５は、実施の形態１に係るＤＡＣ回路４７の構成例を示すである。ＤＡＣ回路４７は、抵抗値がＲの単位抵抗が２１４個直列に接続される抵抗４７１と、一方の端子が任意の位置の単位抵抗から連続する２１０個の単位抵抗と接続し、もう一方の端子が共通に接続されるスイッチ群４７２と、スイッチ群４７２に接続されるバッファ回路４７３を備える。抵抗４７１の上端は第１入力電位Ｖａが入力され、抵抗４７１の下端は第２入力電位Ｖｂが入力される。バッファ回路４７３の出力はＲＡＭＰ信号線４１３と接続する。
　任意の抵抗に接続されるスイッチをスタートとして、隣接する抵抗に接続されるスイッチに順番にオンさせることで、ＲＡＭＰ信号線には、図６に示すような、（Ｖ１－Ｖ２）／１６が変化の範囲となるランプ信号が出力される。
　出力選択回路６は、各列で生成される第１のデジタル信号及び第２のデジタル信号を、読み出す列を順次指定し、読み出しを行う。
　図７、図８および図９は、図１の固体撮像装置の動作タイミングチャートである。
　図７、図８および図９において、横軸は時刻、縦軸は各信号の電位を表す。φＲＳは、所定の行のリセットトランジスタを共通に制御するパルス信号を示す。φＴＸは、所定の行の転送トランジスタを共通に制御するパルス信号を示す。φＳＥＬは、所定の行の選択トランジスタを共通に制御するパルス信号を示す。Ｖｐｉｘは所定の画素セルに接続される垂直信号線１１の電位を示す。φＳＨは第１のスイッチ４０１を共通に制御するパルス信号を示す。Ｖｓｈは所定の列ＡＤ変換回路の第１のノードｎ１の電位を示す。ＶｒａｍｐはＲＡＭＰ信号線４１３の電位を示す。Ｖｒｅｆは基準信号線４１４の電位を表す。Ｖ１（図中のＶ１）は第１の電位を示す。Ｖ２（図中のＶ２）は第２の電位、を示す。φＳＷ２＿１～φＳＷ２＿４は、所定の列の複数の第２のスイッチを制御するパルス信号を表す。
　第２のスイッチ４０８＿１～４０８＿４は、それぞれを制御するパルス信号φＳＷ２＿１～φＳＷ２＿４が“Ｌ”レベルの時にはＶ２を対応するキャパシタ４００＿１～４００＿４に供給し、“Ｈ”レベルの時にはＶ１を対応するキャパシタ４００＿１～４００＿４に供給する。
　まず、図７において、時刻ｔ１でφＳＥＬ及びφＲＳを“Ｈ”レベルにすると、φＳＥＬ及びφＲＳと接続される選択トランジスタ１０５およびリセットトランジスタ１０３が全てオンし、該当する行のＦＤ部１０１の電位はリセットされ、垂直信号線１１の電位Ｖｐｉｘはリセット御レベルを示すＶｒｓｔとなる。
　時刻ｔ２でφＳＨが“Ｈ”レベルにすると、φＳＨと接続する第１のスイッチ４０１が全てオンし、各列の垂直信号線１１の電位と、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｒｓｔへと遷移する。時刻ｔ３でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｒｓｔで保持されることとなる。
　時刻ｔ４～時刻ｔ５の間に第１のＡＤ変換を行うが、その詳細については図８に示す。
　図８において、時刻ｔ２１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ２から第１の電位Ｖ１に切り替わる。φＳＨ１は“Ｌ”レベルであるので、キャパシタ４００＿０～Ｎの総電荷量は変化しないことから、Ｖｓｈは（Ｖ１－Ｖ２）／２だけ上昇する。
　時刻ｔ２２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｒｓｔに戻る。
　時刻ｔ２３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２２だけ上昇する。ｔ２４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿２に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔに戻る。
　時刻ｔ２５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２３だけ上昇する。ｔ２６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿３は“Ｈ”レベルを維持し、キャパシタ４００＿３に供給される信号も第１の電位Ｖ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２３が維持される。
　時刻ｔ２７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２４だけ上昇する。ｔ２８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿４に供給される信号もＶ２に戻り、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２３に戻る。
　φＳＷ２＿１～φＳＷ２＿４の状態ｒ１～ｒ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｒ１、ｒ２、ｒ３、ｒ４｝＝｛０、０、１、０｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２３となる。
　図７において、時刻ｔ６でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ７（ｔ７は図示されていない）までの時間Ｔｄを計測、Ｔｄに応じた第２のデジタル信号Ｄ２＿ｒｓｔを出力する。Ｖｒａｍｐのスウィープは時刻ｔ８で停止する。
　時刻ｔ３～ｔ８の間にφＴＸが“Ｈ”レベルにすると、φＴＸに接続される転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１００で発生する電子がＦＤ部１０１に転送され、垂直信号線１１の電位Ｖｐｉｘは転送される電子の数に対応する電位分だけＶｒｓｔから低下した、Ｖｓｉｇとなる。
　時刻ｔ９でφＳＨが“Ｈ”レベルにすると、φＳＨと接続される第１のスイッチ４０１が全てオンし、各列の垂直信号線電位と、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｓｉｇへと遷移する。時刻ｔ１０でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｓｉｇで保持されることとなる。
　時刻ｔ１１～時刻ｔ１２の間に第１のＡＤ変換を行うが、その詳細については図９に示す。
　なお、図示されていないが、時刻ｔ８～時刻ｔ９の間にＳＷ２＿１～ＳＷ２＿４は全て“Ｌ”レベルにリセットされる。
　図９において、時刻ｔ３１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第１の電位Ｖ１から第２の電位Ｖ２に切り替わり、Ｖｓｈは（Ｖ１－Ｖ２）／２だけ上昇する。
　時刻ｔ３２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｒｓｔに戻る。
　時刻ｔ３３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ３－Ｖ４）／２２だけ上昇する。ｔ３４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿２は“Ｈ”レベルを維持し、キャパシタ４００＿２に供給される信号もＶ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２２が維持される。
　時刻ｔ３５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２３だけ上昇する。ｔ１６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿３はＬ”レベルに戻り、キャパシタ４００＿１に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２２に戻る。
　時刻ｔ３７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２４だけ上昇する。ｔ３８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿４は“Ｈ”レベルを維持し、キャパシタ４００＿４に供給される信号もＶ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２２＋（Ｖ１－Ｖ２）／２４が維持される。
　φＳＷ２＿１～φＳＷ２＿４の状態ｓ１～ｓ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｓ１、ｓ２、ｓ３、ｓ４｝＝｛０、１、０、１｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２２＋（Ｖ１－Ｖ２）／２４となる。
　図７において、時刻ｔ１３でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ１４（ｔ１４は図示されていない）までの時間Ｔｕを計測、Ｔｕに応じた第２のデジタル信号Ｄ２＿ｓｉｇを出力する。Ｖｒａｍｐのスウィープは時刻ｔ１５で停止する。
　ここで、第２のＡＤ変換動作におけるＶｓｈが取りうる範囲は、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６である。それに対してＶｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶｒｅｆに設定することで、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６になる。すなわち、Ｖｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ１とＶ２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。
　本実施形態では、バイアス発生回路及びＤＡＣ回路を具体的な構成を示して説明したが、その限りではない。
　図１０Ａおよび図１０Ｂに示すように、第１の比較器４０４及び第２の比較器４０５の入力部に容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４を挿入することでＤＣ成分（つまり直流成分）をカットすることができ、ＤＡＣ回路におけるスタート位置をＶｒｅｆにする必要がなくなり、任意の電位にすることができる。
　上述の通り、第１の比較器４０４は、二分探索により第１のデジタル信号の取得する第１のＡＤ変換に用いられる。第１の比較回路４０４のノイズは、第１のデジタル信号にノイズを重畳することになるが、上式に示すとおり、第１のノードｎ１の電位にもそのノイズを足すことになるため、第２のＡＤ変換時にそのノイズはキャンセルされ、最終的に得られるデジタル変換値に影響を与えない。一方で、第１の比較器４０４の動作速度が遅いと、第１のＡＤ変換に必要な時間が長くなってしまう。
　このように、第１のＡＤ変換動作におけるノイズは最終的に得られるデジタル変換値に影響を与えないことから、第１の比較器４０４には高速性に優れた、例えば図１０Ｃに示すようなラッチ型比較回路や図１０Ｄに示すようなチョッパ型比較回路を用いることで、ＡＤ変換精度に影響を与えることなく、高速なデジタル変換が出来る。
　それに対して、第２の比較器４０５のノイズは、第２のデジタル信号にノイズを重畳することとなり、ＡＤ変換の誤差の要因となる。一方、第２のＡＤ変換に必要な変換時間は、時間計測を行うためのクロック周波数に依存し、第２の比較器４０５の動作速度が遅くても、第２のＡＤ変換に必要な時間は長くはならない。そこで、第２の比較回路４０５には低ノイズ性に優れた、例えば図１０Ｅや図１０Ｆに示すような差動増幅型の比較回路を用いることで、ＡＤ変換速度に影響を与えることなく、高精度なデジタル変換が出来る。
　また、図１１に示すように、各々のＡＤ変換回路４０のノードｎ２およびノードｎ３に、それぞれバッファ回路４２１、バッファ回路４２２を挿入しても良い。各々のＡＤ変換回路４０に挿入するバッファ回路で、各々のＡＤ変換回路４０のキャパシタ４００＿１～４の電荷充放電を行うため、キャパシタ４００＿１～４高速に行うことができ、第２のＡＤ変換時間を短縮することができる。また、図１２Ａおよび図１２Ｂに示すように、ＡＤ変換部内に配置されるバッファ回路４２１同士や、バッファ回路４２２同士の出力を複数のＡＤ変換部間で接続してもよい。製造ばらつきに伴う列間のばらつきを低減することができる。
　なお、図２の画素セル１０は、フォトダイオード１００、転送トランジスタ１０２、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する構造、いわゆる１画素１セル構造である。これに限らず、画素セル１０は、複数の画素（つまり複数のフォトダイオード１００）を含み、さらに、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５のいずれか、あるいは、すべてを１つの画素セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。すなわち、図２の画素セル１０では、一つの画素（つまりフォトダイオード１００）に対応してリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５がひとつずつ設けられているが、隣接する複数の画素セルでリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５が共有化されれば、実質的に１画素あたりのトランジスタ数を少なくすることが出来る。
　また、図１の固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成される面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成される面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
　他にも、図１３Ａに示すように、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。
　光電変換膜１１０を用いるイメージセンサの場合は、図１３Ｂに示す断面図のように、透明電極８１０と、画素電極８０８と、これらの間に介在する光電変換層８０９とを有した構成となる。図１３Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。図１３Ｂの画素セルは、半導体基板８０１と、ゲート電極８０２と、コンタクトプラグ８０３と、配線層８０７と、光電変換膜１１０と、カラーフィルタ８１２と、オンチップレンズ８１３とを備える。ここで、ＦＤ部１０１は、半導体基板８０１内に設けられ、コンタクトプラグ８０３を介して画素電極８０８に電気的に接続される。上記の光電変換層８０９に光が照射され、透明電極８１０と画素電極８０８との間にバイアス電位が印加されると、電界が生じ、光電変換によって生じる正および負の電荷のうちの一方が画素電極８０８によって収集され、収集される電荷はＦＤ部１０１に蓄積される。ＦＤ部１０１に蓄積される電荷の読み出しは、基本的には図２のフォトダイオードタイプと同様である。
　また、図１３Ｂでは、転送トランジスタなしの画素回路例を示したが、転送トランジスタを用いることも出来る。
　以上のように、実施の形態１に係る固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セル１０と、複数の画素セル１０に接続され、電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線１１と、複数の垂直信号線１１に接続され、アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部４０と、を備え、ＡＤ変換部４０は、第１の比較器４０４と第２の比較器４０５とを有し、第１の比較器４０４を用いて、アナログ信号の電位が含まれる範囲を二分探索により第１の電位Ｖ１と第２の電位Ｖ２の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいてデジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号Ｖｒａｍｐおよび二分探索の結果に基づいて、第２の比較器４０５の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
　これによれば、第１の電位Ｖ１および第２の電位Ｖ２が基準となって第１のＡＤ変換における変換レンジが定まる。また、ランプ信号に従って第２のＡＤ変換における変換レンジが定まる。しがって、第１のＡＤ変換の基準となる第１の電位Ｖ１および第２の電位Ｖ２と、第２のＡＤ変換のレンジを定めるランプ信号とを、との容易に対応させることができ、その結果、ＡＤ変換の高速化を実現できる。
　ここで、個体撮像装置は、バイアス生成回路４５と、ＤＡＣ回路４７と、を備え、バイアス回路４５は、第１の電位Ｖ１および第２の電位Ｖ２を生成し、ＤＡＣ回路４７は、ランプ信号Ｖｒａｍｐを生成してもよい。
　これによれば、第１の電位Ｖ１および第２の電位Ｖ２によって定まる第１のＡＤ変換の変換レンジと、ランプ信号によって定まる第２のＡＤ変換の変換レンジとを、容易に対応させることができる。
　ここで、第２の比較器４０５は、垂直信号線に接続可能な第１のノードの電位とランプ信号の電位との大小関係を比較し、バイアス回路４５は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、第１の電位Ｖ1及び第２の電位Ｖ２を生成し、ＤＡＣ回路４７は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、ランプ信号を生成してもよい。
　これによれば、第１の電位Ｖ１および第２の電位Ｖ２は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて定められる。また、ランプ信号も第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて定められる。よって、第１のＡＤ変換における変換レンジと、第２のＡＤ変換における変換レンジと最適な関係に対応させることができる。
　さらに、第１入力電位Ｖａおよび第２入力電位Ｖｂを変更した場合であっても、第１のＡＤ変換における変換レンジと、第２のＡＤ変換における変換レンジと最適な関係に対応させることができる。
　ここで、（ＡＤ変換部４０は、第１のバッファ回路４２１と第２のバッファ回路４２２とを有し、第１のバッファ回路４２１の入力端子には、バイアス生成回路４５で生成された第１の電位が入力され、第１のバッファ回路４２１の出力端子は第１の信号線に接続され、第２のバッファ回路４２２の入力端子には、バイアス生成回路４５で生成された第２の電位が入力され、第２のバッファ回路４２２の出力端子は第２の信号線に接続されてもよい。
　これによれば、第１の電位Ｖ１および第２の電位Ｖ２を安定化し、第１のＡＤ変換の誤差を抑制することができる。
　ここで、複数のＡＤ変換部４０における第１のバッファ回路４２１の出力端子同士は互いに接続され、複数のＡＤ変換部４０における第２のバッファ回路４２２の出力端子同士は互いに接続されてもよい。
　これによれば、複数のＡＤ変換部４０における第１の電位Ｖ1および第２の電位Ｖ２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。
　ここで、第１のＡＤ変換を行った後に、第２のＡＤ変換を行ってもよい。
　ここで、第１の比較器４０４と第２の比較器４０５とは、異なる構成であってもよい。
　ここで、第１の比較器４０４は、ラッチ型の比較回路であってもよい。
　ここで、第１の比較器４０４は、チョッパ型の比較回路であってもよい。
　ここで、第２の比較器４０５は、差動増幅回路型の比較回路であってもよい。
　ここで、光電変換部は、光電変換膜を有していてもよい。
　（実施の形態２）
　実施の形態２に係る固体撮像装置については、図１４～図１７を用いて、上述した実施形態との相違点を中心に説明する。
　図１４は、本発明の実施の形態２に係る固体撮像装置の全体構成を示す図である。図１４は、図１の固体撮像装置と比べて、ＡＤ部４の代わりにＡＤ部９を備える点が異なっている。以下では、異なる点を中心に説明する。
　ＡＤ部９は、図１中のＡＤ部４と比べて、ＡＤ変換部４０の代わりにＡＤ変換部９０を備える点と、バイアス生成回路４５の代わりにバイアス生成回路９５を備える点とが異なっている。
　図１５は、本実施の形態に係るＡＤ変換部９０の構成例を示す図である。図１５は、図３のＡＤ変換部４０と比べて、第３のノードｎ３が削除され（または接地され）、第２の信号線Ｓ２がグランド線に変更された点が異なっている。
　バイアス生成回路９５は、第１のデジタル信号を生成するために必要な信号を生成する。例えば、バイアス生成回路９５は、二つの入力端子と一つの出力端子とを有する減算回路を備え、減算回路の二つの入力端子には前記第１入力電位Ｖａおよび第２入力電位Ｖｂが入力され、第１の電位Ｖ１を出力する。バイアス生成回路９５の一例を図１６に示す。バイアス生成回路９５は、第１のオペアンプ８５１と、第２のオペアンプ８５２と、第３のオペアンプ８５３と、第１の抵抗８５４と、第２の抵抗８５５と、第３の抵抗８５６と、第４の抵抗８５７と、第５の抵抗８５８と、を有する。
　オペアンプには、例えば、図１７に示す差動増幅回路を使用することも出来るが、これに限定はされない。
　第１のオペアンプ８５１の＋側の入力には第１入力電位Ｖａが入力される。第２のオペアンプ８５２の＋側の入力には第２入力電位Ｖｂが入力される。第１のオペアンプ８５１の－側の入力と、第２のオペアンプ８５２の－側の入力は、第１の抵抗８５４を介して接続される。第１のオペアンプ８５１及び第２のオペアンプ８５２は、それぞれ出力端子とマイナス側の入力端子とが接続される。また、第１のオペアンプ８５１の出力は、第２の抵抗８５５を介して第３のオペアンプ８５３の－側の入力と接続される。第２のオペアンプ８５２の出力は、第３の抵抗８５６を介して第３のオペアンプ８５３の＋側の入力と接続される。更に第３のオペアンプ８５３の－側の入力は第４の抵抗８５７を介して第３のオペアンプ８５３の出力と接続される。第３のオペアンプ８５３の＋側の入力は、第５の抵抗８５８を介してＧＮＤ線と接続される。第３のオペアンプ８５３の出力は、第２のノードｎ２と接続される。この構成において、第３のオペアンプ８５３は、第２の抵抗８５５及び第３の抵抗８５６の抵抗値＝Ｒ２、第４の抵抗８５７及び第５の抵抗８５８の抵抗値＝Ｒ３として、以下の式で表される電位＝Ｖ１５を第２のノードｎ２に出力する。
　Ｖ１５＝（Ｖａ－Ｖｂ）×Ｒ３／Ｒ２
　ここで、Ｒ２＝Ｒ３として設計すると、Ｖ１５＝Ｖａ－Ｖｂとなる。
　本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図７、図８、図９とほぼ同じであるが、Ｖ２がＧＮＤ線となるため、電位は０である。
　ここで、第２のＡＤ変換動作におけるＶｓｈが取りうる範囲は、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６である。それに対してＶｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶｒｅｆに設定することで、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６になる。すなわち、Ｖｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ１とＶ２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、更に、データサンプリング時の基準電位を低インピーダンスなＧＮＤにすることで、サンプリングデータのノイズ抑制や、速度の向上が可能となり、高画質・高フレームレートなイメージセンサが実現できる。
　ＡＤ変換部９０及びバイアス生成回路９５のＧＮＤ線は、その電位を０Ｖに固定する必要はない。なぜなら、バイアス生成回路９５が生成する電位は、ＧＮＤ線の電位を基準に生成されるため、ＧＮＤ線電位によらず、第２のＡＤ変換動作におけるＶｓｈが取りうる範囲は、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖａ－Ｖｂ）／１６となるためである。
　また、本実施形態ではＲ２＝Ｒ３としたが、Ｒ２≠Ｒ３とし、オペアンプ等のオフセットによる電位のずれを補正し、Ｖ１５＝Ｖａ－Ｖｂを実現する構成も考えられる。
　なお、図１４においてＡＤ変換部４０の代わりにＡＤ変換部８０（図１８）を備えてもよい。
　以上のように、実施の形態２に係る固体撮像装置において、ＡＤ変換部８０は、バッファ回路９２１を有し、バッファ回路９２１の入力端子には、バイアス生成回路９５で生成された第１の電位Ｖ１が入力され、バッファ回路９２１の出力端子が第１の信号線Ｓ１に接続される。
　これによれば、第１の電位Ｖ１を安定化し、第１のＡＤ変換の誤差を抑制することができる。
　ここで、複数のＡＤ変換部８０におけるバッファ回路９２１の出力端子同士は互いに接続されてもよい。
　これによれば、複数のＡＤ変換部４０における第１の電位Ｖ１および第２の電位Ｖ２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。
　ここで、バイアス生成回路９５は、二つの入力端子と一つの出力端子とを有する減算回路を備え、減算回路の二つの入力端子には第１入力電位Ｖａおよび第２入力電位Ｖｂが入力され、減算回路は、出力端子から第１の電位Ｖ1を出力してもよい。
　これによれば、バイアス生成回路４５の回路構成を簡単にすることができる。
　ここで、第２の電位Ｖ２は、電源電位またはグランド電位であってもよい。
　これによれば、バイアス生成回路およびＡＤ変換部の回路構成を簡単にすることができる。
　（実施の形態３）
　実施の形態３に係る固体撮像装置について、図１９～図２２を用いて、上述した実施形態との相違点を中心に説明する。
　図１９は、本発明の実施の形態３に係る固体撮像装置の構成例を示す図である。図１９は、図１の固体撮像装置と比べて、ＡＤ部４の代わりにＡＤ部１０００を備える点が異なっている。
　ＡＤ部１０００は、図１のＡＤ部４と比べて、ＡＤ変換部４０のかわりにＡＤ変換部１１００を備える点と、バイアス生成回路４５の代わりにバイアス生成回路１１５０を備える点とが異なっている。
　図２０は、本実施の形態に係るＡＤ変換部１１００の構成例を示す図である。図２０は、図３のＡＤ変換部４０と比べて、第２のノードｎ２にバッファ回路１１２１が追加された点と、第３のノードｎ３が削除（または接地された）点と、第２の信号線Ｓ２がＧＮＤ線に変更された点とが異なっている。
　バッファ回路１１２１は、入力部に第２のノードｎ２を接続し、出力部にスイッチ群４０８を接続し、第２のノードｎ２の信号（つまり第１の電位Ｖ１）をバッファリングしてスイッチ群４０８に伝搬する。バッファ回路１１２１は、例えば、図２１に示すようなソースフォロア回路があるが、それに限定されない。
　バイアス生成回路１０５０は、第１のデジタル信号を生成するために必要な信号を生成する。図２２は、バイアス生成回路１０５０の構成例を示す図である。
　バイアス生成回路１０５０は、第１入力電位Ｖａおよび第２入力電位Ｖｂから、ＳＡＲ変換を行うための第１の電位Ｖ１を生成し、第２のノードｎ２に出力する。図２２は、図１６のバイアス生成回路９５と比べて、第４のオペアンプ１１５１が追加された点と、第３のバッファ回路１１２２に接続される点とが異なっている。
　第４のオペアンプ１１５１の＋側の入力は第３のオペアンプ８５３の出力に接続される。第４のオペアンプ１１５１の－側の入力と出力は、第３のバッファ回路１１２２を介して接続される。第３のバッファ回路１１２２は、バッファ回路１１２１と同じ回路が複数並列に接続されるレプリカ回路である。第４のオペアンプ１１５１の出力には、第２のノードｎ２に接続される。この構成において、第３のオペアンプは、第２の抵抗及び第３の抵抗の抵抗値＝Ｒ２、第４の抵抗及び第５の抵抗の抵抗値＝Ｒ３として、以下の式で表される電位＝Ｖ２３を第３のオペアンプに出力する。
　Ｖ２３＝（Ｖａ－Ｖｂ）×Ｒ３／Ｒ２
　ここで、Ｒ２＝Ｒ３として設計すると、Ｖ２３＝Ｖａ－Ｖｂとなる。第２のバッファ回路と第１のバッファ回路は同じ電位が入力されると、同じ電位を出力するので、第４のオペアンプは、以下の式で表される電位Ｖ２１を第２のノードｎ２に出力する。
　Ｖ２１＝Ｖａ－Ｖｂ
　本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図７、図８、図９とほぼ同じであるが、Ｖ２がＧＮＤ線となるため、電位は０である。
　ここで、第２のＡＤ変換動作におけるＶｓｈが取りうる範囲は、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６である。それに対してＶｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶｒｅｆに設定することで、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６になる。すなわち、Ｖｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ１とＶ２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、更に、二分探索を行うための信号を各回路で一度バッファリングして供給することで、二分探索時の電位の変化が高速になり、高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。
　ＡＤ変換回路及びバイアス生成回路のＧＮＤ線は、その電位を０Ｖに固定する必要はない。なぜなら、バイアス生成回路が生成する第１５の電位は、ＧＮＤ線の電位を基準に生成されるため、ＧＮＤ線電位によらず、第２のＡＤ変換動作におけるＶｓｈが取りうる範囲は、Ｖｒｅｆ～Ｖｒｅｆ－（Ｖ１－Ｖ２）／１６となるためである。
　また、本実施形態ではＲ２＝Ｒ３としたが、Ｒ２≠Ｒ３とし、オペアンプ等のオフセットによる電位のずれを補正し、Ｖ２１＝Ｖ１－Ｖ２を実現する構成も考えられる。
　以上のように、実施の形態３に係る固体撮像装置において、バッファ回路１１２１と同じ構成の回路が複数並列に接続されるレプリカ回路１１２２と、オペアンプ１１５１とを有し、オペアンプ１１５１の一方の入力端子には減算回路の出力端子が接続され、オペアンプの他方の入力端子にはレプリカ回路の出力線が接続され、オペアンプの出力端子は第１の信号線に接続される。
　これによれば、複数のＡＤ変換部における第１の電位Ｖ１および第２の電位Ｖ２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。
　ここで、減算回路は、増幅率の切り替を行ってもよい。
　これによれば、増幅率の切り替によっても第１の電位Ｖ１を所望の電位にすることができる。
　ここで、バッファ回路は、ソースフォロア回路であってもよい。
　これによれば、バッファ回路は簡単な回路構成とすることができる。
　（実施の形態４）
　実施の形態４に係るカメラシステムについて説明する。図２３に、実施の形態４に係る、固体撮像装置を備えたカメラシステムの構成の一例を示す。
　本カメラシステムは、光学系２３１、固体撮像装置２３２、システムコントローラ２３４を備える。
　光学系２３１は、１つ以上のレンズを含む。
　固体撮像装置２３２は、上述した実施の形態（実施の形態１～３）のいずれかの固体撮像装置である。
　信号処理部２３３は、固体撮像装置で撮ったデータを信号処理し、画像またはデータとして出力する。
　システムコントローラ２３４は、固体撮像装置やカメラ信号処理部を制御する。
　本実施の形態におけるカメラシステムは、上述した実施の形態（実施の形態１～３）のいずれかの固体撮像装置を用いることにより、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。したがって、高速高精度なセンサ撮像が出来、結果、画像特性の良好なカメラシステムを提供することが出来る。
　以上のように、実施の形態４に係るカメラシステムは、実施の形態１～３のいずれかの固体撮像装置を備える。
　これによれば、第１のＡＤ変換の基準となる第１の電位Ｖ１および第２の電位Ｖ２と、第２のＡＤ変換のレンジを定めるランプ信号とを、との容易に対応させることができ、その結果、ＡＤ変換の高速化を実現できる。
　本開示は、本開示は、固体撮像装置およびカメラに好適に利用可能である。
１０　　画素セル
１１　　垂直信号線
４０　　ＡＤ変換部
４５、９５、１１５０　　バイアス生成回路
４７　　ＤＡＣ回路
４０４　　第１の比較器
４０５　　第２の比較器
４２１　　第１のバッファ回路
４２２　　第２のバッファ回路
９２１、１１２１　　バッファ回路
１１２２　　第３のバッファ回路（レプリカ回路）
１１５１　　オペアンプ（減算回路）

Claims (19)

  1. 　光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、
    　複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、
    　複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、
    　前記ＡＤ変換部は、
    　第１の比較器と第２の比較器とを有し、
    　前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により第１の電位と第２の電位の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいて前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、
    　ランプ信号および前記二分探索の結果に基づいて、前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う
    　固体撮像装置。
  2. 　バイアス生成回路と、ＤＡＣ回路と、を備え、
    　前記バイアス回路は、前記第１の電位および前記第２の電位を生成し、
    　前記ＤＡＣ回路は、前記ランプ信号を生成する
    請求項１に記載の固体撮像装置。
  3. 　前記第２の比較器は、前記垂直信号線に接続可能な第１のノードの電位と前記ランプ信号の電位との大小関係を比較し、
    　前記バイアス回路は、第１入力電位および第２入力電位を用いて、前記第１の電位及び前記第２の電位を生成し、
    　前記ＤＡＣ回路は、前記第１入力電位および前記第２入力電位を用いて、前記ランプ信号を生成する
    請求項２に記載の固体撮像装置。
  4. 　前記ＡＤ変換部は、
    　第１のバッファ回路と第２のバッファ回路とを有し、
    　前記第１のバッファ回路の入力端子には、前記バイアス生成回路で生成された第１の電位が入力され、前記第１のバッファ回路の出力端子は第１の信号線に接続され、
    　前記第２のバッファ回路の入力端子には、前記バイアス生成回路で生成された第２の電位が入力され、前記第２のバッファ回路の出力端子は第２の信号線に接続される
    請求項２に記載の固体撮像装置。
  5. 　複数の前記ＡＤ変換部における前記第１のバッファ回路の出力端子同士は互いに接続され、
    　複数の前記ＡＤ変換部における前記第２のバッファ回路の出力端子同士は互いに接続される
    請求項４に記載の固体撮像装置。
  6. 　前記ＡＤ変換部は、
    　バッファ回路を有し、前記バッファ回路の入力端子には、前記バイアス生成回路で生成された第１の電位が入力され、前記バッファ回路の出力端子が第１の信号線に接続される
    請求項２に記載の固体撮像装置。
  7. 　複数の前記ＡＤ変換部における前記バッファ回路の出力端子同士は互いに接続される
    請求項６に記載の固体撮像装置。
  8. 　前記バイアス生成回路は、二つの入力端子と一つの出力端子とを有する減算回路を備え、
    　前記減算回路の二つの入力端子には前記第１入力電位および前記第２入力電位が入力され、
    　前記減算回路は、前記出力端子から前記第１の電位を出力する
    請求項６または７に記載の固体撮像装置。
  9. 　前記第２の電位は、電源電位またはグランド電位である
    請求項６～８のいずれか一項に記載の固体撮像装置。
  10. 　前記バッファ回路と同じ構成の回路が複数並列に接続されるレプリカ回路と、オペアンプとを有し、
    　前記オペアンプの一方の入力端子には前記減算回路の出力端子が接続され、
    　前記オペアンプの他方の入力端子には前記レプリカ回路の出力線が接続され、
    　前記オペアンプの出力端子は第１の信号線に接続される
    請求項８に記載の固体撮像装置。
  11. 　前記減算回路は、増幅率の切り替を行う
    請求項８または１０に記載の固体撮像装置。
  12. 　前記バッファ回路は、ソースフォロア回路である
    請求項４～１１のいずれか一項に記載の固体撮像装置。
  13. 　前記第１のＡＤ変換を行った後に、前記第２のＡＤ変換を行う
    請求項１～１２のいずれか一項に記載の固体撮像装置。
  14. 　前記第１の比較器と前記第２の比較器とは、異なる構成をもつ
    請求項１～１３のいずれか一項に記載の固体撮像装置。
  15. 　前記第１の比較器は、ラッチ型の比較回路である
    請求項１～１４のいずれか一項に記載の固体撮像装置。
  16. 　前記第１の比較器は、チョッパ型の比較回路である
    請求項１～１５のいずれか一項に記載の固体撮像装置。
  17. 　前記第２の比較器は、差動増幅回路型の比較回路である
    請求項１～１６のいずれか一項に記載の固体撮像装置。
  18. 　前記光電変換部は、光電変換膜を有する
    請求項１～１７のいずれか一項に記載の固体撮像装置。
  19. 　請求項１～１８のいずれか一項に記載の固体撮像装置を備えるカメラシステム。
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