JP2010226354A

JP2010226354A - 積分型ａｄ変換回路およびａｄ変換方法

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Publication number: JP2010226354A
Application number: JP2009070556A
Authority: JP
Inventors: Ken Akamatsu; 謙赤松
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2009-03-23
Filing date: 2009-03-23
Publication date: 2010-10-07
Anticipated expiration: 2029-03-23
Also published as: JP5190014B2

Abstract

【課題】比較回路を増加させることなくアナログ入力電圧レンジを任意の広入力電圧レンジに設定可能な積分型ＡＤ変換回路およびＡＤ変換方法の提供。
【解決手段】第１、第２の基準電圧VREF1、VREF2に基づいて第１、第２の基準参照電圧REF1、REF2と参照電圧COMを発生する参照電圧発生回路11と、アナログ入力電圧AINと前記第１、第２の基準参照電圧REF1、REF2のいずれかを選択する選択回路12と、この回路12の出力を積分する積分回路13と、この回路13の出力と参照電圧COMとを比較する比較回路14と、この回路14の出力を受けてその期待値生成及び照合を行う期待値生成照合回路15と、この回路15の出力を受けて選択回路12を制御する信号及び２回以上のＡＤ変換値を出力するデジタル・コントロール回路16と、この回路16の出力を入力とし、前記２回以上のＡＤ変換値に基づいた演算結果を出力するデジタル演算回路17とを備える。
【選択図】図１

Description

本発明は、アナログの入力信号をデジタルの出力信号に変換するＡＤ変換回路に係り、特に入力電圧を積分し、積分波形の傾斜を利用した積分型のＡＤ変換回路およびＡＤ変換方法に関するものである。

従来、高精度なアナログ−デジタル変換が要求される積分型ＡＤ変換回路において入力信号の電圧レンジを電源電圧レンジ程度に広げる技術として、例えば以下の特許文献１に示すような技術が存在する。
図８はこの積分型ＡＤ変換回路の回路構成を示したものである。図示するように入力信号としてはアナログ入力電圧ＡＩＮ、参照電圧生成用にＶＤＤ及びＶＳＳ電圧、そして積分時間を計測するためのＣＬＫがあり、アナログ−デジタル変換されたＮビットデータのＡＤＯＵＴ[Ｎ：０]が出力信号として存在する。

構成としては入力されたＶＤＤおよびＶＳＳ電圧を分圧して参照電圧ＶＤＤ／２を生成する参照電圧発生回路８１と、その参照電圧発生回路より生成された参照電圧ＶＤＤ／２とアナログ入力電圧ＡＩＮとを比較する第１比較回路８２と、アナログ入力電圧ＡＩＮ、ＶＤＤ、ＶＳＳ電圧のうち１つを選択し出力する選択回路８３と、選択回路８３から出力された電圧を積分する積分回路８４と、参照電圧発生回路８１より生成された参照電圧ＶＤＤ／２と積分回路８４の出力を比較する第２比較回路８５と、第１比較回路８２の出力と第２比較回路８５の出力と発振器出力ＣＬＫを入力することで選択回路８３を制御する信号およびアナログーデジタル変換されたＮビットデータのＡＤＯＵＴ[Ｎ:０]を出力するデジタル・コントロール回路８６とを含むものである。

次に、このような構成をした従来の積分型ＡＤ変換回路の動作を図９に示したタイミングチャートを参照しながら説明する。
まずアナログ入力電圧ＡＩＮが選択回路８３でスイッチＳ１をオンすることで一定時間Ｔ_ＲＥＦの間だけ選択され、積分回路８４において積分される。そのときに積分回路８４の出力ＶＯＵＴは参照電圧発生回路８１の出力ＶＤＤ／２よりもアナログ入力電圧が小さい場合入力電圧ＡＩＮ１、図９のＶＯＵＴ１が示すように正の傾きで積分される。

これに対し、参照電圧発生回路８１の出力ＶＤＤ／２よりもアナログ入力電圧が大きい場合入力電圧ＡＩＮ２、図９のＶＯＵＴ２が示すように負の傾きで積分される。アナログ入力電圧と参照電圧ＶＤＤ／２は第１比較回路８２に入力され、その出力を直接Ａ／Ｄ変換の最上位ビットの結果とする。
また、一定時間Ｔ_ＲＥＦ積分したのちにデジタル・コントロール回路８６から選択回路８３への制御信号は第１比較回路８２の出力によって決定され、ＡＩＮ＜ＶＤＤ／２においてはスイッチＳ２をオンすることでＶＤＤ電圧が選択され、ＡＩＮ＞ＶＤＤ／２においてはスイッチＳ３をオンすることでＶＳＳ電圧が選択される。

選択されたＶＤＤないしＶＳＳ電圧は積分回路８４によって積分される。この積分回路８４からの出力が参照電圧ＶＤＤ／２の電圧に到達すると第２比較回路８５の信号が切り替わり、デジタル・コントロール回路８６に入力される。これによってデジタル・コントロール回路８６は一定期間Ｔ_ＲＥＦの後、ＶＤＤないしＶＳＳ電圧が選択されて積分回路８４の出力が参照電圧ＶＤＤ／２の電圧に到達し第２比較回路８５の信号が切り替わるまでの時間Ｔ_Ｃを測定する。また、デジタル・コントロール回路８６で測定されたこのＴ_Ｃの期間をＴ_ＲＥＦ基準としてエンコードし、第１比較回路８２で決めた最上位ビットを加えて最終的なＮビットのＡＤ変換値ＡＤＯＵＴ[Ｎ:０]を出力する。

特開２００１−３０８７０９公報

ところで、上述したような従来の積分型ＡＤ変換回路における入力信号の電圧レンジを電源電圧レンジ程度に広げる技術においては、比較回路８２の出力によって最上位ビットを決定し、一定時間Ｔ_ＲＥＦの後に選択回路８３でＶＤＤ電圧を選ぶかＶＳＳ電圧を選ぶかを決定している。
しかし、アナログ入力電圧ＡＩＮが参照電圧ＶＤＤ／２とほぼ等しい状況においては比較回路８２が固有に所有するオフセットや各々の節点が受けてしまうノイズなどによって間違った判定をしてしまい、それによって最終的なＡＤ変換で得られたデジタルコードの結果も理想値とは違ってしまうといった問題がある。

そのため、最上位ビットを決定する為の比較回路８２を増やすことで間違った判定が行われる可能性を低減することができるが、そうすると消費電力やコストが増大するといった新たな問題が生ずる。
そこで、本発明は上記問題点を解消するためになされたものであり、その目的は、最上位ビットを決定する為の比較回路を増加させることなくアナログ入力電圧レンジを任意の広入力電圧レンジに設定することが可能な積分型ＡＤ変換回路およびＡＤ変換方法を提供するものである。

前記課題を解決するために第１の発明は、
第１及び第２の基準電圧に基づいて第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生手段と、アナログ入力電圧と前記第１及び第２の基準参照電圧のいずれかを選択する選択手段と、当該選択手段の出力を積分する積分手段と、当該積分手段の出力と前記参照電圧発生手段にて発生した参照電圧とを比較する比較手段と、当該比較手段の出力を受けてその期待値生成及び照合を行う期待値生成照合手段と、当該期待値生成照合手段の出力を受けて前記選択手段を制御する信号及び２回以上のＡＤ変換値を出力するデジタル・コントロール手段と、当該デジタル・コントロール手段の出力を入力とし、前記２回以上のＡＤ変換値に基づいた演算結果を出力するデジタル演算手段と、を備えることを特徴とする積分型ＡＤ変換回路である。

また、第２の発明は、
第１及び第２の基準電圧を入力して第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生ステップと、アナログ入力電圧を入力して当該アナログ入力電圧と前記第１及び第２の基準参照電圧のうちのいずれかを制御信号に基づいて選択する選択ステップと、当該選択ステップで選択した電圧を入力して積分する積分ステップと、当該積分ステップの出力と前記参照電圧発生ステップで発生した参照電圧とを比較する比較ステップと、当該比較ステップの出力を入力してその比較結果に基づいて期待値生成及び照合を行う期待値生成照合ステップと、当該期待値生成照合ステップの出力を入力して前記選択ステップにおける制御信号を生成して出力すると共に２回以上のＡＤ変換値を生成して出力するデジタル・コントロールステップと、当該デジタル・コントロールステップで出力した２回以上のＡＤ変換値を入力し、当該２回以上のＡＤ変換値に基づいた演算を行って出力するデジタル演算ステップと、を含むことを特徴とするＡＤ変換方法である。

本発明によれば、積分出力と参照電圧との比較結果に基づいて期待値生成及び照合を行って積分する電圧の選択を行うと共に２回以上のＡＤ変換値を生成するようにしたことから、最上位ビットを決定する為の比較回路を増加させることなくアナログ入力電圧レンジを任意の広入力電圧レンジに設定することができる。

本発明に係る積分型ＡＤ変換回路１００の第１の実施形態を示すブロック構成図である。図１に示した実施形態の動作をＡＩＮ＜ＣＯＭとして説明するためのタイミングチャートである。図１に示した実施形態の動作をＡＩＮ＞ＣＯＭとして説明するためのタイミングチャートである。本発明に係る積分型ＡＤ変換回路１００の第２の実施形態を示す回路構成図である。図４に示した実施形態の動作をＡＩＮ＜ＣＯＭとして説明するためのタイミングチャートである。図４に示した実施形態の動作をＡＩＮ＞ＣＯＭとして説明するためのタイミングチャートである。図１及び図４に示した実施形態のデジタル演算回路の動作を説明するためのフローチャートである。従来技術である入力信号の電圧レンジを電源電圧レンジ程度に広げる積分型ＡＤ変換回路の回路構成図である。従来技術の動作を説明するためのタイミングチャートである。

以下、本発明の実施の一形態を添付図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明に係わる積分型ＡＤ変換回路１００の第１の実施形態を示すブロック構成図である。
図示するようにこの積分型ＡＤ変換回路１００は、第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２に基づいて第１の基準参照電圧ＲＥＦ１と第２の基準参照電圧ＲＥＦ２及び参照電圧ＣＯＭを発生する参照電圧発生回路１１と、アナログ入力電圧ＡＩＮと第１の基準参照電圧ＲＥＦ１及び第２の基準参照電圧ＲＥＦ２のいずれかおよび積分回路１３のリセットを選択する選択回路１２と、この選択回路１２の出力を積分する積分回路１３と、この積分回路１３の出力ＶＯＵＴと参照電圧発生回路１１にて発生した参照電圧ＣＯＭとを比較する比較回路１４とを有している。

さらに、この積分型ＡＤ変換回路１００は、前記比較回路１４の出力ＣＯＭＰＯＵＴを受けてその期待値生成及び照合を行う期待値生成照合回路１５と、この期待値生成照合回路１５の出力ＡＤＳＥＴを受けて前記選択回路１２を制御する信号及び２回のＮー１ビットＡＤ変換値ＡＤ１[Ｎ−１:０]、ＡＤ２[Ｎ−１:０]を出力するデジタル・コントロール回路１６と、このデジタル・コントロール回路１６の２回のＡＤ変換結果を入力とした最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]を出力するデジタル演算回路１７とを有している。

次に、このように構成されている本実施形態の動作を図２、図３、図７に示したタイミングチャートを参照しながら説明する。
先ず図２はアナログ入力電圧ＡＩＮが参照電圧発生回路１１の参照電圧ＣＯＭより小さい場合（ＡＩＮ＜ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２は一定時間Ｔ_ＲＥＦの期間だけアナログ入力電圧ＡＩＮを選択し、積分回路１３において積分される。このとき、積分回路１３の出力ＶＯＵＴはアナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧であることを仮定しているので正の傾きで積分される。そして、一定時間Ｔ_ＲＥＦの期間の後、デジタル・コントロール回路１６の制御（ＲＥＦ１選択）によって選択回路１２の出力をＲＥＦ１に切り替える。ＲＥＦ１が参照電圧発生回路１１の参照電圧ＣＯＭより大きい電圧とすると積分回路１３の出力ＶＯＵＴは負の傾きで積分される。Ｔ_Ｃ１において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのでそのタイミングで期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。

また同時に２回目のＡＤ変換を行うためにデジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２がアナログ入力電圧ＡＩＮを選択するように切り替える。
そして１回目のＡＤ変換のときとは違って、一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ２選択）によって選択回路１２の出力をＲＥＦ２に切り替える。ＲＥＦ２が参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧とすると積分回路１３の出力ＶＯＵＴは正の傾きで積分される。Ｔ_Ｃ２において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。

比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＨレベルに遷移するのですぐに期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路１６の制御によって積分回路１３をリセットして次のＡＤ変換まで待機する。

次に図３はアナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭより大きい場合（ＡＩＮ＞ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２を一定時間Ｔ_ＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路１３において積分される。このとき、積分回路１３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路１１の出力電圧ＣＯＭより大きい電圧であることを仮定しているので負の傾きで積分される。そして一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ１）によって選択回路１２の出力をＲＥＦ１に切り替える。ＲＥＦ１が参照電圧発生回路１１の出力電圧ＣＯＭより大きい電圧とすると積分回路１３の出力ＶＯＵＴは負の傾きで積分される。Ｔ_Ｃ１において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのですぐに期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。

また同時に２回目のＡＤ変換を行うために一定時間Ｔ_{ＡＤＥＮＤ}の間デジタル・コントロール回路１６の制御によっての積分回路１３の出力をリセットした後、再びデジタル・コントロール回路１６の制御（ＡＩＮ選択）によって選択回路１２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路１６の制御（ＲＥＦ２選択）によって選択回路１２の出力をＲＥＦ２に切り替える。ＲＥＦ２が参照電圧発生回路１１の出力電圧ＣＯＭより小さい電圧とすると積分回路１３の出力ＶＯＵＴは正の傾きで積分される。Ｔ_Ｃ２において期待値生成照合回路１５は比較回路１４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路１５の出力ＡＤＳＥＴとしてパルスを出力する動作を行う。比較回路１４の出力ＣＯＭＰＯＵＴは積分回路１３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＬレベルに遷移するのでそのタイミングで期待値生成照合回路１５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路１６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路１６の制御によって積分回路１３をリセットして次のＡＤ変換まで待機する。

次に図７は２回のＡＤ変換によって得られた結果から最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]への演算の流れを示すフローチャートである。
このフローは、ＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＲＥＦ２時にゼロスケールとした演算の流れを示したものである。
先ず、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧であるならば、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも小さい場合はＡＤ１にはあるＡＤ変換された値が確定し（ステップＳ１）、ＡＤ２は０と確定する（ステップＳ２）。演算フローチャートに基づき、最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]はＮ−１ビットまでをＡＤ１のビット反転したものとして、最上位ビットを０としたものをＡＤＯＵＴとしている（ステップＳ３）。

これに対し、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも大きい場合には、ＡＤ１は０と確定し（ステップＳ１）、ＡＤ２はあるＡＤ変換された値が確定する（ステップＳ２）。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ２として、最上位ビットを１としたものをＡＤＯＵＴとしている（ステップＳ４）。
また、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧でない場合はＡＤ１、ＡＤ２にともにある値が格納されるので（ステップＳ１、Ｓ２）その平均をとってＡＤＯＵＴとしている（ステップＳ５）。

なお、この演算例はＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＲＥＦ２時にゼロスケールとした演算例であるが、ＡＩＮ＝ＲＥＦ１時にＡＤＯＵＴをゼロスケール、ＡＩＮ＝ＲＥＦ２時にフルスケールなど適宜変更することが可能である。
また、上記動作を複数回にわたり参照電圧発生回路１１の出力である第１の基準参照電圧ＲＥＦ１、第２の基準参照電圧ＲＥＦ２及び参照電圧ＣＯＭを変化させてＡＤ変換動作を行い、その回数にあわせて複数回にわたるＡＤ変換結果の演算処理を適切に施すことで分解能をあげることも可能である。

（第２の実施形態）
次に図４は、本発明に係わる積分型ＡＤ変換回路１００の第２の実施形態を示す回路構成図である。
この積分型ＡＤ変換回路１００は、第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２に基づいて参照電圧ＣＯＭを発生する参照電圧発生回路４１と、アナログ入力電圧ＡＩＮと第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２のいずれかおよび積分回路４３のリセットを選択する選択回路４２と、この選択回路４２の出力を積分する積分回路４３と、この積分回路４３の出力ＶＯＵＴと参照電圧発生回路４１にて発生した参照電圧ＣＯＭとを比較する比較回路４４とを有している。さらに、この積分型ＡＤ変換回路１００は、前記比較回路４４の出力ＣＯＭＰＯＵＴを受けてその期待値生成、照合を行うＳＲラッチ２個とインバータ回路１個で構成された期待値生成照合回路４５と、この期待値生成照合回路４５の出力ＡＤＳＥＴ１、ＡＤＳＥＴ２を受けて選択回路４１を制御する信号及び２回のＮー１ビットＡＤ変換値ＡＤ１[Ｎ−１:０]、ＡＤ２[Ｎ−１:０]を出力するデジタル・コントロール回路４６と、デジタル・コントロール回路４６の２つのＡＤ変換結果を入力とした最終ＮビットＡＤ出力結果ＡＤＯＵＴ[Ｎ:０]を出力するデジタル演算回路４７とを有して構成されている。

次に、このように構成されている本実施形態の動作を図５、図６、図７に示したタイミングチャートを参照しながら説明する。
先ず、図５はアナログ入力電圧ＡＩＮが参照電圧発生回路４１の出力電圧ＣＯＭより小さい場合（ＡＩＮ＜ＣＯＭ）のタイミングチャートである。
この場合には、デジタル・コントロール回路４６の制御（Ｓ_１：ｏｎ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２を一定時間Ｔ_ＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路４３において積分される。このとき、積分回路４３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧であることを仮定しているので正の傾きで積分される。そして一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｎ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力を第１の基準電圧ＶＲＥＦ１に切り替える。第１の基準電圧ＶＲＥＦ１が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧とすると積分回路４３の出力ＶＯＵＴは負の傾きで積分される。Ｔ_Ｃ１においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ１が解除されて期待値をＨレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ１としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのでそのタイミングで期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。

また同時に２回目のＡＤ変換を行うためにデジタル・コントロール回路４６の制御（Ｓ_１：ｏｎ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｎ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力をＶＲＥＦ２に切り替える。ＶＲＥＦ２が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧とすると積分回路４３の出力ＶＯＵＴは正の傾きで積分される。Ｔ_Ｃ２においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ２が解除されて期待値をＬレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ２としてパルスを出力する動作を行う。またそのときに期待値生成照合回路４５は比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴとしてパルスを出力する。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＨレベルに遷移するのですぐに期待値比較回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｎ）によって選択回路４２の出力を積分回路４３の入出力をショートさせるスイッチをＯＮして次のＡＤ変換まで待機する。

次に図６はアナログ入力電圧ＡＩＮが参照電圧発生回路４１の出力電圧ＣＯＭより大きい場合（ＡＩＮ＞ＣＯＭ）のタイミングチャートである。
デジタル・コントロール回路４６の制御（Ｓ_１：ｏｎ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２を一定時間Ｔ_ＲＥＦだけアナログ入力電圧ＡＩＮが通過し、積分回路４３において積分される。このとき、積分回路４３の出力ＶＯＵＴはアナログ入力電圧が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧であることを仮定しているので負の傾きで積分される。そして一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｎ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力を第１の基準電圧ＶＲＥＦ１に切り替える。第１の基準電圧ＶＲＥＦ１が参照電圧発生回路４１の出力電圧ＣＯＭより大きい電圧とすると積分回路４３の出力ＶＯＵＴは負の傾きで積分される。Ｔ_Ｃ１においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ１が解除されて期待値をＨレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＨレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ１としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを下回ったときにＨレベルに遷移するのですぐに期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ１に基づいて１回目のＡＤ変換結果としてＡＤ１[Ｎ−１:０]を確定させる。

また同時に２回目のＡＤ変換を行うために一定時間Ｔ_{ＡＤＥＮＤ}の間デジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｎ）によっての積分回路４３の出力をリセットした後、再びデジタル・コントロール回路４６の制御（Ｓ_１：ｏｎ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力がアナログ入力電圧ＡＩＮを通過させるように切り替える。そして１回目のＡＤ変換の時とは違って、一定時間Ｔ_ＲＥＦの後、デジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｎ、Ｓ_４：ｏｆｆ）によって選択回路４２の出力をＶＲＥＦ２に切り替える。ＶＲＥＦ２が参照電圧発生回路４１の出力電圧ＣＯＭより小さい電圧とすると積分回路４３の出力ＶＯＵＴは正の傾きで積分される。Ｔ_Ｃ２においてデジタル・コントロール回路４６の制御により期待値生成照合回路４５はＲＳＴ２が解除されて期待値をＬレベルとして照合可能状態になり、比較回路４４の出力ＣＯＭＰＯＵＴがＬレベルに遷移したときに期待値生成照合回路４５の出力ＡＤＳＥＴ２としてパルスを出力する動作を行う。比較回路４４の出力ＣＯＭＰＯＵＴは積分回路４３の出力ＶＯＵＴが参照電圧ＣＯＭを上回ったときにＬレベルに遷移するのでそのタイミングで期待値生成照合回路４５の出力ＡＤＳＥＴにパルスが発生する。そのパルスによってデジタル・コントロール回路４６は一定時間Ｔ_ＲＥＦの後の期間Ｔ_Ｃ２に基づいて２回目のＡＤ変換結果としてＡＤ２[Ｎ−１:０]を確定させる。ＡＤ２[Ｎ−１:０]の確定後はデジタル・コントロール回路４６の制御（Ｓ_１：ｏｆｆ、Ｓ_２：ｏｆｆ、Ｓ_３：ｏｆｆ、Ｓ_４：ｏｎ）によって選択回路４２の出力を積分回路４３の入出力をショートさせるスイッチをＯＮして次のＡＤ変換まで待機する。

そして、図７に示すように本実施の形態においてもアナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧であるならば、アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも小さい場合はＡＤ１にはあるＡＤ変換された値が確定し、ＡＤ２は０と確定する。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ１のビット反転したものとして、最上位ビットを０としたものをＡＤＯＵＴとしている。アナログ入力電圧ＡＩＮが参照電圧発生回路１１の出力電圧ＣＯＭよりも大きい場合、ＡＤ１は０と確定し、ＡＤ２はあるＡＤ変換された値が確定する。演算フローチャートに基づき、最終ＮビットＡＤ出力結果（ＡＤＯＵＴ[Ｎ:０]）はＮ−１ビットまでをＡＤ２として、最上位ビットを１としたものをＡＤＯＵＴとしている。

また、アナログ入力電圧ＡＩＮがＡＤ変換を行っている間において定電圧ない場合はＡＤ１、ＡＤ２にともにある値が格納されるのでその平均をとってＡＤＯＵＴとしている。
なお、本実施の形態においてもこの演算例はＡＩＮ＝ＶＲＥＦ１時にＡＤＯＵＴをフルスケール、ＡＩＮ＝ＶＲＥＦ２時にゼロスケールとした演算例であるが、ＡＩＮ＝ＶＲＥＦ１時にＡＤＯＵＴをゼロスケール、ＡＩＮ＝ＶＲＥＦ２時にフルスケールなど適宜変更することが可能である。

このようにｎビットの積分型ＡＤ変換回路を実現する場合、従来のアナログ信号をデジタル出力信号に変換する積分型ＡＤ変換回路において比較回路を増やしてアナログ入力電圧レンジを任意の広入力電圧レンジに設定する技術に起こってしまう各比較回路のオフセット、節点ノイズの影響などによるＡＤ変換時の誤動作を防ぎ、アナログ入力電圧レンジを任意の広入力電圧レンジに設定することが可能である。

１００…積分型ＡＤ変換回路
１１…参照電圧発生回路
１２…選択回路
１３…積分回路
１４…比較回路
１５…期待値生成照合回路
１６…デジタル・コントロール回路
１７…デジタル演算回路
ＡＩＮ…アナログ入力電圧
ＶＲＥＦ１…第１の基準電圧
ＶＲＥＦ２…第２の基準電圧
ＲＥＦ１…第１の基準参照電圧
ＲＥＦ２…第２の基準参照電圧
ＣＯＭ…参照電圧
ＣＬＫ…発振器出力

Claims

第１及び第２の基準電圧に基づいて第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生手段と、
アナログ入力電圧と前記第１及び第２の基準参照電圧のいずれかを選択する選択手段と、
当該選択手段の出力を積分する積分手段と、
当該積分手段の出力と前記参照電圧発生手段にて発生した参照電圧とを比較する比較手段と、
当該比較手段の出力を受けてその期待値生成及び照合を行う期待値生成照合手段と、
当該期待値生成照合手段の出力を受けて前記選択手段を制御する信号及び２回以上のＡＤ変換値を出力するデジタル・コントロール手段と、当該デジタル・コントロール手段の出力を入力とし、前記２回以上のＡＤ変換値に基づいた演算結果を出力するデジタル演算手段と、を備えることを特徴とする積分型ＡＤ変換回路。
第１及び第２の基準電圧を入力して第１及び第２の基準参照電圧と参照電圧を発生する参照電圧発生ステップと、
アナログ入力電圧を入力して当該アナログ入力電圧と前記第１及び第２の基準参照電圧のうちのいずれかを制御信号に基づいて選択する選択ステップと、
当該選択ステップで選択した電圧を入力して積分する積分ステップと、
当該積分ステップの出力と前記参照電圧発生ステップで発生した参照電圧とを比較する比較ステップと、
当該比較ステップの出力を入力してその比較結果に基づいて期待値生成及び照合を行う期待値生成照合ステップと、
当該期待値生成照合ステップの出力を入力して前記選択ステップにおける制御信号を生成して出力すると共に２回以上のＡＤ変換値を生成して出力するデジタル・コントロールステップと、
当該デジタル・コントロールステップで出力した２回以上のＡＤ変換値を入力し、当該２回以上のＡＤ変換値に基づいた演算を行って出力するデジタル演算ステップと、を含むことを特徴とするＡＤ変換方法。