JP2001308709A - 積分型ａｄ変換回路 - Google Patents
積分型ａｄ変換回路Info
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- JP2001308709A JP2001308709A JP2000121944A JP2000121944A JP2001308709A JP 2001308709 A JP2001308709 A JP 2001308709A JP 2000121944 A JP2000121944 A JP 2000121944A JP 2000121944 A JP2000121944 A JP 2000121944A JP 2001308709 A JP2001308709 A JP 2001308709A
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Abstract
(57)【要約】
【課題】 電源電圧レンジを入力信号の電圧レンジとほ
ぼ同等に設定することができ、また高分解能化に伴う指
数関数的な変換時間の増加を抑えることが可能な積分型
ＡＤ変換回路を提供する。 【解決手段】 アナログ入力信号を標本化する手段１
と、第１及び第２の基準電圧に基づいて参照電圧を発生
させる手段２と、標本化手段の出力と参照電圧とを比較
する第１比較手段５と、標本化手段の出力と第１及び第
２の基準電圧のいずれかを選択する手段３と、選択手段
の出力を積分する手段４と、積分手段の出力と参照電圧
とを比較する第２比較手段７と、アナログ入力信号をデ
ィジタル信号に変換するエンコード手段８と、第１及び
第２比較手段の出力を入力とし選択手段を制御する制御
信号及びエンコード手段への入力信号を発生させるディ
ジタル・コントロール手段６とで積分型ＡＤ変換回路を
構成する。
ぼ同等に設定することができ、また高分解能化に伴う指
数関数的な変換時間の増加を抑えることが可能な積分型
ＡＤ変換回路を提供する。 【解決手段】 アナログ入力信号を標本化する手段１
と、第１及び第２の基準電圧に基づいて参照電圧を発生
させる手段２と、標本化手段の出力と参照電圧とを比較
する第１比較手段５と、標本化手段の出力と第１及び第
２の基準電圧のいずれかを選択する手段３と、選択手段
の出力を積分する手段４と、積分手段の出力と参照電圧
とを比較する第２比較手段７と、アナログ入力信号をデ
ィジタル信号に変換するエンコード手段８と、第１及び
第２比較手段の出力を入力とし選択手段を制御する制御
信号及びエンコード手段への入力信号を発生させるディ
ジタル・コントロール手段６とで積分型ＡＤ変換回路を
構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログの入力
信号をディジタルの出力信号に変換する積分型のＡＤ変
換回路に関するものである。
信号をディジタルの出力信号に変換する積分型のＡＤ変
換回路に関するものである。
【０００２】
【従来の技術】従来、アナログ入力信号をディジタル出
力信号に変換する積分型のＡＤ変換回路として、図７に
示すような構成の積分型ＡＤ変換回路が知られている。
この積分型ＡＤ変換回路は、図７に示すように、アナロ
グ入力信号Ｖinは、標本化回路31に入力され、その標本
化回路31の出力Ｖin’は、スイッチ回路Ｓ１を介して、
演算増幅器ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とから
なる積分回路32の入力端子に接続されている。基準電圧
−Ｖref はスイッチ回路Ｓ２を介して積分回路32の入力
端子に接続されている。積分回路32の出力Ｖo は、比較
回路（COMP1)33に入力されており、この比較回路（COMP
1)33の他方の入力端子は接地電位に接続され、比較回路
（COMP1)33の出力は、ディジタル・コントロール回路34
に入力されている。このディジタル・コントロール回路
34の出力信号は、スイッチ回路Ｓ１，Ｓ２のそれぞれの
制御端子に入力され、更にカウンタ回路35の入力端子に
入力される。なお、このディジタル・コントロール回路
34には、発振器ＣＬＫからクロック信号が入力されてい
る。また、カウンタ回路35の出力端子Ｂ１，Ｂ２，・・
・Ｂｎからは、ｎビットのディジタル信号が出力される
ように構成されている。
力信号に変換する積分型のＡＤ変換回路として、図７に
示すような構成の積分型ＡＤ変換回路が知られている。
この積分型ＡＤ変換回路は、図７に示すように、アナロ
グ入力信号Ｖinは、標本化回路31に入力され、その標本
化回路31の出力Ｖin’は、スイッチ回路Ｓ１を介して、
演算増幅器ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とから
なる積分回路32の入力端子に接続されている。基準電圧
−Ｖref はスイッチ回路Ｓ２を介して積分回路32の入力
端子に接続されている。積分回路32の出力Ｖo は、比較
回路（COMP1)33に入力されており、この比較回路（COMP
1)33の他方の入力端子は接地電位に接続され、比較回路
（COMP1)33の出力は、ディジタル・コントロール回路34
に入力されている。このディジタル・コントロール回路
34の出力信号は、スイッチ回路Ｓ１，Ｓ２のそれぞれの
制御端子に入力され、更にカウンタ回路35の入力端子に
入力される。なお、このディジタル・コントロール回路
34には、発振器ＣＬＫからクロック信号が入力されてい
る。また、カウンタ回路35の出力端子Ｂ１，Ｂ２，・・
・Ｂｎからは、ｎビットのディジタル信号が出力される
ように構成されている。
【０００３】次に、このように構成されているＡＤ変換
回路の動作を、図８に示すタイミングチャートを参照し
ながら説明する。はじめに、積分回路32をリセットし、
同時にカウンタ回路35をゼロにする。その間に、アナロ
グ入力信号Ｖinは標本化回路31によって、標本化された
電圧値Ｖin’になる。次に、スイッチ回路Ｓ１だけをオ
ンにして標本化されたアナログ入力信号Ｖin’をカウン
タ回路35が規定の値Ｎになるまでの期間Ｔref の間、積
分回路32に印加する。このとき、積分回路32の出力電圧
Ｖo は入力電圧Ｖin’に比例する。最後にスイッチ回路
Ｓ２だけをオンにして、基準電圧−Ｖref を積分回路32
に印加し、比較回路（COMP1)33の出力が反転するまでの
期間Ｔc のクロック数ｎをカウンタ回路35でカウントす
る。このカウント数をディジタル出力に変換し出力端子
Ｂ１，Ｂ２，・・・Ｂｎから出力することで、アナログ
−ディジタル変換が完了する。
回路の動作を、図８に示すタイミングチャートを参照し
ながら説明する。はじめに、積分回路32をリセットし、
同時にカウンタ回路35をゼロにする。その間に、アナロ
グ入力信号Ｖinは標本化回路31によって、標本化された
電圧値Ｖin’になる。次に、スイッチ回路Ｓ１だけをオ
ンにして標本化されたアナログ入力信号Ｖin’をカウン
タ回路35が規定の値Ｎになるまでの期間Ｔref の間、積
分回路32に印加する。このとき、積分回路32の出力電圧
Ｖo は入力電圧Ｖin’に比例する。最後にスイッチ回路
Ｓ２だけをオンにして、基準電圧−Ｖref を積分回路32
に印加し、比較回路（COMP1)33の出力が反転するまでの
期間Ｔc のクロック数ｎをカウンタ回路35でカウントす
る。このカウント数をディジタル出力に変換し出力端子
Ｂ１，Ｂ２，・・・Ｂｎから出力することで、アナログ
−ディジタル変換が完了する。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
積分型ＡＤ変換回路では、アナログ入力信号Ｖinの入力
電圧レンジが正の電圧の場合、基準電圧−Ｖref は、ア
ナログ入力信号Ｖinと同じ電圧レンジ幅以上で、負の電
圧でなければならない。同様に、アナログ入力信号Ｖin
の入力電圧レンジが負の電圧の場合、基準電圧−Ｖref
は、アナログ入力信号Ｖinと同じ電圧レンジ幅以上で、
正の電圧でなければならない。
積分型ＡＤ変換回路では、アナログ入力信号Ｖinの入力
電圧レンジが正の電圧の場合、基準電圧−Ｖref は、ア
ナログ入力信号Ｖinと同じ電圧レンジ幅以上で、負の電
圧でなければならない。同様に、アナログ入力信号Ｖin
の入力電圧レンジが負の電圧の場合、基準電圧−Ｖref
は、アナログ入力信号Ｖinと同じ電圧レンジ幅以上で、
正の電圧でなければならない。
【０００５】つまり、従来の積分型ＡＤ変換回路の電源
電圧は、ＡＤ変換するアナログ入力信号の電圧レンジの
２倍以上となる電圧のレンジが必要であり、なお且つ正
と負の両電源を使った回路構成にしなければならないと
いう問題点がある。また、従来の積分型ＡＤ変換回路で
は、分解能が増えれば増えるほど指数関数的に変換時間
も増えてしまうという問題点がある。
電圧は、ＡＤ変換するアナログ入力信号の電圧レンジの
２倍以上となる電圧のレンジが必要であり、なお且つ正
と負の両電源を使った回路構成にしなければならないと
いう問題点がある。また、従来の積分型ＡＤ変換回路で
は、分解能が増えれば増えるほど指数関数的に変換時間
も増えてしまうという問題点がある。
【０００６】本発明は、従来の積分型ＡＤ変換回路にお
ける上記問題点を解消するためになされたもので、積分
型ＡＤ変換回路の電源電圧を、ＡＤ変換するアナログ入
力信号の電圧レンジとほぼ同等の電圧レンジに設定する
ことができ、また高分解能化に伴う指数関数的な変換時
間の増加を抑えることができるようにした積分型ＡＤ変
換回路を提供することこを目的とする。
ける上記問題点を解消するためになされたもので、積分
型ＡＤ変換回路の電源電圧を、ＡＤ変換するアナログ入
力信号の電圧レンジとほぼ同等の電圧レンジに設定する
ことができ、また高分解能化に伴う指数関数的な変換時
間の増加を抑えることができるようにした積分型ＡＤ変
換回路を提供することこを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、アナログの入力信号をディ
ジタルの出力信号に変換するＡＤ変換回路において、ア
ナログ入力信号を標本化する標本化手段と、第１及び第
２の基準電圧に基づいて参照電圧を発生させる参照電圧
発生手段と、前記標本化手段の出力と前記参照電圧発生
手段の参照電圧とを比較する第１の比較手段と、前記標
本化手段の出力と第１及び第２の基準電圧のいずれかを
選択する選択手段と、該選択手段の出力を積分する積分
手段と、該積分手段の出力と前記参照電圧発生手段の参
照電圧とを比較する第２の比較手段と、アナログ入力信
号をディジタル信号に変換するエンコード手段と、前記
第１及び第２の比較手段の出力を入力として前記選択手
段を制御する制御信号及び前記エンコード手段への入力
信号を発生させるディジタル・コントロール手段とから
なることを特徴とするものである。また、請求項２に係
る発明は、請求項１に係る積分型ＡＤ変換回路におい
て、参照電圧は、第１及び第２の基準電圧間を等分圧さ
れた電圧であることを特徴とするものである。また、請
求項３に係る発明は、請求項２に係る積分型ＡＤ変換回
路において、参照電圧は、第１の基準電圧と第２の基準
電圧である接地電位間を抵抗により等分圧された電圧で
あることを特徴とするものである。
め、請求項１に係る発明は、アナログの入力信号をディ
ジタルの出力信号に変換するＡＤ変換回路において、ア
ナログ入力信号を標本化する標本化手段と、第１及び第
２の基準電圧に基づいて参照電圧を発生させる参照電圧
発生手段と、前記標本化手段の出力と前記参照電圧発生
手段の参照電圧とを比較する第１の比較手段と、前記標
本化手段の出力と第１及び第２の基準電圧のいずれかを
選択する選択手段と、該選択手段の出力を積分する積分
手段と、該積分手段の出力と前記参照電圧発生手段の参
照電圧とを比較する第２の比較手段と、アナログ入力信
号をディジタル信号に変換するエンコード手段と、前記
第１及び第２の比較手段の出力を入力として前記選択手
段を制御する制御信号及び前記エンコード手段への入力
信号を発生させるディジタル・コントロール手段とから
なることを特徴とするものである。また、請求項２に係
る発明は、請求項１に係る積分型ＡＤ変換回路におい
て、参照電圧は、第１及び第２の基準電圧間を等分圧さ
れた電圧であることを特徴とするものである。また、請
求項３に係る発明は、請求項２に係る積分型ＡＤ変換回
路において、参照電圧は、第１の基準電圧と第２の基準
電圧である接地電位間を抵抗により等分圧された電圧で
あることを特徴とするものである。
【０００８】請求項４に係る発明は、アナログの入力信
号をディジタルの出力信号に変換するＡＤ変換回路にお
いて、アナログ入力信号を標本化する標本化手段と、絶
対値の等しい正負の電圧を組とする２n-1 組（ｎは正の
整数）の基準電圧を２n 個に分圧した２n −１個の電圧
を参照電圧とし、前記標本化手段の出力と前記参照電圧
とを比較する第１の比較手段と、前記標本化手段出力と
第１及び第２の基準電圧のいずれかを選択する選択手段
と、該選択手段の出力を積分する積分手段と、該積分手
段の出力と前記参照電圧とを比較する第２の比較手段
と、アナログの入力信号をディジタルの出力信号に変換
するエンコード手段と、前記第１及び第２の比較手段の
出力を入力として前記選択手段を制御する制御信号及び
前記エンコード手段への入力信号を発生させるディジタ
ル・コントロール手段とからなることを特徴とするもの
である。また、請求項５に係る発明は、請求項１に係る
積分型ＡＤ変換回路において、基準電圧は絶対値の等し
い１組の正負の電圧とし、参照電圧は接地電位とするこ
とを特徴とするものである。また、請求項６に係る発明
は、請求項１〜５のいずれか１項に係る積分型ＡＤ変換
回路において、選択手段は、スイッチ回路であることを
特徴とするものである。
号をディジタルの出力信号に変換するＡＤ変換回路にお
いて、アナログ入力信号を標本化する標本化手段と、絶
対値の等しい正負の電圧を組とする２n-1 組（ｎは正の
整数）の基準電圧を２n 個に分圧した２n −１個の電圧
を参照電圧とし、前記標本化手段の出力と前記参照電圧
とを比較する第１の比較手段と、前記標本化手段出力と
第１及び第２の基準電圧のいずれかを選択する選択手段
と、該選択手段の出力を積分する積分手段と、該積分手
段の出力と前記参照電圧とを比較する第２の比較手段
と、アナログの入力信号をディジタルの出力信号に変換
するエンコード手段と、前記第１及び第２の比較手段の
出力を入力として前記選択手段を制御する制御信号及び
前記エンコード手段への入力信号を発生させるディジタ
ル・コントロール手段とからなることを特徴とするもの
である。また、請求項５に係る発明は、請求項１に係る
積分型ＡＤ変換回路において、基準電圧は絶対値の等し
い１組の正負の電圧とし、参照電圧は接地電位とするこ
とを特徴とするものである。また、請求項６に係る発明
は、請求項１〜５のいずれか１項に係る積分型ＡＤ変換
回路において、選択手段は、スイッチ回路であることを
特徴とするものである。
【０００９】このような構成により、ＡＤ変換回路の電
源電圧をＡＤ変換するアナログ入力信号の電圧レンジと
ほぼ同等の電圧レンジに設定することが可能になり、高
分解能化に伴う指数関数的を変換時間の増加も抑えるこ
とができる積分型ＡＤ変換回路を実現できる。
源電圧をＡＤ変換するアナログ入力信号の電圧レンジと
ほぼ同等の電圧レンジに設定することが可能になり、高
分解能化に伴う指数関数的を変換時間の増加も抑えるこ
とができる積分型ＡＤ変換回路を実現できる。
【００１０】
【発明の実施の形態】次に、本発明に係わる実施の形態
について説明する。図１は、本発明に係る積分型ＡＤ変
換回路の第１の実施の形態を示す回路構成図である。本
実施の形態の積分型ＡＤ変換回路は、アナログ入力信号
Ｖinを標本化する標本化手段１と、該標本化手段１の出
力Ｖin’と第１の基準電圧Ｖref1と第２の基準電圧Ｖre
f2のうちの１つを選択し出力する選択手段３と、該選択
手段３から出力された電圧を積分する積分手段４と、第
１の基準電圧Ｖref1と第２の基準電圧Ｖref2間の電圧を
分圧し参照電圧Ｖref3を出力する参照電圧発生手段２
と、該参照電圧発生手段２の参照電圧Ｖref3と標本化手
段１の出力Ｖin’を比較する第１比較手段５と、参照電
圧発生手段２の参照電圧Ｖref3と積分手段４の出力Ｖo
を比較する第２比較手段７と、該第２比較手段７の出力
と第１比較手段５の出力と発振器ＣＬＫのクロック信号
を入力することで、選択手段３を制御する信号を出力す
るディジタル・コントロール手段６と、該ディジタル・
コントロール手段６によって得られた信号をバイナリー
信号に変換しＡＤ値として出力するエンコード手段８と
で構成されている。
について説明する。図１は、本発明に係る積分型ＡＤ変
換回路の第１の実施の形態を示す回路構成図である。本
実施の形態の積分型ＡＤ変換回路は、アナログ入力信号
Ｖinを標本化する標本化手段１と、該標本化手段１の出
力Ｖin’と第１の基準電圧Ｖref1と第２の基準電圧Ｖre
f2のうちの１つを選択し出力する選択手段３と、該選択
手段３から出力された電圧を積分する積分手段４と、第
１の基準電圧Ｖref1と第２の基準電圧Ｖref2間の電圧を
分圧し参照電圧Ｖref3を出力する参照電圧発生手段２
と、該参照電圧発生手段２の参照電圧Ｖref3と標本化手
段１の出力Ｖin’を比較する第１比較手段５と、参照電
圧発生手段２の参照電圧Ｖref3と積分手段４の出力Ｖo
を比較する第２比較手段７と、該第２比較手段７の出力
と第１比較手段５の出力と発振器ＣＬＫのクロック信号
を入力することで、選択手段３を制御する信号を出力す
るディジタル・コントロール手段６と、該ディジタル・
コントロール手段６によって得られた信号をバイナリー
信号に変換しＡＤ値として出力するエンコード手段８と
で構成されている。
【００１１】次に、このように構成されている第１の実
施の形態の動作を、図２に示した主要部のタイミングチ
ャートを参照しながら説明する。アナログ入力信号Ｖin
を標本化手段１で標本化した電圧Ｖin’が、まず選択手
段３を一定時間Ｔref の期間だけ通過し、積分手段４に
おいて積分される。そのとき、積分手段４の出力Ｖo
は、標本化した電圧Ｖin’が参照電圧発生手段２で発生
される参照電圧Ｖref3よりも小さい場合（入力信号Ｖin
１）、図２に示すＶo1のように参照電圧Ｖref3を基準に
正の傾きで積分される。逆に積分手段４の出力Ｖo は、
標本化した電圧Ｖin’が参照電圧Ｖref3よりも大きい場
合（入力信号Ｖin２）、図２に示すＶo2のように参照電
圧Ｖref3を基準に負の傾きで積分される。標本化した電
圧Ｖin’と参照電圧Ｖref3は第１比較手段５に入力さ
れ、その結果がディジタル・コントロール手段６に入力
される。第１比較手段５の出力は、標本化されたアナロ
グ信号Ｖin’と参照電圧Ｖref3を比較した結果のため、
直接最上位のＡ／Ｄ変換ビットの結果とすることができ
る。
施の形態の動作を、図２に示した主要部のタイミングチ
ャートを参照しながら説明する。アナログ入力信号Ｖin
を標本化手段１で標本化した電圧Ｖin’が、まず選択手
段３を一定時間Ｔref の期間だけ通過し、積分手段４に
おいて積分される。そのとき、積分手段４の出力Ｖo
は、標本化した電圧Ｖin’が参照電圧発生手段２で発生
される参照電圧Ｖref3よりも小さい場合（入力信号Ｖin
１）、図２に示すＶo1のように参照電圧Ｖref3を基準に
正の傾きで積分される。逆に積分手段４の出力Ｖo は、
標本化した電圧Ｖin’が参照電圧Ｖref3よりも大きい場
合（入力信号Ｖin２）、図２に示すＶo2のように参照電
圧Ｖref3を基準に負の傾きで積分される。標本化した電
圧Ｖin’と参照電圧Ｖref3は第１比較手段５に入力さ
れ、その結果がディジタル・コントロール手段６に入力
される。第１比較手段５の出力は、標本化されたアナロ
グ信号Ｖin’と参照電圧Ｖref3を比較した結果のため、
直接最上位のＡ／Ｄ変換ビットの結果とすることができ
る。
【００１２】ディジタル・コントロール手段６から出力
される選択手段３への制御信号は、標本化した電圧Ｖi
n’が一定時間Ｔref の期間だけ積分された後、第１の
基準電圧Ｖref1又は第２の基準電圧Ｖref2を選択する。
こうして選択される基準電圧は、Ｖref2＜Ｖin’＜Ｖre
f3のときに第１の基準電圧Ｖref1を選択し、Ｖref3＜Ｖ
in’＜Ｖref1のときに第２の基準電圧Ｖref2を選択する
（但し、Ｖref2＜Ｖref1の場合）。選択された第１の基
準電圧Ｖref1又は第２の基準電圧Ｖref2は、積分手段４
によって積分され、この積分手段４からの出力が参照電
圧Ｖref3の電圧に到達すると第２比較手段７の信号が切
り替わり、ディジタル・コントロール手段６に入力され
る。これによって、ディジタル・コントロール手段６か
らは、積分を停止させる信号が選択手段３に入力され
る。また、ディジタル・コントロール手段６は、標本化
した電圧Ｖin’が一定時間Ｔref の期間だけ積分された
後、第１の基準電圧Ｖref1又は第２の基準電圧Ｖref2を
積分する期間Ｔc を測定する。このＴc の期間をＴref
の期間を基準にして測定し、エンコード手段８によっ
て、バイナリー信号に変換することで最終的なディジタ
ル値として出力する。
される選択手段３への制御信号は、標本化した電圧Ｖi
n’が一定時間Ｔref の期間だけ積分された後、第１の
基準電圧Ｖref1又は第２の基準電圧Ｖref2を選択する。
こうして選択される基準電圧は、Ｖref2＜Ｖin’＜Ｖre
f3のときに第１の基準電圧Ｖref1を選択し、Ｖref3＜Ｖ
in’＜Ｖref1のときに第２の基準電圧Ｖref2を選択する
（但し、Ｖref2＜Ｖref1の場合）。選択された第１の基
準電圧Ｖref1又は第２の基準電圧Ｖref2は、積分手段４
によって積分され、この積分手段４からの出力が参照電
圧Ｖref3の電圧に到達すると第２比較手段７の信号が切
り替わり、ディジタル・コントロール手段６に入力され
る。これによって、ディジタル・コントロール手段６か
らは、積分を停止させる信号が選択手段３に入力され
る。また、ディジタル・コントロール手段６は、標本化
した電圧Ｖin’が一定時間Ｔref の期間だけ積分された
後、第１の基準電圧Ｖref1又は第２の基準電圧Ｖref2を
積分する期間Ｔc を測定する。このＴc の期間をＴref
の期間を基準にして測定し、エンコード手段８によっ
て、バイナリー信号に変換することで最終的なディジタ
ル値として出力する。
【００１３】次に、第２の実施の形態について説明す
る。図３は第２の実施の形態を示す回路構成図である。
本実施の形態の積分型ＡＤ変換回路は、アナログ入力信
号Ｖinを標本化するための標本化回路11と、オペアンプ
回路ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とで構成する
積分回路14と、抵抗素子Ｒ２及びＲ３によって基準電圧
Ｖref と接地電位との電圧差を分圧し、参照電圧Ｖref/
２を発生させる参照電圧発生回路12と、積分する入力電
圧を選択するための選択回路13を構成するスイッチ回路
Ｓ１，Ｓ２，Ｓ３と、標本化されたアナログ信号Ｖin’
と参照電圧Ｖref/２を比較する第１比較回路（COMP1)15
と、積分回路14の出力信号Ｖo と参照電圧Ｖref/２を比
較する第２比較回路（COMP2)17と、第１比較回路（COMP
1)15及び第２比較回路（COMP2)17の出力と発振器ＣＬＫ
の信号によって選択回路13のスイッチ回路Ｓ１〜Ｓ３を
制御するディジタル・コントロール回路16と、ディジタ
ル・コントロール回路16の出力を受けて最終的なＡＤ変
換値のバイナリー信号に変換するカウンタ回路18とで構
成されている。
る。図３は第２の実施の形態を示す回路構成図である。
本実施の形態の積分型ＡＤ変換回路は、アナログ入力信
号Ｖinを標本化するための標本化回路11と、オペアンプ
回路ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とで構成する
積分回路14と、抵抗素子Ｒ２及びＲ３によって基準電圧
Ｖref と接地電位との電圧差を分圧し、参照電圧Ｖref/
２を発生させる参照電圧発生回路12と、積分する入力電
圧を選択するための選択回路13を構成するスイッチ回路
Ｓ１，Ｓ２，Ｓ３と、標本化されたアナログ信号Ｖin’
と参照電圧Ｖref/２を比較する第１比較回路（COMP1)15
と、積分回路14の出力信号Ｖo と参照電圧Ｖref/２を比
較する第２比較回路（COMP2)17と、第１比較回路（COMP
1)15及び第２比較回路（COMP2)17の出力と発振器ＣＬＫ
の信号によって選択回路13のスイッチ回路Ｓ１〜Ｓ３を
制御するディジタル・コントロール回路16と、ディジタ
ル・コントロール回路16の出力を受けて最終的なＡＤ変
換値のバイナリー信号に変換するカウンタ回路18とで構
成されている。
【００１４】次に、第２の実施の形態の動作を、図４に
示した主要部のタイミングチャートを参照しながら説明
する。基準電圧Ｖref と接地電位間を抵抗素子Ｒ２とＲ
３で分圧し（抵抗値はＲ２＝Ｒ３）、参照電圧Ｖref/２
を発生させる。はじめに、積分回路14をリセットし、同
時にカウンタ回路18をゼロにする。その間に、ＡＤ変換
するアナログ入力信号Ｖinは標本化回路11に入力され、
ある決まったタイミングで標本化し信号Ｖin’が出力さ
れる。標本化されたアナログ信号Ｖin’は、選択手段13
のスイッチ回路Ｓ１と第１比較回路（COMP1)15の入力端
子に入力される。ＡＤ変換動作の初期状態において、ス
イッチ回路Ｓ１は、ディジタル・コントロール回路16に
よって一定であるＴref の期間、導通状態になってい
る。このＴref の時間は、発振器ＣＬＫの信号の周波数
と積分型Ａ／Ｄ変換器の分解能で決定される。スイッチ
回路Ｓ１を通過した標本化されたアナログ信号Ｖin’
は、抵抗素子Ｒ１と容量素子Ｃ１，及びオペアンプ回路
ＯＰ１で構成された積分回路14に入力される。積分回路
14を構成するオペアンプ回路ＯＰ１の非反転入力端子に
は、参照電圧Ｖref/２が入力され、オペアンプ回路ＯＰ
１の反転入力端子には、抵抗素子Ｒ１とオペアンプ回路
ＯＰ１の出力との間に容量素子Ｃ１が接続されている。
示した主要部のタイミングチャートを参照しながら説明
する。基準電圧Ｖref と接地電位間を抵抗素子Ｒ２とＲ
３で分圧し（抵抗値はＲ２＝Ｒ３）、参照電圧Ｖref/２
を発生させる。はじめに、積分回路14をリセットし、同
時にカウンタ回路18をゼロにする。その間に、ＡＤ変換
するアナログ入力信号Ｖinは標本化回路11に入力され、
ある決まったタイミングで標本化し信号Ｖin’が出力さ
れる。標本化されたアナログ信号Ｖin’は、選択手段13
のスイッチ回路Ｓ１と第１比較回路（COMP1)15の入力端
子に入力される。ＡＤ変換動作の初期状態において、ス
イッチ回路Ｓ１は、ディジタル・コントロール回路16に
よって一定であるＴref の期間、導通状態になってい
る。このＴref の時間は、発振器ＣＬＫの信号の周波数
と積分型Ａ／Ｄ変換器の分解能で決定される。スイッチ
回路Ｓ１を通過した標本化されたアナログ信号Ｖin’
は、抵抗素子Ｒ１と容量素子Ｃ１，及びオペアンプ回路
ＯＰ１で構成された積分回路14に入力される。積分回路
14を構成するオペアンプ回路ＯＰ１の非反転入力端子に
は、参照電圧Ｖref/２が入力され、オペアンプ回路ＯＰ
１の反転入力端子には、抵抗素子Ｒ１とオペアンプ回路
ＯＰ１の出力との間に容量素子Ｃ１が接続されている。
【００１５】積分回路14に入力された標本化されたアナ
ログ信号Ｖin’は一定であるＴrefの期間、積分波形Ｖo
として積分回路14から出力され、第２比較回路（COMP
2)17に入力される。積分波形Ｖo は参照電圧Ｖref/２を
基準に積分されるため、標本化されたアナログ信号Ｖi
n’が参照電圧Ｖref/２よりも小さい場合（入力信号Ｖi
n１）、図４においてＶo1のように参照電圧Ｖref/２を
基準に正の傾きで積分される。逆に、標本化した電圧Ｖ
in’が参照電圧Ｖref/２よりも大きい場合（入力信号Ｖ
in２）、図４に示すＶo2のように参照電圧Ｖref/２を基
準に負の傾きで積分される。
ログ信号Ｖin’は一定であるＴrefの期間、積分波形Ｖo
として積分回路14から出力され、第２比較回路（COMP
2)17に入力される。積分波形Ｖo は参照電圧Ｖref/２を
基準に積分されるため、標本化されたアナログ信号Ｖi
n’が参照電圧Ｖref/２よりも小さい場合（入力信号Ｖi
n１）、図４においてＶo1のように参照電圧Ｖref/２を
基準に正の傾きで積分される。逆に、標本化した電圧Ｖ
in’が参照電圧Ｖref/２よりも大きい場合（入力信号Ｖ
in２）、図４に示すＶo2のように参照電圧Ｖref/２を基
準に負の傾きで積分される。
【００１６】また、第１比較回路（COMP1)15には標本化
されたアナログ信号Ｖin’と参照電圧Ｖref/２が入力さ
れ、その比較結果は、ディジタル・コントロール回路16
に入力される。第１比較回路（COMP1)15の出力は、標本
化されたアナログ信号Ｖin’と参照電圧Ｖref/２を比較
した結果のため、直接最上位のＡ／Ｄ変換ビットの結果
とすることができる。したがって、標本化されたアナロ
グ信号Ｖin’を積分するための一定の期間Ｔref は、例
えば８ビットのＡＤ変換回路を実現する場合、従来の積
分型ＡＤ変換回路では２8 のクロック数の時間が必要で
あるが、最上位ビットに第１比較回路（COMP1)15の出力
を使用することによって２7 のクロック数の時間で設定
することができる。
されたアナログ信号Ｖin’と参照電圧Ｖref/２が入力さ
れ、その比較結果は、ディジタル・コントロール回路16
に入力される。第１比較回路（COMP1)15の出力は、標本
化されたアナログ信号Ｖin’と参照電圧Ｖref/２を比較
した結果のため、直接最上位のＡ／Ｄ変換ビットの結果
とすることができる。したがって、標本化されたアナロ
グ信号Ｖin’を積分するための一定の期間Ｔref は、例
えば８ビットのＡＤ変換回路を実現する場合、従来の積
分型ＡＤ変換回路では２8 のクロック数の時間が必要で
あるが、最上位ビットに第１比較回路（COMP1)15の出力
を使用することによって２7 のクロック数の時間で設定
することができる。
【００１７】標本化されたアナログ信号Ｖin’が一定時
間Ｔref の期間だけ積分された後、ディジタル・コント
ロール回路16は、スイッチ回路Ｓ１を非導通状態にする
と同時に、第１比較回路（COMP1)15の出力結果によっ
て、スイッチ回路Ｓ２又はＳ３が導通状態になるように
選択し制御する。標本化されたアナログ信号Ｖin’が０
＜Ｖin’＜Ｖref/２のときには基準電圧Ｖref を積分す
るために、スイッチ回路Ｓ２を導通状態に制御し、Ｖre
f/２＜Ｖin’＜Ｖref のときには接地電位を積分するた
めに、スイッチ回路Ｓ３を導通状態に制御する（但し、
０＜Ｖref の場合）。
間Ｔref の期間だけ積分された後、ディジタル・コント
ロール回路16は、スイッチ回路Ｓ１を非導通状態にする
と同時に、第１比較回路（COMP1)15の出力結果によっ
て、スイッチ回路Ｓ２又はＳ３が導通状態になるように
選択し制御する。標本化されたアナログ信号Ｖin’が０
＜Ｖin’＜Ｖref/２のときには基準電圧Ｖref を積分す
るために、スイッチ回路Ｓ２を導通状態に制御し、Ｖre
f/２＜Ｖin’＜Ｖref のときには接地電位を積分するた
めに、スイッチ回路Ｓ３を導通状態に制御する（但し、
０＜Ｖref の場合）。
【００１８】ディジタル・コントロール回路16の制御信
号によって選択された基準電圧Ｖref は、積分回路14に
よって負の傾きで積分され、接地電位は正の傾きで積分
される。積分回路14からの出力Ｖo が参照電圧Ｖref/２
の電圧に到達すると、第２比較回路（COMP2)17の出力信
号が切り替わり、ディジタル・コントロール回路16に入
力される。これによって、ディジタル・コントロール回
路16からは、積分を停止させるための制御信号がスイッ
チ回路Ｓ２又はＳ３に入力される。また、ディジタル・
コントロール回路16は、標本化されたアナログ信号Ｖi
n’が一定時間Ｔref の期間だけ積分された後、基準電
圧Ｖref 又は接地電位を積分する期間Ｔcを測定するた
めのカウンタ回路18を制御する。カウンタ回路18はこの
Ｔc の期間を発振器ＣＬＫのクロック数で測定し、バイ
ナリー信号に変換することで最終的なディジタル値とし
て出力する。
号によって選択された基準電圧Ｖref は、積分回路14に
よって負の傾きで積分され、接地電位は正の傾きで積分
される。積分回路14からの出力Ｖo が参照電圧Ｖref/２
の電圧に到達すると、第２比較回路（COMP2)17の出力信
号が切り替わり、ディジタル・コントロール回路16に入
力される。これによって、ディジタル・コントロール回
路16からは、積分を停止させるための制御信号がスイッ
チ回路Ｓ２又はＳ３に入力される。また、ディジタル・
コントロール回路16は、標本化されたアナログ信号Ｖi
n’が一定時間Ｔref の期間だけ積分された後、基準電
圧Ｖref 又は接地電位を積分する期間Ｔcを測定するた
めのカウンタ回路18を制御する。カウンタ回路18はこの
Ｔc の期間を発振器ＣＬＫのクロック数で測定し、バイ
ナリー信号に変換することで最終的なディジタル値とし
て出力する。
【００１９】このように、ｎビットの積分型ＡＤ変換回
路を実現する場合、１レートの変換時間は約２・２
(n-1) ・１／ｆ（ｆ：発振器ＣＬＫの周波数）となり、
高分解能化に伴う指数的な変換時間の増加を抑えること
が可能となる。また、ＡＤ変換回路の電源電圧を、アナ
ログ入力信号の電圧レンジとほぼ同等に設定可能なＡＤ
変換回路を実現することができる。
路を実現する場合、１レートの変換時間は約２・２
(n-1) ・１／ｆ（ｆ：発振器ＣＬＫの周波数）となり、
高分解能化に伴う指数的な変換時間の増加を抑えること
が可能となる。また、ＡＤ変換回路の電源電圧を、アナ
ログ入力信号の電圧レンジとほぼ同等に設定可能なＡＤ
変換回路を実現することができる。
【００２０】次に、第３の実施の形態について説明す
る。図５は第３の実施の形態を示す回路構成図である。
本実施の形態の積分型ＡＤ変換回路は、アナログ入力信
号Ｖinを標本化するための標本化回路21と、オペアンプ
回路ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とで構成され
た積分回路23と、積分する入力電圧を選択するための選
択回路22を構成するスイッチ回路Ｓ１，Ｓ２，Ｓ３と、
標本化されたアナログ信号Ｖin’と接地電位を比較する
第１比較回路（COMP1)24と、積分回路23の出力信号Ｖo
と接地電位とを比較する第２比較回路（COMP2)25と、第
１比較回路（COMP1)24及び第２比較回路（COMP2)25の出
力と発振器ＣＬＫの信号によって選択手段22のスイッチ
回路Ｓ１〜Ｓ３を制御するディジタル・コントロール回
路26と、ディジタル・コントロール回路26の出力を受け
て最終的なＡＤ変換値のバイナリー信号に変換するカウ
ンタ回路27とで構成されている。
る。図５は第３の実施の形態を示す回路構成図である。
本実施の形態の積分型ＡＤ変換回路は、アナログ入力信
号Ｖinを標本化するための標本化回路21と、オペアンプ
回路ＯＰ１と抵抗素子Ｒ１と容量素子Ｃ１とで構成され
た積分回路23と、積分する入力電圧を選択するための選
択回路22を構成するスイッチ回路Ｓ１，Ｓ２，Ｓ３と、
標本化されたアナログ信号Ｖin’と接地電位を比較する
第１比較回路（COMP1)24と、積分回路23の出力信号Ｖo
と接地電位とを比較する第２比較回路（COMP2)25と、第
１比較回路（COMP1)24及び第２比較回路（COMP2)25の出
力と発振器ＣＬＫの信号によって選択手段22のスイッチ
回路Ｓ１〜Ｓ３を制御するディジタル・コントロール回
路26と、ディジタル・コントロール回路26の出力を受け
て最終的なＡＤ変換値のバイナリー信号に変換するカウ
ンタ回路27とで構成されている。
【００２１】次に、第３の実施の形態の動作を、図６に
示した主要部のタイミングチャートを参照しながら説明
する。はじめに、積分回路23をリセットし、同時にカウ
ンタ回路27をゼロにする。その間に、ＡＤ変換するアナ
ログ入力信号Ｖinは標本化回路21に入力され、ある決ま
ったタイミングで標本化し信号Ｖin’が出力される。標
本化されたアナログ信号Ｖin’は、選択回路22のスイッ
チ回路Ｓ１と第１比較回路（COMP1)24の入力端子に入力
される。ＡＤ変換動作の初期状態においてスイッチ回路
Ｓ１は、ディジタル・コントロール回路26によって一定
であるＴref の期間、導通状態になっている。このＴre
f の時間は、発振器ＣＬＫの信号の周波数と積分型ＡＤ
変換器の分解能で決定される。
示した主要部のタイミングチャートを参照しながら説明
する。はじめに、積分回路23をリセットし、同時にカウ
ンタ回路27をゼロにする。その間に、ＡＤ変換するアナ
ログ入力信号Ｖinは標本化回路21に入力され、ある決ま
ったタイミングで標本化し信号Ｖin’が出力される。標
本化されたアナログ信号Ｖin’は、選択回路22のスイッ
チ回路Ｓ１と第１比較回路（COMP1)24の入力端子に入力
される。ＡＤ変換動作の初期状態においてスイッチ回路
Ｓ１は、ディジタル・コントロール回路26によって一定
であるＴref の期間、導通状態になっている。このＴre
f の時間は、発振器ＣＬＫの信号の周波数と積分型ＡＤ
変換器の分解能で決定される。
【００２２】スイッチ回路Ｓ１を通過した標本化された
アナログ信号Ｖin’は、抵抗素子Ｒ１と容量素子Ｃ１と
オペアンプ回路ＯＰ１で構成された積分回路23に入力さ
れる。積分回路23を構成するオペアンプ回路ＯＰ１の非
反転入力端子には接地電位が入力され、オペアンプ回路
ＯＰ１の反転入力端子には抵抗素子Ｒ１とオペアンプ回
路ＯＰ１の出力との間に容量素子Ｃ１が接続されてい
る。積分回路23に入力された標本化されたアナログ信号
Ｖin’は一定であるＴref の期間、積分波形Ｖoとして
積分回路23から出力され、第２比較回路（COMP2)25に入
力される。積分波形Ｖo は接地電位を基準に積分される
ため、標本化されたアナログ信号Ｖin’が接地電位より
も小さい場合（入力信号Ｖin１）、図６に示すＶo1のよ
うに接地電位０Ｖを基準に正の傾きで積分される。逆
に、標本化した電圧Ｖin’が接地電位よりも大きい場合
（入力信号Ｖin２）、図６に示すＶo2のように接地電位
０Ｖを基準に負の傾きで積分される。
アナログ信号Ｖin’は、抵抗素子Ｒ１と容量素子Ｃ１と
オペアンプ回路ＯＰ１で構成された積分回路23に入力さ
れる。積分回路23を構成するオペアンプ回路ＯＰ１の非
反転入力端子には接地電位が入力され、オペアンプ回路
ＯＰ１の反転入力端子には抵抗素子Ｒ１とオペアンプ回
路ＯＰ１の出力との間に容量素子Ｃ１が接続されてい
る。積分回路23に入力された標本化されたアナログ信号
Ｖin’は一定であるＴref の期間、積分波形Ｖoとして
積分回路23から出力され、第２比較回路（COMP2)25に入
力される。積分波形Ｖo は接地電位を基準に積分される
ため、標本化されたアナログ信号Ｖin’が接地電位より
も小さい場合（入力信号Ｖin１）、図６に示すＶo1のよ
うに接地電位０Ｖを基準に正の傾きで積分される。逆
に、標本化した電圧Ｖin’が接地電位よりも大きい場合
（入力信号Ｖin２）、図６に示すＶo2のように接地電位
０Ｖを基準に負の傾きで積分される。
【００２３】また、第１比較回路（COMP1)24には標本化
されたアナログ信号Ｖin’と接地電位が入力され、その
比較結果は、ディジタル・コントロール回路26に入力さ
れる。第１比較回路（COMP1)24の出力は、標本化された
アナログ信号Ｖin’と接地電位を比較した結果のため、
直接最上位のＡＤ変換ビットの結果とすることができ
る。したがって、標本化されたアナログ信号Ｖin’を積
分するための一定の期間Ｔref は、例えば８ビットのＡ
Ｄ変換回路を実現する場合、従来の積分型ＡＤ変換回路
では２8 のクロック数の時間が必要だが、この実施の形
態のように最上位ビットに第１比較回路（COMP1)24の出
力を使用することによって、２7 のクロック数の時間で
設定することができる。
されたアナログ信号Ｖin’と接地電位が入力され、その
比較結果は、ディジタル・コントロール回路26に入力さ
れる。第１比較回路（COMP1)24の出力は、標本化された
アナログ信号Ｖin’と接地電位を比較した結果のため、
直接最上位のＡＤ変換ビットの結果とすることができ
る。したがって、標本化されたアナログ信号Ｖin’を積
分するための一定の期間Ｔref は、例えば８ビットのＡ
Ｄ変換回路を実現する場合、従来の積分型ＡＤ変換回路
では２8 のクロック数の時間が必要だが、この実施の形
態のように最上位ビットに第１比較回路（COMP1)24の出
力を使用することによって、２7 のクロック数の時間で
設定することができる。
【００２４】標本化されたアナログ信号Ｖin’が一定時
間Ｔref の期間だけ積分された後、ディジタル・コント
ロール回路26は、スイッチ回路Ｓ１を非導通状態にする
と同時に、第１比較回路（COMP1)24の出力結果によっ
て、スイッチ回路Ｓ２又はＳ３が導通状態になるように
選択し制御する。標本化されたアナログ信号Ｖin’が、
−Ｖref ＜Ｖin’＜０Ｖのときには基準電圧Ｖref を積
分するために、スイッチ回路Ｓ２を導通状態に制御し、
０Ｖ＜Ｖin’＜Ｖref のときには−Ｖref を積分するた
めに、スイッチ回路Ｓ３を導通状態に制御する（但し、
−Ｖref ＜０＜Ｖref の場合）。
間Ｔref の期間だけ積分された後、ディジタル・コント
ロール回路26は、スイッチ回路Ｓ１を非導通状態にする
と同時に、第１比較回路（COMP1)24の出力結果によっ
て、スイッチ回路Ｓ２又はＳ３が導通状態になるように
選択し制御する。標本化されたアナログ信号Ｖin’が、
−Ｖref ＜Ｖin’＜０Ｖのときには基準電圧Ｖref を積
分するために、スイッチ回路Ｓ２を導通状態に制御し、
０Ｖ＜Ｖin’＜Ｖref のときには−Ｖref を積分するた
めに、スイッチ回路Ｓ３を導通状態に制御する（但し、
−Ｖref ＜０＜Ｖref の場合）。
【００２５】ディジタル・コントロール回路26の制御信
号によって選択された基準電圧Ｖref は、積分回路23に
よって負の傾きで積分され、−Ｖref は正の傾きで積分
される。積分回路23からの出力Ｖo が接地電位０Ｖに到
達すると、第２比較回路（COMP2)25の出力信号が切り替
わり、ディジタル・コントロール回路26に入力される。
これによって、ディジタル・コントロール回路26から
は、積分を停止させるための制御信号がスイッチ回路Ｓ
２又はＳ３に入力される。また、ディジタル・コントロ
ール回路26は、標本化されたアナログ信号Ｖin’が一定
時間Ｔref の期間だけ積分された後、基準電圧Ｖref 又
は−Ｖref を積分する期間Ｔc を測定するためのカウン
タ回路27を制御する。カウンタ回路27はこのＴc の期間
を発振器ＣＬＫのクロック数で測定し、バイナリー信号
に変換することで最終的なディジタル値として出力す
る。
号によって選択された基準電圧Ｖref は、積分回路23に
よって負の傾きで積分され、−Ｖref は正の傾きで積分
される。積分回路23からの出力Ｖo が接地電位０Ｖに到
達すると、第２比較回路（COMP2)25の出力信号が切り替
わり、ディジタル・コントロール回路26に入力される。
これによって、ディジタル・コントロール回路26から
は、積分を停止させるための制御信号がスイッチ回路Ｓ
２又はＳ３に入力される。また、ディジタル・コントロ
ール回路26は、標本化されたアナログ信号Ｖin’が一定
時間Ｔref の期間だけ積分された後、基準電圧Ｖref 又
は−Ｖref を積分する期間Ｔc を測定するためのカウン
タ回路27を制御する。カウンタ回路27はこのＴc の期間
を発振器ＣＬＫのクロック数で測定し、バイナリー信号
に変換することで最終的なディジタル値として出力す
る。
【００２６】このように、ｎビットの積分型ＡＤ変換回
路を実現する場合、１レートの変換時間は約２・２
(n-1) ・１／ｆ（ｆ：発振器ＣＬＫの周波数）となり、
高分解能化に伴う指数的な変換時間の増加を抑えること
が可能となる。また、ＡＤ変換回路の電源電圧を、アナ
ログ入力信号の電圧レンジとほぼ同等に設定可能なＡＤ
変換回路を実現することができる。
路を実現する場合、１レートの変換時間は約２・２
(n-1) ・１／ｆ（ｆ：発振器ＣＬＫの周波数）となり、
高分解能化に伴う指数的な変換時間の増加を抑えること
が可能となる。また、ＡＤ変換回路の電源電圧を、アナ
ログ入力信号の電圧レンジとほぼ同等に設定可能なＡＤ
変換回路を実現することができる。
【００２７】また、上記各実施の形態においては、標本
化されたアナログ信号Ｖin’と第１，第２の基準電圧間
の中間電位を比較する比較回路を１回路だけ設けること
により、最上位のＡＤ変換ビットとして、比較回路の出
力信号を使用することができたため、従来の変換時間を
約１／２に軽減することができるが、このアナログの入
力信号Ｖin’と第１，第２の基準電圧間を４等分した３
つの参照電圧、同じく８等分された７つの参照電圧とい
うように増やし、アナログの入力信号Ｖin’と各々の参
照電圧とを比較する比較回路も３回路、７回路というよ
うに複雑な多段回路構成にすることにより、上記各実施
の形態と同じくＡＤ変換の電源電圧をアナログ入力信号
の電圧レンジとほぼ同等に設定でき、なお且つ上記各実
施の形態以上にＡＤ変換時間の低減の効果が得られるこ
とは言うまでもない。
化されたアナログ信号Ｖin’と第１，第２の基準電圧間
の中間電位を比較する比較回路を１回路だけ設けること
により、最上位のＡＤ変換ビットとして、比較回路の出
力信号を使用することができたため、従来の変換時間を
約１／２に軽減することができるが、このアナログの入
力信号Ｖin’と第１，第２の基準電圧間を４等分した３
つの参照電圧、同じく８等分された７つの参照電圧とい
うように増やし、アナログの入力信号Ｖin’と各々の参
照電圧とを比較する比較回路も３回路、７回路というよ
うに複雑な多段回路構成にすることにより、上記各実施
の形態と同じくＡＤ変換の電源電圧をアナログ入力信号
の電圧レンジとほぼ同等に設定でき、なお且つ上記各実
施の形態以上にＡＤ変換時間の低減の効果が得られるこ
とは言うまでもない。
【００２８】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、ＡＤ変換回路の電源電圧をＡＤ変
換するアナログ入力信号の電圧レンジとほぼ同等の電圧
レンジに設定することが可能になり、高分解能に伴う指
数関数的な変換時間の増加を抑えることができる積分型
のＡＤ変換回路を実現できる。
に、本発明によれば、ＡＤ変換回路の電源電圧をＡＤ変
換するアナログ入力信号の電圧レンジとほぼ同等の電圧
レンジに設定することが可能になり、高分解能に伴う指
数関数的な変換時間の増加を抑えることができる積分型
のＡＤ変換回路を実現できる。
【図１】本発明に係る積分型ＡＤ変換回路の第１の実施
の形態を示すブロック構成図である。
の形態を示すブロック構成図である。
【図２】図１に示した第１の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】本発明の第２の実施の形態を示す回路構成図で
ある。
ある。
【図４】図３に示した第２の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図５】本発明の第３の実施の形態を示す回路構成図で
ある。
ある。
【図６】図５に示した第３の実施の形態の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図７】従来の積分型ＡＤ変換回路の構成例を示す回路
構成図である。
構成図である。
【図８】図７に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 標本化手段 ２ 参照電圧発生手段 ３ 選択手段 ４ 積分手段 ５ 第１比較手段 ６ ディジタル・コントロール手段 ７ 第２比較手段 ８ エンコード手段 11 標本化回路 12 参照電圧発生回路 13 選択回路 14 積分回路 15 第１比較回路 16 ディジタル・コントロール回路 17 第２比較回路 18 カウンタ回路 21 標本化回路 22 選択回路 23 積分回路 24 第１比較回路 25 第２比較回路 26 ディジタル・コントロール回路 27 カウンタ回路
Claims (6)
- 【請求項１】 アナログの入力信号をディジタルの出力
信号に変換するＡＤ変換回路において、アナログ入力信
号を標本化する標本化手段と、第１及び第２の基準電圧
に基づいて参照電圧を発生させる参照電圧発生手段と、
前記標本化手段の出力と前記参照電圧発生手段の参照電
圧とを比較する第１の比較手段と、前記標本化手段の出
力と第１及び第２の基準電圧のいずれかを選択する選択
手段と、該選択手段の出力を積分する積分手段と、該積
分手段の出力と前記参照電圧発生手段の参照電圧とを比
較する第２の比較手段と、アナログ入力信号をディジタ
ル信号に変換するエンコード手段と、前記第１及び第２
の比較手段の出力を入力として前記選択手段を制御する
制御信号及び前記エンコード手段への入力信号を発生さ
せるディジタル・コントロール手段とからなることを特
徴とする積分型ＡＤ変換回路。 - 【請求項２】 前記参照電圧は、第１及び第２の基準電
圧間を等分圧された電圧であることを特徴とする請求項
１に係る積分型ＡＤ変換回路。 - 【請求項３】 前記参照電圧は、第１の基準電圧と第２
の基準電圧である接地電位間を抵抗により等分圧された
電圧であることを特徴とする請求項２に係る積分型ＡＤ
変換回路。 - 【請求項４】 アナログの入力信号をディジタルの出力
信号に変換するＡＤ変換回路において、アナログ入力信
号を標本化する標本化手段と、絶対値の等しい正負の電
圧を組とする２n-1 組（ｎは正の整数）の基準電圧を２
n 個に分圧した２n −１個の電圧を参照電圧とし、前記
標本化手段の出力と前記参照電圧とを比較する第１の比
較手段と、前記標本化手段出力と第１及び第２の基準電
圧のいずれかを選択する選択手段と、該選択手段の出力
を積分する積分手段と、該積分手段の出力と前記参照電
圧とを比較する第２の比較手段と、アナログの入力信号
をディジタルの出力信号に変換するエンコード手段と、
前記第１及び第２の比較手段の出力を入力として前記選
択手段を制御する制御信号及び前記エンコード手段への
入力信号を発生させるディジタル・コントロール手段と
からなることを特徴とする積分型ＡＤ変換回路。 - 【請求項５】 前記基準電圧は絶対値の等しい１組の正
負の電圧とし、参照電圧は接地電位とすることを特徴と
する請求項４記載の積分型ＡＤ変換回路。 - 【請求項６】 前記選択手段は、スイッチ回路であるこ
とを特徴とする請求項１〜５のいずれか１項に係る積分
型ＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121944A JP2001308709A (ja) | 2000-04-24 | 2000-04-24 | 積分型ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121944A JP2001308709A (ja) | 2000-04-24 | 2000-04-24 | 積分型ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308709A true JP2001308709A (ja) | 2001-11-02 |
Family
ID=18632491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000121944A Withdrawn JP2001308709A (ja) | 2000-04-24 | 2000-04-24 | 積分型ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226354A (ja) * | 2009-03-23 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 積分型ａｄ変換回路およびａｄ変換方法 |
-
2000
- 2000-04-24 JP JP2000121944A patent/JP2001308709A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226354A (ja) * | 2009-03-23 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 積分型ａｄ変換回路およびａｄ変換方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |