JP7018294B2 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ－デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献１，２参照）。
この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
しかしながら、この種のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献３，４参照）。
特開２００５－２７８１３５号公報 特開２００５－２９５３４６号公報 ＵＳ ７１６４１１４ Ｂ２ ＦＩＧ、４ ＵＳ ２０１０／０１８１４６４ Ａ１
ところで、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、電荷モードのグローバルシャッタ画素および電圧モードのグローバルシャッタ画素のものと比較して、画素内に比較器（コンパレータ）およびデジタルメモリの多くのトランジスタを実装する必要があるため、画素ピッチを小さくすることは一般的に困難である。
しかし、ＶＲ(Virtual Reality:バーチャルリアリティ：仮想現実)およびＡＲ(Augmented Reality:拡張現実)アプリケーションに対応したヘッドマウントディスプレイ（ＨＭＤ）や先進運転支援システム（ＡＤＡＳ: Advanced driver-assistance systems）など、新たなマシンビジョン市場が開拓される中で、グローバルシャッタ機能を備えたＣＭＯＳイメージセンサの画素ピッチの微細化が強く求められている。
ユーザの頭部に装着され、眼前に配置されたディスプレイ等によってユーザ個人に画像を提示することが可能な、ヘッドマウントディスプレイ（ＨＭＤ）が知られている(たとえば、特許文献１参照)。
近年では、ＶＲ(Virtual Reality:バーチャルリアリティ：仮想現実)およびＡＲ(Augmented Reality:拡張現実)アプリケーションに対応したＨＭＤも普及してきている。
デジタル画素は、広ダイナミックレンジ、高感度、低ノイズ、高フレームレートを同時に達成できるため、高度なプロセス技術が利用可能なときに、グローバルシャッタ技術のための画素アーキテクチャとして有望である。
したがって本発明は、小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードに接続された蓄積素子と、前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、前記読み出し部は、前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行うことが可能であり、前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する。
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードに接続された蓄積素子と、前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含む固体撮像装置の駆動方法であって、前記読み出し部の制御の下、前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行い、前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードに接続された蓄積素子と、前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、前記読み出し部は、前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行うことが可能であり、前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する。
本発明によれば、小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することが可能となる。
本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第１の実施形態に係る固体撮像装置のデジタル画素の一例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置のデジタル画素の一例を示す回路図である。 本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。 本発明の第１の実施形態に係る固体撮像装置におけるデジタル画素の読み出しシーケンスの一例を示す図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す第１図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す第２図である。 本発明の第２の実施形態に係る固体撮像装置におけるデジタル画素の構成例を示すブロック図である。 本発明の第２の実施形態に係るデジタル画素の構成例を示す回路図である。 本発明の第２の実施形態に係るデジタル画素の光電変換読み出し部の構成例を示す回路図である。 本発明の第２の実施形態に係るデジタル画素のＡＤ変換部およびメモリ部の構成例を示す回路図である。 本発明の第２の実施形態に係る固体撮像装置における共有デジタル画素の読み出しシーケンスの第１例を示す図である。 本発明の第２の実施形態に係る固体撮像装置における共有デジタル画素の読み出しシーケンスの第２例を示す図である。 本発明の第２の実施形態に係るデジタル画素の構成例を示す回路図であって、２つの光電変換読み出し部で１つの比較器を共有している構成例を示す回路図である。 図１７のデジタル画素の読み出し動作の一例を示すタイミングチャートである。 本発明の第３の実施形態に係る固体撮像装置におけるデジタル画素の構成例を示すブロック図である。 本発明の第３の実施形態に係るデジタル画素の構成例を示す回路図である。 本発明の第３の実施形態に係る固体撮像装置におけるデジタル画素の読み出しシーケンスの一例を示す図である。 本発明の第４の実施形態に係るデジタル画素の構成例を示す回路図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。
本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、読み出される電圧信号ＶＳＬに対してアナログデジタル（ＡＤ）変換処理を行い、デジタル化した比較結果信号を出力する比較器（コンパレータ）を有している。
そして、本第１の実施形態に係る固体撮像装置１０は、小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することを可能とするため、読み出し部６０は
デジタル画素からの画素信号の読み出し処理およびＡＤ変換処理後のデータ格納を以下のように実行する。
読み出し部６０は、第１のリセット期間ＰＲ１に、出力バッファ部から出力ノードであるフローティングディフュージョンＦＤの第１電荷量に応じた第１変換利得（たとえば高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴを読み出し、比較器で第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換処理を行う第１変換利得リセット読み出し処理ＨＣＧＲＲＤを行うことが可能である。
さらに、読み出し部６０は、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部から出力ノードであるフローティングディフュージョンＦＤの第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧを読み出し、比較器で第１の読み出し信号ＨＣＧＶＳＩＧに対するＡＤ変換処理を行う第１変換利得信号読み出し処理ＨＣＧＳＲＤを行うことが可能である。
さらに、読み出し部６０は、出力バッファ部から出力ノードであるフローティングディフュージョンＦＤの電荷に蓄積容量素子ＣＳ１の電荷を共有させた第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧを読み出し、比較器で第２の読み出し信号ＬＣＧＶＳＩＧに対するＡＤ変換処理を行う第２変換利得信号読み出し処理ＬＣＧＳＲＤを行うことが可能である。
さらに、読み出し部６０は、第２のリセット期間ＰＲ２に、出力バッファ部から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴを読み出し、比較器で第２の読み出しリセット信号ＬＣＧＶＲＳＴに対するＡＤ変換処理を行う第２変換利得リセット読み出し処理ＬＣＧＲＲＤを行うことが可能である。
そして、本第１の実施形態の読み出し部６０は、メモリ部には、第１変換利得リセット読み出し処理ＨＣＧＲＲＤにおける比較器のＡＤ変換処理後のデータ（ＡＤ変換コード）を格納する。
本第１の実施形態の読み出し部６０は、第１のリセット期間ＰＲ１中、全画素におけるリセット素子であるリセットトランジスタを導通状態に保持して第１変換利得リセット読み出し処理ＨＣＧＲＲＤを実行し、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部に格納した後、転送期ＰＴ１中、全画素における転送素子である転送トランジスタを導通状態に保持して、光電変換素子であるフォトダイオードＰＤに蓄積された電荷を出力ノードであるフローティングディフュージョンＦＤに転送し、オーバーフローした電荷を蓄積容量素子である蓄積キャパシタＣＳ１に蓄積させるグローバルシャッタ動作を実行する。
そして、本第１の実施形態の読み出し部６０は、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤを表記した順に実行する。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。
（画素部２０およびデジタル画素２００の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置１０のデジタル画素の一例を示すブロック図である。
図４は、本発明の第１の実施形態に係る固体撮像装置１０のデジタル画素の一例を示す回路図である。
画素部２０は、図２に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図２ではＰＤと表記）２１０、ＡＤ変換部（図２ではＡＤＣと表記）２２０、およびメモリ部（図２ではＭＥＭと表記）２３０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３および図４に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０およびメモリ部２３０が形成されている。
画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒ、蓄積素子としての蓄積トランジスタＣＧ１－Ｔｒ、蓄積容量素子としての蓄積キャパシタＣＳ１、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１、読み出しノードＮＤ２、および結合キャパシタＣＣ１をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、および蓄積トランジスタＣＧ１－Ｔｒの５トランジスタ（５Ｔｒ）を含んで構成されている。
そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、読み出しノードＮＤ２、および結合キャパシタＣＣ１を含んで出力バッファ部２１１が構成されている。
本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２が結合キャパシタＣＣ１を介してＡＤ変換部２２０の入力部に接続されている。
出力バッファ部２１１の読み出しノードＮＤ２とＡＤ変換部２２０の比較器２２１の、第１の入力端子との間に結合キャパシタＣＣ１が接続されて、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
そして、光電変換読み出し部２１０は、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。
より具体的には、光電変換読み出し部２１０は、第１変換利得リセット読み出し処理ＨＣＧＲＲＤとして、第１のリセット期間ＰＲ１に、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（たとえば高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴを読み出す。
光電変換読み出し部２１０は、第１変換利得信号読み出し処理ＨＣＧＳＲＤとして、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部２１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧを読み出す。
次いで、光電変換読み出し部２１０は、第２変換利得信号読み出し処理ＬＣＧＳＲＤとして、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷に蓄積容量素子ＣＳ１の電荷を共有させた第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧ２読み出す。
次いで、光電変換読み出し部２１０は、第２変換利得リセット読み出し処理ＬＣＧＲＲＤとして、第２のリセット期間ＰＲ２に、出力バッファ部２１１から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴを読み出す。
フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
光電変換読み出し部２１０の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
リセットトランジスタＲＳＴ１－Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
蓄積トランジスタＣＧ１―Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１―Ｔｒとの間に接続され、その接続ノードＮＤ３と基準電位ＶＳＳとの間に蓄積キャパシタＣＳ１が接続されている。
蓄積トランジスタＣＧ１－Ｔｒは、制御線を通じてゲートに印加される制御信号ＤＣＧにより制御される。
蓄積トランジスタＣＧ１－Ｔｒは、制御信号ＤＣＧがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１とを接続する。
第１変換利得信号読み出し処理ＨＣＧＳＲＤ時には、蓄積トランジスタＣＧ１－Ｔｒは非導通状態に保持され、出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積キャパシタＣＳ１の電荷を分離させて読み出し処理が実行される。
第２変換利得信号読み出し処理ＬＣＧＳＲＤ時には、蓄積トランジスタＣＧ１－Ｔｒは導通状態に保持され、出力ノードＮＤ１であるフローティングディフュージョンＤＦ１の電荷と蓄積キャパシタＣＳ１の電荷を共有させて読み出し処理が実行される。
第２変換利得リセット読み出し処理ＬＣＧＲＲＤ時には、リセットトランジスタＲＳＴ１－Ｔｒおよび蓄積トランジスタＣＧ１－Ｔｒが導通状態に保持され、出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積キャパシタＣＳ１の電荷をクリアさせて読み出し処理が実行される。
ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１－Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１－Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１との間には、結合キャパシタＣＣ１が接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒにより駆動される。
図５（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図５のデジタル画素セルＰＸＬＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１－Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図５のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ－層２１０２が形成され、このｎ－層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ－層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ－層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図５のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ－層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ－層２１０９が形成され、このｐ－層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ－層２１０９の第１の基板面１１０１側にはフォトダイオード２１１０と同様のｐ＋層２１０６が形成されている。
ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１－Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１－Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能する。
ＡＤ変換部２２０は、図４に示すように、比較器（ＣＯＭＰ）２２１、出力側の負荷キャパシタＣＬ１、およびリセットスイッチＳＷ－ＲＳＴを含んで構成されている。
比較器２２１は、第１の入力端子としての反転入力端子（－）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力するＡＤ変換処理（比較処理）を行う。
比較器２２１は、第１の入力端子としての反転入力端子（－）に結合キャパシタＣＣ１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（－）との間にリセットスイッチＳＷ－ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間に負荷キャパシタＣＬ１が接続されている。
基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、たとえば比較器２２１と同様に列毎に配置された図示しないカウンタが動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、図示しないカウンタの入力クロックを停止し、または、入力を停止していたクロックを図示しないカウンタに入力し、そのときのカウンタの値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
メモリ部２３０はＳＲＡＭやＤＲＡＭにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファにより読み出すことができる。
垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、比較処理に準じて設定される参照電圧ＶＲＥＦを供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
出力回路４０は、たとえば画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファを含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。
タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。
本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。
（読み出し部６０によるデジタル画素２００からの画素信号の読み出し制御）
次に、本第１の実施形態に係る読み出し部６０によるデジタル画素２００からの画素信号の読み出し制御について、図６に関連付けて具体的に説明する。
図６は、本発明の第１の実施形態に係る固体撮像装置１０におけるデジタル画素の読み出しシーケンスの一例を示す図である。
読み出し部６０は、図６に示すように、まず、第１のリセット期間ＰＲ１に、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴを読み出し、比較器２２１で第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換処理を行う第１変換利得リセット読み出し処理ＨＣＧＲＲＤを行うる。
読み出し部６０は、第１のリセット期間ＰＲ１中、全画素におけるリセット素子であるリセットトランジスタＲＳＴ１－Ｔｒを導通状態に保持して第１変換利得リセット読み出し処理ＨＣＧＲＲＤを実行し、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０に格納する。
読み出し部６０は、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部に格納した後、転送期間ＰＴ１中、全画素における転送素子である転送トランジスタＴＧ１－Ｔｒを導通状態に保持して、光電変換素子であるフォトダイオードＰＤ１に蓄積された電荷を出力ノードＮＤ１であるフローティングディフュージョンＦＤ１に転送し、オーバーフローした電荷を蓄積容量素子である蓄積キャパシタＣＳ１に蓄積させるグローバルシャッタ動作を実行する。
そして、本第１の実施形態の読み出し部６０は、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤを表記した順に実行する。
具体的には、読み出し部６０は、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧを読み出し、比較器で２２１第１の読み出し信号ＨＣＧＶＳＩＧに対するＡＤ変換処理を行う第１変換利得信号読み出し処理ＨＣＧＳＲＤを行う。
読み出し部６０は、第１変換利得信号読み出し処理ＨＣＧＳＲＤの実行期間中は、制御信号ＤＣＧをＬレベルにして蓄積トランジスタＣＧ１－Ｔｒを非導通状態に保持して出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷を分離させて、フローティングディフュージョンＦＤ１の電荷量を第１電荷量に保持させる。
次に、読み出し部６０は、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷に蓄積容量素子である蓄積キャパシタＣＳ１の電荷を共有させた第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧを読み出し、比較器２２１で第２の読み出し信号ＬＣＧＶＳＩＧに対するＡＤ変換処理を行う第２変換利得信号読み出し処理ＬＣＧＳＲＤを行う。
読み出し部６０は、第２変換利得信号読み出し処理ＬＣＧＳＲＤの実行期間中は、制御信号ＤＣＧをＨレベルにして蓄積トランジスタＣＧ１－Ｔｒを導通状態に保持して出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷を共有させて、フローティングディフュージョンＦＤ１の電荷量を第２電荷量に保持させる。
次に、読み出し部６０は、第２のリセット期間ＰＲ２に、出力バッファ部２１１から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴを読み出し、比較器２２１で第２の読み出しリセット信号ＬＣＧＶＳＩＧに対するＡＤ変換処理を行う第２変換利得リセット読み出し処理ＬＣＧＲＲＤを行う。
読み出し部６０は、第２変換利得リセット読み出し処理ＬＣＧＲＲＤを実行期間中は、制御信号ＤＣＧをＨレベルにして蓄積トランジスタＣＧ１－Ｔｒを導通状態に保持するとともに、制御信号ＲＳＴをＨレベルにしてリセット素子であるリセットトランジスタＲＳＴ１－Ｔｒを導通状態に保持して出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷をクリアさせる。
そして、本第１の実施形態の読み出し部６０は、メモリ部２３０には、第１変換利得リセット読み出し処理ＨＣＧＲＲＤにおける比較器のＡＤ変換処理後のデータ（ＡＤ変換コード）のみを格納する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積期間）が終了した後、転送トランジスタＴＧ１－Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
なお、読み出し部６０は、次のフレーム用に、第２変換利得リセット読み出し処理ＬＣＧＲＲＤによる第２の読み出しリセット信号ＬＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０に格納するように構成することも可能である
以上のように、読み出し部６０は、デジタル画素２００からの画素信号の読み出し制御において、高変換利得ＨＣＧによる読み出し信号と低変換利得ＬＣＧによる読み出し信号の両方でアナログＣＤＳ（オートゼロ：Auto Zero）とデジタルＣＤＳ（ＡＤ変換）を実施する。
ただし、メモリ部２３０には、第１変換利得リセット読み出し処理ＨＣＧＲＲＤにおける比較器のＡＤ変換処理後のデータ（ＡＤ変換コード）のみを格納し、行ごとに読み出す場合は残りの第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤの各ＡＤ変換処理を実行する。
これにより、デジタル画素２００内のデジタルメモリの必要性を低くし、不要なメモリを取り除くことが可能となる。
この点に関しては、高変換利得ＨＣＧによる読み出し動作におけるＣＤＳは真のＣＤＳであるのに対して、低変換利得ＬＣＧによる読み出し動作におけるＣＤＳはこのフレーム内で使用されると疑似ＣＤＳであると言える。
この場合、高変換利得ＨＣＧによる読み出し動作に対してリセットノイズが除去されるが、ＤＣ変動のみが低変換利得ＬＣＧによる読み出し動作に対して除去されることを意味する。
これに対して、接合点において、第２変換利得リセット読み出し処理ＬＣＧＲＲＤによる第２の読み出しリセット信号ＬＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０に格納し、次のフレームに使用される場合、低変換利得ＬＣＧによる読み出し動作について真のＣＤＳ動作が実現される。
そして、本第１の実施形態においては、すべてのデジタル画素２００の転送トランジスタＴＧ１－Ｔｒを同時並列的に導通状態にしてグローバルシャッタ動作を保証し、その信号を遮光領域下に保持する。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
図７（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。
図８は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。
第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１－Ｔｒ，リセットトランジスタＲＳＴ１－Ｔｒ，ソースフォロワトランジスタＳＦ１－Ｔｒ，カレントトランジスタＩＣ１－Ｔｒ、蓄積トランジスタＣＧ１－Ｔｒが形成されている
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。
第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０がマトリクス状に形成されている。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。
このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（－）とが、たとえば図３および図４に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ－ｔｏ－Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（－）とが、結合キャパシタＣＣ１によりＡＣ結合されている。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。
図９（Ａ）～（Ｃ）および図１０（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図９（Ａ）は第１変換利得リセット読み出し処理ＨＣＧＲＲを説明するための図である。図９（Ｂ）はグローバルシャッタ動作を説明するための図である。図９（Ｃ）は第１変換利得信号読み出し処理ＨＣＧＳＲＤを説明するための図である。図１０（Ａ）は第２変換利得信号読み出し処理ＬＣＧＳＲＤを説明するための図である。図１０（Ｂ）は第２変換利得リセット読み出し処理ＬＣＧＲＲＤを説明するための図である。
まず、図９（Ａ）に示すように、第１のリセット期間ＰＲ１中、全画素におけるリセット素子であるリセットトランジスタＲＳＴ１－Ｔｒが導通状態に保持されて第１変換利得リセット読み出し処理ＨＣＧＲＲＤが実行される。なお、ここでは、フォトダイオードＰＤ１は蓄積電荷がオーバーフロー寸前の満杯（フル）状態にあるものとしている。
この場合、読み出し部６０の制御の下、出力バッファ部２１１からフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴが読み出される。そして、比較器２２１で第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換処理が行われ、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードがメモリ部２３０に格納される。
この状態において、アナログＣＤＳ（オートゼロ：Auto Zero）とデジタルＣＤＳ（ＡＤ変換）が実施される。
次に、図９（Ｂ）に示すように、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部が格納された後、転送期間ＰＴ１中、全画素における転送素子である転送トランジスタＴＧ１－Ｔｒが導通状態に保持されて、光電変換素子であるフォトダイオードＰＤ１に蓄積された電荷が出力ノードＮＤ１であるフローティングディフュージョンＦＤ１に転送される。そして、転送電荷の一部の電荷が蓄積容量素子である蓄積キャパシタＣＳ１に蓄積される。
出力ノードＮＤ１であるフローティングディフュージョンＦＤ１と蓄積容量素子である蓄積キャパシタＣＳ１が使用されてグローバルシャッタ動作が実行される。
このように、すべてのデジタル画素２００の転送トランジスタＴＧ１－Ｔｒを同時並列的に導通状態にしてグローバルシャッタ動作が保証され、その信号が遮光領域下に保持される。
そして、読み出し部６０の制御の下、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤが実行される。
次に、図９（Ｃ）に示すように、第１変換利得信号読み出し処理ＨＣＧＳＲＤが実行される。
第１変換利得信号読み出し処理ＨＣＧＳＲＤの実行期間中には、蓄積トランジスタＣＧ１－Ｔｒが非導通状態に保持されて出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷が分離される。これにより、フローティングディフュージョンＦＤ１の電荷量が第１電荷量に保持される。
この場合、読み出し部６０の制御の下、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧが読み出される。そして、比較器で２２１第１の読み出し信号ＨＣＧＶＳＩＧに対するＡＤ変換処理が行われる。
次に、図１０（Ａ）に示すように、第２変換利得信号読み出し処理ＬＣＧＳＲＤが実行される。
第２変換利得信号読み出し処理ＬＣＧＳＲＤの実行期間中には、蓄積トランジスタＣＧ１－Ｔｒが導通状態に保持されて出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷が共有（加算）される。これにより、フローティングディフュージョンＦＤ１の電荷量が第２電荷量に保持される。
この場合、読み出し部６０の制御の下、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷に蓄積容量素子である蓄積キャパシタＣＳ１の電荷が共有された第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧが読み出される。そして、比較器２２１で第２の読み出し信号ＬＣＧＶＳＩＧに対するＡＤ変換処理が行われる。
次に、図１０（Ｂ）に示すように、第２変換利得リセット読み出し処理ＬＣＧＲＲＤが実行される。
第２変換利得リセット読み出し処理ＬＣＧＲＲＤを実行期間中には、蓄積トランジスタＣＧ１－Ｔｒが導通状態に保持されるとともに、セット素子であるリセットトランジスタＲＳＴ１－Ｔｒが導通状態に保持され出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷と蓄積容量素子である蓄積キャパシタＣＳ１の電荷がクリアされる。
この場合、読み出し部６０の制御の下、第２のリセット期間ＰＲ２に、出力バッファ部２１１から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴが読み出される。そして、比較器２２１で第２の読み出しリセット信号ＬＣＧＶＳＩＧに対するＡＤ変換処理が行われる。
そして、読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するＡＤ変換処理を行う比較器２２１を有している。
そして、本第１の実施形態に係る固体撮像装置１０の読み出し部６０は、第１のリセット期間ＰＲ１に、出力バッファ部２１１からフローティングディフュージョンＦＤの第１電荷量に応じた第１変換利得（たとえば高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴを読み出し、比較器で第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換処理を行う第１変換利得リセット読み出し処理ＨＣＧＲＲＤを行うことが可能である。
さらに、読み出し部６０は、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部２１１からフローティングディフュージョンＦＤの第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧを読み出し、比較器で第１の読み出し信号ＨＣＧＶＳＩＧに対するＡＤ変換処理を行う第１変換利得信号読み出し処理ＨＣＧＳＲＤを行うことが可能である。
さらに、読み出し部６０は、出力バッファ部２１１からフローティングディフュージョンＦＤの電荷に蓄積容量素子ＣＳ１の電荷を共有させた第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧを読み出し、比較器で第２の読み出し信号ＬＣＧＶＳＩＧに対するＡＤ変換処理を行う第２変換利得信号読み出し処理ＬＣＧＳＲＤを行うことが可能である。
さらに、読み出し部６０は、第２のリセット期間ＰＲ２に、出力バッファ部２１１から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴを読み出し、比較器で第２の読み出しリセット信号ＬＣＧＶＲＳＴに対するＡＤ変換処理を行う第２変換利得リセット読み出し処理ＬＣＧＲＲＤを行うことが可能である。
そして、本第１の実施形態の読み出し部６０は、メモリ部には、第１変換利得リセット読み出し処理ＨＣＧＲＲＤにおける比較器のＡＤ変換処理後のデータ（ＡＤ変換コード）のみを格納する。
本第１の実施形態の読み出し部６０は、第１のリセット期間ＰＲ１中、全画素におけるリセット素子であるリセットトランジスタを導通状態に保持して第１変換利得リセット読み出し処理ＨＣＧＲＲＤを実行し、第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部に格納した後、転送期ＰＴ１中、全画素における転送素子である転送トランジスタを導通状態に保持して、フォトダイオードＰＤ１に蓄積された電荷をフローティングディフュージョンＦＤ１に転送し、オーバーフローした電荷を蓄積容量素子である蓄積キャパシタＣＳ１に蓄積させるグローバルシャッタ動作を実行する。
そして、本第１の実施形態の読み出し部６０は、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤを表記した順に実行する。
したがって、本第１の実施形態の固体撮像装置１０によれば、小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することが可能となる。
これにより、デジタル画素は、広ダイナミックレンジ、高感度、低ノイズ、高フレームレートを同時に達成できるため、グローバルシャッタ技術のための画素アーキテクチャとして適用することが可能となる。
また、本第１の実施形態によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る固体撮像装置におけるデジタル画素の構成例を示すブロック図である。
図１２は、本発明の第２の実施形態に係るデジタル画素の構成例を示す回路図である。
図１３は、本発明の第２の実施形態に係るデジタル画素の光電変換読み出し部の構成例を示す回路図である。
図１４は、本発明の第２の実施形態に係るデジタル画素のＡＤ変換部およびメモリ部の構成例を示す回路図である。
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａでは、１つの比較器２２１が複数の共有画素２００－１～２００－ｎで共有されている。
図１２および図１３の例では、図面の簡単化のため、９つのデジタル画素２００２００－１～２００－９が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
１つの比較器２２１を複数の共有画素２００－１～２００－９で共有するため、図１２および図１３に示すように、光電変換読み出し部２１０Ａの出力バッファ部２１１Ａは、結合キャパシタＣＣ１と比較器２２１の第１の入力端子との間に接続されたスイッチ素子ＳＷ１を有している。
スイッチ素子ＳＷ１は、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１により形成される。
また、比較器２１１の出力側には、図１３および図１４に示すように、共有画素２００－１～２００－９に対応して複数のメモリ部２３０－１～２３０－９がスイッチ素子ＳＳ１～ＳＳ９を介して並列に接続されている。
図１５は、本発明の第２の実施形態に係る固体撮像装置１０Ａにおける共有デジタル画素２００－１～２００－９の読み出しシーケンスの第１例を示す図である。
図１５の例では、読み出し部６０は、アナログＣＤＳ(オートゼロ)を行うために、第１のリセット期間ＰＲ１中、全共有画素２００－１～２００－９におけるリセット素子であるリセットトランジスタＲＳＴ１－Ｔｒを導通状態に保持して第１変換利得リセット読み出し処理ＨＣＧＲＲＤ＜１＞～＜９＞を行ごとに順番に実行し、各第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０－１～２３０－９にそれぞれ格納する。
そして、各第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０－１～２３０－９にそれぞれ格納した後、転送期間ＰＴ１中、全画素における転送素子である転送トランジスタＴＧ１－Ｔｒを導通状態に保持して、光電変換素子であるフォトダイオードＰＤ１に蓄積された電荷を出力ノードＮＤ１であるフローティングディフュージョンＦＤ１に転送し、オーバーフローした電荷を蓄積容量素子である蓄積キャパシタＣＳ１に蓄積させるグローバルシャッタ動作を実行する。
そして、読み出し部６０は、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤを表記した順に実行する。
図１６は、本発明の第２の実施形態に係る固体撮像装置１０Ａにおける共有デジタル画素２００－１～２００－９の読み出しシーケンスの第２例を示す図である。
図１６の例では、読み出し部６０は、アナログＣＤＳ(オートゼロ)を行うために、第１のリセット期間ＰＲ１中、全共有画素２００－１～２００－９におけるリセット素子であるリセットトランジスタＲＳＴ１－Ｔｒを導通状態に保持して第１変換利得リセット読み出し処理ＨＣＧＲＲＤ＜１＞～＜９＞を全行で同時並列的に実行し、各第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０－１～２３０－９にそれぞれ格納する。
そして、各第１の読み出しリセット信号ＨＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０－１～２３０－９にそれぞれ格納した後、転送期間ＰＴ１中、全画素における転送素子である転送トランジスタＴＧ１－Ｔｒを導通状態に保持して、光電変換素子であるフォトダイオードＰＤ１に蓄積された電荷を出力ノードＮＤ１であるフローティングディフュージョンＦＤ１に転送し、オーバーフローした電荷を蓄積容量素子である蓄積キャパシタＣＳ１に蓄積させるグローバルシャッタ動作を実行する。
そして、読み出し部６０は、行ごとに読み出しを行う場合に、第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤを表記した順に実行する。
図１７は、本発明の第２の実施形態に係るデジタル画素の構成例を示す回路図であって、２つの光電変換読み出し部２１０Ａで１つの比較器２２１を共有している構成例を示す回路図である。
図１８は、図１７のデジタル画素の読み出し動作の一例を示すタイミングチャートである。
図１７の例においては、上述したように、出力バッファ部２１１Ａにおいて、スイッチ素子ＳＷ１，ＳＷ２としてのＮＭＯＳトランジスタＮＴ１、ＮＴ２がＡＣ結合用の結合キャパシタＣＣ１の信号線ＬＸＧＮ１側に追加され、ＡＣ結合用の結合キャパシタＣＣ１を比較器２２１の第１の入力端子であるマイナス端子（仮想接地）に制御信号ＰＳＥＬ＜１＞，ＰＳＥＬ＜２＞に応じて選択的に接続し、切断する。
オートゼロ（Auto Zero）後に課されるノイズを伴うオフセットがノードｎｓ＜１＞とｎｓ＜２＞にそれぞれ保存される。
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、さらなる小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することが可能となり、また低消費電力化を図ることが可能となる。
（第３の実施形態）
図１９は、本発明の第３の実施形態に係る固体撮像装置におけるデジタル画素の構成例を示すブロック図である。
図２０は、本発明の第３の実施形態に係るデジタル画素の構成例を示す回路図である。
本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第３の実施形態に係る固体撮像装置１０Ｂでは、比較器２２１の出力は列単位で配線された垂直信号線ＬＳＧＮ１１に接続され、メモリ部２３０Ｂは列単位で配置され、垂直信号線ＬＳＧＮ１１に接続されている。
図１９の例では、ドライバ２２２およびスイッチ素子ＳＷ２２０が、比較器２２１の出力側と垂直信号線ＬＳＧＮ１１との間に接続されている。
比較器２２１の出力は、列対応のメモリ部２３０ＢにＡＤ変換コードのラッチタイミングで送出される。
図２１は、本発明の第３の実施形態に係る固体撮像装置１０Ｂにおけるデジタル画素２００の読み出しシーケンスの一を示す図である。
この場合も、読み出し部６０は、デジタル画素２００からの画素信号の読み出し制御において、高変換利得ＨＣＧによる読み出し信号と低変換利得ＬＣＧによる読み出し信号の両方でアナログＣＤＳ（オートゼロ：Auto Zero）とデジタルＣＤＳ（ＡＤ変換）を実施する。
ただし、メモリ部２３０には、第１変換利得リセット読み出し処理ＨＣＧＲＲＤにおける比較器のＡＤ変換処理後のデータ（ＡＤ変換コード）のみを格納し、行ごとに読み出す場合は残りの第１変換利得信号読み出し処理ＨＣＧＳＲＤ、第２変換利得信号読み出し処理ＬＣＧＳＲＤ、および第２変換利得リセット読み出し処理ＬＣＧＲＲＤの各ＡＤ変換処理を実行する。
これにより、デジタル画素２００内のデジタルメモリの必要性を低くし、不要なメモリを取り除くことが可能となる。
この点に関しては、高変換利得ＨＣＧによる読み出し動作におけるＣＤＳは真のＣＤＳであるのに対して、低変換利得ＬＣＧによる読み出し動作におけるＣＤＳはこのフレーム内で使用されると疑似ＣＤＳであると言える。
この場合、高変換利得ＨＣＧによる読み出し動作に対してリセットノイズが除去されるが、ＤＣ変動のみが低変換利得ＬＣＧによる読み出し動作に対して除去されることを意味する。
これに対して、接合点において、第２変換利得リセット読み出し処理ＬＣＧＲＲＤによる第２の読み出しリセット信号ＬＣＧＶＲＳＴに対するＡＤ変換コードをメモリ部２３０に格納し、次のフレームに使用される場合、低変換利得ＬＣＧによる読み出し動作について真のＣＤＳ動作が実現される。
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、メモリ（本例ではＳＲＡＭ）ビットに必要な面積を削減することが可能で、比較器２２１の面積効率を向上させることができ、さらなる小さな画素ピッチでグローバルシャッタ機能を備えたデジタル画素を実現することが可能となり、また低消費電力化を図ることが可能となる。
（第４の実施形態）
図２２は、本発明の第４の実施形態に係るデジタル画素の構成例を示す回路図である。
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第３の実施形態に係る固体撮像装置１０Ｂと異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃでは、比較器２２１の出力はスイッチ素子ＳＷ２２０を介して列単位で配線された垂直信号線ＬＳＧＮ１１に接続され、ドライバ２２２がメモリ部２３０Ｂの入力側の垂直信号線ＬＳＧＮ１１に接続されている。
本第４の実施形態において、比較器２２１は、ノイズ帯域幅を狭めるために垂直信号線ＬＳＧＮ１１の寄生容量ＣＰを使用する。
本第４の実施形態によれば、上述した第１および第３の実施形態の効果と同様の効果を得ることができる。
以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図２３は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
本電子機器３００は、図２３に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０，１０Ａ，１０Ｂ，１０Ｃ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１－Ｔｒ・・・転送トランジスタ、ＲＳＴ１－Ｔｒ・・・リセットトランジスタ、ＳＦ１－Ｔｒ・・・ソースフォロワトランジスタ、ＩＣ１－Ｔｒ・・・カレントトランジスタ、ＣＧ１－Ｔｒ・・・蓄積トランジスタ、ＣＳ１・・・蓄積キャパシタ、ＦＤ１・・・フローティングディフュージョン、ＣＣ１・・・結合キャパシタ、２００，２２０Ａ，２２０Ｂ，２２０Ｃ・・・デジタル画素、２１０，２１０Ａ・・・光電変換読み出し部、２１１，２１１Ａ・・・出力バッファ部、２２０・・・ＡＤ変換部、２２１・・・比較器、２２２・・・ドライバ、２３０，２３０Ａ．２３０Ｂ・・・メモリ部、３０・・・垂直走査回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (19)

  1. 光電変換を行う画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードに接続された蓄積素子と、
    前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    前記読み出し部は、
    前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、
    前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、
    第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、
    前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行うことが可能であり、
    前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する
    固体撮像装置。
  2. 前記画素部は、前記画素が行列状に配置され、
    前記読み出し部は、
    前記第１のリセット期間中、全画素における前記リセット素子を導通状態に保持して前記第１変換利得リセット読み出し処理を実行し、前記第１の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部に格納した後、
    前記転送期間中、全画素における前記転送素子を導通状態に保持して、前記光電変換素子に蓄積された電荷を前記出力ノードに転送し、オーバーフローした電荷を前記蓄積容量素子に蓄積させるグローバルシャッタ動作を実行し、
    行ごとに読み出しを行う場合に、
    前記第１変換利得信号読み出し処理、前記第２変換利得信号読み出し処理、および前記第２変換利得リセット読み出し処理を表記した順に実行する
    請求項１記載の固体撮像装置。
  3. 前記読み出し部は、
    前記第１変換利得信号読み出し処理を、前記蓄積素子を非導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷を分離させて実行し、
    前記第２変換利得信号読み出し処理を、前記蓄積素子を導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷を共有させて実行し、
    前記第２変換利得リセット読み出し処理を、前記リセット素子および前記蓄積素子を導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷をクリアさせて実行する
    請求項２記載の固体撮像装置。
  4. 前記読み出し部は、
    次のフレーム用に、前記第２変換利得リセット読み出し処理による前記第２の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部に格納可能である
    請求項２または３記載の固体撮像装置。
  5. 前記画素は、
    前記出力ノードとしてのフローティングディフュージョンを含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、
    前記ソースフォロワ素子のソースと前記電流源との接続部により形成され、前記比較器の一方の入力端子に接続された読み出しノードと、を含む
    請求項１から４のいずれか一に記載の固体撮像装置。
  6. 前記比較器は、
    第１の入力端子に、前記出力バッファ部の前記読み出しノードに接続され、前記出力バッファ部による前記電圧信号が供給され、
    第２の入力端子に、前記参照電圧が供給され、
    前記出力バッファ部の前記読み出しノードと前記比較器の前記第１の入力端子との間に結合キャパシタが接続されている
    請求項５記載の固体撮像装置。
  7. １つの前記比較器が複数の共有画素で共有されている
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 前記読み出し部は、
    前記第１のリセット期間中、全画素における前記リセット素子を導通状態に保持して前記第１変換利得リセット読み出し処理を行ごとに順番に実行し、前記第１の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部にそれぞれ格納した後、
    前記転送期間中、全画素における前記転送素子を導通状態に保持して、前記光電変換素子に蓄積された電荷を前記出力ノードに転送し、オーバーフローした電荷を前記蓄積容量素子に蓄積させるグローバルシャッタ動作を実行する
    請求項７記載の固体撮像装置。
  9. 前記読み出し部は、
    前記第１のリセット期間中、全画素における前記リセット素子を導通状態に保持して前記第１変換利得リセット読み出し処理を全行で同時並列的に実行し、前記第１の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部にそれぞれ格納した後、
    前記転送期間中、全画素における前記転送素子を導通状態に保持して、前記光電変換素子に蓄積された電荷を前記出力ノードに転送し、オーバーフローした電荷を前記蓄積容量素子に蓄積させるグローバルシャッタ動作を実行する
    請求項７記載の固体撮像装置。
  10. 前記比較器は、
    第１の入力端子に、前記出力バッファ部の前記読み出しノードに接続され、前記出力バッファ部による前記電圧信号が供給され、
    第２の入力端子に、前記参照電圧が供給され、
    前記各共有画素は、
    前記出力ノードとしてのフローティングディフュージョンを含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、
    前記ソースフォロワ素子のソースと前記電流源との接続部により形成され、前記比較器の一方の入力端子に接続された読み出しノードと、
    前記出力バッファ部の前記読み出しノードに接続された結合キャパシタと、
    前記結合キャパシタと前記比較器の前記第１の入力端子との間に接続されたスイッチ素子と、を含む
    請求項７から９のいずれか一に記載の固体撮像装置。
  11. 前記比較器の出力側に、前記共有画素に対応して複数のメモリ部が並列に接続されている
    請求項７から１０のいずれか一に記載の固体撮像装置。
  12. 前記画素部は、前記画素が行列状に配置され、
    前記比較器の出力は列単位で配線された信号線に接続され、
    前記メモリ部は列単位で配置され、前記信号線に接続されている
    請求項１から１０のいずれか一に記載の固体撮像装置。
  13. 前記比較器は、
    出力端子と前記第１の入力端子との間にリセットスイッチが接続され、
    前記出力端子側に負荷キャパシタが接続されている
    請求項６または１０記載の固体撮像装置。
  14. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
    前記第２の基板には、
    少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
    請求項１から１３のいずれか一に記載の固体撮像装置。
  15. 光電変換を行う画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードに接続された蓄積素子と、
    前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含む
    固体撮像装置の駆動方法であって、
    前記読み出し部の制御の下、
    前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、
    前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、
    第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、
    前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行い、
    前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する
    固体撮像装置の駆動方法。
  16. 前記画素部は、前記画素が行列状に配置され、
    前記読み出し部の制御の下、
    前記第１のリセット期間中、全画素における前記リセット素子を導通状態に保持して前記第１変換利得リセット読み出し処理を実行し、前記第１の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部に格納した後、
    前記転送期間中、全画素における前記転送素子を導通状態に保持して、前記光電変換素子に蓄積された電荷を前記出力ノードに転送し、オーバーフローした電荷を前記蓄積容量素子に蓄積させるグローバルシャッタ動作を実行し、
    行ごとに読み出しを行う場合に、
    前記第１変換利得信号読み出し処理、前記第２変換利得信号読み出し処理、および前記第２変換利得リセット読み出し処理を表記した順に実行する
    請求項１５記載の固体撮像装置の駆動方法。
  17. 前記読み出し部の制御の下、
    前記第１変換利得信号読み出し処理を、前記蓄積素子を非導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷を分離させて実行し、
    前記第２変換利得信号読み出し処理を、前記蓄積素子を導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷を共有させて実行し、
    前記第２変換利得リセット読み出し処理を、前記リセット素子および前記蓄積素子を導通状態に保持して、前記出力ノードの電荷と前記蓄積容量素子の電荷をクリアさせて実行する
    請求項１６記載の固体撮像装置の駆動方法。
  18. 次のフレーム用に、前記第２変換利得リセット読み出し処理による前記第２の読み出しリセット信号に対するＡＤ変換コードを前記メモリ部に格納する
    請求項１６または１７記載の固体撮像装置の駆動方法。
  19. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードに接続された蓄積素子と、
    前記蓄積素子を介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    少なくとも第１のリセット期間および第２のリセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた利得をもって電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力するアナログデジタル（ＡＤ）変換処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    前記読み出し部は、
    前記第１のリセット期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出しリセット信号を読み出し、前記比較器で当該第１の読み出しリセット信号に対する前記ＡＤ変換処理を行う第１変換利得リセット読み出し処理と、
    前記第１のリセット期間後の前記転送期間に続く読み出し期間に、前記出力バッファ部から前記出力ノードの第１電荷量に応じた第１変換利得で変換した第１の読み出し信号を読み出し、前記比較器で当該第１の読み出し信号に対する前記ＡＤ変換処理を行う第１変換利得信号読み出し処理と、
    第２変換利得信号読み出し処理実行中に前記蓄積素子を導通状態に保持して前記出力ノードの電荷に前記蓄積容量素子の電荷を共有させた第２電荷量に応じた第２変換利得で変換した第２の読み出し信号を読み出し、前記比較器で当該第２の読み出し信号に対する前記ＡＤ変換処理を行う第２変換利得信号読み出し処理と、
    前記第２のリセット期間に、前記出力バッファ部から前記第２電荷量に応じた第２変換利得で変換した第２の読み出しリセット信号を読み出し、前記比較器で当該第２の読み出しリセット信号に対する前記ＡＤ変換処理を行う第２変換利得リセット読み出し処理と、を行うことが可能であり、
    前記メモリ部には、前記第１変換利得リセット読み出し処理における前記比較器のＡＤ変換処理後のデータのみを格納する
    電子機器。
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