TW202101967A - 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備 - Google Patents

固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備 Download PDF

Info

Publication number
TW202101967A
TW202101967A TW109100907A TW109100907A TW202101967A TW 202101967 A TW202101967 A TW 202101967A TW 109100907 A TW109100907 A TW 109100907A TW 109100907 A TW109100907 A TW 109100907A TW 202101967 A TW202101967 A TW 202101967A
Authority
TW
Taiwan
Prior art keywords
node
conductivity type
type transistor
imaging device
state imaging
Prior art date
Application number
TW109100907A
Other languages
English (en)
Other versions
TWI732419B (zh
Inventor
大高俊德
Original Assignee
香港商奕景科技（香港）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 香港商奕景科技（香港）有限公司 filed Critical 香港商奕景科技（香港）有限公司
Publication of TW202101967A publication Critical patent/TW202101967A/zh
Application granted granted Critical
Publication of TWI732419B publication Critical patent/TWI732419B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)
  • Analogue/Digital Conversion (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本揭露提供可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，且可實現良好的寫入動作的固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備。記憶體部230由作為ADC記憶體的SRAM231形成，並在讀取部60的控制下，進行ADC編碼的寫入、讀取。SRAM231是以如下方式構成，即，對電源節點（電源與虛擬電源節點之間）與接地節點（虛擬基準電位節點與基準電位之間）這兩者新增功率閘控電晶體，在寫入動作中阻斷來自位元單元的直通電流。而且，功率閘控電晶體受到讀取部60控制，以作為弱電流源或開關中的任一者而進行動作。

Description

固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備
本發明涉及一種固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備。
互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）影像感測器已作為使用有光電轉換元件的固態攝像裝置（影像感測器）而被實際運用，該光電轉換元件檢測光並產生電荷。 CMOS影像感測器已廣泛用作數位相機、攝像機、監控相機、醫療用內視鏡、個人電腦（PC）、手機等便攜終端裝置（移動設備）等各種電子設備的一部分。
CMOS影像感測器在每個像素中帶有包括光二極體（光電轉換元件）及浮動擴散層（FD：Floating Diffusion，浮置擴散層）的FD放大器，該CMOS影像感測器的主流讀取類型為行並聯輸出型，即，選擇像素陣列中的某一列，同時向行（column）輸出方向對這些列進行讀取。
另外，實際上已提出了行並聯輸出型CMOS影像感測器的各種像素信號讀取（輸出）電路。 其中，最先進的電路之一是每行（column）包括類比-數位轉換器（ADC（Analog digital converter）），將像素信號作為數位信號取出的電路（例如參照專利文獻1、2）。
在搭載有該行並聯ADC的CMOS影像感測器（行AD方式CMOS影像感測器）中，比較器（comparator）對所謂的RAMP波與像素信號進行比較，並利用後段的計數器進行數位相關雙取樣（Correlated Double Sampling，CDS），藉此，進行AD轉換。
但是，此種CMOS影像感測器雖可高速傳輸信號，但存在無法進行全域快門（global shutter）讀取的缺點。
相對於此，已提出了數位像素（pixel）感測器，其在各像素中配置包含比較器的ADC（還配置記憶體部），可實現以同一時序對像素陣列部中的所有像素開始曝光與結束曝光的全域快門（例如參照專利文獻3、4）。 現有技術文獻
專利文獻 [專利文獻1]日本專利特開2005-278135號公報 [專利文獻2]日本專利特開2005-295346號公報 [專利文獻3]US 7164114 B2 FIG. 4 [專利文獻4]US 2010/0181464 A1
本發明所要解決的技術問題 而且，在上述數位像素感測器中，各像素使用了靜態隨機存取記憶體（Static Random Access Memory，SRAM）作為用以記憶AD轉換處理後的ADC編碼資料的數位記憶體。只要不切斷電源，就會保持SRAM記憶體內所儲存的ADC編碼，因此，SRAM的使用與動態隨機記憶體（Dynamic Random Access Memory，DRAM）或其他類型的動態記憶元件相比，在本質上有益。
能夠列舉如下的三個使用SRAM作為像素（pixel）ADC記憶體的優點。 第一，SRAM位元單元緊湊。典型而言，DRAM電容器（condenser）的表面積決定其電容，因此，數位記憶體的尺寸與DRAM電容器（condenser）不同，無需為了延長保持時間而被擴大。可抗衡洩漏電流。因此，可實現更小的ADC記憶體區域。藉此，能夠減小像素（像素間距），有助於相機系統的小型化。
第二，SRAM製程可根據高度的邏輯製程而擴展。因此，隨著半導體製程節點的發展，SRAM位元單元的尺寸會自動減小。藉由使用高度的邏輯製程，能夠進一步減小像素（pixel）間距，或能夠在像素（pixel）中放入更多的ADC位而改善畫質。 例如，能夠進行需要更多的記憶位的數位相關雙取樣。
最後，只要適當地對SRAM位元單元供應電力，各像素（pixel）的SRAM記憶體內所儲存的ADC編碼就不會消失。因此，系統不會丟失已取得的圖像資料，始終能夠在必要時讀取SRAM的內容。
但是，在數位像素（pixel）中使用SRAM的最大問題是對所有像素進行的同時寫入動作。 數位像素可在全域快門（GS）模式與捲簾快門（rolling shutter）（RS）模式這兩個模式下進行動作。 數位像素因各像素在像素內包括ADC，所以非常適合於GS動作。因此，與現有的CMOS影像感測器（CIS）相比，可自動地利用數位像素系統（Digital Pixel System，DPS）的主要優點之一即GS動作。
在GS模式的情況下，一個寫入驅動器與僅行的一個SRAM位元單元同時被寫入的通常的SRAM記憶體陣列不同，需要驅動相同行的所有的SRAM位元單元。
一般的SRAM由六個電晶體構成。具體而言，包括兩個背對背反向器（back to back inverter）與兩個NMOS開關。 在背對背反向器的性質上，需要大量的電流來使SRAM位元單元的內容（狀態）反轉。因此，在該階段會產生大的直通（shoot through）電流。
根據模擬結果，在65nm製程節點的標準SRAM中，需要約100μA來使記憶單元反轉。在此情況下，若假設1000萬像素×1000像素的1行中有1000像素的1兆像素陣列，則需要的寫入電流總計約為100mA（＝100μA×1000pix）。
但是，即使行上的寫入驅動器能夠供應此種大電流，能夠估算為約10k歐姆（10歐姆/列）的行位元線（bit line）上的寄生電阻也會因穿過位元線的IR壓降而妨礙寫入動作，或者SRAM寫入動作變得非常慢。
另外，上述包括現有的數位像素感測器的CMOS影像感測器雖可實現全域快門功能，但因為未實時地利用例如在累積期間從光二極體溢出的電荷，所以在大動態範圍化、高幀率化方面存在極限。
另外，隨機雜訊是CMOS影像感測器的重要的性能指標，已知主要的隨機雜訊源有像素與AD轉換器。 一般而言，作為減少隨機雜訊的方法，已知有如下方法：藉由增大電晶體尺寸來減少閃爍雜訊（flicker noise），或者對比較器輸出附加電容，藉由減小頻帶來實現利用CDS過濾雜訊的效果。 但是，各個方法存在如下缺點：比較器的反轉延遲因由面積增大導致的電容增加而變差，攝像元件的幀率無法提高。
另外，因為在各像素中配置包含比較器的ADC（還配置記憶體部），所以難以最大限度地擴大有效像素區域，從而難以最大限度地提高性價比。
本發明提供可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，且可實現良好的寫入動作的固態攝像裝置、固態攝像裝置的驅動方法及電子設備。 本發明提供可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作，且可實質上實現大動態範圍化、高幀率化的固態攝像裝置、固態攝像裝置的驅動方法以及電子設備。 另外，本發明提供可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作，可實質上實現大動態範圍化、高幀率化，而且能夠降低雜訊，最大限度地擴大有效像素區域，並可最大限度地提高性價比的固態攝像裝置、固態攝像裝置的驅動方法以及電子設備。
解決問題的方案 本發明的第一觀點的固態攝像裝置包括：像素部，配置有進行光電轉換的像素；以及讀取部，從上述像素部的上述像素讀取像素信號，上述像素包含：光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷；傳輸元件，可在上述累積期間後的傳輸期間傳輸上述光電轉換元件所累積的電荷；輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷；輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號；比較器，為了類比-數位（AD）轉換而進行比較處理，上述比較處理是指對上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料，上述記憶體部由靜態隨機存取記憶體（SRAM）形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取，上述SRAM包括：第一位元線及第二位元線；電源；基準電位；虛擬電源節點；虛擬基準電位節點；第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間；第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間；第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點；第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點；第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間，上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接。
本發明的第二觀點是固態攝像裝置的驅動方法，上述固態攝像裝置包括：像素部，配置有進行光電轉換的像素；以及讀取部，從上述像素部的上述像素讀取像素信號，上述像素包含：光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷；傳輸元件，可在上述累積期間後的傳輸期間傳輸上述光電轉換元件所累積的電荷；輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷；輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號；比較器，為了類比-數位（AD）轉換而進行比較處理，上述比較處理是指對上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料，上述記憶體部由靜態隨機存取記憶體（SRAM）形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取，上述SRAM包括：第一位元線及第二位元線；電源；基準電位；虛擬電源節點；虛擬基準電位節點；第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間；第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間；第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點；第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點；第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間，上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接，在讀取上述像素的像素信號的情況下，在上述記憶體部中，在上述讀取部的控制下，控制上述第一個第一導電型電晶體及上述第一個第二導電型電晶體中的至少上述第一個第一導電型電晶體的閘極電壓，從而控制其作為弱電流源或開關中的任一者而進行動作，在進行AD轉換並寫入ADC編碼的AD轉換期間，至少控制上述第一個第一導電型電晶體的閘極電壓，以使其作為弱電流源而進行動作，在上述AD轉換期間後的讀取期間，至少控制上述第一個第一導電型電晶體的閘極電壓，以使其作為開關而進行動作。
本發明的第三觀點的電子設備包括：固態攝像裝置；以及光學系統，使被拍攝體像在上述固態攝像裝置中成像，上述固態攝像裝置包含：像素部，配置有進行光電轉換的像素；以及讀取部，從上述像素部的上述像素讀取像素信號，上述像素包含：光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷；傳輸元件，可在上述累積期間後的傳輸期間傳輸上述光電轉換元件所累積的電荷；輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷；輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號；比較器，為了類比-數位（AD）轉換而進行比較處理，上述比較處理是指對上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料，上述記憶體部由靜態隨機存取記憶體（SRAM）形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取，上述SRAM包括：第一位元線及第二位元線；電源；基準電位；虛擬電源節點；虛擬基準電位節點；第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間；第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間；第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點；第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點；第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間，上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接。 發明效果
根據本發明，可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，且可實現良好的寫入動作。 根據本發明，可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作，且可實質上實現大動態範圍化、高幀率化。 另外，根據本發明，可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作，可實質上實現大動態範圍化、高幀率化，而且能夠降低雜訊，最大限度地擴大有效像素區域，並可最大限度地提高性價比。
以下，與圖式關聯地對本發明的實施方式進行說明。
（第一實施方式） 圖1是表示本發明第一實施方式的固態攝像裝置的結構例的方塊圖。 在本實施方式中，固態攝像裝置10例如由包含數位像素（Digital Pixel）作為像素的CMOS影像感測器構成。
如圖1所示，該固態攝像裝置10包括作為攝像部的像素部20、垂直掃描電路（列掃描電路）30、輸出電路40及時序控制電路50作為主結構要素。 由這些結構要素中的例如垂直掃描電路30、輸出電路40及時序控制電路50構成像素信號的讀取部60。
在本第一實施方式中，固態攝像裝置10在像素部20中包含光電轉換讀取部、AD（類比數位）轉換部及記憶體部作為數位像素，從而構成為具有全域快門的動作功能的例如積層型的CMOS影像感測器。 在本第一實施方式的固態攝像裝置10中，如下文所詳述，各數位像素DP具有AD轉換功能，AD轉換部包括進行比較處理的比較器（comparator），該比較處理是指對光電轉換讀取部所讀取的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號。 而且，比較器在讀取部60的控制下，進行：第一比較處理，該第一比較處理是將與在累積期間從光電轉換元件溢出至輸出節點（浮置擴散層）的溢流電荷對應的電壓信號所相應的數位化後的第一比較結果信號輸出，及第二比較處理，該第二比較處理是將與在累積期間後的傳輸期間傳輸至輸出節點的光電轉換元件的累積電荷對應的電壓信號所相應的數位化後的第二比較結果信號輸出。
而且，本第一實施方式的固態攝像裝置10包括記憶與比較器的比較結果信號對應的ADC編碼資料的記憶體部，記憶體部由靜態隨機存取記憶體（SRAM）形成，並在讀取部60的控制下進行ADC編碼的寫入、讀取。 本實施方式的SRAM如下文所詳述，是以如下方式構成，即，對電源節點（電源與虛擬電源節點之間）與接地節點（虛擬基準電位節點與基準電位之間）這兩者新增功率（電源）閘控（gating）電晶體，在寫入動作中阻斷來自位元單元的直通電流。 而且，功率閘控電晶體受到讀取部60控制，以作為弱電流源或開關中的任一者而進行動作。
在本實施方式中，讀取部60在進行AD轉換並寫入ADC編碼的AD轉換期間，以作為弱電流源而進行動作的方式，控制功率閘控電晶體的閘極電壓，並在AD轉換期間後的讀取期間，以作為開關而進行動作的方式控制功率閘控電晶體的閘極電壓。
以下，詳述固態攝像裝置10的各部分的結構及功能的概要，特別是像素部20及數位像素的結構及功能、與這些關聯的讀取處理、以及像素部20與讀取部60的積層構造等。
（像素部20及數位像素200的結構） 圖2是表示本發明第一實施方式的固態攝像裝置10的像素部的數位像素陣列的一例的圖。 圖3是表示本發明第一實施方式的固態攝像裝置10的像素的一例的電路圖。
如圖2所示，像素部20的複數個數位像素200排列為N列M行的行列狀（矩陣狀）。 再者，在圖2中，為了簡化附圖而表示了由九個數位像素200配置為3列3行的行列狀（M＝3，N＝3的矩陣狀）的例子。
本第一實施方式的數位像素200的結構包含光電轉換讀取部（圖2中標記為PD）210、AD轉換部（圖2中標記為ADC）220及記憶體部（圖2中標記為MEM）230。 本第一實施方式的像素部20如下文所詳述，構成為第一基板110與第二基板120的積層型的CMOS影像感測器，但在本例中，如圖3所示，在第一基板110上形成有光電轉換讀取部210，在第二基板120上形成有AD轉換部220及記憶體部230。
數位像素200的光電轉換讀取部210的結構包含光二極體（光電轉換元件）與像素內放大器。 具體而言，該光電轉換讀取部210包括例如光電轉換元件即光二極體PD1。 相對於該光二極體PD1，分別包括一個作為傳輸元件的傳輸電晶體TG1-Tr、一個作為重置元件的重置電晶體RST1-Tr、一個作為源極隨耦元件的源極隨耦電晶體SF1-Tr、一個作為電流源元件的電流電晶體IC1-Tr、一個作為輸出節點ND1的浮置擴散層FD1及一個讀取節點ND2。 這樣，第一實施方式的數位像素200的光電轉換讀取部210的結構包含傳輸電晶體TG1-Tr、重置電晶體RST1-Tr、源極隨耦電晶體SF1-Tr及電流電晶體IC1-Tr這4電晶體（4Tr）。
而且，在本第一實施方式中，包含源極隨耦電晶體SF1-Tr、電流電晶體IC1-Tr及讀取節點ND2而構成輸出緩衝部211。
本第一實施方式的光電轉換讀取部210的輸出緩衝部211的讀取節點ND2連接於AD轉換部220的輸入部。 光電轉換讀取部210將作為輸出節點的浮置擴散層FD1的電荷轉換為與電荷量對應的電壓信號，並將轉換所得的電壓信號VSL輸出至AD轉換部220。
更具體而言，光電轉換讀取部210在AD轉換部220的第一比較處理期間PCMP1內，輸出與在累積期間PI內從光電轉換元件即光二極體PD1溢出至作為輸出節點的浮置擴散層FD1的溢流電荷對應的電壓信號VSL。
而且，光電轉換讀取部210在AD轉換部220的第二比較處理期間PCMP2內，輸出與在累積期間PI後的傳輸期間PT內傳輸至作為輸出節點的浮置擴散層FD1的光二極體PD1的累積電荷對應的電壓信號VSL。 光電轉換讀取部210在第二比較處理期間PCMP2內，將作為像素信號的讀取重置信號（信號電壓）（VRST）及讀取信號（信號電壓）（VSIG）輸出至AD轉換部220。
光二極體PD1產生並累積與入射光量對應的量的信號電荷（此處為電子）。 以下，對信號電荷為電子且各電晶體為n型電晶體的情況進行說明，但信號電荷也可為電洞（hole），各電晶體也可為p型電晶體。 另外，本實施方式對於在複數個光二極體及傳輸電晶體之間共享各電晶體的情況也有效。
在各數位像素200中，使用嵌入型光二極體（PPD）作為光二極體（PD）。 在形成光二極體（PD）的基板表面，存在由懸掛鍵等缺陷引起的表面能級，因此，會因熱能而產生大量的電荷（暗電流），導致無法讀取正確的信號。 嵌入型光二極體（PPD）藉由將光二極體（PD）的電荷累積部嵌入在基板內，可減少暗電流混入信號的情況。
光電轉換讀取部210的傳輸電晶體TG1-Tr連接在光二極體PD1與浮置擴散層FD1之間，受到通過控制線施加至閘極的控制信號TG控制。 傳輸電晶體TG1-Tr在控制信號TG為高（H）位準的傳輸期間PT內被選擇而成為導通狀態，將由光二極體PD1光電轉換並累積的電荷（電子）傳輸至浮置擴散層FD1。 再者，在光二極體PD1及浮置擴散層FD1被重置為特定的重置電位後，傳輸電晶體TG1-Tr成為控制信號TG為低（L）位準的非導通狀態，光二極體PD1達到累積期間PI，但此時，在入射光的強度（量）非常高的情況下，超過飽和電荷量的電荷會通過傳輸電晶體TG1-Tr下的溢流路徑，作為溢流電荷而溢出至浮置擴散層FD1。
重置電晶體RST1-Tr連接在電源電壓（或有時也稱為電源電位）VDD的電源線Vdd與浮置擴散層FD1之間，受到通過控制線施加至閘極的控制信號RST控制。 重置電晶體RST1-Tr在控制信號RST為H位準的重置期間被選擇而成為導通狀態，將浮置擴散層FD1重置為電源電壓VDD的電源線Vdd的電位。
作為源極隨耦元件的源極隨耦電晶體SF1-Tr的源極連接於讀取節點ND2，汲極側連接於電源線Vdd，閘極連接於浮置擴散層FD1。 在讀取節點ND2與基準電位VSS（例如GND）之間，連接有作為電流源元件的電流電晶體IC1-Tr的汲極、源極。電流電晶體IC1-Tr的閘極連接於控制信號VBNPIX的供應線。 而且，讀取節點ND2與AD轉換部220的輸入部之間的信號線LSGN1由作為電流源元件的電流電晶體IC1-Tr驅動。
圖4（A）及（B）是表示本發明第一實施方式的數位像素的主要部分即電荷累積傳輸系統的結構例的簡略剖視圖及溢流時的電勢圖。
各數位像素單元PXLC形成於包括受到光L照射的第一基板面1101側（例如背面側）及與該第一基板面1101側相向的一側的第二基板面1102側的基板（在本例中為第一基板110），並由分離層SPL分離。 而且，圖4的數位像素單元PLXC的結構包含形成光電轉換讀取部210的光二極體PD1、傳輸電晶體TG1-Tr、浮置擴散層FD1、重置電晶體RST1-Tr、分離層SPL，而且包含未圖示的彩色濾光片部及微透鏡。
（光二極體的結構） 光二極體PD1是以如下方式形成，即，包含第一導電型（在本實施方式中為n型）半導體層（在本實施方式中為n層）2101，且具有接收的光的光電轉換功能及電荷累積功能，該第一導電型（在本實施方式中為n型）半導體層（在本實施方式中為n層）2101是以嵌入至包括第一基板面1101側及與第一基板面1101側相向的一側的第二基板面1102側的半導體基板的方式形成。 在光二極體PD1的與基板的法線正交的方向（X方向）上的側部，形成有第二導電型（在本實施方式中為p型）分離層SPL。
這樣，在本實施方式中，各數位像素單元PXLC使用嵌入型光二極體（PPD）作為光二極體（PD）。 在形成光二極體（PD）的基板表面，存在由懸掛鍵等缺陷引起的表面能級，因此，會因熱能而產生大量的電荷（暗電流），導致無法讀取正確的信號。 嵌入型光二極體（PPD）藉由將光二極體（PD）的電荷累積部嵌入在基板內，可減少暗電流混入信號的情況。
圖4的光二極體PD1是以如下方式構成，即，n層（第一導電型半導體層）2101在基板110的法線方向（圖中的正交坐標系的Z方向）上具有雙層構造。 在本例中，在第一基板面1101側形成有n-層2102，在該n-層2102的第二基板面1102側形成有n層2103，在該n層2103的第二基板面1102側形成有p+層2104及p層2105。 另外，在n-層2102的第一基板面1101側形成有p+層2106。 p+層2106不僅形成至光二極體PD1，而且形成至分離層SPL，還同樣形成至其他數位像素單元PXLC。
再者，在該p+層2106的光入射側形成有彩色濾光片部，而且，與彩色濾光片部的光入射側即光二極體PD1及分離層SPL的一部分對應地形成有微透鏡。
這些結構為一例，其可以是單層構造，另外，也可以是三層、四層以上的積層構造。
（X方向（行方向）上的分離層的結構） 對於圖4的X方向（行方向）上的p型分離層SPL，在與光二極體PD1的n-層2102接觸的一側，即與基板的法線正交的方向（圖中的正交坐標系的X方向）上的右側部，形成有第一p層（第二導電型半導體層）2107。 而且，p型分離層SPL是以如下方式構成，即，在第一p層2107的X方向的右側，第二p層（第二導電型半導體層）2108在基板110的法線方向（圖中的正交坐標系的Z方向）上具有雙層構造。 在本例中，第二p層2108在第一基板面1101側形成有p-層2109，在該p-層2109的第二基板面1102側形成有p層2110。
這些結構為一例，其可以是單層構造，另外，也可以是三層、四層以上的積層構造。
在p型分離層SPL的第一p層2107及第二p-層2109的第一基板面1101側，形成有與光二極體PD1相同的p+層2106。
以使溢流路徑OVP形成至p型分離層SPL的第一p層2107的第二基板面1102側的一部分的方式，延長地形成有n層2103。 而且，在n層2103的第二基板面1102側的p層2105上，隔著閘極絕緣膜而形成有傳輸電晶體TG1-Tr的閘極電極2111。 另外，在p型分離層SPL的第一p層2107的第二基板面1102側，形成有成為浮置擴散層FD1的n+層2112，與n+層2112鄰接地形成有成為重置電晶體RST1-Tr的通道形成區域的p層2113，與p層2113鄰接地形成有n+層2114。 而且，在p層2113上，隔著閘極絕緣膜而形成有閘極電極2115。
此種構造在入射光的強度（量）非常高的情況下，超過飽和電荷量的電荷會通過傳輸電晶體TG1-Tr下的溢流路徑OVP，作為溢流電荷而溢出至浮置擴散層FD1。
數位像素200的AD轉換部220發揮如下功能，即，將光電轉換讀取部210所輸出的類比的電壓信號VSL與保持特定斜率地發生變化的斜波波形或固定電壓的參考電壓VREF作比較，將該電壓信號VSL轉換為數位信號。
如圖3所示，AD轉換部220的結構包含比較器（COMP）221、輸入側耦合電容器C221、輸出側的負載電容器C222及重置開關SW-RST。
比較器221在作為第一輸入端子的反轉輸入端子（-）處被供應從光電轉換讀取部210的輸出緩衝部211輸出至信號線LSGN1的電壓信號VSL，在作為第二輸入端子的非反轉輸入端子（+）處被供應參考電壓VREF，從而進行對電壓信號VST與參考電壓VREF進行比較，並輸出數位化後的比較結果信號SCMP的比較處理。
比較器221的作為第一輸入端子的反轉輸入端子（-）連接著耦合電容器C221，藉由使第一基板110側的光電轉換讀取部210的輸出緩衝部211與第二基板1120側的AD轉換部220的比較器221的輸入部AC耦合，可降低雜訊，並在低照度時實現高SNR。
另外，比較器221在輸出端子與作為第一輸入端子的反轉輸入端子（-）之間連接有重置開關SW-RST，並在輸出端子與基準電位VSS之間連接有作為雜訊頻帶限制電容器的負載電容器C222。
基本上，在AD轉換部220中，從光電轉換讀取部210的輸出緩衝部211讀取至信號線LSGN1的類比信號（電位VSL）在比較器221中，與參考電壓VREF例如呈具有某傾斜的線形地發生變化的斜率波形即斜波信號RAMP作比較。 此時，與比較器221同樣地配置於每行的未圖示的計數器進行動作，具有斜波波形的斜波信號RAMP與計數值逐一對應地發生變化，藉此，將電壓信號VSL轉換為數位信號。 基本上，AD轉換部220將參考電壓VREF（例如斜波信號RAMP）的變化從電壓的變化轉換為時間的變化，藉由在某週期（時脈）內計數該時間而轉換為數位值。 於是，當類比信號VSL與斜波信號RAMP（參考電壓VREF）相交時，比較器221的輸出反轉，停止計數器的輸入時脈，或將輸入已停止的時脈輸入至計數器，並將此時的計數器的值（資料）記憶於記憶體部230而完成AD轉換。 在以上的AD轉換期間結束後，各數位像素200的記憶體部230所儲存的資料（信號）從輸出電路40輸出至未圖示的信號處理電路，藉由特定的信號處理而產生二維圖像。
（比較器221中的第一比較處理及第二比較處理） 接著，本第一實施方式的AD轉換部220的比較器221在像素信號的讀取期間受到讀取部60驅動控制，以進行如下的兩個第一比較處理及第二比較處理。
在第一比較處理CMPR1中，比較器221在讀取部60的控制下，輸出將電壓信號VSL1數位化所得的第一比較結果信號SCMP1，該電壓信號VSL1與在累積期間PI內從光電轉換元件即光二極體PD1溢出至輸出節點即浮置擴散層FD1的溢流電荷對應。 再者，也將該第一比較處理CMPR1的動作稱為時間戳記ADC模式的動作。
在第二比較處理CMPR2中，比較器221在讀取部60的控制下，輸出將電壓信號VSL2（VSIG）數位化所得的第二比較結果信號SCMP2，該電壓信號VSL2（VSIG）與在累積期間PI後的傳輸期間PT內傳輸至輸出節點即浮置擴散層FD1的光二極體PD1的累積電荷對應。 實際上，在第二比較處理CMPR2中，在將與累積電荷對應的電壓信號VSL2（VSIG）數位化之前，將與重置時的浮置擴散層FD1的重置電壓對應的電壓信號VSL2（VRRT）數位化。 再者，也將該第二比較處理CMPR2的動作稱為線性ADC模式的動作。
再者，在本實施方式中，基本上，累積期間PI是光二極體PD1及浮置擴散層FD1被重置為重置位準後，直到傳輸電晶體TG1-Tr切換為導通狀態而開始傳輸期間PT為止的期間。 第一比較處理CMPR1的期間PCMPR1是光二極體PD1及浮置擴散層FD1被重置為重置位準後，直到傳輸期間PT開始之前，浮置擴散層FD1被重置為重置位準為止的期間。 第二比較處理CMPR2的期間PCMPR2是浮置擴散層FD1被重置為重置位準之後的期間，且是包含傳輸期間PT後的期間的期間。
此處，進一步對第一比較處理CMPR1進行詳述。 圖5是用以對本實施方式的比較器221的第一比較處理CMPR1進行說明的圖。 在圖5中，橫軸表示時間，縱軸表示輸出節點即浮置擴散層FD1的電壓位準VFD。
關於浮置擴散層FD1的電壓位準VFD，在重置位準時，電荷量最少，電壓位準VFD達到最高的位準VFDini。 另一方面，在飽和狀態時，電荷量多，電壓位準VFD達到較低的位準VFDsat。 根據如上所述的條件，將比較器221的參考電壓VREF1設定為固定在即將達到飽和狀態之前的非飽和狀態時的位準的電壓VREFsat，或者設定為從重置位準時的電壓位準VREFrst至電壓位準VREFsat的斜波電壓VREFramp。
在第一比較處理CMPR1時，若將如上述的參考電壓VREF1設定為VREFsat或VREFramp，則如圖5所示，越是在入射光的強度高的高照度時，電荷量越多，因此，比較器221的輸出發生翻轉（反轉）的時間越早。 在照度最高的例EXP1的情況下，比較器221的輸出在時刻t1處立即翻轉（反轉）。 在照度比例EXP1更低的例EXP2的情況下，比較器221的輸出在比時刻t1更遲的時刻t2處翻轉（反轉）。 在照度比例EXP2更低的例EXP3的情況下，比較器221的輸出在比時刻t2更遲的時刻t3處翻轉（反轉）。
這樣，比較器221在第一比較處理CMPR1中，輸出第一比較結果信號SCMP1，該第一比較結果信號SCMP1對應於與在累積期間PI的特定期間從光二極體PD1向浮置擴散層FD1溢出的溢流電荷的量對應的時間。
更具體而言，比較器221在第一比較處理CMPR1中，可對應於與如下光位準(light level)之間的比較處理，該光位準從對應於溢流電荷開始從光二極體PD1溢出至輸出節點即浮置擴散層FD1的最大取樣時間內的光二極體PD1的特定閾值的信號位準，到在最小取樣時間內獲得的信號位準為止。
如上上述，時間戳記ADC模式下的光轉換動作（Photo conversion operation）在累積期間PI內，隨著光-時間轉換（Light to time conversion）而被執行。 如圖5所示，對於非常亮的光，在重置啟動期間之後，比較器221的輸出狀態立即反轉，其光位準對應於按照以下的時間說明的飽和信號（阱電容）。
（（FD飽和量×累積時間）/取樣期間）＋PD飽和量 例如，假設FD飽和：8Ke@150uV/e～FD電容的1.1fF、最小取樣時間：15nsec、累積時間：3msec。
該時間戳記ADC動作模式如上述，能夠涵蓋如下光位準，即，從對應於溢流電荷開始從光二極體PD1溢出至輸出節點即浮置擴散層FD1的最大取樣時間內的光二極體PD1的特定閾值的信號位準，到在最小取樣時間內獲得的信號位準為止的光位準。
圖6是用以對本實施方式的比較器221的第一比較處理CMPR1進行說明的圖，且是用以對參考電壓的其他模式例進行說明的圖。
參考電壓VREF可以是圖6中的（1）所示的保持特定斜率地發生變化的斜波波形（信號）RAMP或圖6中的（2）所示的固定電壓DC，另外，也可以是取得圖6中的（3）所示的對數（log）或圖6中的（4）所示的指數函數的值的電壓信號。
圖7是表示在本實施方式的比較器中輸入了各種參考電壓VREF的情況下的光時間轉換的狀態的圖。 在圖7中，橫軸表示取樣時間，縱軸表示溢流信號中的估算信號。
圖7表示了與基於所應用的光的性質（適應性）的溢流電荷（信號）對應的比較器221反轉的取樣時間。 在圖7中，表示了對於各種固定基準電壓DC1、DC2、DC3與斜波基準電壓VRAMP反轉的取樣時間。此處，使用了線性基準斜波。
若以上的進行針對已飽和的溢流電荷的第一比較處理CMPR1的時間戳記ADC模式的動作結束，則在使浮置擴散層FD1與比較器221重置後，過渡至進行針對非飽和電荷的第二比較處理CMPR2的線性ADC模式的動作。
圖8是表示本發明第一實施方式的數位像素的光響應涵蓋範圍的圖。 在圖8中，A表示時間戳記ADC模式動作的信號，B表示線性ADC模式動作的信號。
時間戳記ADC模式能夠具有對於非常亮的光的光響應，因此，線性ADC模式能夠具有從暗位準算起的光響應。例如，能夠實現120dB的動態範圍性能。 例如，如上述，光轉換範圍的飽和信號為900Ke。 線性ADC模式是應用了ADC的通常的讀取模式動作，因此，能夠從2e的雜訊位準涵蓋至8Ke的光二極體PD1與浮置擴散層FD1的飽和為止。 線性ADC模式的涵蓋範圍能夠藉由新增的開關與電容而擴展至30Ke。
（記憶體部的結構） 記憶體部230由作為ADC記憶體的SRAM231形成，並在讀取部60的控制下，進行ADC編碼的寫入、讀取。 本實施方式的SRAM231是如下方式構成，即，對電源節點（電源與虛擬電源節點之間）與接地節點（虛擬基準電位節點與基準電位之間）這兩者新增功率（電源）閘控電晶體，在寫入動作中阻斷來自位元單元的直通電流。 而且，功率閘控電晶體受到讀取部60控制，以作為弱電流源或開關中的任一者而進行動作。
在本實施方式中，讀取部60，更具體而言，垂直掃描電路30的結構包含支持電路，該支持電路在進行AD轉換並寫入ADC編碼的AD轉換期間，以作為弱電流源而進行動作的方式控制功率閘控電晶體的閘極電壓，並在AD轉換期間後的讀取期間，以作為開關而進行動作的方式控制功率閘控電晶體的閘極電壓。
圖9是表示本發明第一實施方式的作為ADC記憶體的SRAM及支持電路的結構例的電路圖。
SRAM231包括第一位元線BL及第二位元線BL_B、電源電位VDD、基準電位VSS（例如接地GND）、虛擬電源節點VPN以及虛擬基準電位節點（以下稱為虛擬接地節點）VGN。 SRAM231包括連接在電源電位VDD與虛擬電源節點VPN之間的作為電源側功率閘控電晶體PGT1的第一個第一導電型（在本實施方式中為p通道）電晶體（第一PMOS電晶體）PT1、及連接在基準電位VSS與虛擬基準電位節點VGN之間的作為基準電位側（接地側）功率閘控電晶體PGT2的第一個第二導電型（在本實施方式中為n通道）電晶體（第一NMOS電晶體）NT1。
而且，SRAM231包括第一背對背反向器BINV1、第二背對背反向器BINV2、第一存取電晶體AT1及第二存取電晶體AT2。
第一背對背反向器BINV1包含源極連接於虛擬電源節點VPN的第二個第一導電型電晶體（第二PMOS電晶體）PT2及源極連接於虛擬接地（基準電位）節點VGN的第二個第二導電型電晶體（第二NMOS電晶體）NT2。 而且，作為第二個第一導電型電晶體的PMOS電晶體PT2與作為第二個第二導電型電晶體的NMOS電晶體NT2的閘極彼此連接而形成第一輸入節點NDI1，汲極彼此連接而形成第一輸出節點NDO1。
第二背對背反向器BINV2包含源極連接於虛擬電源節點VPN的第三個第一導電型電晶體（第三PMOS電晶體）PT3及源極連接於虛擬接地（基準電位）節點VGN的第三個第二導電型電晶體（第三NMOS電晶體）NT3。 而且，作為第三個第一導電型電晶體的PMOS電晶體PT3與作為第三個第二導電型電晶體的NMOS電晶體NT3的閘極彼此連接而形成第二輸入節點NDI2，汲極彼此連接而形成第二輸出節點NDO2。 另外，第一輸入節點NDI1與第二輸出節點NDO2連接，第二輸入節點NDI2與第一輸出節點NDO1連接。
第一存取電晶體AT1由NMOS電晶體形成，源極、汲極連接在第一輸出節點NDO1與第一位元線BL之間，閘極連接於字線WL。 第二存取電晶體AT2由NMOS電晶體形成，源極、汲極連接在第二輸出節點NDO2與第二位元線BL_B之間，閘極連接於字線WL。
讀取部60控制作為電源側功率閘控電晶體PGT1的第一個第一導電型（在本實施方式中為p通道）電晶體（第一PMOS電晶體）PT1、及作為基準電位側（接地側）功率閘控電晶體PGT2的第一個第二導電型（在本實施方式中為n通道）電晶體（第一NMOS電晶體）NT1的閘極電壓VBPPG、VPNPG，而以作為弱電流源或開關中的任一者而進行動作的方式來控制。
讀取部60在進行AD轉換並寫入ADC編碼的AD轉換期間，以作為弱電流源而進行動作的方式，控制作為電源側功率閘控電晶體PGT1的第一PMOS電晶體PT1及作為基準電位側（接地側）功率閘控電晶體PGT2的第一NMOS電晶體NT1的閘極電壓VBPPG、VPNPG。 讀取部60在AD轉換期間後的讀取期間，以作為開關而進行動作的方式，控制作為電源側功率閘控電晶體PGT1的第一PMOS電晶體PT1及作為基準電位側（接地側）功率閘控電晶體PGT2的第一NMOS電晶體NT1的閘極電壓VBPPG、VPNPG。
構成讀取部60的垂直驅動電路30包括對作為電源側功率閘控電晶體PGT1的第一PMOS電晶體PT1的閘極電壓VBPPG進行控制的第一支持電路310、及對作為基準電位側（接地側）功率閘控電晶體PGT2的第一NMOS電晶體NT1的閘極電壓VPNPG進行控制的第二支持電路320。
第一支持電路310包含連接於SRAM231的第一PMOS電晶體PT1的閘極的第一控制節點CND1、源極連接於電源電位VDD且閘極及汲極連接於第一控制節點CND1的作為電流鏡用第一導電型電晶體的PMOS電晶體PT311、連接在電流鏡用PMOS電晶體PT311的汲極與基準電位VSS之間的第一電流源I311、以及連接在第一控制節點CND1與基準電位VSS之間的第一全開關（full switch）FSW311。
第二支持電路320包含連接於SRAM231的第一NMOS電晶體NT1的閘極的第二控制節點CND2、源極連接於基準電位VSS且閘極及汲極連接於第二控制節點CND2的作為電流鏡用第二導電型電晶體的NMOS電晶體NT321、連接在電源電位VD與電流鏡用NMOS電晶體NT311的汲極之間的第二電流源I321、以及連接在第二控制節點CND2與電源電位VDD之間的第二全開關FSW321。
讀取部60通過第一支持電路310及第二支持電路320，在AD轉換期間，將第一全開關FSW311及第二全開關FSW321設為非導通狀態，使作為電源側功率閘控電晶體PGT1的第一PMOS電晶體PT1及作為基準電位側（接地側）功率閘控電晶體PGT2的第一NMOS電晶體NT1的閘極電壓VBPPG、VPNPG轉變為各自的目標偏置電壓Target VBPPG、Target VPNPG，以進入弱電流源模式。 讀取部60通過第一支持電路310及第二支持電路320，在讀取期間，將第一全開關FSW311及第二全開關FSW321設為導通狀態，使第一PMOS電晶體PT1的閘極電壓轉變為基準電位位準（GND位準），從而使虛擬電源節點VPN作為電源線而進行動作，並使第一NMOS電晶體NT1的閘極電壓轉變為電源電壓位準（VDD位準），從而使虛擬基準電位節點VGN作為基準電位VSS（GND）而進行動作。
利用上述電路結構及驅動技術，像素單元陣列中的所有的SRAM位元單元能夠在AD轉換期間中，同時作為全域快門像素單元數位記憶體而進行動作，另一方面，可實現AD轉換動作而不丟失在一次寫入ADC編碼後由洩漏電流保持的圖像資料。 根據該結構，能夠將SRAM位元單元使用於數位像素（Digital Pixel）。
本實施方式的固態攝像裝置10具有上述記憶體部230的SRAM231的結構，因此，可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作。
以下，與不包括功率閘控電晶體的通常的SRAM中的寫入動作作比較，研究本實施方式的固態攝像裝置10因具有上述記憶體部230的SRAM231的結構而能夠在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流。
（通常的SRAM中的寫入動作） 圖10（A）～（C）是表示作為ADC編碼記憶體的通常的SRAM位元單元的一例的圖。 圖11（A）及（B）是用以對通常的SRAM位元單元的第一問題進行說明的圖。 圖12是用以對通常的SRAM位元單元的第二問題進行說明的圖。
如圖10所示，ADC記憶體由SRAM位元單元構成，被提供ADC_CODE與其反轉信號（ADC_CODE_B）這兩個信號而執行讀取及寫入動作。 圖10中表示了10位的ADC記憶體。 在通常的SRAM位元單元中，如圖10（C）所示，使用有標準的六個電晶體。
此處，若假設SRAM的位元單元如圖11（B）所示，在節點n1（相當於第一輸出節點NDO1）中保持高位準（H），則SRAM的PMOS電晶體PT1與NMOS電晶體NT3均處於接通狀態。 在寫入驅動器232以低位準（L）驅動第一位元線BL時，寫入驅動器232的NMOS電晶體NT11為接通狀態，將GND電位連接於第一位元線BL，並連接於SRAM位元單元的輸入。
SRAM由正反饋反向器對構成，因此，寫入驅動器232需要注入大量的電荷。 因此，使電流流入至節點n1而使節點恢復至低位準。另外，在該階段會產生大的直通電流（從PT1流向NT11的直流電流）。 結果是在通常的SRAM的寫入動作中，電力消耗大。
另外，數位像素陣列中的所有像素在AD轉換期間中被啟用。因此，如圖12所示，所有的SRAM位元單元被寫入。 此處，假設像素排列為1024行×1024列。在此情況下，1024個SRAM位元單元連接於位元線BL。 而且，假設各位元單元在記憶體內容正在恢復時，在峰值時消耗約100μA。
在此情況下，寫入驅動器232所必須供應的總電流約為100μA×1024＝100mA，寫入驅動器232內需要非常大的電晶體。 另外，若假設位元線的寄生電阻RPAR、BL例如為3.5歐姆/行，則總電阻達到約3.5K歐姆。 因此，由於IR壓降，位元線上的ADC編碼的傳輸會明顯受到妨礙。例如，4列的位元線BL的寄生電阻約為14歐姆，因該14歐姆而流動100mA，產生1.4V。此大於通常的SRAM的電源電壓1.2V。 因此，在此情境下，可謂僅能夠使用不足4列的SRAM位元單元作為SRAM記憶體。剩餘的SRAM位元單元不會正確地進行動作，或在動作速度慢的情況下變得非常慢。
因此，本實施方式的SRAM231是以如下方式構成，即，對電源節點（電源與虛擬電源節點之間）與接地節點（虛擬基準電位節點與基準電位之間）這兩者新增功率閘控電晶體PGT1、PGT2，在寫入動作中阻斷來自位元單元的直通電流。 而且，功率閘控電晶體通過第一支持電路310及第二支持電路320受到讀取部60控制，以作為弱電流源或開關中的任一者而進行動作。
在本實施方式的SRAM231中，藉由阻斷始於電源的路徑，寫入動作中的來自位元單元的電流大幅減少。因此，可期待IR壓降變得非常小。結果是寫入動作不會失敗，可實現高速SRAM寫入動作。 該阻斷是藉由將功率閘控電晶體設為弱電流源來實現。在此情況下，作為第一功率閘控電晶體PGT1的PMOS電晶體PT1的輸出電阻會變得非常大，來自電源電位VDD的電流受到嚴格限制。 能夠利用電流鏡使電流源變得微弱。以即使字線WL變為低位準（斷開），仍能夠保持位元單元的內容的方式來設定電流。在字線WL為低位準（斷開）時，位元單元內部的洩漏電流會使節點電壓發生變化。在洩漏電流小於由功率閘控電晶體電流源供應的電流的情況下，位元單元的狀態不變。
圖13是用以對本第一實施方式的SRAM的動作進行說明的圖。 圖14是用以說明本第一實施方式的SRAM在第一支持電路及第二支持電路的全開關處於接通狀態時的動作的圖。
如圖13所示，在時刻T1處，AD轉換期間開始。 將信號FULL_ON設為低位準而斷開全開關FSW311、FSW321，藉此，作為第一功率閘控電晶體PGT1的PMOS電晶體PT1的閘極電壓VBPPG及作為第二功率閘控電晶體PGT2的NMOS電晶體NT1的閘極電壓VBNPG轉變為各自的目標偏置電壓Target VBPPG、Target VBNPG，以進入弱電流源模式。
在時刻T2處，第一位元線BL及第二位元線BL_B進行切換，將ADC編碼（ADC_CODE）發送至ADC記憶體陣列兩端的所有的SRAM位元單元。
在時刻T3處，表示了比較器221的輸出（COMPOUT）即字線WL的信號例。
在時刻T4處，AD轉換期間結束，讀取期間開始。 此時，將信號FULL_ON設為高位準而接通全開關FSW311、FSW321，藉此，作為第一功率閘控電晶體PGT1的PMOS電晶體PT1的閘極電壓VBPPG變為0V，作為第二功率閘控電晶體PGT2的NMOS電晶體NT1的閘極電壓VBNPG變為電源電位VDD。 藉此，完全強力地驅動功率閘控電晶體PGT1、PGT2而降低輸出阻抗，保持在被供應電源電壓期間所寫入的ADC編碼。
在功率閘控電晶體PGT1、PGT2被設定為弱電流源的情況下，位元單元的內容會在讀取時被破壞。 原因在於：在字線WL為高位準，存取電晶體AT1、AT2已斷開時，無法調動足夠的電流。 位元單元必須抗衡來自由存取電晶體AT1、AT2斷開之前的電壓預充電的第一位元線BL及第二位元線BL_B的電荷注入。
為了讀取動作，信號FULL_ON被激活，功率閘控電晶體PGT1強力或完全接通，並單純作為開關而進行動作。 PMOS電晶體PT1的接通電阻變得非常小，猶如不存在功率閘控電晶體PGT1。 在此狀況下，電源虛擬節點VPN與實際的電源線VDD大致相同地進行動作。 因此，在存取電晶體AT1、AT2已斷開時，由作為功率閘控電晶體PGT1的PMOS電晶體PT1供應足夠的電流。因此，實現讀取動作。
接地側的功率閘控電晶體PGT2也相同，並與功率閘控電晶體PGT1一起受到控制。
在比較器221中，利用第一比較處理CMPR1將與浮置擴散層FD1的溢流電荷對應的電壓信號數位化所得的第一比較結果信號SCMP1、及利用第二比較處理CMPR2將光二極體PD1的累積電荷數位化所得的第二比較結果信號SCMP2關聯地作為數位資料而記憶於記憶體部230的SRAM231。 如上述，記憶體部230由SRAM構成，被供應數位轉換所得的信號，並能夠對應於光轉換符號而由像素陣列周邊的輸出電路40的外部IO緩衝器讀取。
圖15是表示本發明第一實施方式的固態攝像裝置10中的幀讀取序列的一例的圖。 此處，對固態攝像裝置10中的幀讀取方式的一例進行說明。 在圖15中，TS表示時間戳記ADC的處理期間，Lin表示線性ADC的處理期間。
如上述，溢流電荷在累積期間PI中累積於浮置擴散層FD1。時間戳記ADC模式在累積時間PI中進行動作。 實際上，時間戳記ADC模式在累積期間PI中，即直到浮置擴散層FD1被重置為止的期間內進行動作。 時間戳記ADC模式的動作結束後，轉變為線性ADC模式，讀取浮置擴散層FD1的重置時的信號（VRST），並以將數位信號儲存於記憶體部230的方式進行轉換。 而且，在累積期間PI結束後，在線性ADC模式下，讀取與光二極體PD1的累積電荷對應的信號（VSIG），並以將數位信號儲存於記憶體部230的方式進行轉換。 所讀取的幀藉由從記憶體節點讀取數位信號資料而被執行，並經由具有此種MIPI資料格式（data format）的例如輸出電路40的IO緩衝器而被發送至固態攝像裝置10（影像感測器）的外部。能夠全域地對所有像素（pixel）陣列執行該動作。
另外，在像素部20中，所有像素同時使用重置電晶體RST1-Tr與傳輸電晶體TG1-Tr對光二極體PD1進行重置，藉此，所有像素同時並行地開始曝光。另外，在特定的曝光期間（累積期間PI）結束後，在AD轉換部220、記憶體部230中，對使用傳輸電晶體TG1-Tr從光電轉換讀取部輸出的輸出信號進行取樣，藉此，所有像素同時並行地結束曝光。藉此，以電子方式實現完整的快門動作。
垂直掃描電路30根據時序控制電路50的控制，在快門列及讀取列中，通過列掃描控制線來驅動數位像素200的光電轉換讀取部210。 垂直掃描電路30如上述，包括用以對SRAM231的功率閘控電晶體PGT1、PGT2的閘極電壓進行控制的第一支持電路310及第二支持電路320。 垂直掃描電路30根據時序控制電路50的控制，對各數位像素200的比較器221供應按照第一比較處理CMPR1、第二比較處理CMPR2而設定的參考電壓VREF1、VREF2。 另外，垂直掃描電路30根據地址信號，輸出讀取信號的讀取列、與對光二極體PD所累積的電荷進行重置的快門列的列地址的列選擇信號。
輸出電路40包含與像素部20的各數位像素200的記憶體輸出對應地配置的IO緩衝器41，並將從各數位像素200讀取的數位資料輸出至外部。
時序控制電路50產生像素部20、垂直掃描電路30、輸出電路40等的信號處理所需的時序信號。
在本第一實施方式中，讀取部60例如在全域快門模式時，進行從數位像素200讀取像素信號的讀取控制。
（固態攝像裝置10的積層構造） 其次，對本第一實施方式的固態攝像裝置10的積層構造進行說明。
圖16（A）及（B）是用以對本第一實施方式的固態攝像裝置10的積層構造進行說明的模式圖。 圖17是用以對本第一實施方式的固態攝像裝置10的積層構造進行說明的簡略剖視圖。
本第一實施方式的固態攝像裝置10具有第一基板（上基板）110與第二基板（下基板）120的積層構造。 固態攝像裝置10形成為在以例如晶圓級進行貼合後，藉由劃片而切割出的積層構造的攝像裝置。 在本例中，具有第一基板110與第二基板120積層而成的構造。
在第一基板110上，以其中央部為中心而形成有像素部20的各數位像素200的光電轉換讀取部210。 在第一基板110的光L的入射側即第一面111側形成有光二極體PD，在該光二極體PD的光入射側形成有微透鏡MCL或彩色濾光片。 在第一基板110的第二面側形成有傳輸電晶體TG1-Tr、重置電晶體RST1-Tr、源極隨耦電晶體SF1-Tr、電流電晶體IC1-Tr。
這樣，在本第一實施方式中，在第一基板110上，基本呈行列狀地形成有數位像素200的光電轉換讀取部210。
在第二基板120上，呈矩陣狀地形成有各數位像素200的AD轉換部220、記憶體部230。 另外，在第二基板120上，也可還形成垂直掃描電路30、輸出電路40及時序控制電路50。
在此種積層構造中，例如，如圖3所示，第一基板110的各光電轉換讀取部210的讀取節點ND2與第二基板120的各數位像素200的比較器221的反轉輸入端子（-）分別使用信號線LSGN1、微凸塊BMP或通孔（Die-to-Die Via）等進行電連接。 另外，在本實施方式中，第一基板110的各光電轉換讀取部210的讀取節點ND2與第二基板120的各數位像素200的比較器221的反轉輸入端子（-）藉由耦合電容器C221進行AC耦合。
（固態攝像裝置10的讀取動作） 以上，對固態攝像裝置10的各部分的特徵性結構及功能進行了說明。 其次，詳述本第一實施方式的固態攝像裝置10的數位像素200的像素信號的讀取動作等。
圖18是用以主要對本第一實施方式的固態攝像裝置的特定快門模式時的像素部的讀取動作進行說明的時序圖。 圖19（A）～（D）是表示用以主要對本第一實施方式的固態攝像裝置的特定快門模式時的像素部的讀取動作進行說明的動作序列及電勢轉變的圖。
首先，當開始讀取動作時，如圖18及圖19（A）所示，進行使各數位像素200的光二極體PD1及浮置擴散層FD1重置的全域重置。 在全域重置中，所有像素同時將重置電晶體RST1-Tr與傳輸電晶體TG1-Tr在特定期間內保持為導通狀態，從而對光二極體PD1及浮置擴散層FD1進行重置。接著，所有像素同時將重置電晶體RST1-Tr與傳輸電晶體TG1-Tr切換為非導通狀態，所有像素同時並行地開始曝光即累積電荷。
接著，如圖18及圖19（B）所示，對於溢流電荷的時間戳記（TS）ADC模式的動作開始。 溢流電荷在累積期間PI中累積於浮置擴散層FD1。時間戳記ADC模式在累積時間PI中進行動作，具體而言，在累積期間PI中的直到浮置擴散層FD1被重置為止的期間進行動作。
在時間戳記（TS）ADC模式下，光電轉換讀取部210對應於AD轉換部220的第一比較處理期間PCMP1，輸出與在累積期間PI內從光二極體PD1溢出至作為輸出節點的浮置擴散層FD1的溢流電荷對應的電壓信號VSL1。 接著，在AD轉換部220的比較器221中進行第一比較處理CMPR1。比較器221在讀取部60的控制下，輸出將電壓信號VSL1所相應的數位化後的第一比較結果信號SCMP1，並將與第一比較結果信號SCMP1對應的數位資料儲存於記憶體部230的SRAM231，其中該電壓信號VSL1對應於在累積期間PI中，且直到浮置擴散層FD1被重置為止的期間內從光二極體PD1溢出至輸出節點即浮置擴散層FD1的溢流電荷。
數位資料（ADC編碼）以如下方式儲存（寫入）至記憶體部230的SRAM231。 AD轉換期間開始後，將信號FULL_ON設為低位準而斷開全開關FSW311、FSW321，藉此，作為第一功率閘控電晶體PGT1的PMOS電晶體PT1的閘極電壓VBPPG及作為第二功率閘控電晶體PGT2的NMOS電晶體NT1的閘極電壓VBNPG轉變為各自的目標偏置電壓Target VBPPG、Target VBNPG，以進入弱電流源模式。 接著，第一位元線BL及第二位元線BL_B進行切換，將ADC編碼（ADC_CODE）發送並寫入至ADC記憶體陣列兩端的所有的SRAM位元單元。
其次，如圖18及圖19（C）所示，對於溢流電荷的時間戳記（TS）ADC模式的動作結束，轉變為線性ADC模式，並過渡至浮置擴散層FD1的重置期間PR2。 在重置期間PR2中，重置電晶體RST1-Tr在特定期間內保持為導通狀態，浮置擴散層FD1被重置。讀取浮置擴散層FD1的重置時的信號（VRST），將數位信號儲存於記憶體部230的SRAM231。 接著，重置電晶體RST1-Tr切換為非導通狀態。在此情況下，累積期間PI繼續。
其次，如圖18及圖19（D）所示，累積期間PI結束，過渡至傳輸期間PT。 在傳輸期間PT中，傳輸電晶體TG1-Tr在特定期間內保持為導通狀態，光二極體PD1的累積電荷傳輸至浮置擴散層FD1。
在線性（Lin）ADC模式下，光電轉換讀取部210對應於AD轉換部220的第二比較處理期間PCMP2，在累積期間PI結束後，輸出與從光二極體PD1傳輸至作為輸出節點的浮置擴散層FD1的累積電荷對應的電壓信號VSL2。 接著，在AD轉換部220的比較器221中進行第二比較處理CMPR2。比較器221在讀取部60的控制下，輸出將電壓信號VSL2所相應的數位化後的第二比較結果信號SCMP2，並將與第二比較結果信號SCMP2對應的數位資料儲存於記憶體部230的SRAM231，其中該電壓信號VSL2對應於在累積期間PI後，從光二極體PD1傳輸至輸出節點即浮置擴散層FD1的累積電荷。
讀取至記憶體部230的信號藉由從記憶體節點讀取數位信號資料而被執行，並經由具有此種MIPI資料格式的例如輸出電路40的IO緩衝器而被發送至固態攝像裝置10（影像感測器）的外部。全域地對於所有像素（pixel）陣列執行該動作。
以如下方式從記憶體部230的SRAM231讀取ADC編碼。 在AD轉換期間結束，讀取期間開始後，將信號FULL_ON設為高位準而接通全開關FSW311、FSW321，藉此，作為第一功率閘控電晶體PGT1的PMOS電晶體PT1的閘極電壓VBPPG變為0V，作為第二功率閘控電晶體PGT2的NMOS電晶體NT1的閘極電壓VBNPG變為電源電位VDD。 藉此，完全強力地驅動功率閘控電晶體PGT1、PGT2而降低輸出阻抗，保持在被供應電源電壓期間所寫入的ADC編碼。
在功率閘控電晶體PGT1、PGT2被設定為弱電流源的情況下，位元單元的內容會在讀取時被破壞。 原因在於：在字線WL為高位準，存取電晶體AT1、AT2已斷開時，無法調動足夠的電流。 位元單元必須抗衡來自由存取電晶體AT1、AT2斷開之前的電壓預充電的第一位元線BL及第二位元線BL_B的電荷注入。
為了讀取動作，信號FULL_ON被激活，功率閘控電晶體PGT1強力或完全接通，並單純作為開關而進行動作。 PMOS電晶體PT1的接通電阻變得非常小，猶如不存在功率閘控電晶體PGT1。 在此狀況下，電源虛擬節點VPN與實際的電源線VDD大致相同地進行動作。 因此，在存取電晶體AT1、AT2已斷開時，由作為功率閘控電晶體PGT1的PMOS電晶體PT1供應足夠的電流。因此，實現讀取動作。
接地側的功率閘控電晶體PGT2也相同，並與功率閘控電晶體PGT1一起受到控制。
如以上的說明上述，根據本第一實施方式，固態攝像裝置10在像素部20中包含光電轉換讀取部210、AD轉換部220及記憶體部230作為數位像素，從而構成為具有全域快門的動作功能的例如積層型的CMOS影像感測器。 在本第一實施方式的固態攝像裝置10中，各數位像素200具有AD轉換功能，AD轉換部220包括進行比較處理的比較器221，該比較處理是指對光電轉換讀取部210所讀取的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號。
本第一實施方式的SRAM231是以如下方式構成，即，對電源節點（電源與虛擬電源節點之間）與接地節點（虛擬基準電位節點與基準電位之間）這兩者新增功率閘控電晶體PGT1、PGT2，在寫入動作中阻斷來自位元單元的直通電流。 而且，功率閘控電晶體通過第一支持電路310及第二支持電路320受到讀取部60控制，以作為弱電流源或開關中的任一者而進行動作。
在本第一實施方式的SRAM231中，藉由阻斷始於電源的路徑，寫入動作中的來自位元單元的電流大幅減少。因此，可期待IR壓降變得非常小。結果是寫入動作不會失敗，可實現高速SRAM寫入動作。 根據本第一實施方式，可在SRAM位元單元寫入動作中有效地阻斷來自位元單元的直通電流，可實現良好的寫入動作。
另外，比較器221在讀取部60的控制下，進行：第一比較處理CMPR1，該第一比較處理CMPR1是將與在累積期間從光二極體PD1溢出至輸出節點（浮置擴散層）FD1的溢流電荷對應的電壓信號所相應的數位化後的第一比較結果信號SCMP1輸出，以及第二比較處理CMPR2，該第二比較處理CMPR2是將與在累積期間後的傳輸期間傳輸至浮置擴散層FD1（輸出節點）的光二極體PD1的累積電荷對應的電壓信號所相應的數位化後的第二比較結果信號SCMP2輸出。
因此，根據本第一實施方式的固態攝像裝置10，因為實時地利用在累積期間從光二極體溢出的電荷，所以可實現大動態範圍化、高幀率化。 另外，根據本發明，可實質上實現大動態範圍化、高幀率化，而且能夠降低雜訊，最大限度地擴大有效像素區域，並可最大限度地提高性價比。
另外，根據本第一實施方式的固態攝像裝置10，能夠防止結構複雜化，並防止佈局上的面積效率下降。
另外，本第一實施方式的固態攝像裝置10具有第一基板（上基板）110與第二基板（下基板）120的積層構造。 因此，在本第一實施方式中，基本上僅利用NMOS系的元件來形成第一基板110側，以及利用像素陣列來最大限度地擴大有效像素區域，藉此，能夠最大限度地提高性價比。
（第二實施方式） 圖20是表示本發明第二實施方式的作為ADC記憶體的SRAM的結構例的電路圖。
本第二實施方式的固態攝像裝置10A與上述第一實施方式的固態攝像裝置10的不同點如下述。 在本第二實施方式的固態攝像裝置10A中，SRAM231A包含第一背對背反向器BINV1、第二背對背反向器BINV2、第一存取電晶體AT1及第二存取電晶體AT2而形成位元單元BC，複數個位元單元BC並聯地連接在虛擬電源節點VPN與虛擬接地（基準電位）節點VGN之間。
即，能夠對若干個位元單元進行分組而與一組功率閘控電路同時進行功率閘控。該結構能夠減少必需的功率閘控電晶體的數量，進一步減小像素間距。
根據本第二實施方式，因為位元單元BC之間共用虛擬電源節點VPN與虛擬接地（基準電位）節點VGN，所以能夠有效地削減功率閘控機制所需的電晶體。
（第三實施方式） 圖21是表示本發明第三實施方式的作為ADC記憶體的SRAM的結構例的電路圖。
本第三實施方式的固態攝像裝置10B與上述第一實施方式的固態攝像裝置10的不同點如下述。 在本第三實施方式的固態攝像裝置10B中，SRAM231B是以如下方式構成，即，為了有效地減少位元線BL、BL_ B的寄生電阻而在位元線的兩端配置寫入驅動器232B、232U，從兩端驅動SRAM位元單元。
重要的是減少位元線BL、BL_B的寄生電阻。但是，IR壓降是由通過寄生電阻流動的來自位元單元BC的電流引起，因此，包括更強力的寫入驅動器並無幫助。 為了保證恰當的寫入動作，不僅減少來自位元單元BC的電流，而且減少位元單元的寄生電阻也不可或缺。 在該實施方式中，只要在位元線的兩端新增寫入驅動器，由一個寫入驅動器實質上驅動寄生電阻的一半即可。藉此，可期待IR壓降減半。
（第四實施方式） 圖22是表示本發明第四實施方式的固態攝像裝置的像素的結構例的圖。
本第四實施方式的固態攝像裝置10C與上述第一實施方式的固態攝像裝置10的不同點如下述。 在本第四實施方式的固態攝像裝置10C中，作為電流源的電流電晶體IC1-Tr並非配置在第一基板110側，而是配置在例如第二基板120側的AD轉換部220的輸入側。
根據本第四實施方式，能夠獲得與上述第一實施方式的效果相同的效果。
（第五實施方式） 圖23是用以對本發明第五實施方式的固態攝像裝置進行說明的圖，且是表示時間戳記ADC模式動作與線性ADC模式動作的選擇處理的一例的圖。
本第五實施方式的固態攝像裝置10D與上述第一實施方式的固態攝像裝置10的不同點如下述。 在第一實施方式的固態攝像裝置10中，時間戳記（TS）ADC模式動作與線性（Lin）ADC模式動作連續進行。
相對於此，在本第五實施方式的固態攝像裝置10D中，能夠根據照度而選擇性地進行時間戳記（TS）ADC模式動作與線性（Lin）ADC模式動作。
在圖23的例子中，在通常照度的情況下（ST1），時間戳記ADC模式動作與線性ADC模式動作連續進行（ST2）。 在並非為通常照度的照度非常（極其）高的情況下（ST1、ST3），因為電荷從光二極體PD1溢流至浮置擴散層FD1的概率高，所以僅進行時間戳記ADC模式動作（ST4）。 在並非為通常照度且照度並非非常（極其）高，而是照度非常（極其）低的情況下（ST1、ST3、ST5），因為電荷從光二極體PD1溢流至浮置擴散層FD1的概率極低，所以僅進行線性ADC模式動作（ST6）。
根據本第五實施方式，當然能夠獲得與上述第一實施方式的效果相同的效果，而且可實現讀取處理的高速化、低耗電化。
以上說明的固態攝像裝置10、10A、10B、10C、10D能夠作為攝像裝置而應用於數位相機或攝像機、便攜終端、或者監控用相機、醫療用內視鏡用相機等電子設備。
圖24是表示搭載有如下相機系統的電子設備的結構的一例的圖，該相機系統應用了本發明實施方式的固態攝像裝置。
如圖24所示，本電子設備100包括可應用本實施方式的固態攝像裝置10的CMOS影像感測器110。 而且，電子設備100包括將入射光引導至該CMOS影像感測器110的像素區域（使被拍攝體像成像）光學系統（透鏡等）120。 電子設備100包括對CMOS影像感測器310的輸出信號進行處理的信號處理電路（PRC）130。
信號處理電路130對CMOS影像感測器110的輸出信號實施特定的信號處理。 由信號處理電路130處理後的圖像信號可作為動態圖像而顯示在包含液晶顯示器等的監視器中，或也可輸出至印表機，另外，可採用各種形態，例如直接記錄於記憶卡等記錄媒體。
如上所述，藉由搭載上述固態攝像裝置10、10A、10B、10C、10D作為CMOS影像感測器310，可提供高性能、小型、低成本的相機系統。 而且，能夠實現使用於在相機的設置條件方面存在安裝尺寸、可連接的線纜條數、線纜長度、設置高度等限制的用途的例如監控用相機、醫療用內窺鏡用相機等電子設備。
10、10A、10B、10C、10D:固態攝像裝置 20:像素部 30:垂直掃描電路 40:輸出電路 50:時序控制電路 60:讀取部 100:電子設備 110:CMOS影像感測器 120:光學系統 130:信號處理電路（PRC） 200:數位像素 210:光電轉換讀取部 211:輸出緩衝部 220:AD轉換部 221、COMP:比較器 222:計數器 230、MEM:記憶體部 231、231A、231B:SRAM 232、232U、232B:寫入驅動器 310:第一支持電路 320:第二支持電路 1101:第一基板面 1102:第二基板面 2101:n層（第一導電型半導體層） 2102:n-層 2103:n層 2104、2106:p+層 2105、2110、2113:p層 2107:p層（第二導電型半導體層） 2108:第二p層（第二導電型半導體層） 2109:p-層 2111、2115:閘極電極 2112、2114:n+層 A:時間戳記ADC模式動作的信號 ADC_CODE:ADC編碼 ADC_CODE_B:反轉信號 AT1:第一存取電晶體 AT2:第二存取電晶體 B:線性ADC模式動作的信號 BC:位元單元 BINV1232:第一背對背反向器 BINV2:第二背對背反向器 BL:第一位元線 BL_B:第二位元線 BMP:微凸塊 C221:輸入側耦合電容器 C222:輸出側的負載電容器 CND1:第一控制節點 CND2:第二控制節點 COMPOUT:輸出 DC1、DC2、DC3:固定基準電壓 EXP1、EXP2、EXP3:例 FD1:浮置擴散層 FSW311:第一全開關 FSW321:第二全開關 FULL_ON:信號 GND:接地 IC1-Tr:電流電晶體 I311:第一電流源 I321:第二電流源 L:光 Lin:線性ADC的處理期間 LSGN1:信號線 MCL:微透鏡 NDI1:第一輸入節點 NDI2:第二輸入節點 NDO1:第一輸出節點 NDO2:第二輸出節點 ND1:輸出節點 ND2:讀取節點 NT1:第二導電型電晶體（第一NMOS電晶體） NT2:第二導電型電晶體（第二NMOS電晶體） NT3:第二導電型電晶體（第三NMOS電晶體） NT11、NT321:NMOS電晶體 n1:節點 OVP:溢流路徑 PCMPR1、PCMPR2:期間 PD1:光二極體 PGT1、PGT2:功率閘控電晶體 PI:累積期間 PR2:重置期間 PT:傳輸期間 PT1:第一導電型電晶體（第一PMOS電晶體） PT2:第一導電型電晶體（第二PMOS電晶體） PT3:第一導電型電晶體（第三PMOS電晶體） PT311:PMOS電晶體 PXLC:數位像素單元 RAMP:斜波信號 RPAR,BL:寄生電阻 RST、TG、VBNPIX:控制信號 RST1-Tr:重置電晶體 SCMP:比較結果信號 SCMP1:第一比較結果信號 SCMP2:第二比較結果信號 SF1-Tr:源極隨耦電晶體 SPL:分離層 ST1～ST6:步驟 SW-RST:重置開關 Target VBNPG、Target VBPPG:目標偏置電壓 TG1-Tr:傳輸電晶體 TS:時間戳記ADC的處理期間 T1、T2、T3、T4、t1、t2、t3:時刻 VBNPG、VBPPG:閘極電壓 VDD:電源電位 Vdd:電源線 VFDini:最高的位準 VFDsat:較低的位準 VGN:虛擬基準電位節點 VPN:虛擬電源節點 VRAMP:斜波基準電壓 VREF、VREF1、VREF2:參考電壓 VREFramp:斜波電壓 VREFrst、VREFsat:電壓位準 VSL、VSL1、VSL2:電壓信號 VSS:基準電位 WL:字線 X、Y、Z:方向
圖1是表示本發明第一實施方式的固態攝像裝置的結構例的方塊圖。 圖2是表示本發明第一實施方式的固態攝像裝置的像素部的數位像素陣列的一例的圖。 圖3是表示本發明第一實施方式的固態攝像裝置的像素的一例的電路圖。 圖4是表示本發明第一實施方式的數位像素的主要部分即電荷累積傳輸系統的結構例的簡略剖視圖及溢流時的電勢圖。 圖5是用以對本實施方式的比較器的第一比較處理進行說明的圖。 圖6是用以對本實施方式的比較器的第一比較處理進行說明的圖，且是用以對參考電壓的其他模式例進行說明的圖。 圖7是表示在本實施方式的比較器中輸入了各種參考電壓的情況下的光時間轉換的狀態的圖。 圖8是表示本發明第一實施方式的數位像素的光響應涵蓋範圍的圖。 圖9是表示本發明第一實施方式的作為ADC記憶體的SRAM及支持電路的結構例的電路圖。 圖10是表示作為ADC編碼記憶體的通常的SRAM位元單元的一例的圖。 圖11是用以對通常的SRAM位元單元的第一問題進行說明的圖。 圖12是用以對通常的SRAM位元單元的第二問題進行說明的圖。 圖13是用以對本第一實施方式的SRAM的動作進行說明的圖。 圖14是用以說明本第一實施方式的SRAM在第一支持電路及第二支持電路的全開關處於接通狀態時的動作的圖。 圖15是表示本發明第一實施方式的固態攝像裝置中的幀讀取序列的一例的圖。 圖16是用以對本第一實施方式的固態攝像裝置的積層構造進行說明的模式圖。 圖17是用以對本第一實施方式的固態攝像裝置的積層構造進行說明的簡略剖視圖。 圖18是用以主要對本第一實施方式的固態攝像裝置的特定快門模式時的像素部的讀取動作進行說明的時序圖。 圖19是表示用以對本第一實施方式的固態攝像裝置的特定快門模式時的像素部的讀取動作進行說明的動作序列及電勢轉變的圖。 圖20是表示本發明第二實施方式的作為ADC記憶體的SRAM的結構例的電路圖。 圖21是表示本發明第三實施方式的作為ADC記憶體的SRAM的結構例的電路圖。 圖22是表示本發明第四實施方式的作為ADC記憶體的SRAM的結構例的電路圖。 圖23是用以對本發明第五實施方式的固態攝像裝置進行說明的圖，且是表示時間戳記ADC模式動作與線性ADC模式動作的選擇處理的一例的圖。 圖24是表示應用本發明實施方式的固態攝像裝置的電子設備的結構的一例的圖。
無
30:垂直掃描電路
231:SRAM
310:第一支持電路
320:第二支持電路
AT1:第一存取電晶體
AT2:第二存取電晶體
BINV1:第一背對背反向器
BINV2:第二背對背反向器
BL:第一位元線
BL_B:第二位元線
CND1:第一控制節點
CND2:第二控制節點
FSW311:第一全開關
FSW321:第二全開關
FULL_ON:信號
GND:接地
I311:第一電流源
I321:第二電流源
NDI1:第一輸入節點
NDI2:第二輸入節點
NDO1:第一輸出節點
NDO2:第二輸出節點
NT1:第二導電型電晶體(第一NMOS電晶體)
NT2:第二導電型電晶體(第二NMOS電晶體)
NT3:第二導電型電晶體(第三NMOS電晶體)
NT321:NMOS電晶體
PGT1、PGT2:功率閘控電晶體
PT1:第一導電型電晶體(第一PMOS電晶體)
PT2:第一導電型電晶體(第二PMOS電晶體)
PT3:第一導電型電晶體(第三PMOS電晶體)
PT311:PMOS電晶體
VBNPG、VBPPG:閘極電壓
VDD:電源電位
VGN:虛擬基準電位節點
VPN:虛擬電源節點
VSS:基準電位
WL:字線

Claims (19)

  1. 一種固態攝像裝置，其包括： 像素部，配置有進行光電轉換的像素；以及 讀取部，從上述像素部的上述像素讀取像素信號， 上述像素包含： 光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷； 傳輸元件，可在上述累積期間後的傳輸期間傳輸在上述光電轉換元件累積的電荷； 輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷； 輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號； 比較器，為了類比-數位轉換而進行比較處理，上述比較處理是指將上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及 記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料， 上述記憶體部由SRAM形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取， 上述SRAM包括： 第一位元線及第二位元線； 電源； 基準電位； 虛擬電源節點； 虛擬基準電位節點； 第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間； 第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間； 第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點； 第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點； 第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及 第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間， 上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接。
  2. 如請求項1的固態攝像裝置，其中： 上述讀取部控制上述第一個第一導電型電晶體及上述第一個第二導電型電晶體中的至少上述第一個第一導電型電晶體的閘極電壓，以作為弱電流源或開關中的任一者而進行動作的方式控制。
  3. 如請求項2的固態攝像裝置，其中： 上述讀取部在進行類比-數位轉換並進行ADC編碼的寫入的類比-數位轉換期間，以作為弱電流源而進行動作的方式，控制至少上述第一個第一導電型電晶體的閘極電壓， 在上述類比-數位轉換期間後的讀取期間，以作為開關而進行動作的方式，控制至少上述第一個第一導電型電晶體的閘極電壓。
  4. 如請求項3的固態攝像裝置，其中： 上述讀取部包含： 第一支持電路，控制上述第一個第一導電型電晶體的閘極電壓；以及 第二支持電路，控制上述第一個第二導電型電晶體的閘極電壓， 上述第一支持電路包含： 第一控制節點，連接於上述SRAM的上述第一個第一導電型電晶體的閘極； 電流鏡用第一導電型電晶體，源極連接於電源，閘極及汲極連接於上述第一控制節點； 第一電流源，連接在上述電流鏡用第一導電型電晶體的汲極與基準電位之間；以及 第一全開關，連接在上述第一控制節點與基準電位之間， 上述第二支持電路包含： 第二控制節點，連接於上述SRAM的上述第一個第二導電型電晶體的閘極； 電流鏡用第二導電型電晶體，源極連接於基準電位，閘極及汲極連接於上述第二控制節點； 第二電流源，連接在電源與上述電流鏡用第二導電型電晶體的汲極之間；以及 第二全開關，連接在上述第二控制節點與電源之間。
  5. 如請求項4的固態攝像裝置，其中： 上述讀取部在上述類比-數位轉換期間，將上述第一全開關及上述第二全開關設為非導通狀態，為了弱電流源模式，使上述第一個第一導電型電晶體及上述第一個第二導電型電晶體的閘極電壓轉變為各自的目標偏置電壓， 在上述讀取期間，將上述第一全開關及上述第二全開關設為導通狀態，使上述第一個第一導電型電晶體的閘極電壓轉變為基準電位位準，使上述虛擬電源節點作為電源線而進行動作，並使上述第一個第二導電型電晶體的閘極電壓轉變為電源電壓位準，使上述虛擬基準電位節點作為基準電位而進行動作。
  6. 如請求項1至5中任一項的固態攝像裝置，其中： 包含至少上述第一背對背反向器、上述第二背對背反向器、上述第一存取電晶體及上述第二存取電晶體而形成位元單元， 複數個上述位元單元並聯地連接在上述虛擬電源節點與上述虛擬基準電位節點之間。
  7. 如請求項1至6中任一項的固態攝像裝置，其中： 在上述第一位元線與上述第二位元線的兩端側分別連接著寫入驅動器。
  8. 如請求項1至7中任一項的固態攝像裝置，其中： 上述比較器在上述讀取部的控制下，進行： 第一比較處理，上述第一比較處理是將與在上述累積期間從上述光電轉換元件溢出至上述輸出節點的溢流電荷對應的上述電壓信號所相應的數位化後的第一比較結果信號輸出， 第二比較處理，上述第二比較處理是將與在上述累積期間後的上述傳輸期間傳輸至上述輸出節點的上述光電轉換元件的累積電荷對應的上述電壓信號所相應的數位化後的第二比較結果信號輸出。
  9. 如請求項8的固態攝像裝置，其中： 上述比較器在上述第一比較處理中， 輸出對應於與上述溢流電荷的量對應的時間的上述第一比較結果信號。
  10. 如請求項9的固態攝像裝置，其中： 上述比較器在上述第一比較處理中，可對應於以下光位準，即： 從上述溢流電荷開始從上述光電轉換元件溢出至上述輸出節點的最大取樣時間中的上述光電轉換元件的信號位準，到在最小取樣時間獲得的信號位準為止的光位準。
  11. 如請求項8至10中任一項的固態攝像裝置，其中： 上述累積期間是上述光電轉換元件及上述輸出節點被重置為重置位準後，直到上述傳輸元件切換為導通狀態而開始上述傳輸期間為止的期間， 上述第一比較處理的期間是上述光電轉換元件及上述輸出節點被重置為重置位準後，直到上述傳輸期間開始之前，上述輸出節點被重置為重置位準為止的期間， 上述第二比較處理的期間是上述輸出節點被重置為重置位準之後的期間，且包含上述傳輸期間後的期間的期間。
  12. 如請求項8至11中任一項的固態攝像裝置，其中： 上述讀取部將上述第一比較處理與上述第二比較處理，以根據照度而選擇性地進行的方式而控制。
  13. 如請求項1至12中任一項的固態攝像裝置，其中： 上述像素包含： 作為上述輸出節點的浮置擴散層；以及 重置元件，在重置期間，將上述浮置擴散層重置為特定的電位， 上述輸出緩衝部包含： 源極隨耦元件，將上述浮置擴散層的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的信號；以及 電流源，連接於上述源極隨耦元件的源極。
  14. 如請求項1至13中任一項的固態攝像裝置，其中： 上述比較器係： 在第一輸入端子，供應有上述輸出緩衝部的上述電壓信號， 在第二輸入端子，供應有上述參考電壓， 在對於上述第一輸入端子的上述電壓信號的供應線連接著耦合電容器。
  15. 如請求項1至14中任一項的固態攝像裝置，其中： 上述比較器： 在輸出端子與上述第一輸入端子之間連接有重置開關， 在上述輸出端子側連接著負載電容器。
  16. 如請求項1至15中任一項的固態攝像裝置，其中： 包含第一基板、與第二基板， 上述第一基板與上述第二基板具有通過連接部連接而成的積層構造， 在上述第一基板， 至少形成有上述像素的上述光電轉換元件、上述傳輸元件、上述輸出節點及輸出緩衝部， 在上述第二基板， 至少形成有上述比較器、上述記憶體部及上述讀取部的至少一部分。
  17. 如請求項16的固態攝像裝置，其中： 上述像素包含： 作為上述輸出節點的浮置擴散層；以及 重置元件，在重置期間，將上述浮置擴散層重置為特定的電位， 上述輸出緩衝部包含： 源極隨耦元件，將上述浮置擴散層的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的信號；以及 電流源，連接於上述源極隨耦元件的源極， 上述浮置擴散層、上述重置元件及上述源極隨耦元件形成於上述第一基板， 上述電流源形成於上述第一基板或上述第二基板。
  18. 一種固態攝像裝置的驅動方法，其中，上述固態攝像裝置包括： 像素部，配置有進行光電轉換的像素；以及 讀取部，從上述像素部的上述像素讀取像素信號， 上述像素包含： 光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷； 傳輸元件，可在上述累積期間後的傳輸期間傳輸在上述光電轉換元件累積的電荷； 輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷； 輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號； 比較器，為了類比-數位轉換而進行比較處理，上述比較處理是指將上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及 記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料， 上述記憶體部由SRAM形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取， 上述SRAM包括： 第一位元線及第二位元線； 電源； 基準電位； 虛擬電源節點； 虛擬基準電位節點； 第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間； 第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間； 第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點； 第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點； 第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及 第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間， 上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接， 上述固態攝像裝置的驅動方法包含以下步驟： 在讀取上述像素的像素信號的情況下，在上述記憶體部中， 在上述讀取部的控制下， 控制上述第一個第一導電型電晶體及上述第一個第二導電型電晶體中的至少上述第一個第一導電型電晶體的閘極電壓，以作為弱電流源或開關中的任一者而進行動作的方式控制， 在進行類比-數位轉換並進行ADC編碼的寫入的類比-數位轉換期間，以作為弱電流源而進行動作的方式，控制至少上述第一個第一導電型電晶體的閘極電壓， 在上述類比-數位轉換期間後的讀取期間，以作為開關而進行動作的方式控制至少上述第一個第一導電型電晶體的閘極電壓。
  19. 一種電子設備，其包括： 固態攝像裝置；以及 光學系統，使被拍攝體像在上述固態攝像裝置中成像， 上述固態攝像裝置包含： 像素部，配置有進行光電轉換的像素；以及 讀取部，從上述像素部的上述像素讀取像素信號， 上述像素包含： 光電轉換元件，在累積期間，累積藉由光電轉換產生的電荷； 傳輸元件，可在上述累積期間後的傳輸期間傳輸在上述光電轉換元件累積的電荷； 輸出節點，通過上述傳輸元件而被傳輸由上述光電轉換元件累積的電荷； 輸出緩衝部，將上述輸出節點的電荷轉換為與電荷量對應的電壓信號，並輸出轉換後的電壓信號； 比較器，為了類比-數位轉換而進行比較處理，上述比較處理是指將上述輸出緩衝部的電壓信號與參考電壓進行比較，並輸出數位化後的比較結果信號；以及 記憶體部，記憶與上述比較器的比較結果信號對應的ADC編碼資料， 上述記憶體部由SRAM形成，並在上述讀取部的控制下，進行ADC編碼的寫入、讀取， 上述SRAM包括： 第一位元線及第二位元線； 電源； 基準電位； 虛擬電源節點； 虛擬基準電位節點； 第一個第一導電型電晶體，連接在上述電源與上述虛擬電源節點之間； 第一個第二導電型電晶體，連接在上述基準電位與上述虛擬基準電位節點之間； 第一背對背反向器，包含源極連接於上述虛擬電源節點的第二個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第二個第二導電型電晶體，上述第二個第一導電型電晶體與上述第二個第二導電型電晶體的閘極彼此連接而形成第一輸入節點，汲極彼此連接而形成第一輸出節點； 第二背對背反向器，包含源極連接於上述虛擬電源節點的第三個第一導電型電晶體及源極連接於上述虛擬基準電位節點的第三個第二導電型電晶體，上述第三個第一導電型電晶體與上述第三個第二導電型電晶體的閘極彼此連接而形成第二輸入節點，汲極彼此連接而形成第二輸出節點； 第一存取電晶體，連接在上述第一輸出節點與上述第一位元線之間；以及 第二存取電晶體，連接在上述第二輸出節點與上述第二位元線之間， 上述第一輸入節點與上述第二輸出節點連接，上述第二輸入節點與上述第一輸出節點連接。
TW109100907A 2019-01-11 2020-01-10 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備 TWI732419B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019003153A JP7319780B2 (ja) 2019-01-11 2019-01-11 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP2019-003153 2019-01-11

Publications (2)

Publication Number Publication Date
TW202101967A true TW202101967A (zh) 2021-01-01
TWI732419B TWI732419B (zh) 2021-07-01

Family

ID=69157732

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109100907A TWI732419B (zh) 2019-01-11 2020-01-10 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備

Country Status (5)

Country Link
US (1) US11350052B2 (zh)
EP (1) EP3681148B1 (zh)
JP (1) JP7319780B2 (zh)
CN (1) CN111435975B (zh)
TW (1) TWI732419B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686996B2 (en) 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10598546B2 (en) 2017-08-17 2020-03-24 Facebook Technologies, Llc Detecting high intensity light in photo sensor
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10897586B2 (en) 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor
US10931884B2 (en) 2018-08-20 2021-02-23 Facebook Technologies, Llc Pixel sensor having adaptive exposure time
US11956413B2 (en) 2018-08-27 2024-04-09 Meta Platforms Technologies, Llc Pixel sensor having multiple photodiodes and shared comparator
US11595602B2 (en) 2018-11-05 2023-02-28 Meta Platforms Technologies, Llc Image sensor post processing
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
US11368639B2 (en) * 2019-09-30 2022-06-21 Canon Kabushiki Kaisha Photoelectric conversion apparatus, image capturing system, method for driving photoelectric conversion apparatus, and moving object
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11910114B2 (en) 2020-07-17 2024-02-20 Meta Platforms Technologies, Llc Multi-mode image sensor
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
US20220141405A1 (en) * 2020-11-04 2022-05-05 Facebook Technologies, Llc Digital pixel sensor with adaptive noise reduction
JP2022180871A (ja) * 2021-05-25 2022-12-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び撮像装置
US20230044950A1 (en) * 2021-07-29 2023-02-09 Apple Inc. Pulse-Width Modulation Pixel Sensor
FR3131494A1 (fr) * 2021-12-29 2023-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé et capteur d'image à large gamme dynamique piloté par événement
FR3131493A1 (fr) * 2021-12-29 2023-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé et capteur d'image à large gamme dynamique

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1324340A1 (en) * 2001-12-28 2003-07-02 STMicroelectronics S.r.l. Static RAM with flash-clear function
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4243688B2 (ja) 2004-04-02 2009-03-25 国立大学法人静岡大学 増幅型固体撮像装置
TWI249947B (en) 2004-06-04 2006-02-21 Via Tech Inc Digital pixel sensor and operating method thereof
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
US7328413B2 (en) * 2005-02-25 2008-02-05 Purdue Research Foundation Method and circuit for reducing leakage and increasing read stability in a memory device
US20070268740A1 (en) * 2006-05-12 2007-11-22 Aly Rami E Ultra low power SRAM cell design
US7512030B2 (en) * 2006-08-29 2009-03-31 Texas Instruments Incorporated Memory with low power mode for WRITE
JP2010068433A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 固体撮像装置およびその駆動方法
US8158923B2 (en) 2009-01-16 2012-04-17 Raytheon Company Time-frequency fusion digital pixel sensor
JP2011223270A (ja) * 2010-04-08 2011-11-04 Toshiba Corp 固体撮像装置およびその制御動作
US8445828B2 (en) * 2010-07-01 2013-05-21 Silicon Optronics, Inc. High dynamic range image sensor with in pixel memory
KR101251744B1 (ko) * 2011-04-13 2013-04-05 엘지이노텍 주식회사 Ｗｄｒ 픽셀 어레이, 이를 포함하는 ｗｄｒ 이미징 장치 및 그 구동방법
US8779342B2 (en) * 2011-05-03 2014-07-15 Raytheon Company Compact digital pixel for a focal plane array
US9200954B2 (en) * 2011-11-07 2015-12-01 The Johns Hopkins University Flexible readout and signal processing in a computational sensor array
US8743647B2 (en) * 2012-02-21 2014-06-03 Synopsys, Inc. Static read only memory device which consumes low stand-by leakage current
JP2013232257A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp マルチポートメモリを備える半導体装置
US9111638B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. SRAM bit cell with reduced bit line pre-charge voltage
US9313533B2 (en) * 2012-09-19 2016-04-12 Hulu, LLC Ad inventory management system
US9135987B2 (en) * 2013-07-01 2015-09-15 Internatinal Business Machines Corporation FinFET-based boosting supply voltage circuit and method
JP6314477B2 (ja) * 2013-12-26 2018-04-25 ソニー株式会社 電子デバイス
WO2015102569A2 (en) * 2013-12-30 2015-07-09 The Regents Of The University Of Michigan Static random access memory cell having improved write margin for use in ultra-low power application
TWI704811B (zh) * 2015-07-27 2020-09-11 日商新力股份有限公司 固體攝像裝置及其控制方法、以及電子機器
US20210027833A1 (en) * 2017-07-28 2021-01-28 Masud H. Chowdhury 8t static random access memory

Also Published As

Publication number Publication date
JP2020113891A (ja) 2020-07-27
EP3681148B1 (en) 2021-11-03
CN111435975A (zh) 2020-07-21
TWI732419B (zh) 2021-07-01
US11350052B2 (en) 2022-05-31
CN111435975B (zh) 2022-03-29
JP7319780B2 (ja) 2023-08-02
US20200228745A1 (en) 2020-07-16
EP3681148A1 (en) 2020-07-15

Similar Documents

Publication Publication Date Title
TWI732419B (zh) 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備
TWI719801B (zh) 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備
CN109769083B (zh) 固体摄像装置、固体摄像装置的驱动方法以及电子设备
JP7072362B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
CN109769097B (zh) 固体摄像装置、固体摄像装置的驱动方法以及电子设备
US9088726B2 (en) Solid-state image capturing device, method of driving solid-state image capturing device, and image capturing apparatus
CN109561264B (zh) 固体摄像装置、固体摄像装置的驱动方法以及电子设备
TWI745809B (zh) 固態攝像裝置、固態攝像裝置的驅動方法、及電子設備
JP6987603B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6995549B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6995550B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP7338983B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP2015213274A (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
TWI778847B (zh) 固體攝像裝置、固體攝像裝置的驅動方法、及電子設備