JP2020113891A - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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Abstract

【課題】ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】メモリ部２３０は、ＡＤＣメモリとしてのＳＲＡＭ２３１により形成され、読み出し部６０の制御の下、ＡＤＣコードの書き込み、読み出しが行われる。ＳＲＡＭ２３１は、パワーゲーティングトランジスタを電源ノード（電源と仮想電源ノードとの間）と接地ノード（仮想電源電位ノードと基準電位との間）の両方に追加して、書き込み動作中にビットセルからのシュートスルー電流を遮断するように構成されている。そして、パワーゲーティングトランジスタは、弱電流源またはスイッチのいずれかで動作するように読み出し部６０により制御される。【選択図】図９

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ−デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献１，２参照）。
この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
しかしながら、この種のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献３，４参照）。
特開２００５−２７８１３５号公報 特開２００５−２９５３４６号公報 ＵＳ ７１６４１１４ Ｂ２ ＦＩＧ、４ ＵＳ ２０１０／０１８１４６４ Ａ１
ところで、上述したデジタル画素センサでは、各画素に、ＡＤ変換処理後のＡＤＣコードデータを記憶するためのデジタルメモリとしてはスタティックランダムメモリ（ＳＲＡＭ）が使用されている。電源が遮断されない限り、ＳＲＡＭメモリ内の格納されたＡＤＣコードが保持されるので、ＳＲＡＭの使用はダイナミックランダムメモリ（ＤＲＡＭ）または他のタイプのダイナミックメモリ素子に比べて本質的に有益である。
画素（ピクセル）ＡＤＣメモリとしてＳＲＡＭを使用する利点としては次の３つを挙げることができる。
第１に、ＳＲＡＭビットセルはコンパクトである。典型的にはＤＲＡＭキャパシタ（コンデンサ）の表面積がその容量を決定するので、デジタルメモリのサイズは、ＤＲＡＭキャパシタ（コンデンサ）と異なり保持時間を延長するために拡大される必要はない。漏れ電流に対抗するようにする。したがって、より小さいＡＤＣメモリ領域が達成可能である。これにより、画素（ピクセルピッチ）を小さくすることができ、カメラシステムの小型化に寄与する。
第２に、ＳＲＡＭプロセスは、高度な論理プロセスにスケーラブルである。したがって、半導体プロセスノードが進化するにつれて、ＳＲＡＭビットセルのサイズは自動的に減少する。高度な論理プロセスを使用することにより画素（ピクセル）ピッチをさらに低減することができ、またはより多くのＡＤＣビットを画素（ピクセル）に入れて画質を改善することができる。
たとえば、より多くのメモリビットを必要とするデジタル相関二重サンプリングを行うことができる。
最後に、各画素（ピクセル）のＳＲＡＭメモリ内の格納されたＡＤＣコードは、ＳＲＡＭビットセルに適切に電力供給がされる限り失われない。したがって、システムは、取り込まれた画像データを失うことなく、必要なときにいつでもＳＲＡＭの内容を読み出すことができる。
しかし、デジタル画素（ピクセル）でＳＲＡＭを使用する最大の課題は、すべての画素にわたって行う同時書き込み動作である。
デジタル画素は、グローバルシャッタ（ＧＳ）モードとローリングシャッタ（ＲＳ）モードの両方で動作可能である。
デジタル画素は、各画素が画素内にＡＤＣを有するので、ＧＳ動作に非常に適している。そのため、従来のＣＭＯＳイメージセンサ（ＣＩＳ）に比べてＤＰＳの主な利点の１つであるＧＳ動作が自動的に利用可能になる。
ＧＳモードの場合、１つの書き込みドライバは、列の１つのＳＲＡＭビットセルのみが同時に書き込まれる通常のＳＲＡＭメモリアレイとは異なり、同じ列のすべてのＳＲＡＭビットセルを駆動する必要がある。
一般的なＳＲＡＭは６つのトランジスタにより構成される。具体的には、２つのバックツーバックインバータと２つのＮＭＯＳスイッチを備えている。
バックツーバックインバータの性質上、ＳＲＡＭビットセルの内容（状態）を反転させるには大量の電流が必要である。したがって、この段階では大きなシュートスルー電流が発生する。
シミュレーション結果によると、メモリセルを反転させるには、６５ｎｍプロセスノードの標準ＳＲＡＭで約１００μＡが必要である。この場合、１０００万画素×１０００画素、１０００画素が１列に存在する１メガピクセルアレイを仮定すると、必要な書き込み電流の合計は約１００ｍＡ（＝１００μＡ×１０００ｐｉｘ）である。
しかし、列上の書き込みドライバがこのような大きな電流を供給することができたとしても、約１０ｋオーム（１０オーム/行）と見積もることができる列ビット線上の寄生抵抗は、ビット線を横切るＩＲドロップによって書き込み動作が妨げられるまたはＳＲＡＭ書込み動作が非常に遅くなる。
また、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがあり、主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。
また、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置することから、有効画素領域を最大限に拡大することは困難で、コストあたりの価値を最大限に高めることが困難である。
本発明は、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明は、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を含み、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、前記ＳＲＡＭは、第１のビット線および第２のビット線と、電源と、基準電位と、仮想電源ノードと、仮想電源電位ノードと、前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている。
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、前記ＳＲＡＭは、第１のビット線および第２のビット線と、電源と、基準電位と、仮想電源ノードと、仮想電源電位ノードと、前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている固体撮像装置の駆動方法であって、前記画素の画素信号を読み出す場合、前記メモリ部において、前記読み出し部の制御の下、前記第１の第１導電型トランジスタおよび前記第１の第２導電型トランジスタのうちの少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御して、弱電流源またはスイッチのいずれかで動作するように制御し、ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するように、少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御し、前記ＡＤ変換期間後の読み出し期間には、スイッチとして動作するように少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御する。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を含み、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、前記ＳＲＡＭは、第１のビット線および第２のビット線と、電源と、基準電位と、仮想電源ノードと、仮想電源電位ノードと、前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている。
本発明によれば、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能となる。
本発明によれば、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。 本実施形態に係る比較器の第１の比較処理を説明するための図である。 本実施形態に係る比較器の第１の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。 本実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。 本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。 本発明の第１の実施形態に係るＡＤＣメモリとしてのＳＲＡＭおよびサポート回路の構成例を示す回路図である。 ＡＤＣコードメモリとしての通常のＳＲＡＭビットセルの一例を示す図である。 通常のＳＲＡＭビットセルの第１の課題を説明するための図である。 通常のＳＲＡＭビットセルの第２の課題を説明するための図である。 本第１の実施形態に係るＳＲＡＭの動作を説明するための図である。 本第１の実施形態に係るＳＲＡＭにおいて第１のサポート回路および第２のサポート回路のフルスイッチがオン状態にあるときの動作を説明するための図である。 本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本発明の第２の実施形態に係るＡＤＣメモリとしてのＳＲＡＭの構成例を示す回路図である。 本発明の第３の実施形態に係るＡＤＣメモリとしてのＳＲＡＭの構成例を示す回路図である。 本発明の第４の実施形態に係るＡＤＣメモリとしてのＳＲＡＭの構成例を示す回路図である。 本発明の第５の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。
本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
そして、比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。
さらに、本第１の実施形態に係る固体撮像装置１０は、比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部を含み、メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、読み出し部６０の制御の下、ＡＤＣコードの書き込み、読み出しが行われる。
本実施形態のＳＲＡＭは、後で詳述するように、パワー（電源）ゲーティングトランジスタを電源ノード（電源と仮想電源ノードとの間）と接地ノード（仮想電源電位ノードと基準電位との間）の両方に追加して、書き込み動作中にビットセルからのシュートスルー電流を遮断するように構成されている。
そして、パワーゲーティングトランジスタは、弱電流源またはスイッチのいずれかで動作するように読み出し部６０により制御される。
本実施形態においては、読み出し部６０は、ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するようにパワーゲーディングトランジスタのゲート電圧を制御し、ＡＤ変換期間後の読み出し期間には、スイッチとして動作するようにパワーゲーティングトランジスタのゲート電圧を制御する。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。
（画素部２０およびデジタル画素２００の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。
画素部２０は、図２に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図２ではＰＤと表記）２１０、ＡＤ変換部（図２ではＡＤＣと表記）２２０、およびメモリ部（図２ではＭＥＭと表記）２３０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０およびメモリ部２３０が形成されている。
デジタル画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒ、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、およびカレントトランジスタＩＣ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１−Ｔｒ、カレントトランジスタＩＣ１−Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。
本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２２０の入力部に接続されている。
光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。
より具体的には、光電変換読み出し部２１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。
さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。
フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
光電変換読み出し部２１０の転送トランジスタＴＧ１−Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
リセットトランジスタＲＳＴ１−Ｔｒは、電源電圧（または電源電位という場合もある）ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１−Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１−Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒにより駆動される。
図４（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図４のデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１−Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１−Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図４のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ−層２１０２が形成され、このｎ−層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ−層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図４のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ−層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ−層２１０９が形成され、このｐ−層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ−層２１０９の第１の基板面１１０１側にはフォトダイオードＰＤ１と同様のｐ＋層２１０６が形成されている。
ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１−Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１−Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能する。
ＡＤ変換部２２０は、図３に示すように、比較器（ＣＯＭＰ）２２１、入力側結合キャパシタＣ２２１、出力側の負荷キャパシタＣ２２２、およびリセットスイッチＳＷ−ＲＳＴを含んで構成されている。
比較器２２１は、第１の入力端子としての反転入力端子（−）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う．
比較器２２１は、第１の入力端子としての反転入力端子（−）に結合キャパシタＣ２２１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（−）との間にリセットスイッチＳＷ−ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間にノイズ帯域幅制限キャパシタとしての負荷キャパシタＣ２２２が接続されている。
基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、比較器２２１と同様に列毎に配置された図示しないカウンタが動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタの入力クロックを停止し、または、入力を停止していたクロックをカウンタに入力し、そのときのカウンタの値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
（比較器２２１のおける第１の比較処理および第２の比較処理）
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。
第１の比較処理ＣＭＰＲ１において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。
なお、この第１の比較処理ＣＭＰＲ１の動作を、タイムスタンプＡＤＣモードの動作ともいう。
第２の比較処理ＣＭＰＲ２において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＲＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作を、リニアＡＤＣモードの動作ともいう。
なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１−Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。
ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。
図５は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図５において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。
フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。
第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図５に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２２１の出力がフリップ（反転）する時間が速い。
最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３にフリップ（反転）する。
このように、比較器２２１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対応する第１の比較結果信号ＳＣＭＰ１を出力する。
より具体的には、比較器２２１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。
上述したように、タイムスタンプＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図５に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。
（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e〜ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。
このタイムスタンプＡＤＣ動作モードでは、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。
図６は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
参照電圧ＶＲＥＦは、図６中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図６中に（２）で示す固定電圧ＤＣであってもよく、また、図６中に（３）で示すログ（ｌｏｇ）や図６中に（４）で示す指数関数的な値をとる電圧信号あってもよい。
図７は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。
図７において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。
図７は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。
図７においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うタイムスタンプＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２２１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモードの動作に移行する。
図８は、本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
図８において、ＡがタイムスタンプＡＤＣモード動作による信号を示し、ＢがリニアＡＤＣモード動作による信号を示している。
タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
（メモリ部の構成）
メモリ部２３０は、ＡＤＣメモリとしてのＳＲＡＭ２３１により形成され、読み出し部６０の制御の下、ＡＤＣコードの書き込み、読み出しが行われる。
本実施形態のＳＲＡＭ２３１は、パワー（電源）ゲーティングトランジスタを電源ノード（電源と仮想電源ノードとの間）と接地ノード（仮想電源電位ノードと基準電位との間）の両方に追加して、書き込み動作中にビットセルからのシュートスルー電流を遮断するように構成されている。
そして、パワーゲーティングトランジスタは、弱電流源またはスイッチのいずれかで動作するように読み出し部６０により制御される。
本実施形態においては、読み出し部６０、より具体的には垂直走査回路３０は、ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するようにパワーゲーディングトランジスタのゲート電圧を制御し、ＡＤ変換期間後の読み出し期間には、スイッチとして動作するようにパワーゲーティングトランジスタのゲート電圧を制御するサポート回路を含んで構成されている。
図９は、本発明の第１の実施形態に係るＡＤＣメモリとしてのＳＲＡＭおよびサポート回路の構成例を示す回路図である。
ＳＲＡＭ２３１は、第１のビット線ＢＬおよび第２のビット線ＢＬ Ｂ、電源電位ＶＤＤ、基準電位ＶＳＳ（たとえばグランドＧＮＤ）、仮想電源ノードＶＰＮ、および仮想電源電位ノード（以下では、仮想グランドノードという）ＶＧＮを有している。
ＳＲＡＭ２３１は、電源電位ＶＤＤと仮想電源ノードＶＰＮ間に接続された電源側パワーゲーティングトランジスタＰＧＴ１としての第１の第１導電型（本実施形態ではｐチャネル）トランジスタ（第１のＰＭＯＳトランジスタ）ＰＴ１、および基準電位ＶＳＳと仮想基準電位ノードＶＧＮ間に接続された基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１の第２導電型（本実施形態ではｎチャネル）トランジスタ（第１のＮＭＯＳトランジスタ）ＮＴ１を有している。
さらに、ＳＲＡＭ２３１は、第１のバックツーバックインバータＢＩＮＶ１、第２のバックツーバックインバータＢＩＮＶ２、第１のアクセストランジスタＡＴ１、および第２のアクセストランジスタＡＴ２を有している。
第１のバックツーバックインバータＢＩＮＶ１は、ソースが仮想電源ノードＶＰＮに接続された第２の第１導電型トランジスタ（第２のＰＭＯＳトランジスタ）ＰＴ２およびソースが仮想グランド（基準電位）ノードＶＧＮに接続された第２の第２導電型トランジスタ（第２のＮＭＯＳトランジスタ）ＮＴ２を含む。
そして、第２の第１導電型トランジスタとしてのＰＭＯＳトランジスタＰＴ２と第２の第２導電型トランジスタとしてのＮＭＯＳトランジスタＮＴ２のゲート同士が接続されて第１の入力ノードＮＤＩ１が形成され、ドレイン同士が接続されて第１の出力ノードＮＤＯ１が形成されている。
第２のバックツーバックインバータＢＩＮＶ２は、ソースが仮想電源ノードＶＰＮに接続された第３の第１導電型トランジスタ（第３のＰＭＯＳトランジスタ）ＰＴ３およびソースが仮想グランド（基準電位）ノードＶＧＮに接続された第３の第２導電型トランジスタ（第３のＮＭＯＳトランジスタ）ＮＴ３を含む。
そして、第３の第１導電型トランジスタとしてのＰＭＯＳトランジスタＰＴ３と第３の第２導電型トランジスタとしてのＮＭＯＳトランジスタＮＴ３のゲート同士が接続されて第２の入力ノードＮＤＩ２が形成され、ドレイン同士が接続されて第２の出力ノードＮＤＯ２が形成されている。
そして、第１の入力―ドＮＤＩ１と第２の出力ノードＮＤＯ２が接続され、第２の入力ノードＮＤＩ２と第１の出力ノードＮＤＯ１が接続されている。
第１のアクセストランジスタＡＴ１はＮＭＯＳトランジスタにより形成され、ソース、ドレインが第１の出力ノードＮＤＯ１と第１のビット線ＢＬ間に接続され、ゲートがワード線ＷＬに接続されている。
第２のアクセストランジスタＡＴ２はＮＭＯＳトランジスタにより形成され、ソース、ドレインが第２の出力ノードＮＤＯ２と第２のビット線ＢＬ Ｂ間に接続され、ゲートがワード線ＷＬに接続されている。
読み出し部６０は、電源側パワーゲーティングトランジスタＰＧＴ１としての第１の第１導電型（本実施形態ではｐチャネル）トランジスタ（第１のＰＭＯＳトランジスタ）ＰＴ１、および基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１の第２導電型（本実施形態ではｎチャネル）トランジスタ（第１のＮＭＯＳトランジスタ）ＮＴ１のゲート電圧ＶＢＰＰＧ、ＶＰＮＰＧを制御して、弱電流源またはスイッチのいずれかで動作するように制御する
読み出し部６０は、ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するように、電源側パワーゲーティングトランジスタＰＧＴ１としての第１のＰＭＯＳトランジスタＰＴ１、および基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１のＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＰＰＧ、ＶＰＮＰＧを制御する。
読み出し部６０は、ＡＤ変換期間後の読み出し期間には、スイッチとして動作するように、電源側パワーゲーティングトランジスタＰＧＴ１としての第１のＰＭＯＳトランジスタＰＴ１、および基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１のＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＰＰＧ、ＶＰＮＰＧを制御する。
読み出し部６０を構成する垂直駆動回路３０は、電源側パワーゲーティングトランジスタＰＧＴ１としての第１のＰＭＯＳトランジスタＰＴ１のゲート電圧ＶＢＰＰＧを制御する第１のサポート回路３１０、および基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１のＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＰＮＰＧを制御する第２のサポート回路３２０を有している。
第１のサポート回路３１０は、ＳＲＡＭ２３１の第１のＰＭＯＳトランジスタＰＴ１のゲートに接続された第１の制御ノードＣＮＤ１、ソースが電源電位ＶＤＤに接続され、ゲートおよびドレインが第１の制御ノードＣＮＤ１に接続されたカレントミラー用第１導電型トランジスタとしてのＰＭＯＳトランジスタＰＴ３１１、カレントミラー用ＰＭＯＳトランジスタＰＴ３１１のドレインと基準電位ＶＳＳとの間に接続された第１の電流源Ｉ３１１、および第１の制御ノードＣＮＤ１と基準電位ＶＳＳとの間に接続された第１のフルスイッチＦＳＷ３１１を含む。
第２のサポート回路３２０は、ＳＲＡＭ２３１の第１のＮＭＯＳトランジスタＮＴ１のゲートに接続された第２の制御ノードＣＮＤ２、ソースが基準電位ＶＳＳに接続され、ゲートおよびドレインが第２の制御ノードＣＮＤ２に接続されたカレントミラー用第２導電型トランジスタとしてのＮＭＯＳトランジスタＮＴ３２１、電源電位ＶＤとカレントミラー用ＮＭＯＳトランジスタＮＴ３１１のドレインとの間に接続された第２の電流源Ｉ３２１、および第２の制御ノードＣＮＤ２と電源電位ＶＤＤとの間に接続された第２のフルスイッチＦＳＷ３２１を含む。
読み出し部６０は、第１のサポート回路３１０および第２のサポート回路３２０を通じて、ＡＤ変換期間には、第１のフルスイッチＦＳＷ３１１および第２のフルスイッチＦＳＷ３２１を非導通状態にして、電源側パワーゲーティングトランジスタＰＧＴ１としての第１のＰＭＯＳトランジスタＰＴ１、および基準電位側（グランド側）パワーゲーティングトランジスタＰＧＴ２としての第１のＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＰＰＧ、ＶＰＮＰＧを、弱電流源モードのために、各々の目標バイアス電圧Target ＶＢＰＰＧ、Target ＶＰＮＰＧに遷移させる。
読み出し部６０は、第１のサポート回路３１０および第２のサポート回路３２０を通じて、読み出し期間には、第１のフルスイッチＦＳＷ３１１および記第２のフルスイッチＦＳＷ３２１を導通状態にして、第１のＰＭＯＳトランジスタＰＴ１のゲート電圧を基準電位レベル（ＧＮＤレベル）に遷移させて仮想電源ノードＶＰＮを電源ラインとして動作させ、第１のＮＭＯＳトランジスタＮＴ１のゲート電圧を電源電圧レベル（ＶＤＤレベル）に遷移させて仮想基準電位ノードＶＧＮを基準電位ＶＳＳ（ＧＮＤ）として動作させる
上記の回路構成および駆動技術により、画素セルアレイにわたる全てのＳＲＡＭビットセルは、ＡＤ変換期間中に同時にグローバルシャッタ画素セルデジタルメモリとして動作することができる一方で、ＡＤＣコードが一度書き込まれた後にリーク電流によって保持された画像データを失わず、ＡＤ変換動作が達成される。
この構成により、ＳＲＡＭビットセルをデジタル画素（Digital Pixel）に使用することができる。
本実施形態の固体撮像装置１０は、上記したメモリ部２３０のＳＲＡＭ２３１の構成を有することから、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能となる。
以下に、本実施形態の固体撮像装置１０が、上記したメモリ部２３０のＳＲＡＭ２３１の構成を有することにより、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断できることを、パワーゲーティングトランジスタを有していない通常のＳＲＡＭにおける書き込み動作と比較して考察する。
（通常のＳＲＡＭにおける書き込み動作）
図１０（Ａ）〜（Ｃ）は、ＡＤＣコードメモリとしての通常のＳＲＡＭビットセルの一例を示す図である。
図１１（Ａ）および（Ｂ）は、通常のＳＲＡＭビットセルの第１の課題を説明するための図である。
図１２は、通常のＳＲＡＭビットセルの第２の課題を説明するための図である。
図１０に示すように、ＡＤＣメモリはＳＲＡＭビットセルにより構成され、ＡＤＣ_ＣＯＤＥとその反転信号（ＡＤＣ_ＣＯＤＥ_Ｂ）の両方が提供されて読み出しおよび書き込み動作を実行する。
図１０には、１０ビットのＡＤＣメモリが示されている。
通常のＳＲＡＭビットセルでは、図１０（Ｃ）に示すように、標準的な6個のトランジスタが使用されている。
ここで、ＳＲＡＭのビットセルが、図１１（Ｂ）に示すように、ノードｎ１（第１の出力ノードＮＤＯ１に相当）でハイレベル（Ｈ）を保持していると仮定すると、ＳＲＡＭのＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ３は共にオン状態にある。
書き込みドライバ２３２が第１のビット線ＢＬをローレベル（Ｌ）で駆動するとき、書き込みドライバ２３２のＮＭＯＳトランジスタＮＴ１１はオン状態であり、ＧＮＤ電位を第１のビット線ＢＬに接続し、ＳＲＡＭビットセルの入力に接続する。
ＳＲＡＭは正帰還インバータ対で構成されているため、書き込みドライバ２３２は大量の電荷を注入する必要がある。
したがって、ノードｎ１に電流を流してノードをローレベルに戻す。また、この段階では、大きなシュートスルー電流（ＰＴ１からＮＴ１１への直流電流）が発生する。
その結果、通常のＳＲＡＭの書き込み動作では、電力消費が大きい。
また、デジタル画素アレイでは、すべての画素がＡＤ変換期間中にアクティブである。したがって、図１２に示すように、すべてのＳＲＡＭビットセルが書き込まれている。
ここで、画素配列が１０２４列×１０２４行であると仮定する。この場合、１０２４個のＳＲＡＭビットセルがビット線ＢＬに接続される。
さらに、各ビットセルが、メモリ内容が復帰しているときにピーク時に約１００μＡを消費すると仮定する。
この場合、書き込みドライバ２３２が供給しなければならない総電流は、約１００μＡ×１０２４＝１００ｍＡであり、書き込みドライバ２３２内に非常に大きなトランジスタを必要とする。
また、ビット線の寄生抵抗RPAR，BLがたとえば３．５オーム/ローであると仮定すると、総抵抗は約３．５Kオームになる。
したがって、ＩＲドロップのために、ビット線上のＡＤＣコードの伝搬が著しく妨げられる。たとえば、４行ノビット線ＢＬの寄生抵抗に対しておよそ１４オームであり、この１４オームで１００ｍＡが流れ、１．４Ｖを生成する。これは通常、ＳＲＡＭの電源電圧１．２Ｖよりも大きい。
したがって、このシナリオでは、ＳＲＡＭメモリとして４行未満のＳＲＡＭビットセルしか使用できないと言える。残りは正しく動作しないか、動作速度が遅い場合は非常に遅くなる。
そこで、本実施形態のＳＲＡＭ２３１では、パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２を電源ノード（電源と仮想電源ノードとの間）と接地ノード（仮想電源電位ノードと基準電位との間）の両方に追加して、書き込み動作中にビットセルからのシュートスルー電流を遮断するように構成されている。
そして、パワーゲーティングトランジスタは、第１のサポート回路３１０および第２のサポート回路３２０を通じて、弱電流源またはスイッチのいずれかで動作するように読み出し部６０により制御される。
本実施形態のＳＲＡＭ２３１では、電源からの経路を遮断することにより、書き込み動作中のビットセルからの電流が大幅に低減される。したがって、ＩＲドロップが非常に少なくなることが期待される。その結果、書き込み動作の失敗はなく、高速ＳＲＡＭ書き込み動作を達成可能である。
この遮断は、パワーゲーティングトランジスタを弱電流源とすることにより実現される。この場合、第１のパワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１の出力抵抗は非常に大きくなり、電源電位ＶＤＤからの電流は厳密に制限される。
電流源を微弱にすることはカレントミラーで実現できる。ワード線ＷＬがローレベル（OFF）になってもビットセルの内容を保持できるように電流を設定する。ワード線ＷＬがローレベル（オフ）のとき、ビットセル内部のリーク電流がノード電圧を変化させる。リーク電流がパワーゲーティングトランジスタ電流源によって供給される電流よりも小さい場合、ビットセルの状態は同じままである。
図１３は、本第１の実施形態に係るＳＲＡＭの動作を説明するための図である。
図１４は、本第１の実施形態に係るＳＲＡＭにおいて第１のサポート回路および第２のサポート回路のフルスイッチがオン状態にあるときの動作を説明するための図である。
図１３に示すように、時刻Ｔ１にAD変換期間が開始される。
第１のパワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１のゲート電圧ＶＢＰＰＧおよび第２のパワーゲーティングトランジスタＰＧＴ２としてのＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＮＰＧは、信号ＦＵＬＬ_ＯＮをローレベルにしてフルスイッチＦＳＷ３１１，ＦＳＷ３２１をオフにすることによって、弱電流源モードに入るために、それらの目標バイアス電圧Target ＶＢＰＰＧ、Target ＶＢＮＰＧに遷移する。
時刻Ｔ２において、第１のビット線ＢＬおよび第２のビット線ＢＬ_Ｂがトグルして、ＡＤＣメモリアレイの両端のすべてのＳＲＡＭビットセルにＡＤＣコード（ADC_CODE）を送信する。
時刻Ｔ３には、比較器２２１の出力（COMPOUT）であるワード線WLの信号例が示されている。
時刻Ｔ４において、AD変換期間が終了し、読み出し期間が開始される。
このとき、信号ＦＵＬＬ_ＯＮをハイレベルにしてフルスイッチＦＳＷ３１１，ＦＳＷ３２１をオンにすることによって、第１のパワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１のゲート電圧ＶＢＰＰＧは０Ｖになり、第２のパワーゲーティングトランジスタＰＧＴ２としてのＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＮＰＧは電源電位ＶＤＤになる。
これにより、パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２を完全に強く駆動して出力インピーダンスを低くし、電源電圧が供給されている間は書き込まれたＡＤＣコードは保持される。
パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２が弱電流源として設定されている場合、読み出し時にビットセルの内容が破壊される。
これは、ワード線ＷＬがハイレベルでアクセストランジスタＡＴ１，ＡＴ２が開いたときに十分な電流を引き出すことができないためである。
ビットセルは、アクセストランジスタＡＴ１，ＡＴ２が開く前にある電圧にプリチャージされている第１のビット線ＢＬおよび第２のビット線ＢＬ_Ｂからの電荷注入に対抗しなければならない。
読み出し動作のために、信号ＦＵＬＬ_ＯＮが活性化され、パワーゲーティングトランジスタＰＧＴ１が強くまたは完全にオンになり、単なるスイッチとして動作する。
あたかもパワーゲーティングトランジスタＰＧＴ１が存在しないかのように、ＰＭＯＳトランジスタＰＴ１のオン抵抗を非常に小さくする。
この状況では、電源仮想ノードＶＰＮは実際の電源ラインＶＤＤとほぼ同じように動作する。
したがって、アクセストランジスタＡＴ１，ＡＴ２が開いているとき、パワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１によって十分な電流が供給される。したがって、読み出し動作が達成される。
グランド側のパワーゲーティングトランジスタＰＧＴ２についても同様であり、パワーゲーティングトランジスタＰＧＴ１と共に制御される。
比較器２２１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２は、関連付けられて部２３０のＳＲＡＭ２３１にデジタルデータとして記憶される。
上述したように、メモリ部２３０はＳＲＡＭにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファにより読み出すことができる。
図１５は、本発明の第１の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。
図１５において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。
上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中に動作する。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積帰還ＰＩ）が終了した後、転送トランジスタＴＧ１−Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０は、上述したように、ＳＲＡＭ２３１のパワーゲーティングトランジスタＰＧＴ１、ＰＧＴ２のゲート電圧を制御するための第１のサポート回路３１０および第２のサポート回路３２０を有する。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
出力回路４０は、画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファ４１を含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。
タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。
本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
図１６（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。
図１７は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。
第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１−Ｔｒ，リセットトランジスタＲＳＴ１−Ｔｒ，ソースフォロワトランジスタＳＦ１−Ｔｒ，カレントトランジスタＩＣ１−Ｔｒが形成されている
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。
第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０がマトリクス状に形成されている。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。
このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、たとえば図３に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、結合キャパシタＣ２２１によりＡＣ結合されている。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。
図１８は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図１９（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
まず、読み出し動作を開始するに当たって、図１８および図１９（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
そして、図１８および図１９（Ｂ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が開始される。
オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプ（ＴＳ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１に対応して、蓄積期間ＰＩにフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。
デジタルデータ（ＡＤＣコード）は、メモリ部２３０のＳＲＡＭ２３１に次のようにして格納される（書き込まれる）。
ＡＤ変換期間が開始されると、第１のパワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１のゲート電圧ＶＢＰＰＧおよび第２のパワーゲーティングトランジスタＰＧＴ２としてのＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＮＰＧは、信号ＦＵＬＬ_ＯＮをローレベルにしてフルスイッチＦＳＷ３１１，ＦＳＷ３２１をオフにすることによって、弱電流源モードに入るために、それらの目標バイアス電圧Target ＶＢＰＰＧ、Target ＶＢＮＰＧに遷移する。
そして、第１のビット線ＢＬおよび第２のビット線ＢＬ_Ｂがトグルして、ＡＤＣメモリアレイの両端のすべてのＳＲＡＭビットセルにＡＤＣコード（ADC_CODE）が送信され、書き込まれる。
次に、図１８および図１９（Ｃ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が終了し、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。
リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１−Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３２に格納される。
そして、リセットトランジスタＲＳＴ１−Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。
次に、図１８および図１９（Ｄ）に示すように、蓄積期間ＰＩが終了し、転送期間ＰＴに移行する。
転送期間ＰＴにおいては、転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。
リニア（Ｌｉｎ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２に対応して、蓄積期間ＰＩ終了後に、フォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３２に格納される。
メモリ部２３０に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。
メモリ部２３０のＳＲＡＭ２３１からのＡＤＣコードの読み出しは次のように行われる。
ＡＤ変換期間が終了し、読み出し期間が開始されると、信号ＦＵＬＬ_ＯＮをハイレベルにしてフルスイッチＦＳＷ３１１，ＦＳＷ３２１をオンにすることによって、第１のパワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１のゲート電圧ＶＢＰＰＧは０Ｖになり、第２のパワーゲーティングトランジスタＰＧＴ２としてのＮＭＯＳトランジスタＮＴ１のゲート電圧ＶＢＮＰＧは電源電位ＶＤＤになる。
これにより、パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２を完全に強く駆動して出力インピーダンスを低くし、電源電圧が供給されている間は書き込まれたＡＤＣコードは保持される。
パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２が弱電流源として設定されている場合、読み出し時にビットセルの内容が破壊される。
これは、ワード線ＷＬがハイレベルでアクセストランジスタＡＴ１，ＡＴ２が開いたときに十分な電流を引き出すことができないためである。
ビットセルは、アクセストランジスタＡＴ１，ＡＴ２が開く前にある電圧にプリチャージされている第１のビット線ＢＬおよび第２のビット線ＢＬ_Ｂからの電荷注入に対抗しなければならない。
読み出し動作のために、信号ＦＵＬＬ_ＯＮが活性化され、パワーゲーティングトランジスタＰＧＴ１が強くまたは完全にオンになり、単なるスイッチとして動作する。
あたかもパワーゲーティングトランジスタＰＧＴ１が存在しないかのように、ＰＭＯＳトランジスタＰＴ１のオン抵抗を非常に小さくする。
この状況では、電源仮想ノードＶＰＮは実際の電源ラインＶＤＤとほぼ同じように動作する。
したがって、アクセストランジスタＡＴ１，ＡＴ２が開いているとき、パワーゲーティングトランジスタＰＧＴ１としてのＰＭＯＳトランジスタＰＴ１によって十分な電流が供給される。したがって、読み出し動作が達成される。
グランド側のパワーゲーティングトランジスタＰＧＴ２についても同様であり、パワーゲーティングトランジスタＰＧＴ１と共に制御される。
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。
本第１の実施形態のＳＲＡＭ２３１では、パワーゲーティングトランジスタＰＧＴ１，ＰＧＴ２を電源ノード（電源と仮想電源ノードとの間）と接地ノード（仮想電源電位ノードと基準電位との間）の両方に追加して、書き込み動作中にビットセルからのシュートスルー電流を遮断するように構成されている。
そして、パワーゲーティングトランジスタは、第１のサポート回路３１０および第２のサポート回路３２０を通じて、弱電流源またはスイッチのいずれかで動作するように読み出し部６０により制御される。
本第１の実施形態のＳＲＡＭ２３１では、電源からの経路を遮断することにより、書き込み動作中のビットセルからの電流が大幅に低減される。したがって、ＩＲドロップが非常に少なくなることが期待される。その結果、書き込み動作の失敗はなく、高速ＳＲＡＭ書き込み動作を達成可能である。
本第１の実施形態によれば、ＳＲＡＭビットセル書き込み動作中にビットセルからのシュートスルー電流を効果的に遮断することが可能で、良好な書き込み動作を実現することが可能となる。
また、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。
したがって、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
図２０は、本発明の第２の実施形態に係るＡＤＣメモリとしてのＳＲＡＭの構成例を示す回路図である。
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａにおいては、ＳＲＡＭ２３１Ａは、第１のバックツーバックインバータＢＩＮＶ１、第２のバックツーバックインバータＢＩＮＶ２、第１のアクセストランジスタＡＴ１、および第２のアクセストランジスタＡＴ２を含んでビットセルＢＣが形成され、複数のビットセルＢＣが、仮想電源ノードＶＰＮと仮想グランド（基準電位）ノードＶＧＮとの間の並列に接続されている。
すなわち、いくつかのビットセルをグループ化して、1組のパワーゲーティング回路と同時にパワーゲーティングすることができる。この構成は、必要なパワーゲーティングトランジスタの数を減らし、画素ピッチをより小さくすることができる。
本第２の実施形態によれば、ビットセルＢＣ間で仮想電源ノードＶＰＮと仮想グランド（基準電位）ノードＶＧＮを共有していることから、パワーゲーティングメカニズムに必要なトランジスタを効果的に削減することができる。
（第３の実施形態）
図２１は、本発明の第３の実施形態に係るＡＤＣメモリとしてのＳＲＡＭの構成例を示す回路図である。
本第３の実施形態に係る固体撮像装置１０Ｂ、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第３の実施形態に係る固体撮像装置１０Ｂにおいては、ＳＲＡＭ２３１Ｂは、ビット線ＢＬ、ＢＬ Ｂの寄生抵抗を効果的に低減するために、ビット線の両端に書き込みドライバ２３２Ｂ，２３２Ｕを配置し、両端からＳＲＡＭビットセルをドライブするように構成されている。
ビット線ＢＬ、ＢＬ Ｂの寄生抵抗を低減することが重要である。しかし、ＩＲドロップが寄生抵抗を通って流れるビットセルＢＣからの電流によって引き起こされるので、より強力な書き込みドライバを有することは助けにならない。
適切な書き込み動作を保証するためには、ビットセルＢＣからの電流を減少させるだけでなく、ビットセルの寄生抵抗を低減することも不可欠である。
この実施形態では、書き込みドライバがビット線の両端に追加され、１つの書き込みドライバが実質的に寄生抵抗の半分を駆動すればよいように構成されている。これにより、ＩＲドロップの半分が期待される。
（第４の実施形態）
図２２は、本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１ＣＢでは、電流源としてのカレントトランジスタＩＣ１−Ｔｒが第１の基板１１０側ではなく、たとえば第２の基板１２０側のＡＤ変換部２２０の入力側に配置されている。
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
（第５の実施形態）
図２３は、本発明の第５の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。
本第５の実施形態に係る固体撮像装置１０Ｄが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
第１の実施形態に係る固体撮像装置１０では、タイムスタン（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。
これに対して、本第２の実施形態に係る固体撮像装置１０Ｄでは、照度に応じてタイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作を選択的に行うことができる。
図２３の例では、通常の照度である場合（ＳＴ１）、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作が連続して行う（ＳＴ２）。
通常の照度ではなく、非常に（極めて）高照度の場合（ＳＴ１、ＳＴ３）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ４）、
通常の照度ではなく、非常に（極めて）高照度でもなく、非常に（極めて）低照度の場合（ＳＴ１、ＳＴ３、ＳＴ５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ６）、
本第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図２４は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
本電子機器１００は、図２４に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ１１０を有する。
さらに、電子機器１００は、このＣＭＯＳイメージセンサ１１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）１２０を有する。
電子機器１００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)１３０を有する。
信号処理回路１３０は、ＣＭＯＳイメージセンサ１１０の出力信号に対して所定の信号処理を施す。
信号処理回路１３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０，１０Ａ，１０Ｂ，１０Ｃ．１０Ｄ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１−Ｔｒ・・・転送トランジスタ、ＲＳＴ１−Ｔｒ・・・リセットトランジスタ、ＳＦ１−Ｔｒ・・・ソースフォロワトランジスタ、ＩＣ１−Ｔｒ・・・カレントトランジスタ、ＦＤ１・・・フローティングディフュージョン、２００・・・デジタル画素、２１０・・・光電変換読み出し部、２１１・・・出力バッファ部、２２０・・・ＡＤ変換部、２２１・・・比較器、２２２・・・カウンタ、２３０・・・メモリ部、２３１・・・ＳＲＡＭ、ＰＧＴ１、ＰＧＴ２・・・パワーゲーティングトランジスタを、ＰＴ１・・・第１のＰＭＯＳトランジスタ、ＮＴ１・・・第１のＮＭＯＳトランジスタ、ＢＩＮＶ１２３２・・・第１のバックツーバックインバータ、ＢＩＮＶ２・・・第２のバックツーバックインバータ、ＡＴ１・・・第１のアクセストランジスタ、ＡＴ２・・・第２のアクセストランジスタ、２３２Ｕ，２３２Ｂ・・・書き込みドライバ、３０・・・垂直走査回路、３１０・・・第１のサポート回路、３２０・・・第２のサポート回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、１００・・・電子機器、１１０・・・ＣＭＯＳイメージセンサ、１２０・・・光学系、１３０・・・信号処理回路（ＰＲＣ）。

Claims (19)

  1. 光電変換を行う画素が配置された画素部と、
    前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、
    前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、
    前記ＳＲＡＭは、
    第１のビット線および第２のビット線と、
    電源と、
    基準電位と、
    仮想電源ノードと、
    仮想電源電位ノードと、
    前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、
    前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、
    ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、
    ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、
    前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、
    前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、
    前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている
    固体撮像装置。
  2. 前記読み出し部は、
    前記第１の第１導電型トランジスタおよび前記第１の第２導電型トランジスタのうちの少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御して、弱電流源またはスイッチのいずれかで動作するように制御する
    請求項１記載の固体撮像装置。
  3. 前記読み出し部は、
    ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するように、少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御し、
    前記ＡＤ変換期間後の読み出し期間には、スイッチとして動作するように少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御する
    請求項２記載の固体撮像装置。
  4. 前記読み出し部は、
    前記第１の第１導電型トランジスタのゲート電圧を制御する第１のサポート回路と、
    前記第１の第２導電型トランジスタのゲート電圧を制御する第２のサポート回路と、を含み、
    前記第１のサポート回路は、
    前記ＳＲＡＭの前記第１の第１導電型トランジスタのゲートに接続された第１の制御ノードと、
    ソースが電源に接続され、ゲートおよびドレインが前記第１の制御ノードに接続されたカレントミラー用第１導電型トランジスタと、
    前記カレントミラー用第１導電型トランジスタのドレインと基準電位との間に接続された第１の電流源と、
    前記第１の制御ノードと基準電位との間に接続された第１のフルスイッチと、を含み、
    前記第２のサポート回路は、
    前記ＳＲＡＭの前記第１の第２導電型トランジスタのゲートに接続された第２の制御ノードと、
    ソースが基準電位に接続され、ゲートおよびドレインが前記第２の制御ノードに接続されたカレントミラー用第２導電型トランジスタと、
    電源と前記カレントミラー用第２導電型トランジスタのドレインとの間に接続された第２の電流源と、
    前記第２の制御ノードと電源との間に接続された第２のフルスイッチと、を含む
    請求項３記載の固体撮像装置
  5. 前記読み出し部は、
    前記ＡＤ変換期間には、前記第１のフルスイッチおよび前記第２のフルスイッチを非導通状態にして、前記第１の第１導電型トランジスタおよび前記第１の第２導電型トランジスタのゲート電圧を弱電流源モードのために、各々の目標バイアス電圧に遷移させ、
    前記読み出し期間には、前記第１のフルスイッチおよび前記第２のフルスイッチを導通状態にして、前記第１の第１導電型トランジスタのゲート電圧を基準電位レベルに遷移させて前記仮想電源ノードを電源ラインとして動作させ、前記第１の第２導電型トランジスタのゲート電圧を電源電圧レベルに遷移させて前記仮想基準電位ノードを基準電位として動作させる
    請求項４記載の固体撮像装置。
  6. 少なくとも前記第１のバックツーバックインバータ、前記第２のバックツーバックインバータ、前記第１のアクセストランジスタ、および前記第２のアクセストランジスタを含んでビットセルが形成され、
    複数の前記ビットセルが、前記仮想電源ノードと前記仮想基準電位ノードとの間の並列に接続されている
    請求項１から５のいずれか一に記載の固体撮像装置。
  7. 前記第１のビット線と前記第２のビット線の両端側にそれぞれ書き込みドライバが接続されている
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う
    請求項１から７のいずれか一に記載の固体撮像装置。
  9. 前記比較器は、前記第１の比較処理において、
    前記オーバーフロー電荷の量に応じた時間に対応する前記第１の比較結果信号を出力する
    請求項８記載の固体撮像装置。
  10. 前記比較器は、前記第１の比較処理において、
    前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
    請求項９記載の固体撮像装置。
  11. 前記蓄積期間は、
    前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
    前記第１の比較処理の期間は、
    前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
    前記第２の比較処理の期間は、
    前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
    請求項８から１０のいずれか一に記載の固体撮像装置。
  12. 前記読み出し部は、
    前記第１の比較処理と前記第２の比較処理を、照度に応じて選択的に行うように制御する
    請求項８から１１のいずれか一に記載の固体撮像装置。
  13. 前記画素は、
    前記出力ノードとしてのフローティングディフュージョンと、
    リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、を含む
    請求項１から１２のいずれか一に記載の固体撮像装置。
  14. 前記比較器は、
    第１の入力端子に、前記出力バッファ部による前記電圧信号が供給され、
    第２の入力端子に、前記参照電圧が供給され、
    前記第１の入力端子への前記電圧信号の供給ラインに結合キャパシタが接続されている
    請求項１から１３のいずれか一に記載の固体撮像装置。
  15. 前記比較器は、
    出力端子と前記第１の入力端子との間にリセットスイッチが接続され、
    前記出力端子側に負荷キャパシタが接続されている
    請求項１から１４のいずれか一に記載の固体撮像装置。
  16. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
    前記第２の基板には、
    少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
    請求項１から１５のいずれか一に記載の固体撮像装置。
  17. 前記画素は、
    前記出力ノードとしてのフローティングディフュージョンと、
    リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、を含み、
    前記フローティングディフュージョン前記リセット素子、および前記ソースフォロワ素子は前記第１の基板に形成され、
    前記電流源は、前記第１の基板または前記第２の基板に形成されている
    請求項１６記載の固体撮像装置。
  18. 光電変換を行う画素が配置された画素部と、
    前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、
    前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、
    前記ＳＲＡＭは、
    第１のビット線および第２のビット線と、
    電源と、
    基準電位と、
    仮想電源ノードと、
    仮想電源電位ノードと、
    前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、
    前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、
    ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、
    ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、
    前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、
    前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、
    前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている
    固体撮像装置の駆動方法であって、
    前記画素の画素信号を読み出す場合、前記メモリ部において、
    前記読み出し部の制御の下、
    前記第１の第１導電型トランジスタおよび前記第１の第２導電型トランジスタのうちの少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御して、弱電流源またはスイッチのいずれかで動作するように制御し、
    ＡＤ変換を行い、ＡＤＣコードの書き込みを行うＡＤ変換期間には、弱電流源として動作するように、少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御し、
    前記ＡＤ変換期間後の読み出し期間には、スイッチとして動作するように少なくとも前記第１の第１導電型トランジスタのゲート電圧を制御する
    固体撮像装置の駆動方法。
  19. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う画素が配置された画素部と、
    前記画素部の前記画素から画素信号を読み出す読み出し部と、を含み、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部と、を含み、
    前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われ、
    前記ＳＲＡＭは、
    第１のビット線および第２のビット線と、
    電源と、
    基準電位と、
    仮想電源ノードと、
    仮想電源電位ノードと、
    前記電源と前記仮想電源ノード間に接続された第１の第１導電型トランジスタと、
    前記基準電位と前記仮想基準電位ノード間に接続された第１の第２導電型トランジスタと、
    ソースが前記仮想電源ノードに接続された第２の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第２の第２導電型トランジスタを含み、前記第２の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲート同士が接続されて第１の入力ノードが形成され、ドレイン同士が接続されて第１の出力ノードが形成された第１のバックツーバックインバータと、
    ソースが前記仮想電源ノードに接続された第３の第１導電型トランジスタおよびソースが前記仮想基準電位ノードに接続された第３の第２導電型トランジスタを含み、前記第３の第１導電型トランジスタと前記第３の第２導電型トランジスタのゲート同士が接続されて第２の入力ノードが形成され、ドレイン同士が接続されて第２の出力ノードが形成された第２のバックツーバックインバータと、
    前記第１の出力ノードと前記第１のビット線間に接続された第１のアクセストランジスタと、
    前記第２の出力ノードと前記第２のビット線間に接続された第２のアクセストランジスタと、を含み、
    前記第１の入力―ドと前記第２の出力ノードが接続され、前記第２の入力ノードと前記第１の出力ノードが接続されている
    電子機器。
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