WO2022249638A1 - 撮像素子及び撮像装置 - Google Patents

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WO2022249638A1
WO2022249638A1 PCT/JP2022/010267 JP2022010267W WO2022249638A1 WO 2022249638 A1 WO2022249638 A1 WO 2022249638A1 JP 2022010267 W JP2022010267 W JP 2022010267W WO 2022249638 A1 WO2022249638 A1 WO 2022249638A1
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image signal
semiconductor chip
unit
comparison
signal
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PCT/JP2022/010267
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Inventor
泰志 片山
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present disclosure relates to imaging elements and imaging devices.
  • An imaging device in which pixels provided with photoelectric conversion elements that perform photoelectric conversion of incident light are arranged in a two-dimensional matrix. Each pixel generates and outputs an image signal corresponding to charges generated by photoelectric conversion. This image signal is an analog signal, is converted into a digital image signal by an analog-to-digital converter, and is output to the outside of the imaging element.
  • This analog-to-digital conversion device has a comparison section that compares an analog image signal with a reference signal whose voltage changes in a ramp-like manner, and a digital image signal corresponding to the analog image signal based on the comparison result in the comparison section. to output Specifically, the comparator outputs a signal as a comparison result when the analog image signal and the reference signal are equal.
  • the period from the start of comparison in the comparison section to the output of the comparison result signal corresponds to the voltage of the analog image signal on a one-to-one basis. Therefore, by generating and outputting a digital signal corresponding to this period, an analog image signal can be converted into a digital image signal.
  • This prior art comparison section comprises two transistors forming a differential pair.
  • a reference signal is applied to one gate terminal of the two transistors forming this differential pair, and an analog image signal is input to the other gate terminal.
  • a constant current load is connected to each of these transistors. As a result, a current corresponding to the difference between the reference signal and the analog image signal flows through each transistor, is converted into a voltage by the constant current load, and is output.
  • pixels and analog-to-digital conversion devices are arranged separately in two semiconductor chips, an upper chip and a lower chip.
  • the upper chip has pixels and two transistors forming a differential pair in the comparison section of the analog-to-digital converter
  • the lower chip has the rest of the analog-to-digital converter including two constant current loads of the differential pair. part is placed.
  • the differential pair of transistors and the constant current load are connected via the connecting portion.
  • a connection portion configured by joining electrodes arranged on respective semiconductor chips is used as the connection portion.
  • the conventional technology described above has the problem that it is difficult to reduce the pixel size.
  • a connection is required for every two transistors of the differential pair due to the isolation between the differential pair of the comparator and the constant current load.
  • This connecting portion is configured in a relatively large area. This is to absorb the positional deviation when stacking the two semiconductor chips. Since two such connection portions are arranged, there is a problem that the pixel size cannot be reduced.
  • the present disclosure proposes an imaging device and an imaging device that can be miniaturized.
  • the present disclosure has been made to solve the above-described problems, and includes a photoelectric conversion section that performs photoelectric conversion of incident light, a charge holding section that holds charges generated by the photoelectric conversion, and a charge holding section that holds charges generated by the photoelectric conversion.
  • a first semiconductor chip comprising a pixel circuit which has a reset section for resetting a charge holding section and outputs an analog image signal corresponding to the charge held in the charge holding section; a comparison unit that compares a reference signal whose voltage changes at a predetermined rate with time; and a conversion unit that converts the analog image signal into a digital image signal based on the result of the comparison.
  • a second semiconductor chip stacked on the semiconductor chip; and an analog signal output from the pixel circuit via a connecting portion and a coupling capacitor disposed between the first semiconductor chip and the second semiconductor chip.
  • an image signal line for transmitting an image signal to the comparison section, and at least one of the comparison section and the conversion section is an imaging element arranged at a position overlapping with the pixel circuit in plan view.
  • FIG. 1 is a block diagram showing a configuration of an example of an imaging device applicable to each embodiment of the present disclosure
  • FIG. 4 is a block diagram showing an example of a pixel configuration applicable to each embodiment
  • FIG. 1 is a diagram showing an example of the structure of an imaging device 1000 applicable to each embodiment
  • FIG. 1 is a diagram showing a configuration example of a pixel circuit and a comparison section according to the first embodiment of the present disclosure
  • FIG. 3 is a diagram showing a configuration example of a connecting portion according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram illustrating an example of image signal generation according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the pixel circuit and comparison unit according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the pixel circuit and comparison unit according to the first embodiment of the present disclosure
  • FIG. 5 is a diagram showing another configuration example of the connecting portion according to the first embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of a pixel circuit and a comparison unit according to the second embodiment of the present disclosure
  • FIG. 7 is a diagram illustrating an example of image signal generation according to the second embodiment of the present disclosure
  • FIG. 1 is a block diagram showing the configuration of an example of an imaging device applicable to each embodiment of the present disclosure.
  • an imaging device 1000 includes a pixel array section 1, a vertical scanning circuit 2, a horizontal scanning circuit 3, a timing control section 4, a DAC (Digital to Analog Converter) 5, a time code generation circuit 6, It includes an overall control unit 7 and an image processing unit 8 .
  • the pixel array section 1 includes a plurality of pixels 10. Also, the pixel 10 includes a light receiving element, a pixel circuit, a conversion circuit, and a storage section. Although details will be described later, the light-receiving element generates electric charge according to the received light through photoelectric conversion.
  • the pixel circuit reads the electric charge generated by the light receiving element and outputs it as an analog signal.
  • the conversion circuit converts the analog signal output from the pixel circuit into a pixel signal, which is a digital signal, based on the reference signal.
  • the storage unit stores the pixel signal converted by the conversion circuit.
  • the pixel 10 may further include a signal processing circuit that performs correlated double sampling (CDS) processing for noise reduction on the pixel signal.
  • CDS correlated double sampling
  • a plurality of pixels 10 are arranged in a matrix arrangement in the horizontal direction (row direction) and vertical direction (column direction).
  • the arrangement of the pixels 10 in the row direction is called a line.
  • Pixel signals read from a predetermined number of lines in the pixel array section 1 form one frame of image (image data). For example, when an image of one frame is formed by 3000 pixels ⁇ 2000 lines, the pixel array section 1 includes at least 2000 lines each including at least 3000 pixels 10 .
  • the vertical scanning circuit 2 generates control signals such as drive pulses for reading out pixel signals from the pixels 10 under the control of the overall control unit 7, which will be described later, and supplies them to each row of the pixel array unit 1.
  • the horizontal scanning circuit 3 performs a selection operation to select each column of the pixel array section 1 in a predetermined order under the control of the overall control section 7 . In each pixel 10, each pixel signal held in the storage section is sequentially output.
  • the horizontal scanning circuit 3 is configured using, for example, a shift register and an address decoder.
  • the timing control unit 4 generates one or more types of clock signals for controlling the operation of each unit of the imaging device 1000 under the control of the overall control unit 7, for example.
  • a clock signal generated by the timing control section 4 is supplied to the vertical scanning circuit 2 and the horizontal scanning circuit 3 .
  • the clock signal generated by the timing control unit 4 is also supplied to the DAC 5 and the time code generation circuit 6 .
  • the DAC 5 generates a reference signal used in the conversion circuit in each pixel 10 .
  • the DAC 5 has a constant voltage based on the clock signal supplied from the timing control unit 4 and the digital value supplied from the overall control unit 7 that decreases (or increases) in accordance with the clock signal.
  • a reference signal (RAMP signal) is generated that drops (or rises) stepwise according to the slope.
  • a reference signal generated by the DAC 5 is supplied to the pixel array section 1 and passed to each pixel 10 included in the pixel array section 1 .
  • the start of the reference signal ramp (voltage drop or rise) is described as the reference signal start.
  • the end of the ramp of the reference signal is described as the end of the reference signal.
  • the time code generation circuit 6 generates a time code according to the slope of the voltage in the reference signal.
  • the time code generation circuit 6 is supplied with a clock signal from the timing control unit 4 and a signal indicating the start of the reference signal from the overall control unit 7 .
  • the time code generation circuit 6 counts according to the clock signal and generates a time code indicating the time for each count.
  • the time code generated by the time code generation circuit 6 is supplied to the pixel array section 1 and transferred to each pixel 10 .
  • the overall control unit 7 includes, for example, a processor, and controls the overall operation of this imaging device 1000 according to a predetermined program. Further, the overall control unit 7 can also control the overall operation of the imaging device 1000 according to a control signal input from the outside.
  • the image processing unit 8 includes, for example, a frame memory, and stores pixel signals for one frame output from the horizontal scanning circuit 3 .
  • the image processing unit 8 performs predetermined image processing on the stored pixel signals for one frame.
  • the image processing here can be processing such as gain adjustment and white balance adjustment. Not limited to this, the image processing unit 8 can also execute processing such as edge extraction and face determination.
  • FIG. 2 is a block diagram showing an example of a pixel configuration applicable to each embodiment.
  • the pixel 10 includes a pixel circuit 11, a comparison section 12, a storage circuit 13, and an arithmetic circuit .
  • the comparison unit 12, the storage circuit, and the arithmetic circuit 14 constitute an analog-to-digital conversion device (ADC: Analog Digital Converter).
  • the pixel circuit 11 includes a light receiving element and a readout circuit.
  • the readout circuit reads out, from the light receiving element, charges generated in response to light received by the light receiving element.
  • the readout circuit outputs an analog signal having a voltage corresponding to the read charge.
  • the analog signal output from the readout circuit is supplied to the comparator 12 .
  • a reference signal is supplied from the DAC 5 to the comparator 12 .
  • the DAC 5 generates a reference signal for detecting the reset level of the readout circuit in one readout process from the readout circuit, and then detects the level of the analog signal read out from the readout circuit. Generate a reference signal for
  • the comparison unit 12 compares the analog signal supplied from the pixel circuit 11 and the reference signal supplied from the DAC 5, and outputs the output signal VCO when the voltage level relationship between the analog signal and the reference signal is inverted. invert.
  • the output signal VCO of the comparator 12 is supplied to the memory circuit 13 .
  • the time code generation circuit 6 generates a time code that is updated for each clock according to, for example, a clock signal.
  • the time code generated by the time code generation circuit 6 is supplied to the transfer circuit 20 for writing.
  • the write transfer circuit 20 is provided, for example, for each column in the pixel array section 1, and is connected to a plurality of pixels 10 aligned in the corresponding column.
  • the write transfer circuit 20 supplies the time code supplied from the time code generation circuit 6 to each connected pixel 10 .
  • the storage circuit 13 is, for example, a latch circuit and holds the time code supplied from the write transfer circuit 20 .
  • the storage circuit 13 updates the time code supplied and held immediately before with the time code supplied from the write transfer circuit 20 .
  • the storage circuit 13 stops updating the time code at the timing when the output signal VCO supplied from the comparator 12 is inverted.
  • the arithmetic circuit 14 performs noise removal processing on the analog signal read out from the readout circuit based on the time code held in the storage circuit 13 .
  • the arithmetic circuit 14 stores a time code held based on a reference signal for detecting the reset level of the readout circuit and a time code held based on a reference signal for detecting the level of the analog signal read from the readout circuit. , is performed. Based on this difference, pixel data can be obtained.
  • This pixel data is pixel data from which offset noise has been removed, and is returned to the storage circuit 13 .
  • the memory circuit 13 holds the pixel data returned from the arithmetic circuit 14 .
  • pixel data from which noise has been removed is read from the storage circuit 13 of each pixel 10 aligned in each row, for example, and the read pixel data is transferred to the transfer circuit 21 for readout. output via
  • the readout transfer circuit 21 reads the time code from the pixel 10 specified by each of the vertical scanning circuit 2 and the horizontal scanning circuit 3, and outputs it as pixel data.
  • the pixel data output from the readout transfer circuit 21 is supplied to the image processing section 8 and stored in the frame memory.
  • the image processing unit 8 performs predetermined image processing on the pixel data stored in the frame memory, and outputs the processed image data to the outside of the imaging apparatus 1000, for example.
  • the image processing unit 8 is an example of a processing circuit described in claims.
  • FIG. 3 is a diagram showing an example of the structure of an imaging device 1000 applicable to each embodiment.
  • an imaging device 1000 is formed by bonding a first semiconductor chip 1001 and a second semiconductor chip 1002 while electrically contacting each other via conductive paths 16, for example, to form one imaging device 1000. be done.
  • a pixel region 1010 is arranged on the first semiconductor chip 1001 .
  • the pixel circuits 11 are arranged in a matrix in the pixel area 1010 .
  • a pixel logic region 1011 is arranged in the second semiconductor chip 1002 .
  • the processing circuits 15 corresponding to the pixel circuits 11 are arranged in a matrix corresponding to the arrangement of the pixel circuits 11 in the first semiconductor chip 1001 .
  • the processing circuit 15 includes, for example, the comparison unit 12, the storage circuit 13, and the arithmetic circuit 14 shown in FIG. That is, the pixel 10 includes the pixel circuit 11 arranged on the first semiconductor chip 1001 and the processing circuit 15 arranged on the second semiconductor chip 1002 one-to-one with respect to the pixel circuit 11. consists of
  • the pixel circuit 11 is connected to the comparison section 12 of the processing circuit 15 .
  • the pixel circuit 11 and the comparison section 12 are connected by an image signal line 18 .
  • a plurality of pixel circuits 11 are arranged in the first semiconductor chip 1001 , and a plurality of processing circuits 15 are included in the second semiconductor chip 1002 .
  • the plurality of pixel circuits 11 and the plurality of processing circuits 15 are connected by a plurality of image signal lines 18, respectively.
  • This image signal line 18 constitutes the conductive path 16 described above.
  • the conducting path 16 includes a ground line for transmitting a reference potential, a power line for supplying power, and the like.
  • FIG. 4 is a diagram illustrating a configuration example of a pixel circuit and a comparison unit according to the first embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the pixel circuit 11 and the comparison section 12. As shown in FIG. As described above, the pixel circuit 11 is arranged on the first semiconductor chip 1001 and the comparison section 12 is arranged on the second semiconductor chip 1002 . The first semiconductor chip 1001 and the second semiconductor chip 1002 are bonded and stacked.
  • An image signal line 18 connects between the pixel circuit 11 and the comparison unit 12 .
  • the image signal line 18 connects the output of the pixel circuit 11 and the input of the comparison section 12 via the coupling capacitor 19 and the connection section 30 .
  • the connecting portion 30 connects wirings arranged in different semiconductor chips.
  • the connecting portion 30 can be configured by bonding pads (electrodes) respectively arranged on the first semiconductor chip 1001 and the second semiconductor chip 1002 . Details of the configuration of the connection unit 30 will be described later.
  • the image signal line 18 between the output of the pixel circuit 11 and the coupling capacitor 19 is referred to as an image signal line 18a.
  • the image signal line 18 between the coupling capacitor 19 and the connection portion 30 is referred to as an image signal line 18b.
  • the image signal line 18 between the connection section 30 and the input of the comparison section 12 is referred to as an image signal line 18c.
  • the pixel circuit 11 shown in FIG. and The charge discharge unit 113, the charge transfer unit 114, the reset unit 117, and the capacitance switching unit 115 can be composed of n-channel MOS transistors.
  • the drain-source can be made conductive by applying a voltage exceeding the threshold of the gate-source voltage Vgs to the gate.
  • a voltage exceeding the threshold of the gate-source voltage Vgs is hereinafter referred to as an on-voltage.
  • a control signal including this on-voltage is called an on-signal.
  • a signal line VOFG, a signal line OFG, a signal line TRG, a signal line FDG, and a signal line RST are wired in the pixel circuit 11 .
  • a signal line VOFG is a signal line through which charges held in a photoelectric conversion unit 111, which will be described later, are discharged. A positive voltage for charge discharge is applied to the signal line VOFG.
  • a signal line OFG, a signal line TRG, a signal line FDG, and a signal line RST are signal lines that transmit control signals to the gates of the charge discharge unit 113, the charge transfer unit 114, the capacitance switching unit 115, and the reset unit 117, respectively. These signal lines are signal lines for transmitting control signals from the vertical scanning circuit 2 described in FIG.
  • a power line Vdd1 for supplying power is further wired to the pixel circuit 11 .
  • the anode of the photoelectric conversion section 111 is grounded, and the cathode is connected to the source of the charge discharging section 113 and the source of the charge transfer section 114 .
  • a drain of the charge discharging unit 113 is connected to the signal line VOFG.
  • the drain of the charge transfer section 114 is connected to the source of the capacitance switching section 115, one end of the charge holding section 112, and the image signal line 18a. Another end of the charge holding portion 112 is grounded.
  • a drain of the capacitance switching unit 115 is connected to a source of the reset unit 117 and one end of the second charge holding unit 116 .
  • the other end of the second charge holding portion 116 is grounded.
  • a drain of the reset unit 117 is connected to the power supply line Vdd1.
  • the gate of the charge discharge unit 113, the gate of the charge transfer unit 114, the gate of the capacitance switching unit 115, and the gate of the reset unit 117 are connected to the signal line OFG, the signal line TRG, the signal line FDG, and the signal line RST, respectively.
  • the photoelectric conversion unit 111 performs photoelectric conversion of incident light.
  • This photoelectric conversion unit 111 can be configured by a photodiode.
  • the photoelectric conversion unit 111 holds charges generated by photoelectric conversion during the exposure period.
  • the charge discharge unit 113 discharges the charge held in the photoelectric conversion unit 111.
  • the charge discharge unit 113 discharges the charges held in the photoelectric conversion unit 111 to the signal line VOFG by establishing electrical continuity between the signal line VOFG and the photoelectric conversion unit 111 .
  • the charge holding section 112 holds the charge generated by the photoelectric conversion section 111 .
  • the charge holding portion 112 can be configured by a floating diffusion region (FD), which is a semiconductor region with a relatively high impurity concentration formed in a semiconductor substrate.
  • FD floating diffusion region
  • the charge transfer section 114 transfers charges generated by the photoelectric conversion section 111 to the charge holding section 112 .
  • the charge transfer portion 114 transfers charges by establishing electrical continuity between the photoelectric conversion portion 111 and the charge holding portion 112 .
  • the second charge holding section 116 is connected in parallel to the charge holding section 112 and holds charges generated by the photoelectric conversion section 111 .
  • This second charge holding unit 116 can be configured by, for example, a capacitor.
  • the capacity switching section 115 connects between the charge holding section 112 and the second charge holding section 116 .
  • the capacitance switching unit 115 When the capacitance switching unit 115 is in a non-conducting state, the charge generated by the photoelectric conversion unit 111 is held only in the charge holding unit 112 .
  • the capacity switching unit 115 when the capacity switching unit 115 is turned on, the second charge holding unit 116 is connected in parallel to the charge holding unit 112, and the charge holding capacity generated by the photoelectric conversion unit 111 is increased. In this manner, the capacitance switching unit 115 switches the capacitance of the charge holding unit. Thereby, the conversion efficiency of the pixel circuit 11 can be changed.
  • the conversion efficiency is high when the capacity switching unit 115 is in a non-conducting state, and the conversion efficiency is low when the capacity switching unit 115 is in a conducting state because the storage capacity increases.
  • the capacitance switching unit 115 is made non-conductive to set a high conversion efficiency mode.
  • the capacitance switching unit 115 is turned on to switch to a low conversion efficiency mode. This can prevent saturation of the charge holding unit 112 .
  • the reset section 117 resets the charge holding section 112 and the second charge holding section 116 .
  • the reset unit 117 performs resetting by connecting the charge holding unit 112 and the power supply line Vdd1 via the capacitance switching unit 115 and discharging the charge of the charge holding unit 112 to the power supply line Vdd1. At this time, the second charge holding unit 116 is also reset.
  • the operation of the pixel circuit 11 is as follows. First, the charge discharging portion 113 is made conductive to discharge the charge of the photoelectric conversion portion 111 . This starts the exposure period. During this exposure period, charges generated by photoelectric conversion are held in the photoelectric conversion unit 111 . After a predetermined exposure period has elapsed, the reset unit 117 and the capacitance switching unit 115 are brought into conduction to reset the charge holding unit 112 and the second charge holding unit 116 . After the reset is completed, the charge transfer portion 114 is turned on to transfer the charge held in the photoelectric conversion portion 111 to the charge holding portion 112 .
  • the capacitance switching unit 115 when the capacitance switching unit 115 is turned on, part of the charge held in the photoelectric conversion unit 111 is transferred to the second charge holding unit 116 . Since the image signal line 18 is connected to the charge holding portion 112 , an image signal, which is a voltage signal corresponding to the charge held in the charge holding portion 112 , is output to the image signal line 18 .
  • This image signal is an analog signal. This analog image signal is compared with a reference signal by the comparing section 12 described below.
  • the comparison unit 12 includes MOS transistors 121 to 127, a capacitor 128, and a waveform shaping circuit 129.
  • the MOS transistors 121 and 122 can be composed of p-channel MOS transistors.
  • the MOS transistors 123 to 127 can be composed of n-channel MOS transistors.
  • a signal line AZ, a signal line VREF, and a signal line Bias are wired to the comparison unit 12 .
  • a signal line AZ is a signal line that transmits control signals to the MOS transistors 126 and 127 .
  • a signal line VREF is a signal line that transmits the aforementioned reference signal.
  • a signal line Bias is a signal line that supplies a bias voltage to the MOS transistor 125 .
  • a power line Vdd ⁇ b>2 for supplying power is further wired to the comparison unit 12 .
  • the image signal line 18c which is the input signal line of the comparator 12, is connected to the gate of the MOS transistor 123 and the source of the MOS transistor 126.
  • the source of MOS transistor 123 is connected to the drain of MOS transistor 125 and the source of MOS transistor 124 .
  • the source of MOS transistor 125 is grounded.
  • the drain of the MOS transistor 123 is connected to the drain of the MOS transistor 126 , the drain of the MOS transistor 121 and the input of the waveform shaping circuit 129 .
  • the source of the MOS transistor 121 is connected to the power supply line Vdd2, and the gate of the MOS transistor 121 is connected to the gate of the MOS transistor 122, the drain of the MOS transistor 122, the drain of the MOS transistor 124, and the drain of the MOS transistor 127.
  • the source of MOS transistor 122 is connected to power supply line Vdd2.
  • the gate of MOS transistor 124 is connected to the source of MOS transistor 127 and one end of capacitor 128 .
  • the other end of capacitor 128 is connected to signal line VREF.
  • the gates of MOS transistors 126 and 127 are commonly connected to signal line AZ.
  • a gate of the MOS transistor 125 is connected to the signal line Bias.
  • the MOS transistors 123 and 124 are transistors forming a differential pair, and output the difference between the voltages applied to their respective gates.
  • An analog image signal is applied to the gate of the MOS transistor 123 through the image signal line 18 (image signal line 18 c ), and a reference signal is applied to the gate of the MOS transistor 124 through the capacitor 128 . Therefore, the differential pair composed of MOS transistors 123 and 124 detects the difference between the analog image signal and the reference signal. Specifically, a current corresponding to the difference between the analog image signal and the reference signal flows through the MOS transistors 123 and 124 . This current is converted into a voltage change by MOS transistors 121 and 122, which will be described later, and output as a comparison result. In the circuit shown in the figure, the drain of the MOS transistor 123 outputs a comparison result signal. This signal is input to the waveform shaping circuit 129 .
  • the MOS transistors 121 and 122 are configured as constant current circuits and constitute the loads of the MOS transistors 123 and 124, respectively.
  • MOS transistors 121 and 122 form a current mirror circuit and supply source currents to MOS transistors 123 and 124 .
  • the MOS transistors 121 and 122 convert changes in current flowing through the MOS transistors 123 and 124 into voltage changes.
  • the MOS transistor 125 constitutes a constant current circuit and supplies a constant current to the differential pair composed of the MOS transistors 123 and 124 .
  • the MOS transistor 125 supplies the MOS transistors 123 and 124 with a sink current corresponding to the bias voltage supplied by the signal line Bias.
  • MOS transistors 126 and 127 initialize a differential pair consisting of MOS transistors 123 and 124 . Initialization can be performed by MOS transistor 126 conducting between the drain and gate of MOS transistor 123 and MOS transistor 127 conducting between the drain and gate of MOS transistor 124 . Due to this initialization, the voltages of the respective drains are applied to the gates of the MOS transistors 123 and 124 as initial voltages.
  • a coupling capacitor 19 is connected to the gate of MOS transistor 123 and a capacitor 128 is connected to the gate of MOS transistor 124 . Initialization charges these coupling capacitors 19 and 128 to an initial voltage. This initialization is performed based on the control signal transmitted by the signal line AZ.
  • a capacitor 128 is a coupling capacitor that transmits a signal to the gate of MOS transistor 124 .
  • the waveform shaping circuit 129 shapes the waveform of the differential pair of output signals composed of the MOS transistors 123 and 124 .
  • the waveform shaping circuit 129 is composed of an amplifier and a delay circuit, and shapes the waveform by converting the differential pair output signal of the MOS transistors 123 and 124 into a signal with a predetermined pulse width.
  • the analog image signal is applied to the gate of the MOS transistor 123 and the reference signal is applied to the gate of the MOS transistor 124 .
  • a signal whose voltage drops in a ramp-like manner is assumed as this reference signal.
  • the analog image signal and the reference signal are compared, and a current corresponding to the difference flows through the MOS transistors 123 and 124 . Since the reference signal has a higher voltage than the analog image signal at the initial stage, more current flows through the MOS transistor 124 than through the MOS transistor 123 . Since the gain of the differential pair in the figure is high, the MOS transistor 124 becomes conductive, and the MOS transistor 123 becomes substantially non-conductive. Therefore, the drain of the MOS transistor 123 becomes a high potential, and an H level signal is output.
  • the MOS transistor 124 transitions to a non-conducting state and the MOS transistor 123 transitions to a conducting state.
  • the drain of the MOS transistor 123 becomes a low potential and outputs an L level signal.
  • the differential pair of MOS transistors 123 and 124 shown in the same figure can detect the difference between the analog image signal and the reference signal. Further, by detecting the transition of the MOS transistor 123 from the non-conducting state to the conducting state, it is possible to detect when the reference signal becomes equal to the analog image signal.
  • the signal resulting from the comparison between the analog image signal and the reference signal is output to the node to which the drain of the MOS transistor 123 is connected.
  • This signal is transmitted through the waveform shaping circuit 129 to the memory circuit 13 described with reference to FIG. 2 and converted into a digital image signal.
  • the storage circuit 13 is an example of the conversion unit described in the claims.
  • the potential difference corresponding to the initial overvoltage of the MOS transistor 123 and the reset voltage of the charge holding unit 112 is coupled.
  • Capacitor 19 can be charged. Thereby, the coupling capacitor 19 can transmit only the change in the potential of the charge holding portion 112 to the comparison portion 12 .
  • a power line Vdd1 is wired to the pixel circuit 11, and a power line Vdd2 is wired to the comparator 12. Since different power supplies are supplied to the respective circuits in this manner, the influence of fluctuations in the power supply voltage can be reduced.
  • FIG. 5 is a diagram illustrating a configuration example of a connection unit according to the first embodiment of the present disclosure; This figure is a cross-sectional view showing a configuration example of the connecting portion 30. As shown in FIG. Also, this figure is a cross-sectional view showing the region of the connecting portion 30 in the stacked first semiconductor chip 1001 and second semiconductor chip 1002 .
  • a first semiconductor chip 1001 includes a semiconductor substrate 120 and a wiring area 130 .
  • the semiconductor substrate 120 is a semiconductor substrate on which elements such as the pixel circuit 11 are formed.
  • This semiconductor substrate 120 can be made of silicon, for example.
  • the wiring region 130 is a region where wiring for transmitting signals to elements is formed.
  • the wiring region 130 includes wiring 132 and an insulating layer 131 .
  • the wiring 132 is a conductor that transmits signals to the elements.
  • This wiring 132 can be made of, for example, copper (Cu).
  • the insulating layer 131 insulates the wiring 132 .
  • This insulating layer 131 can be made of, for example, silicon oxide (SiO 2 ).
  • via plugs 133 and first pads 134 are further arranged in the wiring region 130 in the figure.
  • the via plugs 133 connect the wirings 132 arranged in different layers of the wiring region 130 and the semiconductor substrate 120 .
  • the via plug 133 can be made of, for example, a columnar metal.
  • wirings 132a and 132b arranged in parallel are described in the wiring region 130 in the figure.
  • the wirings 132a and 132b constitute the coupling capacitor 19.
  • the insulating layer 131 between the wires 132a and 132b constitutes the dielectric of the coupling capacitor 19.
  • the first pad 134 is an electrode that forms the connecting portion 30 by being joined to a second pad 234 to be described later.
  • This first pad 134 can be made of Cu, for example.
  • a first pad 134 is buried in the surface of the wiring region 130 .
  • the pixel circuit 11 and the wiring 132a forming the coupling capacitor 19 are connected by the image signal line 18a.
  • the via plug 133 constitutes a part of the wiring 132a.
  • the wiring 132a forming the coupling capacitor 19 and the first pad 134 are connected by a via plug 133 forming the image signal line 18b.
  • the second semiconductor chip 1002 includes a semiconductor substrate 220 and a wiring area 230.
  • the semiconductor substrate 220 is a semiconductor substrate on which elements are formed in the same manner as the semiconductor substrate 120 . Elements such as the comparison unit 12 and the memory circuit 13 (not shown) are arranged on the semiconductor substrate 220 .
  • the wiring region 230 is a region in which wiring for transmitting signals to elements is formed, like the wiring region 130 .
  • a second pad 234 is arranged in this wiring region 230 .
  • description of wiring and the like is omitted.
  • the second pad 234 is an electrode made of Cu or the like, similar to the first pad 134 , and is buried in the surface of the wiring area 230 .
  • the image signal line 18c connects between the second pad 234 and the comparison unit 12 .
  • the wiring area 130 of the first semiconductor chip 1001 and the wiring area 230 of the second semiconductor chip 1002 are joined to stack the first semiconductor chip 1001 and the second semiconductor chip 1002 .
  • the first pad 134 and the second pad 234 are aligned and joined to form the connecting portion 30 .
  • This bonding can be performed, for example, by thermally pressing the first pad 134 and the second pad 234 together.
  • the pixel circuit 11 is arranged at a position overlapping at least one of the comparison unit 12 and the storage circuit 13 in plan view. Thereby, the size of the pixel 10 in plan view can be reduced.
  • the coupling capacitor 19 is not limited to this example.
  • it can be configured by an MIS (Metal Insulator Semiconductor) that uses the wiring 132 and the semiconductor region formed on the semiconductor substrate 120 as electrodes.
  • MIS Metal Insulator Semiconductor
  • the coupling capacitor 19 on the first semiconductor chip 1001 and separating the output of the pixel circuit 11 from the connection section 30, the influence of the parasitic capacitance of the connection section 30 can be reduced. can be reduced. Specifically, since the charge holding portion 112 of the pixel circuit 11 connected to the image signal line 18 is not added with the parasitic capacitance of the connection portion 30, an increase in the capacitance of the charge holding portion 112 can be reduced. , a decrease in conversion efficiency can be prevented.
  • FIG. 6 is a diagram illustrating an example of image signal generation according to the first embodiment of the present disclosure.
  • This figure is a timing chart showing the processing in the pixel circuit 11 and the comparison section 12.
  • RST As shown in FIG. "RST”, “FDG”, “OFG”, “TRG” and “AZ” in FIG. represents The value "1" portion of these binarized control signals represents the aforementioned on-voltage signal.
  • the dashed line in the figure represents the level of 0V.
  • the control signal in the figure represents an example of a control signal for applying a voltage of 0 V when turning off the MOS transistor to be controlled. A different voltage, eg, -1V, can be applied to the signal voltage that turns off the MOS transistor.
  • FD in the figure represents an analog image signal input to the comparison unit 12.
  • VREF represents a reference signal.
  • Waveform Shaping Circuit Input represents a signal input to the waveform shaping circuit 129 .
  • the control signals on the signal line RST, the signal line FDG, the signal line OFG, the signal line TRG, and the signal line AZ are "0". Also, the analog image signal becomes the voltage at the time of reset.
  • the reference signal has a predetermined initial voltage.
  • ON signals are applied from the signal line RST and the signal line FDG, and the reset section 117 and the capacitance switching section 115 are turned on. Thereby, the charge holding portion 112 and the second charge holding portion 116 are reset. Note that the input of the ON signal to the signal line FDG continues until T6.
  • the analog image signal becomes a voltage based on the charge remaining in the charge holding portion 112 or the like.
  • the reference signal is applied from the signal line VREF.
  • the initial value of the reference signal is applied. Since this initial value is a voltage higher than the analog image signal, the MOS transistors 124 forming the differential pair are rendered conductive and the MOS transistors 123 are rendered non-conductive. Therefore, the waveform shaping circuit input becomes an H level signal.
  • the reference signal becomes equal to the analog image signal.
  • the input of the waveform shaping circuit transitions to L level.
  • This signal is shaped by the waveform shaping circuit 129 and input to the storage circuit 13 described with reference to FIG.
  • the storage circuit 13 takes in and stores the time code transferred by the write transfer circuit 20 at this time.
  • This captured time code corresponds to the elapsed time from the start of the reference signal drop at T9. This makes it possible to acquire the elapsed time corresponding to the voltage of the analog image signal at the time of reset.
  • an ON signal is applied from the signal line TRG, and the charge transfer section 114 becomes conductive. Thereby, the charge held in the photoelectric conversion unit 111 is transferred to the charge holding unit 112 .
  • the analog image signal has a voltage corresponding to the charge transferred to and held by the charge holding unit 112 . Also, the reference signal on the signal line VREF returns to the initial value. Therefore, the waveform shaping circuit input becomes H level.
  • the reference signal becomes equal to the analog image signal.
  • the input of the waveform shaping circuit transitions to L level.
  • This signal is shaped by the waveform shaping circuit 129 and input to the storage circuit 13 .
  • the storage circuit 13 further takes in and stores the time code transferred by the write transfer circuit 20 at this time.
  • This captured time code corresponds to the elapsed time from the start of the reference signal drop at T14. This makes it possible to acquire the elapsed time corresponding to the voltage of the analog image signal based on the incident light.
  • the reference signal returns to its initial state.
  • the arithmetic circuit 14 described in FIG. 2 subtracts the elapsed time corresponding to the voltage of the analog image signal at the time of reset acquired at T10 from the elapsed time based on the voltage of the analog image signal acquired at T15. As a result, the aforementioned CDS is executed.
  • a digital signal corresponding to the elapsed time after CDS corresponds to a digital image signal after analog-to-digital conversion. Analog-to-digital conversion of the image signal can be performed in this way.
  • this figure shows the operation of the pixel circuit 11 at high conversion efficiency.
  • the signal indicated by the dashed line in the figure is applied.
  • this figure shows an example in which generation of an analog image signal in the pixel circuit 11 and comparison between the analog image signal and the reference signal in the comparison unit 12 are performed separately.
  • the generation of the analog image signal in the pixel circuit 11 and the comparison of the analog image signal and the reference signal in the comparison unit 12 can be performed in parallel. Specifically, after transfer of the charge of the photoelectric conversion unit 111 by the charge transfer unit 114 in T12-T13, an ON signal is applied to the signal line OFG to make the charge discharging unit 113 conductive, and the exposure of the next frame is started. You can also
  • the configuration of the pixel circuit 11 is not limited to this example.
  • the capacitance switching unit 115 and the second charge holding unit 116 can be omitted.
  • the charge discharging unit 113 can be omitted.
  • the charge of the photoelectric conversion unit 111 is discharged by bringing the reset unit 117 and the charge transfer unit 114 into conduction.
  • a configuration in which a plurality of pixel circuits 11 are connected to one comparing section 12 can be adopted.
  • FIGS. 7A and 7B are diagrams showing other configuration examples of the pixel circuit and comparison unit according to the first embodiment of the present disclosure. This figure is a circuit diagram showing another configuration example of the pixel circuit 11 and the comparison unit 12 .
  • FIG. 7A is a diagram showing an example in which the coupling capacitor 19 is arranged on the second semiconductor chip 1002.
  • the input of the comparison section 12 is a voltage obtained by dividing the output voltage of the pixel circuit 11 by the parasitic capacitance of the connection section 30 and the coupling capacitor 19 .
  • Vfd represents the output voltage of the pixel circuit 11 .
  • C1 represents the parasitic capacitance on the side of the image signal line 18c.
  • C2 represents the capacitance of the coupling capacitor 19; In the configuration of FIG. 7A, this C1 can be reduced. Therefore, the decrease in Vin can be reduced.
  • FIG. 7B is a diagram showing an example in which the coupling capacitor 19 is omitted and the connection portion 31 is arranged instead of the connection portion 30.
  • This connection portion 31 is a connection portion in which a dielectric layer is arranged between the first pad 134 and the second pad 234 . The configuration of this connecting portion 31 will be described below.
  • FIG. 8 is a diagram illustrating another configuration example of the connection unit according to the first embodiment of the present disclosure. This figure is a cross-sectional view showing a configuration example of the connecting portion 31 . Also, similar to FIG. 5, this figure is a cross-sectional view showing the region of the connecting portion 31 in the stacked first semiconductor chip 1001 and second semiconductor chip 1002. As shown in FIG.
  • the connecting portion 31 shown in the figure includes a first pad 134 , a second pad 234 and a dielectric layer 150 .
  • Dielectric layer 150 is a dielectric disposed between first pad 134 and second pad 234 .
  • This dielectric layer 150 can be composed of an insulating film, for example, a SiO 2 film. Since the first pad 134 and the second pad 234 are arranged to face each other with the dielectric interposed therebetween, the connecting portion 31 constitutes a capacitor. Therefore, the coupling capacitor 19 can be omitted in the pixel 10 of FIG. Since the coupling capacitor 19 is omitted, the influence of the voltage division of the output voltage of the pixel circuit 11 can be reduced. In addition, since the parasitic capacitance of the connection portion 31 that is added to the capacitance of the charge holding portion 112 described with reference to FIG.
  • the pixel circuit 11 and the comparison section 12 are arranged on different semiconductor chips.
  • the pixel circuit 11 and the comparison section 12 are connected by an image signal line 18 to which a coupling capacitor 19 and a connection section 30 are connected in series. Accordingly, the number of connection portions arranged in the pixel 10 can be reduced to one. A reduction in the size of the pixel 10 is possible.
  • the coupling capacitor 19 in the image signal line 18, the pixel circuit 11 and the comparison section 12 can be separated in terms of direct current. Thereby, the reset voltage of the pixel circuit 11 and the initial voltage at the time of initialization of the comparison unit 12 can be set to different voltages. In the pixel circuit 11, the dynamic range can be widened by increasing the reset voltage.
  • the imaging device 1000 of the first embodiment described above uses the comparison unit 12 configured by a differential pair.
  • an imaging device 1000 according to the second embodiment of the present disclosure differs from the above-described first embodiment in that it uses a comparison unit 12 configured as a single-ended circuit.
  • FIG. 9 is a diagram illustrating a configuration example of a pixel circuit and a comparison unit according to the second embodiment of the present disclosure.
  • This figure is a circuit diagram showing a configuration example of the pixel circuit 11 and the comparison unit 12, like FIG.
  • the comparing section 12 in FIG. 4 differs from the comparing section 12 in FIG. 4 in that it is configured by a single-ended circuit. Note that the description of the pixel circuit 11 is simplified in FIG.
  • the comparison unit 12 in the figure includes MOS transistors 171 to 178, a capacitor 179, and a waveform shaping circuit 129.
  • P-channel MOS transistors can be used for the MOS transistors 171 to 173 .
  • MOS transistors 174 to 178 can be n-channel MOS transistors.
  • the image signal line 18 c is connected to the gate of the MOS transistor 171 , the drain of the MOS transistor 174 and one end of the capacitor 179 .
  • the other end of capacitor 179 is connected to signal line VREF.
  • the source of the MOS transistor 171 is connected to the power supply line Vdd2, and the drain is connected to the source of the MOS transistor 174, the drain of the MOS transistor 175 and the gate of the MOS transistor 172.
  • the gate of MOS transistor 175 is connected to signal line Bias, and the source of MOS transistor 175 is grounded.
  • the source of the MOS transistor 172 is connected to the power supply line Vdd2, and the drain of the MOS transistor 172 is connected to the drain of the MOS transistor 176, the drain of the MOS transistor 177, the gate of the MOS transistor 173 and the gate of the MOS transistor 178.
  • the gate of MOS transistor 176 is connected to signal line AZ, and the source of MOS transistor 176 is connected to the gate of MOS transistor 177 .
  • the source of MOS transistor 177 is grounded.
  • the source of MOS transistor 173 is connected to power supply line Vdd2.
  • the drain of the MOS transistor 173 and the drain of the MOS transistor 178 are commonly connected to the input of the waveform shaping circuit 129 .
  • the source of MOS transistor 178 is grounded.
  • An analog image signal is input through the coupling capacitor 19 and a reference signal is input through the capacitor 179 to the gate of the MOS transistor 171 . These analog image signal and reference signal are added and input to the gate of the MOS transistor 171 .
  • MOS transistor 175 forms a constant current load for MOS transistor 171 . A current corresponding to the voltage supplied from the signal line Bias flows through the MOS transistor 175 . Therefore, a voltage corresponding to the voltage supplied by the signal line Bias and the voltage applied to the gate of the MOS transistor 171 is output.
  • the drain of the MOS transistor 123 becomes H level.
  • the drain of MOS transistor 123 becomes L level. Therefore, when the reference signal changes and the absolute value of the gate-source voltage Vgs of the MOS transistor 171 exceeds the voltage supplied by the signal line Bias, the output of the MOS transistor 171 is inverted. Thereby, the analog image signal and the reference signal can be compared.
  • the comparison unit 12 in FIG. 1 detects the difference between the signal obtained by adding the analog image signal and the reference signal and the voltage supplied from the signal line Bias, and performs comparison.
  • the MOS transistor 172 and the MOS transistor 177 constitute an inverting amplifier circuit.
  • This MOS transistor 177 forms a constant current load for MOS transistor 172 . Since the gate of the MOS transistor 172 is connected to the drain of the MOS transistor 171, the voltage obtained by inverting the input signal is output to the drain of the MOS transistor 172. FIG. At this time, it is preferable to adjust the drain current Id2 of the MOS transistor 172 to a value substantially equal to the drain current Id1 of the MOS transistor 171 . This is because Id1 and Id2 exclusively flow in the comparison unit 12, so that fluctuations in the power supply current flowing through the power supply line Vdd2 are reduced, and noise is reduced.
  • MOS transistors 173 and 178 form an inverting buffer.
  • the MOS transistors 173 and 178 are CMOS (Complementary Metal Oxide Semiconductor) inverting buffers.
  • CMOS Complementary Metal Oxide Semiconductor
  • By arranging this CMOS inverting buffer it is possible to restore the logic of the signal inverted by the circuit of the MOS transistors 177 and 178 while preventing an increase in the power supply current of the comparing section 12 . This is because almost no power supply current flows in a CMOS circuit in a steady state.
  • the power supply current of the comparison unit 12 can be limited to either Id1 or Id2 described above, and fluctuations in the power supply current can be prevented.
  • MOS transistors 174 and 176 are transistors for initializing the comparator 12 .
  • FIG. 10 is a diagram illustrating an example of image signal generation according to the second embodiment of the present disclosure. This figure is a timing chart showing the processing in the pixel circuit 11 and the comparison section 12, as in FIG. "MOS transistor 171 input” in the figure represents the voltage input to the gate of the MOS transistor 171. Otherwise, symbols common to those in FIG. 6 are used.
  • the control signals on the signal line RST, the signal line FDG, the signal line OFG, the signal line TRG, and the signal line AZ are "0". Also, the analog image signal becomes the voltage at the time of reset.
  • the reference signal has a predetermined voltage.
  • ON signals are applied from the signal lines RST and FDG, the reset section 117 and the capacitance switching section 115 are turned on, and the charge holding section 112 and the second charge holding section 116 are reset.
  • an ON signal is applied from the signal line OFG, the charge discharging portion 113 becomes conductive, and the charge of the photoelectric conversion portion 111 is discharged.
  • the analog image signal becomes a voltage based on the charge remaining in the charge holding portion 112 or the like.
  • an ON signal is applied from the signal line AZ, and the MOS transistors 174 and 176 are rendered conductive.
  • the comparison unit 12 is initialized.
  • the reference signal changes to a lower voltage.
  • the reference signal in FIG. 6 is a signal whose voltage increases in a ramp-like manner from a low initial voltage.
  • the reference signal is applied from the signal line VREF.
  • the initial value of the reference signal is applied.
  • This initial value is a voltage lower than the initialization voltage described above.
  • the gate voltage (absolute value of Vgs) of the MOS transistor 171 becomes higher than the voltage of the signal line Bias, and the drain of the MOS transistor 171 is inverted to H level. Therefore, the input of the waveform shaping circuit 129 becomes an H level signal.
  • the voltage obtained by adding the reference signal and the analog image signal applied to the gate of the MOS transistor 171 becomes equal to the voltage of the signal line Bias.
  • the input of the waveform shaping circuit transitions to L level. This signal is shaped by the waveform shaping circuit 129 and input to the storage circuit 13 described with reference to FIG.
  • an ON signal is applied from the signal line TRG, the charge transfer section 114 becomes conductive, and the charge held in the photoelectric conversion section 111 is transferred to the charge holding section 112.
  • the analog image signal has a voltage corresponding to the charge transferred to and held by the charge holding unit 112 .
  • the reference signal on the signal line VREF returns to the initialization voltage. Therefore, the waveform shaping circuit input becomes H level.
  • the voltage obtained by adding the reference signal and the analog image signal applied to the gate of the MOS transistor 171 becomes equal to the voltage of the signal line Bias.
  • the waveform shaping circuit input transitions to L level. This signal is shaped by the waveform shaping circuit 129 and input to the storage circuit 13 .
  • the arithmetic circuit 14 described in FIG. 2 performs CDS on the elapsed time based on the voltage of the analog image signal acquired at T10 and T15. This enables analog-to-digital conversion of the image signal.
  • the analog image signal is a signal at the level indicated by the dashed-dotted line "FD" in FIG.
  • the voltage of the gate of the MOS transistor 171 also becomes a relatively high voltage as indicated by the dashed line.
  • the waveform shaping circuit input transitions to L level. In this way, the pulse width of the input signal to the waveform shaping circuit 129 is narrowed when capturing an image with low luminance.
  • the digital image signal after analog-to-digital conversion also has a low value.
  • the reference signal initialization voltage indicated by the two-dot chain line in FIG. 9 When the level of the initialization voltage is exceeded, the output of the comparator 12 is inverted. Unlike the comparator 12 using the differential pair shown in FIG. 6, the voltage of the power supply line Vdd2 can be lowered. Thereby, power consumption can be reduced.
  • the coupling capacitor 19 is arranged in the image signal line 18 of the pixel circuit 11 and the comparison unit 12 to reset the pixel circuit 11 and initialize the comparison unit 12 with different voltages, the charge holding unit 112 of the pixel circuit 11 , the reset voltage can be increased, and the dynamic range can be widened. Therefore, the conversion efficiency can be increased, and the influence of noise can be relatively reduced.
  • the number of active elements in the first stage of the comparator 12 can be halved compared to the case of using a differential pair. Since the number of MOS transistors that are noise sources is reduced, it is possible to achieve lower noise than the comparator 12 in FIG.
  • the comparison unit 12 when the comparison unit 12 is initialized, variation in the threshold voltage of the MOS transistor 171 for each pixel 10 is canceled, so variation in timing of reversing the output of the comparison unit 12 is reduced. Thereby, the comparison section 12 can be set to a high gain, and relatively low noise can be achieved.
  • the configuration of the imaging device 1000 other than this is the same as the configuration of the imaging device 1000 according to the first embodiment of the present disclosure, so description thereof will be omitted.
  • the imaging apparatus 1000 can perform analog-to-digital conversion of analog image signals using the comparator 12 configured by a single-ended circuit.
  • a photoelectric conversion unit that performs photoelectric conversion of incident light, a charge holding unit that holds charges generated by the photoelectric conversion, and a reset unit that resets the charge holding unit.
  • a first semiconductor chip having a pixel circuit for outputting an analog image signal and stacked on the first semiconductor chip;
  • a comparison unit that compares the analog image signal and a reference signal whose voltage changes at a predetermined ratio with the passage of time, and a converter that converts the analog image signal into a digital image signal based on the result of the comparison.
  • a second semiconductor chip comprising: an image signal line for transmitting an analog image signal output from the pixel circuit to the comparing section through a connecting section and a coupling capacitor arranged between the first semiconductor chip and the second semiconductor chip; has At least one of the comparison section and the conversion section is an imaging element arranged at a position overlapping with the pixel circuit in plan view.
  • the imaging device according to (4), wherein the coupling capacitor is configured by the connection portion. (6) The imaging device according to any one of (1) to (4), wherein the coupling capacitor is arranged on the first semiconductor chip. (7) The imaging device according to any one of (1) to (4), wherein the coupling capacitor is arranged on the second semiconductor chip. (8) The imaging device according to any one of (1) to (7), wherein the comparison section performs the comparison by detecting a difference between the analog image signal and the reference signal. (9) The comparator detects a difference between a signal obtained by adding the analog image signal input to the input terminal and the reference signal input via the second coupling capacitor and a predetermined reference voltage. The imaging device according to any one of (1) to (8), wherein the comparison is performed.
  • the comparison unit is configured by an amplifier circuit including a transistor connected to a constant current load that flows a current corresponding to the reference voltage and to which the added signal is input.
  • the comparison unit further includes an inverting amplifier circuit configured by a transistor connected to an output of the amplifier circuit and having a constant current load through which substantially the same current as the constant current load is connected. element.
  • the imaging device according to any one of (1) to (11), wherein the pixel circuit is supplied with a power supply different from that of the comparison unit.
  • the first semiconductor chip includes a plurality of the pixel circuits; the second semiconductor chip includes a plurality of the comparison units and a plurality of the conversion units arranged for each of the plurality of pixel circuits;
  • the imaging device according to any one of (1) to (12), further comprising a plurality of image signal lines that transmit the analog image signals output from the plurality of pixel circuits to the plurality of comparison units.
  • a photoelectric conversion unit that performs photoelectric conversion of incident light, a charge holding unit that holds charges generated by the photoelectric conversion, and a reset unit that resets the charge holding unit.
  • a first semiconductor chip comprising a pixel circuit that outputs an analog image signal
  • a comparison unit that compares the analog image signal and a reference signal whose voltage changes at a predetermined ratio with the passage of time, and a converter that converts the analog image signal into a digital image signal based on the result of the comparison.
  • a second semiconductor chip laminated on the first semiconductor chip an image signal line for transmitting an analog image signal output from the pixel circuit to the comparison unit through a connection unit and a coupling capacitor arranged between the first semiconductor chip and the second semiconductor chip; , a processing circuit that processes the image signal;
  • At least one of the comparison unit and the conversion unit is an imaging device arranged at a position overlapping with the pixel circuit in plan view.

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Abstract

画素サイズを小型化する。第１の半導体チップは、入射光の光電変換を行う光電変換部、光電変換により生成される電荷を保持する電荷保持部及び電荷保持部をリセットするリセット部を有して電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える。第２の半導体チップは、アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、比較の結果に基づいてアナログの画像信号をデジタルの画像信号に変換する変換部とを備え、第１の半導体チップに積層される。画像信号線は、第１の半導体チップと第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して画素回路から出力されるアナログの画像信号を比較部に伝達する。比較部及び変換部の少なくとも１つは、平面視において画素回路と重なる位置に配置される。

Description

撮像素子及び撮像装置
　本開示は、撮像素子及び撮像装置に関する。
　入射光の光電変換を行う光電変換素子を備える画素が２次元行列状に配置されて構成された撮像素子が使用されている。それぞれの画素は、光電変換により生成される電荷に応じた画像信号を生成し、出力する。この画像信号はアナログの信号であり、アナログデジタル変換装置によりデジタルの画像信号に変換されて撮像素子の外部に出力される。
　このアナログデジタル変換装置は、アナログの画像信号と電圧がランプ状に変化する参照信号とを比較する比較部を備え、比較部における比較の結果に基づいてアナログの画像信号に対応するデジタルの画像信号を出力する。具体的には、比較部は、アナログの画像信号と参照信号とが等しくなる際に信号を比較の結果として出力する。比較部における比較の開始から比較結果の信号の出力までの期間はアナログの画像信号の電圧に１対１に対応する。このため、この期間に応じたデジタルの信号を生成して出力することにより、アナログの画像信号をデジタルの画像信号に変換することができる。
　このアナログデジタル変換装置を画素毎に配置する撮像素子が提案されている（例えば、特許文献１参照）。この従来技術の比較部は、差動対を構成する２つのトランジスタを備える。この差動対を構成する２つのトランジスタの一方のゲート端子に参照信号が印加され、他方のゲート端子にアナログの画像信号が入力される。また、これらのトランジスタ毎に定電流負荷が接続される。これにより、参照信号及びアナログの画像信号の差分に応じた電流がそれぞれのトランジスタに流れ、定電流負荷により電圧に変換されて出力される。
　また、この従来技術では、画素及びアナログデジタル変換装置を上チップ及び下チップの２つの半導体チップに分けて配置する。これら上チップ及び下チップを積層することにより、画素及びアナログデジタル変換装置の小型化を図っている。上チップには画素及びアナログデジタル変換装置の比較部のうちの差動対を構成する２つのトランジスタが配置され、下チップには差動対の２つ定電流負荷を含むアナログデジタル変換装置の残りの部分が配置される。上チップ及び下チップの積層の際に差動対のトランジスタと定電流負荷とが接続部を介して接続される。この接続部には、それぞれの半導体チップに配置された電極同士を接合して構成される接続部が使用されている。
特開２０１８－１１３６３７号公報
　しかしながら、上記の従来技術では、画素サイズの小型化が困難になるという問題がある。比較部の差動対及び定電流負荷の間が分離されるため差動対の２つのトランジスタ毎に接続部が必要となる。この接続部は、比較的広い面積に構成される。２半導体チップの積層の際の位置ずれを吸収するためである。このような接続部が２つ配置されるため、画素サイズを小型化できないという問題がある。
　そこで、本開示では、小型化が可能な撮像素子及び撮像装置を提案する。
　本開示は、上述の問題点を解消するためになされたものであり、その態様は、入射光の光電変換を行う光電変換部、上記光電変換により生成される電荷を保持する電荷保持部及び上記電荷保持部をリセットするリセット部を有して上記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第１の半導体チップと、上記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と上記比較の結果に基づいて上記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、上記第１の半導体チップに積層される第２の半導体チップと、上記第１の半導体チップと上記第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して上記画素回路から出力されるアナログの画像信号を上記比較部に伝達する画像信号線とを有し、上記比較部及び上記変換部の少なくとも１つは、平面視において上記画素回路と重なる位置に配置される撮像素子である。
本開示各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。 各実施形態に適用可能な画素の構成の例を示すブロック図である。 各実施形態に適用可能な撮像装置１０００の構造の例を示す図である。 本開示の第１の実施形態に係る画素回路及び比較部の構成例を示す図である。 本開示の第１の実施形態に係る接続部の構成例を示す図である。 本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第１の実施形態に係る画素回路及び比較部の他の構成例を示す図である。 本開示の第１の実施形態に係る画素回路及び比較部の他の構成例を示す図である。 本開示の第１の実施形態に係る接続部の他の構成例を示す図である。 本開示の第２の実施形態に係る画素回路及び比較部の構成例を示す図である。 本開示の第２の実施形態に係る画像信号の生成の一例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
　（１．第１の実施形態）
　図１は、本開示各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。図１において、撮像装置１０００は、画素アレイ部１と、垂直走査回路２と、水平走査回路３と、タイミング制御部４と、ＤＡＣ(Digital　to　Analog　Converter)５と、時刻コード発生回路６と、全体制御部７と、画像処理部８と、を含む。
　画素アレイ部１は、複数の画素１０を含む。また、画素１０は、受光素子と、画素回路と、変換回路と、記憶部と、を含む。それぞれ詳細は後述するが、受光素子は、光電変換により受光した光に応じた電荷を発生させる。画素回路は、受光素子で発生された電荷を読み出してアナログ信号として出力する。変換回路は、画素回路から出力されたアナログ信号を、参照信号に基づきデジタル信号である画素信号に変換する。記憶部は、変換回路で変換された画素信号を記憶する。画素１０は、さらに、画素信号に対して、ノイズ低減を行う相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）処理を施す信号処理回路を含めてもよい。
　画素アレイ部１において、複数の画素１０は、水平方向（行方向）および垂直方向（列方向）の行列状の配列で配置される。画素アレイ部１において、画素１０の行方向の並びをラインと呼ぶ。この画素アレイ部１において所定数のラインから読み出された画素信号により、１フレームの画像（画像データ）が形成される。例えば、３０００画素×２０００ラインで１フレームの画像が形成される場合、画素アレイ部１は、少なくとも３０００個の画素１０が含まれるラインを、少なくとも２０００ライン、含む。
　垂直走査回路２は、後述する全体制御部７の制御に従い、各画素１０から画素信号を読み出す際の駆動パルスなどの制御信号を生成し、画素アレイ部１の行毎に供給する。水平走査回路３は、全体制御部７の制御に従い、画素アレイ部１の各列を所定の順番で選択する選択操作を行うことにより。各画素１０において記憶部に保持される各画素信号を順次出力する。水平走査回路３は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。
　タイミング制御部４は、例えば全体制御部７の制御に従い、撮像装置１０００の各部の動作を制御するための、１乃至複数種類のクロック信号を生成する。タイミング制御部４により生成されたクロック信号は、垂直走査回路２および水平走査回路３に供給される。また、図示は省略するが、タイミング制御部４により生成されたクロック信号は、ＤＡＣ５および時刻コード発生回路６にも供給される。
　ＤＡＣ５は、各画素１０において変換回路で用いられる参照信号を生成する。例えば、ＤＡＣ５は、タイミング制御部４から供給されるクロック信号と、全体制御部７から供給される、クロック信号に応じて値が減少（または増加）するデジタル値と、に基づき、電圧が一定の傾斜に従い階段状に降下（または上昇）する参照信号（ＲＡＭＰ信号）を生成する。ＤＡＣ５により生成された参照信号は、画素アレイ部１に供給され、画素アレイ部１に含まれる各画素１０に渡される。
　なお、以下では、特に記載の無い限り、参照信号の傾斜（電圧の降下若しくは上昇）が開始されたことを、参照信号が開始された、のように記述する。同様に、参照信号の傾斜が終了したことを、参照信号が終了した、のように記述する。
　時刻コード発生回路６は、参照信号における電圧の傾斜に応じた時刻コードを発生させる。例えば、時刻コード発生回路６は、タイミング制御部４からクロック信号が供給され、全体制御部７から参照信号の開始を示す信号と、が供給される。時刻コード発生回路６は、参照信号が開始されると、クロック信号に従いカウントを行い、カウント毎に時刻を示す時刻コードを発生させる。時刻コード発生回路６が発生した時刻コードは、画素アレイ部１に供給され、各画素１０に渡される。
　全体制御部７は、例えばプロセッサを含み、所定のプログラムに従ってこの撮像装置１０００の全体の動作を制御する。また、全体制御部７は、外部から入力された制御信号に応じて撮像装置１０００の全体の動作を制御することもできる。
　画像処理部８は、例えばフレームメモリを含み、水平走査回路３から出力された１フレーム分の画素信号を記憶する。画像処理部８は、記憶した１フレーム分の画素信号に対して所定の画像処理を施す。ここでの画像処理は、ゲイン調整、ホワイトバランス調整などの処理が考えられる。これに限らず、画像処理部８は、エッジ抽出や、顔判定といった処理を実行することも可能である。
　図２は、各実施形態に適用可能な画素の構成の例を示すブロック図である。図２において、画素１０は、画素回路１１と、比較部１２と、記憶回路１３と、演算回路１４と、を含む。なお、比較部１２、記憶回路及び演算回路１４は、アナログデジタル変換装置（ＡＤＣ：Analog　Digital　Converter）を構成する。
　画素回路１１は、受光素子と、読み出し回路と、を含む。読み出し回路は、受光素子において受光した光に応じて発生した電荷を受光素子から読み出す。読み出し回路は、読み出した電荷に応じた電圧のアナログ信号を出力する。読み出し回路から出力されたアナログ信号は、比較部１２に供給される。また、比較部１２に対して、ＤＡＣ５から参照信号が供給される。
　なお、詳細は後述するが、ＤＡＣ５は、読み出し回路からの１回の読み出し処理において、読み出し回路のリセットレベル検出用の参照信号を生成し、その後、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号を生成する。
　比較部１２は、画素回路１１から供給されたアナログ信号と、ＤＡＣ５から供給された参照信号とを比較し、当該アナログ信号と参照信号との電圧の高低関係が反転した場合に、出力信号ＶＣＯを反転させる。比較部１２の出力信号ＶＣＯは、記憶回路１３に供給される。
　一方、時刻コード発生回路６は、例えばクロック信号に従いクロック毎に更新される時刻コードを発生させる。時刻コード発生回路６により発生された時刻コードは、書き込み用転送回路２０に供給される。書き込み用転送回路２０は、例えば、画素アレイ部１において列毎に設けられ、対応する列に整列する複数の画素１０が接続される。書き込み用転送回路２０は、時刻コード発生回路６から供給された時刻コードを、接続される各画素１０に供給する。
　記憶回路１３は、例えばラッチ回路であって、書き込み用転送回路２０から供給された時刻コードを保持する。例えば、記憶回路１３は、書き込み用転送回路２０から供給された時刻コードにより、直前に供給され保持された時刻コードを更新する。記憶回路１３は、比較部１２から供給された出力信号ＶＣＯが反転したタイミングで、時刻コードの更新を停止する。
　なお、演算回路１４は、記憶回路１３に保持された時刻コードに基づき、読み出し回路から読み出されたアナログ信号に対するノイズ除去処理を行う。例えば、演算回路１４は、読み出し回路のリセットレベル検出用の参照信号に基づき保持された時刻コードと、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号に基づき保持された時刻コードと、の差分を求める演算を行う。この差分に基づき、画素データを得ることができる。この画素データは、オフセット性のノイズが除去された画素データであって、記憶回路１３に返される。記憶回路１３は、演算回路１４から返された画素データを保持する。
　参照信号の終了のタイミングで、例えば行毎に、行に整列する各画素１０の記憶回路１３からノイズが除去された画素データが読み出され、読み出された画素データが、読み出し用転送回路２１を介して出力される。
　読み出し用転送回路２１は、例えば、垂直走査回路２および水平走査回路３それぞれにより指定された画素１０から時刻コードを読み出して、画素データとして出力する。読み出し用転送回路２１から出力された画素データは、画像処理部８に供給され、フレームメモリに記憶される。画像処理部８は、例えば、フレームメモリに１フレーム分の画素データが記憶されると、フレームメモリに記憶される画素データに対して所定の画像処理を施し、例えば撮像装置１０００の外部に出力する。なお、画像処理部８は、請求の範囲に記載の処理回路の一例である。
　図３は、各実施形態に適用可能な撮像装置１０００の構造の例を示す図である。図３において、撮像装置１０００は、第１の半導体チップ１００１と、第２の半導体チップ１００２と、を例えば導電路１６を介して電気的に接触させつつ貼り合わせて、１つの撮像装置１０００として形成される。
　第１の半導体チップ１００１は、画素領域１０１０が配置される。画素領域１０１０は、受光素子が行列状に配置される。図３の例では、画素領域１０１０に対して、画素回路１１が行列状に配置されている。第２の半導体チップ１００２は、画素ロジック領域１０１１が配置される。画素ロジック領域１０１１は、例えば、画素回路１１に対応する処理回路１５が、第１の半導体チップ１００１における画素回路１１の配置に対応して、行列状に配置される。処理回路１５は、例えば、図３に示した比較部１２、記憶回路１３および演算回路１４を含む。すなわち、画素１０は、第１の半導体チップ１００１に配置される画素回路１１と、第２の半導体チップ１００２に、当該画素回路１１に対して１対１に配置される処理回路１５と、を含んで構成される。
　後述するように、画素回路１１は、処理回路１５のうちの比較部１２と接続される。この画素回路１１及び比較部１２の間は、画像信号線１８により接続される。第１の半導体チップ１００１には複数の画素回路１１が配置され、第２の半導体チップ１００２には複数の処理回路１５が含まれる。これら複数の画素回路１１及び複数の処理回路１５は、複数の画像信号線１８によりそれぞれ接続される。この画像信号線１８は、上述の導電路１６を構成する。なお、導電路１６には、基準電位を伝達する接地線や電源を供給する電源線等が含まれる。
　［画素回路及び比較部の構成］
　図４は、本開示の第１の実施形態に係る画素回路及び比較部の構成例を示す図である。同図は、画素回路１１及び比較部１２の構成例を表す回路図である。前述のように、画素回路１１は第１の半導体チップ１００１に配置され、比較部１２は第２の半導体チップ１００２に配置される。この第１の半導体チップ１００１及び第２の半導体チップ１００２は、貼り合わされて積層される。
　画素回路１１及び比較部１２の間は画像信号線１８により接続される。この画像信号線１８は、結合キャパシタ１９及び接続部３０を介して画素回路１１の出力と比較部１２の入力とを接続する。接続部３０は、異なる半導体チップにそれぞれ配置された配線を接続するものである。この接続部３０は、第１の半導体チップ１００１及び第２の半導体チップ１００２にそれぞれ配置されたパッド（電極）同士を接合させることにより構成することができる。接続部３０の構成の詳細については後述する。なお、画素回路１１の出力と結合キャパシタ１９との間の画像信号線１８を画像信号線１８ａと記載する。また、結合キャパシタ１９と接続部３０との間の画像信号線１８を画像信号線１８ｂと記載する。また、接続部３０と比較部１２の入力との間の画像信号線１８を画像信号線１８ｃと記載する。
　まず、画素回路１１について説明する。同図の画素回路１１は、光電変換部１１１と、電荷保持部１１２と、電荷排出部１１３と、電荷転送部１１４と、リセット部１１７と、容量切り替え部１１５と、第２の電荷保持部１１６とを備える。電荷排出部１１３、電荷転送部１１４、リセット部１１７及び容量切り替え部１１５は、ｎチャネルＭＯＳトランジスタにより構成することができる。このｎチャネルＭＯＳトランジスタでは、ゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をゲートに印加することにより、ドレイン－ソース間を導通させることができる。以下、このゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をオン電圧と称する。また、このオン電圧を含む制御信号をオン信号と称する。
　画素回路１１には、信号線ＶＯＦＧ、信号線ＯＦＧ、信号線ＴＲＧ、信号線ＦＤＧ及び信号線ＲＳＴが配線される。信号線ＶＯＦＧは、後述する光電変換部１１１に保持された電荷が排出される信号線である。この信号線ＶＯＦＧには、電荷排出のための正極性の電圧が印加される。信号線ＯＦＧ、信号線ＴＲＧ、信号線ＦＤＧ及び信号線ＲＳＴは、それぞれ電荷排出部１１３、電荷転送部１１４、容量切り替え部１１５及びリセット部１１７のゲートに制御信号を伝達する信号線である。これらの信号線は、図１において説明した垂直走査回路２からの制御信号を伝達する信号線である。また、画素回路１１には、電源を供給する電源線Ｖｄｄ１が更に配線される。
　光電変換部１１１のアノードは接地され、カソードは電荷排出部１１３のソース及び電荷転送部１１４ソースに接続される。電荷排出部１１３のドレインは、信号線ＶＯＦＧに接続される。電荷転送部１１４のドレインは、容量切り替え部１１５のソース、電荷保持部１１２の一端及び画像信号線１８ａに接続される。電荷保持部１１２の他の一端は接地される。容量切り替え部１１５のドレインは、リセット部１１７のソース及び第２の電荷保持部１１６の一端に接続される。第２の電荷保持部１１６の他の一端は接地される。リセット部１１７のドレインは、電源線Ｖｄｄ１に接続される。電荷排出部１１３のゲート、電荷転送部１１４のゲート、容量切り替え部１１５のゲート及びリセット部１１７のゲートは、それぞれ信号線ＯＦＧ、信号線ＴＲＧ、信号線ＦＤＧ及び信号線ＲＳＴに接続される。
　光電変換部１１１は、入射光の光電変換を行うものである。この光電変換部１１１は、フォトダイオードにより構成することができる。光電変換部１１１は、露光期間において光電変換により生成した電荷を保持する。
　電荷排出部１１３は、光電変換部１１１に保持された電荷を排出するものである。この電荷排出部１１３は、信号線ＶＯＦＧと光電変換部１１１との間を導通させることにより、光電変換部１１１に保持された電荷を信号線ＶＯＦＧに排出する。
　電荷保持部１１２は、光電変換部１１１により生成された電荷を保持するものである。この電荷保持部１１２は、半導体基板に形成された比較的高い不純物濃度の半導体領域である浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成することができる。
　電荷転送部１１４は、光電変換部１１１により生成された電荷を電荷保持部１１２に転送するものである。この電荷転送部１１４は、光電変換部１１１と電荷保持部１１２との間を導通させることにより、電荷を転送する。
　第２の電荷保持部１１６は、電荷保持部１１２に並列に接続されて光電変換部１１１により生成された電荷を保持するものである。この第２の電荷保持部１１６は、例えば、キャパシタにより構成することができる。
　容量切り替え部１１５は、電荷保持部１１２及び第２の電荷保持部１１６の間を接続するものである。容量切り替え部１１５が非導通の状態のときは、光電変換部１１１により生成された電荷が電荷保持部１１２のみに保持される。一方、容量切り替え部１１５が導通すると、電荷保持部１１２に第２の電荷保持部１１６が並列に接続され、光電変換部１１１により生成される電荷の保持容量が増加する。このように、容量切り替え部１１５は、電荷保持部の容量の切り替えを行う。これにより、画素回路１１の変換効率を変更することができる。容量切り替え部１１５が非導通の状態の場合は高い変換効率となり、容量切り替え部１１５が導通状態の場合は保持容量が増加するため低い変換効率になる。例えば、低照度の環境において撮像を行う際には、容量切り替え部１１５を非導通にして高い変換効率のモードにする。一方、高輝度の被写体を撮像する際には、容量切り替え部１１５を導通させて低い変換効率のモードに切り替える。これにより、電荷保持部１１２の飽和を防ぐことができる。
　リセット部１１７は、電荷保持部１１２及び第２の電荷保持部１１６をリセットするものである。このリセット部１１７は、容量切り替え部１１５を介して電荷保持部１１２と電源線Ｖｄｄ１との間を接続して電荷保持部１１２の電荷を電源線Ｖｄｄ１に排出することにより、リセットを行う。この際、第２の電荷保持部１１６のリセットも行われる。
　画素回路１１の動作は、次の通りである。まず、電荷排出部１１３を導通させて光電変換部１１１の電荷を排出する。これにより、露光期間が開始される。この露光期間に、光電変換により生成された電荷が光電変換部１１１に保持される。所定の露光期間の経過後にリセット部１１７及び容量切り替え部１１５を導通させて電荷保持部１１２及び第２の電荷保持部１１６をリセットする。このリセットの終了後に電荷転送部１１４を導通させて光電変換部１１１に保持された電荷を電荷保持部１１２に転送する。この際、容量切り替え部１１５を導通させた場合には、光電変換部１１１に保持された電荷の一部が第２の電荷保持部１１６に転送される。画像信号線１８は電荷保持部１１２に接続されているため、画像信号線１８には電荷保持部１１２に保持された電荷に応じた電圧の信号である画像信号が出力される。この画像信号は、アナログの信号である。このアナログの画像信号が次に説明する比較部１２により参照信号と比較される。
　比較部１２は、ＭＯＳトランジスタ１２１乃至１２７と、キャパシタ１２８と、波形整形回路１２９とを備える。ＭＯＳトランジスタ１２１及び１２２は、ｐチャネルＭＯＳトランジスタにより構成することができる。また、ＭＯＳトランジスタ１２３乃至１２７は、ｎチャネルＭＯＳトランジスタにより構成することができる。比較部１２には、信号線ＡＺ、信号線ＶＲＥＦ及び信号線Ｂｉａｓが配線される。信号線ＡＺは、ＭＯＳトランジスタ１２６及び１２７に制御信号を伝達する信号線である。信号線ＶＲＥＦは、前述の参照信号を伝達する信号線である。信号線Ｂｉａｓは、ＭＯＳトランジスタ１２５にバイアス電圧を供給する信号線である。また、比較部１２には、電源を供給する電源線Ｖｄｄ２が更に配線される。
　比較部１２の入力信号線である画像信号線１８ｃは、ＭＯＳトランジスタ１２３のゲート及びＭＯＳトランジスタ１２６のソースに接続される。ＭＯＳトランジスタ１２３のソースは、ＭＯＳトランジスタ１２５のドレイン及びＭＯＳトランジスタ１２４のソースに接続される。ＭＯＳトランジスタ１２５のソースは、接地される。ＭＯＳトランジスタ１２３のドレインは、ＭＯＳトランジスタ１２６のドレイン、ＭＯＳトランジスタ１２１のドレイン及び波形整形回路１２９の入力に接続される。ＭＯＳトランジスタ１２１のソースは電源線Ｖｄｄ２に接続され、ＭＯＳトランジスタ１２１のゲートはＭＯＳトランジスタ１２２のゲート、ＭＯＳトランジスタ１２２のドレイン、ＭＯＳトランジスタ１２４のドレイン及びＭＯＳトランジスタ１２７のドレインに接続される。ＭＯＳトランジスタ１２２のソースは、電源線Ｖｄｄ２に接続される。ＭＯＳトランジスタ１２４のゲートは、ＭＯＳトランジスタ１２７のソース及びキャパシタ１２８の一端に接続される。キャパシタ１２８の他の一端は、信号線ＶＲＥＦに接続される。ＭＯＳトランジスタ１２６及び１２７のゲートは、信号線ＡＺに共通に接続される。ＭＯＳトランジスタ１２５のゲートは、信号線Ｂｉａｓに接続される。
　ＭＯＳトランジスタ１２３及び１２４は、差動対を構成するトランジスタであり、それぞれのゲートに印加される電圧の差分を出力する。ＭＯＳトランジスタ１２３のゲートには、画像信号線１８（画像信号線１８ｃ）を介してアナログの画像信号が印加され、ＭＯＳトランジスタ１２４のゲートにはキャパシタ１２８を介して参照信号が印加される。このため、ＭＯＳトランジスタ１２３及び１２４からなる差動対は、アナログの画像信号及び参照信号の差分を検出する。具体的には、アナログの画像信号及び参照信号の差分に応じた電流がＭＯＳトランジスタ１２３及び１２４に流れる。この電流が後述するＭＯＳトランジスタ１２１及び１２２により電圧の変化に変換され、比較結果として出力される。同図の回路においては、ＭＯＳトランジスタ１２３のドレインから比較結果の信号が出力される。この信号は、波形整形回路１２９に入力される。
　ＭＯＳトランジスタ１２１及び１２２は、定電流回路に構成され、それぞれＭＯＳトランジスタ１２３及び１２４の負荷を構成するトランジスタである。また、ＭＯＳトランジスタ１２１及び１２２は、カレントミラー回路を構成し、ＭＯＳトランジスタ１２３及び１２４にソース電流を供給する。ＭＯＳトランジスタ１２１及び１２２により、ＭＯＳトランジスタ１２３及び１２４に流れる電流の変化が電圧の変化に変換される。また、ＭＯＳトランジスタ１２５は、定電流回路を構成し、ＭＯＳトランジスタ１２３及び１２４からなる差動対に定電流を供給するものである。このＭＯＳトランジスタ１２５は、信号線Ｂｉａｓにより供給されるバイアス電圧に応じたシンク電流をＭＯＳトランジスタ１２３及び１２４に供給する。
　ＭＯＳトランジスタ１２６及び１２７は、ＭＯＳトランジスタ１２３及び１２４からなる差動対を初期化するものである。初期化は、ＭＯＳトランジスタ１２６がＭＯＳトランジスタ１２３のドレイン及びゲートの間を導通させ、ＭＯＳトランジスタ１２７がＭＯＳトランジスタ１２４のドレイン及びゲートの間を導通させることにより行うことができる。この初期化により、ＭＯＳトランジスタ１２３及び１２４のゲートには、それぞれのドレインの電圧が初期電圧として印加される。ＭＯＳトランジスタ１２３のゲートには結合キャパシタ１９が接続され、ＭＯＳトランジスタ１２４のゲーにはキャパシタ１２８が接続される。初期化によりこれら結合キャパシタ１９及びキャパシタ１２８が初期電圧に充電される。この初期化は、信号線ＡＺにより伝達される制御信号に基づいて行われる。
　キャパシタ１２８は、ＭＯＳトランジスタ１２４のゲートに信号を伝達する結合キャパシタである。このキャパシタ１２８は、結合キャパシタ１９と同様に、信号の交流成分を伝達するキャパシタである。
　波形整形回路１２９は、ＭＯＳトランジスタ１２３及び１２４からなる差動対の出力信号の波形を整形するものである。この波形整形回路１２９は、増幅器及び遅延回路により構成され、ＭＯＳトランジスタ１２３及び１２４からなる差動対の出力信号を所定のパルス幅の信号に変換することにより波形を整形する。
　次に、比較部１２の動作について説明する。前述のように、ＭＯＳトランジスタ１２３のゲートにはアナログの画像信号が印加され、ＭＯＳトランジスタ１２４のゲートには参照信号が印加される。この参照信号として電圧がランプ状に低下する信号を想定する。ＭＯＳトランジスタ１２６及び１２７による初期化の後に、アナログの画像信号と参照信号とが比較され、差分に応じた電流がＭＯＳトランジスタ１２３及び１２４に流れる。初期においては、参照信号がアナログの画像信号より高い電圧になるため、ＭＯＳトランジスタ１２３と比較してＭＯＳトランジスタ１２４に多くの電流が流れる。同図の差動対の利得が高いためＭＯＳトランジスタ１２４が導通状態になり、ＭＯＳトランジスタ１２３は、略非導通の状態になる。このため、ＭＯＳトランジスタ１２３のドレインは高電位となりＨレベルの信号が出力される。
　その後、参照信号の電圧が低下してアナログの画像信号の電圧未満になると、ＭＯＳトランジスタ１２４が非導通の状態に遷移し、ＭＯＳトランジスタ１２３が導通状態に遷移する。ＭＯＳトランジスタ１２３のドレインは低電位となりＬレベルの信号が出力される。このように、同図のＭＯＳトランジスタ１２３及び１２４からなる差動対は、アナログの画像信号及び参照信号の差分を検出することができる。また、ＭＯＳトランジスタ１２３が非導通の状態から導通状態への遷移を検出することにより、参照信号がアナログの画像信号と等しくなる時期を検出することができる。
　このように、ＭＯＳトランジスタ１２３のドレインが接続されるノードにアナログの画像信号及び参照信号の比較の結果の信号が出力される。この信号が波形整形回路１２９を介して図２において説明した記憶回路１３に伝達され、デジタルの画像信号に変換される。なお、記憶回路１３は、請求の範囲に記載の変換部の一例である。
　なお、ＭＯＳトランジスタ１２６及び１２７による初期化と画素回路１１のリセット部１１７によるリセットとを同時に行うことにより、ＭＯＳトランジスタ１２３の初期過電圧と電荷保持部１１２のリセット時の電圧とに応じた電位差に結合キャパシタ１９を充電することができる。これにより、結合キャパシタ１９は、電荷保持部１１２の電位の変化分のみを比較部１２に伝達することができる。
　なお、画素回路１１には電源線Ｖｄｄ１が配線され、比較部１２には電源線Ｖｄｄ２が配線される。このように異なる電源がそれぞれの回路に供給されるため、電源電圧の変動の影響を低減することができる。
　［接続部の構成］
　図５は、本開示の第１の実施形態に係る接続部の構成例を示す図である。同図は、接続部３０の構成例を表す断面図である。また、同図は、積層された第１の半導体チップ１００１及び第２の半導体チップ１００２における接続部３０の領域を表す断面図である。
　第１の半導体チップ１００１は、半導体基板１２０と、配線領域１３０とを備える。半導体基板１２０は、画素回路１１等の素子が形成される半導体の基板である。この半導体基板１２０は、例えば、シリコンにより構成することができる。
　配線領域１３０は、素子に信号を伝達する配線が形成される領域である。配線領域１３０は、配線１３２及び絶縁層１３１を備える。配線１３２は、素子に信号を伝達する導体である。この配線１３２は、例えば、銅（Ｃｕ）により構成することができる。絶縁層１３１は、配線１３２を絶縁するものである。この絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。また、同図の配線領域１３０には、ビアプラグ１３３及び第１のパッド１３４がさらに配置される。ビアプラグ１３３は、配線領域１３０の異なる層に配置される配線１３２や半導体基板１２０と接続するものである。ビアプラグ１３３は、例えば、柱状の金属により構成することができる。
　なお、同図の配線領域１３０には、平行に配置される配線１３２ａ及び１３２ｂを記載した。この配線１３２ａ及び１３２ｂは、結合キャパシタ１９を構成する。この場合、配線１３２ａ及び１３２ｂの間の絶縁層１３１が結合キャパシタ１９の誘電体を構成する。
　第１のパッド１３４は、後述する第２のパッド２３４と接合されて接続部３０を構成する電極である。この第１のパッド１３４は、例えば、Ｃｕにより構成することができる。第１のパッド１３４は、配線領域１３０に表面に埋設して配置される。
　画素回路１１と結合キャパシタ１９を構成する配線１３２ａとの間は画像信号線１８ａにより接続される。同図においては、ビアプラグ１３３が配線１３２ａの一部を構成する。結合キャパシタ１９を構成する配線１３２ａと第１のパッド１３４との間は、画像信号線１８ｂを構成するビアプラグ１３３により接続される。
　第２の半導体チップ１００２は、半導体基板２２０と、配線領域２３０とを備える。半導体基板２２０は、半導体基板１２０と同様に素子が形成される半導体の基板である。この半導体基板２２０には、比較部１２及び記憶回路１３（不図示）等の素子が配置される。
　配線領域２３０は、配線領域１３０と同様に、素子に信号を伝達する配線が形成される領域である。この配線領域２３０に第２のパッド２３４が配置される。なお、同図の配線領域２３０においては、配線等の記載を省略した。
　第２のパッド２３４は、第１のパッド１３４と同様にＣｕ等により構成される電極であり、配線領域２３０の表面に埋設して配置される。第２のパッド２３４と比較部１２との間は画像信号線１８ｃにより接続される。
　第１の半導体チップ１００１の配線領域１３０と第２の半導体チップ１００２の配線領域２３０が接合されて、第１の半導体チップ１００１及び第２の半導体チップ１００２が積層される。この際、第１のパッド１３４及び第２のパッド２３４が位置合わせされて接合され、接続部３０が形成される。この接合は、例えば、第１のパッド１３４及び第２のパッド２３４を加熱圧接することにより行うことができる。
　また、画素回路１１は、比較部１２及び記憶回路１３の少なくとも１つと平面視において重なる位置に配置される。これにより、平面視における画素１０のサイズを縮小することができる。
　なお、結合キャパシタ１９はこの例に限定されない。例えば、配線１３２と半導体基板１２０に形成された半導体領域を電極として使用するＭＩＳ（Metal　Insulator　Semiconductor）により構成することもできる。
　同図に表したように、結合キャパシタ１９を第１の半導体チップ１００１に配置して、画素回路１１の出力及び接続部３０を分離する構成をとることにより、接続部３０の寄生容量の影響を低減することができる。具体的には、画像信号線１８に接続される画素回路１１の電荷保持部１１２に接続部３０の寄生容量が付加されない構成となるため、電荷保持部１１２の容量の増加を低減することができ、変換効率の低下を防ぐことができる。
　［画像信号の生成］
　図６は、本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。同図は、画素回路１１及び比較部１２における処理を表すタイミング図である。同図の「ＲＳＴ」、「ＦＤＧ」、「ＯＦＧ」、「ＴＲＧ」及び「ＡＺ」は、それぞれ信号線ＲＳＴ、信号線ＦＤＧ、信号線ＯＦＧ、信号線ＴＲＧ及び信号線ＡＺにより伝達される制御信号を表す。これらの２値化された制御信号の値「１」の部分が前述のオン電圧の信号を表す。また、同図の破線は、０Ｖのレベルを表す。なお、同図の制御信号は、制御対象のＭＯＳトランジスタをオフ状態にする際に０Ｖの電圧を印加する制御信号の例を表したものである。このＭＯＳトランジスタをオフ状態にする信号電圧には、異なる電圧、例えば、－１Ｖを適用することもできる。
　同図の「ＦＤ」は、比較部１２に入力されるアナログの画像信号を表す。「ＶＲＥＦ」は、参照信号を表す。「波形整形回路入力」は、波形整形回路１２９に入力される信号を表す。
　初期状態において、信号線ＲＳＴ、信号線ＦＤＧ、信号線ＯＦＧ、信号線ＴＲＧ及び信号線ＡＺの制御信号は、値「０」となる。また、アナログの画像信号は、リセット時の電圧になる。参照信号は、所定の初期電圧となる。
　Ｔ１において、信号線ＲＳＴ及び信号線ＦＤＧからオン信号が印加され、リセット部１１７及び容量切り替え部１１５が導通する。これにより、電荷保持部１１２及び第２の電荷保持部１１６がリセットされる。なお、信号線ＦＤＧへのオン信号の入力は、Ｔ６まで継続する。
　Ｔ２において、信号線ＯＦＧからオン信号が印加され、電荷排出部１１３が導通する。これにより、光電変換部１１１の電荷が排出される。
　Ｔ３において、信号線ＯＦＧからのオン信号の印加が停止される。これにより、露光期間が開始される。光電変換により生成された電荷が光電変換部１１１に保持されて蓄積される。
　Ｔ５において、信号線ＡＺからオン信号が印加され、ＭＯＳトランジスタ１２６及び１２７が導通する。これにより、比較部１２が初期化される。
　Ｔ６において、信号線ＦＤＧへのオン信号の印加が停止される。これにより、アナログの画像信号は、電荷保持部１１２に残留する電荷等に基づく電圧になる。
　Ｔ７において、信号線ＡＺへのオン信号の印加が停止される。
　Ｔ８において、信号線ＶＲＥＦから参照信号が印加される。この際、参照信号の初期値が印加される。この初期値は、アナログの画像信号より高い電圧であるため、差動対を構成するＭＯＳトランジスタ１２４が導通し、ＭＯＳトランジスタ１２３が非導通の状態になる。このため、波形整形回路入力は、Ｈレベルの信号となる。
　Ｔ９において、参照信号のランプ状の電圧の低下が開始される。
　Ｔ１０において、参照信号がアナログの画像信号と等しくなる。これにより、波形整形回路入力は、Ｌレベルに遷移する。この信号が波形整形回路１２９により整形されて図２において説明した記憶回路１３に入力される。記憶回路１３は、この際に書き込み用転送回路２０により転送された時刻コードを取り込んで記憶する。この取り込まれた時刻コードは、Ｔ９における参照信号の低下の開始からの経過時間に相当する。これにより、リセット時のアナログの画像信号の電圧に相当する経過時間を取得することができる。
　Ｔ１１において、参照信号のランプ状の電圧の低下が停止される。
　Ｔ１２において、信号線ＴＲＧからオン信号が印加され、電荷転送部１１４が導通する。これにより、光電変換部１１１に保持された電荷が電荷保持部１１２に転送される。アナログの画像信号は、電荷保持部１１２に転送されて保持された電荷に応じた電圧になる。また、信号線ＶＲＥＦの参照信号が初期値に戻る。このため、波形整形回路入力は、Ｈレベルになる。
　Ｔ１３において、信号線ＴＲＧへのオン信号の印加が停止され、電荷転送部１１４が非導通の状態になる。これにより、露光期間が修了する。
　Ｔ１４において、参照信号のランプ状の電圧の低下が開始される。
　Ｔ１５において、参照信号がアナログの画像信号と等しくなる。これにより、波形整形回路入力は、Ｌレベルに遷移する。この信号が波形整形回路１２９により整形されて記憶回路１３に入力される。記憶回路１３は、この際に書き込み用転送回路２０により転送された時刻コードを更に取り込んで記憶する。この取り込まれた時刻コードは、Ｔ１４における参照信号の低下の開始からの経過時間に相当する。これにより、入射光に基づくアナログの画像信号の電圧に相当する経過時間を取得することができる。
　Ｔ１６において、参照信号のランプ状の電圧の低下が停止される。
　Ｔ１７において、参照信号が初期状態に戻る。
　図２において説明した演算回路１４は、Ｔ１５において取得したアナログの画像信号の電圧に基づく経過時間からＴ１０において取得したリセット時のアナログの画像信号の電圧に相当する経過時間の減算が行われる。これにより、前述のＣＤＳが実行される。このＣＤＳ後の経過時間に相当するデジタルの信号がアナログデジタル変換後のデジタルの画像信号に相当する。このように画像信号のアナログデジタル変換を行うことができる。
　なお、同図は、画素回路１１における高い変換効率における動作を表したものである。低い変換効率にする場合には、同図の一点鎖線に表した信号を印加する。
　なお、同図は、画素回路１１におけるアナログの画像信号の生成と比較部１２におけるアナログの画像信号及び参照信号との比較とを個別に行う場合の例を表したものである。画素回路１１におけるアナログの画像信号の生成と比較部１２におけるアナログの画像信号及び参照信号との比較とを同時並行に行うこともできる。具体的には、Ｔ１２－Ｔ１３における電荷転送部１１４による光電変換部１１１の電荷の転送の後に信号線ＯＦＧにオン信号を印加して電荷排出部１１３を導通させて、次のフレームの露光を開始することもできる。
　同図の画素回路１１における露光および画像信号の生成と比較部１２等により画像信号のアナログデジタル変換は、画素アレイ部１に配置された全ての画素１０において同時に行われる。これにより、全ての画素１０において同時に露光を行うグローバルシャッタを行うとともにデジタルの画像信号を生成することができる。
　なお、画素回路１１の構成は、この例に限定されない。例えば、容量切り替え部１１５及び第２の電荷保持部１１６を省略することもできる。また、電荷排出部１１３を省略することもできる。この場合には、光電変換部１１１の電荷の排出は、リセット部１１７及び電荷転送部１１４を導通させることにより行うこととなる。また、例えば、１つの比較部１２に複数の画素回路１１を接続する構成を採ることもできる。
　［画素回路及び比較部の他の構成］
　図７Ａ及び７Ｂは、本開示の第１の実施形態に係る画素回路及び比較部の他の構成例を示す図である。同図は、画素回路１１及び比較部１２の他の構成例を表す回路図である。
　図７Ａは、結合キャパシタ１９が第２の半導体チップ１００２に配置される場合の例を表した図である。結合キャパシタ１９が接続部３０及び比較部１２の間に配置されるため、比較部１２への接続部３０の寄生容量の影響を低減することができる。比較部１２の入力は、画素回路１１の出力電圧を接続部３０の寄生容量及び結合キャパシタ１９により分圧された電圧となる。比較部１２の入力電圧をＶｉｎとするとＶｉｎは次式のように表すことができる。
　Ｖｉｎ＝Ｖｆｄ×Ｃ２／（Ｃ２＋Ｃ１）
ここで、Ｖｆｄは、画素回路１１の出力電圧を表す。Ｃ１は、画像信号線１８ｃの側の寄生容量を表す。Ｃ２は、結合キャパシタ１９の静電容量を表す。図７Ａの構成では、このＣ１を小さくすることができる。このため、Ｖｉｎの低下を低減することができる。
　図７Ｂは、結合キャパシタ１９を省略し、接続部３０の代わりに接続部３１を配置する例を表した図である。この接続部３１は、第１のパッド１３４及び第２のパッド２３４の間に誘電体層が配置された接続部である。この接続部３１の構成について次に説明する。
　［接続部の構成］
　図８は、本開示の第１の実施形態に係る接続部の他の構成例を示す図である。同図は、接続部３１の構成例を表す断面図である。また、同図は、図５と同様に、積層された第１の半導体チップ１００１及び第２の半導体チップ１００２における接続部３１の領域を表す断面図である。
　同図の接続部３１は、第１のパッド１３４と、第２のパッド２３４と、誘電体層１５０とを備える。誘電体層１５０は、第１のパッド１３４及び第２のパッド２３４の間に配置される誘電体である。この誘電体層１５０は、絶縁膜、例えば、ＳｉＯ２の膜より構成することができる。第１のパッド１３４及び第２のパッド２３４が誘電体を介して対向して配置されるため、接続部３１はキャパシタを構成する。このため、同図の画素１０においては、結合キャパシタ１９を省略することができる。結合キャパシタ１９を省略するため、上述の画素回路１１の出力電圧の分圧の影響を低減することができる。また、図５において説明した電荷保持部１１２の容量に加算される接続部３１の寄生容量が低下するため、変換効率の低下を低減することもできる。
　このように、本開示の第１の実施形態の撮像装置１０００は、画素回路１１と比較部１２を異なる半導体チップに配置する。画素回路１１及び比較部１２の間を結合キャパシタ１９及び接続部３０が直列に接続された画像信号線１８により接続する。これにより、画素１０に配置される接続部の個数を１個に削減することができる。画素１０のサイズの縮小が可能となる。また、画像信号線１８に結合キャパシタ１９を配置することにより、画素回路１１及び比較部１２の間を直流的に分離することができる。これにより、画素回路１１のリセット電圧と比較部１２の初期化時の初期電圧とを異なる電圧にすることができる。画素回路１１においてリセット電圧を高くしてダイナミックレンジを広くすることができる。
　（２．第２の実施形態）
　上述の第１の実施形態の撮像装置１０００は、差動対により構成される比較部１２を使用していた。これに対し、本開示の第２の実施形態の撮像装置１０００は、シングルエンドの回路に構成された比較部１２を使用する点で、上述の第１の実施形態と異なる。
　［画素回路及び比較部の構成］
　図９は、本開示の第２の実施形態に係る画素回路及び比較部の構成例を示す図である。同図は、図４と同様に、画素回路１１及び比較部１２の構成例を表す回路図である。同図の比較部１２は、シングルエンドの回路により構成される点で、図４の比較部１２と異なる。なお、同図において画素回路１１の記載を簡略化している。
　同図の比較部１２は、ＭＯＳトランジスタ１７１乃至１７８と、キャパシタ１７９と、波形整形回路１２９とを備える。ＭＯＳトランジスタ１７１乃至１７３には、ｐチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１７４乃至１７８には、ｎチャネルＭＯＳトランジスタを使用することができる。
　画像信号線１８ｃは、ＭＯＳトランジスタ１７１のゲート、ＭＯＳトランジスタ１７４のドレイン及びキャパシタ１７９の一端に接続される。キャパシタ１７９の他の一端は信号線ＶＲＥＦに接続される。ＭＯＳトランジスタ１７１のソースは、電源線Ｖｄｄ２に接続されドレインはＭＯＳトランジスタ１７４のソース、ＭＯＳトランジスタ１７５のドレイン及びＭＯＳトランジスタ１７２のゲートに接続される。ＭＯＳトランジスタ１７５のゲートは信号線Ｂｉａｓに接続され、ＭＯＳトランジスタ１７５のソースは接地される。ＭＯＳトランジスタ１７２のソースは電源線Ｖｄｄ２に接続され、ＭＯＳトランジスタ１７２のドレインは、ＭＯＳトランジスタ１７６のドレイン、ＭＯＳトランジスタ１７７のドレイン、ＭＯＳトランジスタ１７３のゲート及びＭＯＳトランジスタ１７８のゲートに接続される。
　ＭＯＳトランジスタ１７６のゲートは信号線ＡＺに接続され、ＭＯＳトランジスタ１７６のソースは、ＭＯＳトランジスタ１７７のゲートに接続される。ＭＯＳトランジスタ１７７のソースは、接地される。ＭＯＳトランジスタ１７３のソースは、電源線Ｖｄｄ２に接続される。ＭＯＳトランジスタ１７３のドレイン及びＭＯＳトランジスタ１７８のドレインは、波形整形回路１２９の入力に共通に接続される。ＭＯＳトランジスタ１７８のソースは、接地される。
　ＭＯＳトランジスタ１７１のゲートには、結合キャパシタ１９を介してアナログの画像信号が入力されるとともにキャパシタ１７９を介して参照信号が入力される。これらアナログの画像信号及び参照信号が加算されてＭＯＳトランジスタ１７１のゲートに入力される。ＭＯＳトランジスタ１７５は、ＭＯＳトランジスタ１７１の定電流負荷を構成する。このＭＯＳトランジスタ１７５は、信号線Ｂｉａｓから供給される電圧に応じた電流が流れる。このため、信号線Ｂｉａｓにより供給される電圧とＭＯＳトランジスタ１７１のゲートに印加される電圧とに応じた電圧が出力される。
　具体的には、ＭＯＳトランジスタ１７１のゲートソース間の電圧Ｖｇｓの絶対値が信号線Ｂｉａｓにより供給される電圧より大きいと、ＭＯＳトランジスタ１２３のドレインは、Ｈレベルとなる。ＭＯＳトランジスタ１７１のゲートソース間の電圧Ｖｇｓの絶対値が信号線Ｂｉａｓにより供給される電圧より小さいと、ＭＯＳトランジスタ１２３のドレインは、Ｌレベルとなる。このため、参照信号が変化してＭＯＳトランジスタ１７１のゲートソース間の電圧Ｖｇｓの絶対値が信号線Ｂｉａｓにより供給される電圧を超える場合、ＭＯＳトランジスタ１７１の出力が反転する。これにより、アナログの画像信号と参照信号とを比較することができる。このように、同図の比較部１２は、アナログの画像信号及び参照信号が加算された信号と信号線Ｂｉａｓにより供給される電圧との差分を検出し、比較を行う。
　ＭＯＳトランジスタ１７２及びＭＯＳトランジスタ１７７は、反転増幅回路を構成する。このＭＯＳトランジスタ１７７は、ＭＯＳトランジスタ１７２の定電流負荷を構成する。ＭＯＳトランジスタ１７２のゲートはＭＯＳトランジスタ１７１のドレインに接続されているため、ＭＯＳトランジスタ１７２のドレインには、入力された信号を反転した電圧が出力される。この際、ＭＯＳトランジスタ１７２のドレイン電流Ｉｄ２をＭＯＳトランジスタ１７１のドレイン電流Ｉｄ１に略等しい値に調整すると好適である。比較部１２においてＩｄ１及びＩｄ２は、排他的に流れるため、電源線Ｖｄｄ２を流れる電源電流の変動が少なくなり、ノイズが低減されるためである。
　ＭＯＳトランジスタ１７３及び１７８は、反転バッファを構成する。同図に表したように、ＭＯＳトランジスタ１７３及び１７８は、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）の反転バッファである。このＣＭＯＳの反転バッファを配置することにより、比較部１２の電源電流の増加を防ぎながら、ＭＯＳトランジスタ１７７及び１７８の回路により反転された信号の論理を元に戻すことができる。ＣＭＯＳの回路は定常時において電源電流が殆ど流れないためである。これにより、比較部１２の電源電流を上述のＩｄ１及びＩｄ２の何れかに限定することができ、電源電流の変動を防ぐことができる。
　ＭＯＳトランジスタ１７４及び１７６は、比較部１２を初期化するトランジスタである。
　［画像信号の生成］
　図１０は、本開示の第２の実施形態に係る画像信号の生成の一例を示す図である。同図は、図６と同様に、画素回路１１及び比較部１２における処理を表すタイミング図である。同図の「ＭＯＳトランジスタ１７１入力」は、ＭＯＳトランジスタ１７１のゲートに入力される電圧を表す。これ以外は、図６と共通の記号を使用する。
　初期状態において、信号線ＲＳＴ、信号線ＦＤＧ、信号線ＯＦＧ、信号線ＴＲＧ及び信号線ＡＺの制御信号は、値「０」となる。また、アナログの画像信号は、リセット時の電圧になる。参照信号は、所定の電圧となる。
　Ｔ１において、信号線ＲＳＴ及び信号線ＦＤＧからオン信号が印加され、リセット部１１７及び容量切り替え部１１５が導通し、電荷保持部１１２及び第２の電荷保持部１１６がリセットされる。
　Ｔ２において、信号線ＯＦＧからオン信号が印加され、電荷排出部１１３が導通し、光電変換部１１１の電荷が排出される。
　Ｔ３において、信号線ＯＦＧからのオン信号の印加が停止され、露光期間が開始される。
　Ｔ５において、信号線ＦＤＧへのオン信号の印加が停止される。これにより、アナログの画像信号は、電荷保持部１１２に残留する電荷等に基づく電圧になる。
　Ｔ６において、信号線ＡＺからオン信号が印加され、ＭＯＳトランジスタ１７４及び１７６が導通する。これにより、比較部１２が初期化される。また、参照信号が低い電圧に変化する。図６の参照信号と異なり、同図の参照信号は、低い初期電圧からランプ状に電圧が増加する信号となる。
　Ｔ７において、信号線ＡＺへのオン信号の印加が停止される。この際の、参照信号の電圧が初期化の電圧となる。ＭＯＳトランジスタ１７１のゲートには、この初期化の電圧が印加される。
　Ｔ８において、信号線ＶＲＥＦから参照信号が印加される。この際、参照信号の初期値が印加される。この初期値は、上述の初期化電圧より低い電圧となる。ＭＯＳトランジスタ１７１のゲート電圧（Ｖｇｓの絶対値）が信号線Ｂｉａｓの電圧より高くなり、ＭＯＳトランジスタ１７１のドレインが反転してＨレベルとなる。このため、波形整形回路１２９の入力はＨレベルの信号になる。
　Ｔ９において、参照信号のランプ状の電圧の上昇が開始される。
　Ｔ１０において、ＭＯＳトランジスタ１７１のゲートに印加される参照信号及びアナログの画像信号が加算された電圧が信号線Ｂｉａｓの電圧と等しくなる。これにより、波形整形回路入力は、Ｌレベルに遷移する。この信号が波形整形回路１２９により整形されて図２において説明した記憶回路１３に入力される。
　Ｔ１１において、参照信号のランプ状の電圧の上昇が停止される。
　Ｔ１２において、信号線ＴＲＧからオン信号が印加され、電荷転送部１１４が導通し、光電変換部１１１に保持された電荷が電荷保持部１１２に転送される。アナログの画像信号は、電荷保持部１１２に転送されて保持された電荷に応じた電圧になる。また、信号線ＶＲＥＦの参照信号が初期化の電圧に戻る。このため、波形整形回路入力は、Ｈレベルになる。
　Ｔ１３において、信号線ＴＲＧへのオン信号の印加が停止され、露光期間が修了する。
　Ｔ１４において、参照信号のランプ状の電圧の上昇が開始される。
　Ｔ１５において、ＭＯＳトランジスタ１７１のゲートに印加される参照信号及びアナログの画像信号が加算された電圧が信号線Ｂｉａｓの電圧と等しくなる。波形整形回路入力は、Ｌレベルに遷移する。この信号が波形整形回路１２９により整形されて記憶回路１３に入力される。
　Ｔ１７において、参照信号のランプ状の電圧の上昇が停止され初期状態に戻る。
　図２において説明した演算回路１４は、Ｔ１０及びＴ１５において取得したアナログの画像信号の電圧に基づく経過時間に対してＣＤＳを実行する。これにより、画像信号のアナログデジタル変換を行うことができる。
　なお、同図は、比較的高い輝度の被写体の撮像を想定したものである。低い輝度の被写体の撮像の場合は、アナログの画像信号は、同図の「ＦＤ」の一点鎖線に表したレベルの信号となる。この場合、ＭＯＳトランジスタ１７１のゲートの電圧も一点鎖線のように、比較的高い電圧となる。同図に表したＴ１５’のタイミングにおいて、波形整形回路入力がＬレベルに遷移する。このように、低い輝度の撮像の際には、波形整形回路１２９の入力信号のパルス幅が狭くなる。アナログデジタル変換後のデジタルの画像信号も低い値となる。
　同図に表したように、図９の比較部１２においては、同図の２点鎖線で表した参照信号の初期化の電圧が基準となり、参照信号及びアナログの画像信号が加算された電圧がこの初期化の電圧のレベルを超える際に比較部１２の出力が反転する。図６に表した差動対を使用する比較部１２と異なり、電源線Ｖｄｄ２の電圧を低くすることができる。これにより、低消費電力化することができる。
　また、比較部１２の出力が反転する場合であっても、図９において説明したように、電源線Ｖｄｄ２を流れる電源電流の変動を低減することができるため、電源電圧の変動に伴うノイズを低減することができる。
　また、画素回路１１及び比較部１２の画像信号線１８に結合キャパシタ１９を配置して画素回路１１のリセット及び比較部１２の初期化を異なる電圧にて行うため、画素回路１１の電荷保持部１１２のリセット電圧を高くすることができ、ダイナミックレンジを広くすることができる。このため、変換効率を高くすることができ、相対的にノイズの影響を低減することができる。
　また、シングルエンドの回路により構成されるため、差動対を使用する場合と比較して比較部１２の初段の能動素子の個数を半分にすることができる。ノイズ源となるＭＯＳトランジスタが削減されるため、図４の比較部１２より低ノイズ化が可能となる。
　また、比較部１２の初期化の際、画素１０毎のＭＯＳトランジスタ１７１の閾値電圧のばらつきがキャンセルされるため、比較部１２の出力の反転のタイミングのばらつきが小さくなる。これにより、比較部１２を高い利得に設定することができ、相対的に低ノイズ化することができる。
　これ以外の撮像装置１０００の構成は本開示の第１の実施形態における撮像装置１０００の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の撮像装置１０００は、シングルエンドの回路により構成される比較部１２を使用してアナログの画像信号のアナログデジタル変換を行うことができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備え、前記第１の半導体チップに積層される第１の半導体チップと、
　前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備える第２の半導体チップと、
　前記第１の半導体チップと前記第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と
を有し、
　前記比較部及び前記変換部の少なくとも１つは、平面視において前記画素回路と重なる位置に配置される
撮像素子。
（２）
　前記接続部は、前記第１の半導体チップに配置される第１のパッド及び前記第２の半導体チップに配置される第２のパッドを備える
前記（１）に記載の撮像素子。
（３）
　前記接続部は、前記第１のパッド及び前記第２のパッドが接合されて構成される
前記（２）に記載の撮像素子。
（４）
　前記接続部は、前記第１のパッド及び前記第２のパッドが絶縁膜を介して接合される
前記（３）に記載の撮像素子。
（５）
　前記結合キャパシタは、前記接続部により構成される
前記（４）に記載の撮像素子。
（６）
　前記結合キャパシタは、前記第１の半導体チップに配置される
前記（１）から（４）の何れかに記載の撮像素子。
（７）
　前記結合キャパシタは、前記第２の半導体チップに配置される
前記（１）から（４）の何れかに記載の撮像素子。
（８）
　前記比較部は、前記アナログの画像信号及び前記参照信号の差分を検出することにより前記比較を行う
前記（１）から（７）の何れかに記載の撮像素子。
（９）
　前記比較部は、前記入力端子に入力される前記アナログの画像信号及び第２の結合キャパシタを介して入力される前記参照信号が加算された信号と所定の基準電圧との差分を検出することにより前記比較を行う
前記（１）から（８）の何れかに記載の撮像素子。
（１０）
　前記比較部は、前記基準電圧に応じた電流を流す定電流負荷が接続されて前記加算された信号が入力されるトランジスタを備える増幅回路により構成される
前記（９）に記載の撮像素子。
（１１）
　前記比較部は、前記増幅回路の出力に接続されて前記定電流負荷と略同じ電流を流す定電流負荷が接続されたトランジスタにより構成される反転増幅回路を更に備える
前記（１０）に記載の撮像素子。
（１２）
　前記画素回路は、前記比較部とは異なる電源が供給される
前記（１）から（１１）の何れかに記載の撮像素子。
（１３）
　前記第１の半導体チップは、複数の前記画素回路を備え、
　前記第２の半導体チップは、前記複数の画素回路毎に配置される複数の前記比較部及び複数の前記変換部を備え、
　前記複数の画素回路から出力される前記アナログの画像信号を前記複数の比較部にそれぞれ伝達する複数の前記画像信号線
を更に有する
前記（１）から（１２）の何れかに記載の撮像素子。
（１４）
　入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第１の半導体チップと、
　前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第１の半導体チップに積層される第２の半導体チップと、
　前記第１の半導体チップと前記第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と、
　前記画像信号を処理する処理回路と
を有し、
　前記比較部及び前記変換部の少なくとも１つは、平面視において前記画素回路と重なる位置に配置される
撮像装置。
　１　画素アレイ部
　３　水平走査回路
　８　画像処理部
　１０　画素
　１１　画素回路
　１２　比較部
　１８　画像信号線
　１９　結合キャパシタ
　３０、３１　接続部
　１１１　光電変換部
　１１２　電荷保持部
　１１４　電荷転送部
　１１７　リセット部
　１２１～１２７、１７１～１７８　ＭＯＳトランジスタ
　１２８、１７９　キャパシタ
　１２９　波形整形回路
　１３４　第１のパッド
　２３４　第２のパッド
　１０００　撮像装置
　１００１　第１の半導体チップ
　１００２　第２の半導体チップ
　１０１０　画素領域

Claims (14)

  1. 　入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第１の半導体チップと、
    　前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第１の半導体チップに積層される第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と
    を有し、
    　前記比較部及び前記変換部の少なくとも１つは、平面視において前記画素回路と重なる位置に配置される
    撮像素子。
  2. 　前記接続部は、前記第１の半導体チップに配置される第１のパッド及び前記第２の半導体チップに配置される第２のパッドを備える
    請求項１に記載の撮像素子。
  3. 　前記接続部は、前記第１のパッド及び前記第２のパッドが接合されて構成される
    請求項２に記載の撮像素子。
  4. 　前記接続部は、前記第１のパッド及び前記第２のパッドが絶縁膜を介して接合される
    請求項３に記載の撮像素子。
  5. 　前記結合キャパシタは、前記接続部により構成される
    請求項４に記載の撮像素子。
  6. 　前記結合キャパシタは、前記第１の半導体チップに配置される
    請求項１に記載の撮像素子。
  7. 　前記結合キャパシタは、前記第２の半導体チップに配置される
    請求項１に記載の撮像素子。
  8. 　前記比較部は、前記アナログの画像信号及び前記参照信号の差分を検出することにより前記比較を行う
    請求項１に記載の撮像素子。
  9. 　前記比較部は、前記アナログの画像信号及び第２の結合キャパシタを介して入力される前記参照信号が加算された信号と所定の基準電圧との差分を検出することにより前記比較を行う
    請求項１に記載の撮像素子。
  10. 　前記比較部は、前記基準電圧に応じた電流を流す定電流負荷が接続されて前記加算された信号が入力されるトランジスタを備える増幅回路により構成される
    請求項９に記載の撮像素子。
  11. 　前記比較部は、前記増幅回路の出力に接続されて前記定電流負荷と略同じ電流を流す定電流負荷が接続されたトランジスタにより構成される反転増幅回路を更に備える
    請求項１０に記載の撮像素子。
  12. 　前記画素回路は、前記比較部とは異なる電源が供給される
    請求項１に記載の撮像素子。
  13. 　前記第１の半導体チップは、複数の前記画素回路を備え、
    　前記第２の半導体チップは、前記複数の画素回路毎に配置される複数の前記比較部及び複数の前記変換部を備え、
    　前記複数の画素回路から出力される前記アナログの画像信号を前記複数の比較部にそれぞれ伝達する複数の前記画像信号線
    を更に有する
    請求項１に記載の撮像素子。
  14. 　入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第１の半導体チップと、
    　前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第１の半導体チップに積層される第２の半導体チップと、
    　前記第１の半導体チップと前記第２の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と、
    　前記画像信号を処理する処理回路と
    を有し、
    　前記比較部及び前記変換部の少なくとも１つは、平面視において前記画素回路と重なる位置に配置される
    撮像装置。
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Citations (3)

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JP2017022444A (ja) * 2015-07-07 2017-01-26 キヤノン株式会社 撮像素子及び撮像システム
WO2019150917A1 (ja) * 2018-02-02 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
JP2020113891A (ja) * 2019-01-11 2020-07-27 ブリルニクス インク 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017022444A (ja) * 2015-07-07 2017-01-26 キヤノン株式会社 撮像素子及び撮像システム
WO2019150917A1 (ja) * 2018-02-02 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
JP2020113891A (ja) * 2019-01-11 2020-07-27 ブリルニクス インク 固体撮像装置、固体撮像装置の駆動方法、および電子機器

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