WO2014196433A1 - 固体撮像装置 - Google Patents

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WO2014196433A1
WO2014196433A1 PCT/JP2014/064131 JP2014064131W WO2014196433A1 WO 2014196433 A1 WO2014196433 A1 WO 2014196433A1 JP 2014064131 W JP2014064131 W JP 2014064131W WO 2014196433 A1 WO2014196433 A1 WO 2014196433A1
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row
row selection
wiring
signal
shift register
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PCT/JP2014/064131
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一樹 藤田
竜次 久嶋
澤田　純一
治通 森
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浜松ホトニクス株式会社
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    • H01L27/14663—Indirect radiation imagers, e.g. using luminescent members

Definitions

  • the present invention relates to a solid-state imaging device.
  • Patent Document 1 describes a technique related to a radiation imaging apparatus.
  • This apparatus includes a sensor array in which a plurality of pixels including a conversion element that converts radiation from a subject into an electric signal and a transfer switch that transfers the electric signal to the outside are two-dimensionally arranged.
  • the device includes a plurality of gate lines that connect the pixels of the sensor array in the row direction, and a gate driving device that drives the gate lines to read out electrical signals of the pixels connected to the gate lines.
  • the solid-state imaging device has a light receiving unit in which a plurality of pixels are arranged two-dimensionally over a plurality of rows and columns.
  • Each pixel is provided with a photodiode for converting incident light into electrons.
  • the photodiode of each pixel is connected to the readout wiring arranged for each column via a switch circuit (for example, a transistor), and the charge accumulated in the photodiode becomes conductive. This flows out to the readout wiring.
  • the electric charge reaches the integrating circuit through the readout wiring and is converted into a voltage signal in the integrating circuit.
  • a control terminal for example, a gate terminal
  • a control terminal for controlling the conduction state of the switch circuit of each pixel is connected to a row selection wiring arranged for each row. Then, a signal (row selection signal) from the shift register is supplied to the control terminal of each switch circuit via the row selection wiring, so that charge is read from each pixel for each row.
  • the charge reading operation from each pixel also serves as a reset operation for preparing for charge accumulation in the next frame.
  • the row selection signal does not reach the previous pixel from the failure location, and the switch circuit does not operate. In that case, the charge of the pixel continues to be accumulated in the photodiode, and the charge overflows to pixels in another row adjacent to the row.
  • an abnormality occurs not only in the row in which the failure occurs in the row selection wiring but also in other adjacent rows. If the output abnormality due to the failure of the row selection wiring is only one row, for example, the output value of the row can be interpolated using the pixel value of the adjacent row.
  • the failure mode of the row selection wiring includes a short circuit to a neighboring wiring in addition to the disconnection.
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a solid-state imaging device that can read out the charge of each pixel even when a row selection wiring fails. .
  • a solid-state imaging device includes one photodiode, and first and second switch circuits each having one end connected to the one photodiode, each having M rows.
  • a light receiving unit having M ⁇ N pixels two-dimensionally arranged in N columns (M and N are integers of 2 or more), and first and second light sources arranged for each column and included in the pixels of the corresponding column N read wirings connected to the other ends of the two switch circuits, and M lines arranged for each row and connected to the control terminals of the first switch circuits included in the pixels of the corresponding row.
  • a first row selection wiring M first buffers each having an output terminal connected to each of the M first row selection wirings, and arranged for each row of pixels in a corresponding row.
  • M first buffers each having an output terminal connected to each of the M first row selection wirings, and arranged for each row of pixels in a corresponding row.
  • For selecting M second rows connected to the control terminal of the included second switch circuit For controlling the open / close state of each of the first and second switch circuits and the M second buffers, each having an output terminal connected to each of the M lines and the M second row selection wirings.
  • a shift register unit that generates a row selection signal and provides a common row selection signal to the input ends of the first and second buffers, and the shift register unit outputs each row to output a row selection signal.
  • the M signal output terminals are provided one by one, and each signal output terminal is connected to the input terminals of the first and second buffers in the corresponding row.
  • two switch circuits (a first switch circuit and a second switch circuit) are provided for each pixel. These switch circuits are connected in parallel with each other between one photodiode and the readout wiring. Accordingly, the charge accumulated in the photodiode flows out to the readout wiring through the two switch circuits.
  • the control terminals of the two switch circuits are connected to separate row selection wirings (first row selection wiring and second row selection wiring). Since these row selection wirings are provided with a common row selection signal from the shift register unit, the two switch circuits perform opening / closing operations at the same timing.
  • the other row selection wiring is used.
  • a row selection signal can be provided to each pixel, and at least one switch circuit can be suitably operated. Therefore, even when the row selection wiring is out of order, the charge of each pixel can be read out, and the overflow of the charge to the pixels in other rows can be suppressed.
  • the other row selection wiring since a buffer is provided for each of the first and second row selection wirings, one of the first and second row selection wirings is in the vicinity. Even if the wiring is short-circuited with the other wiring, the other row selection wiring can transmit the row selection signal without being affected by it.
  • the charge of each pixel can be read even when the row selection wiring fails.
  • FIG. 1 is a plan view showing the configuration of the solid-state imaging device.
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device.
  • FIG. 3 is a side sectional view showing a section taken along line II of FIG.
  • FIG. 4 is a diagram illustrating an internal configuration of the solid-state imaging device.
  • FIG. 5 is a diagram illustrating a detailed circuit configuration example of the pixel, the integration circuit, and the holding circuit.
  • FIG. 6 is a circuit diagram showing an internal configuration example of the buffer.
  • FIG. 7 is a circuit diagram showing a detailed configuration of the vertical shift register unit.
  • FIG. 8 is a timing chart showing the operation of the vertical shift register unit.
  • FIG. 9 is a timing chart of each signal.
  • FIG. 1 is a plan view showing the configuration of the solid-state imaging device.
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device.
  • FIG. 3 is a side sectional view showing a section taken
  • FIG. 10 is a circuit diagram showing a detailed configuration of a vertical shift register unit as a first modification.
  • FIG. 11 is a circuit diagram showing a configuration of the second modification.
  • FIG. 12 is a circuit diagram showing a detailed configuration of a vertical shift register unit as a third modification.
  • FIG. 13 is an enlarged plan view showing a part of the light receiving unit as a fourth modified example.
  • the solid-state imaging device according to the present embodiment is used in, for example, a medical X-ray imaging system.
  • 1 and 2 are diagrams showing a configuration of a solid-state imaging device 1A according to the present embodiment.
  • FIG. 1 is a plan view showing the solid-state imaging device 1A
  • FIG. 2 is an enlarged plan view of a part of the solid-state imaging device 1A.
  • 1 and 2 also show the XYZ orthogonal coordinate system for easy understanding.
  • the solid-state imaging device 1A includes a light receiving unit 20, a readout circuit unit 40, and a vertical shift register unit 60A.
  • the light receiving unit 20, the readout circuit unit 40, and the vertical shift register unit 60 ⁇ / b> A are fabricated on the main surface of the silicon substrate 12.
  • the vertical shift register unit 60A is arranged side by side with respect to the light receiving unit 20 in the X-axis direction.
  • the readout circuit unit 40 includes a plurality of integration circuits provided corresponding to each of the plurality of columns of the light receiving unit 20, and the plurality of integration circuits correspond to the amount of charge output from the pixels in the corresponding column. Each voltage value is generated.
  • the read circuit unit 40 holds the voltage value output from each integrating circuit, and sequentially outputs the held voltage value.
  • the light receiving unit 20 is configured by two-dimensionally arranging a plurality of pixels P 1,1 to P M, N over M rows and N columns (M and N are integers of 2 or more).
  • FIG. 2 shows six pixels P m, n ⁇ 1 , P m, n , P m, n + 1 , P m + 1, n ⁇ 1 , P on behalf of a plurality of pixels P 1,1 to P M, N. m + 1, n and P m + 1, n + 1 are shown.
  • the pixel P m, n is a pixel located in the m-th row and the n-th column (m is an integer of 1 to M and n is an integer of 1 to N). 1 and 2, the column direction matches the Y-axis direction, and the row direction matches the X-axis direction.
  • Each of the pixels P 1,1 to P M, N included in the light receiving unit 20 includes transistors 21 and 22 and one photodiode 23.
  • the transistors 21 and 22 are the first and second switch circuits in the present embodiment, respectively.
  • the transistors 21 and 22 are preferably configured by field effect transistors (FETs), but may be configured by bipolar transistors. In the following description, the transistors 21 and 22 are assumed to be FETs.
  • the control terminal means a gate.
  • the control terminal means a base.
  • the photodiode 23 generates an amount of electric charge corresponding to the incident light intensity, and accumulates the generated electric charge in the junction capacitor.
  • One end (for example, these source regions) of the transistors 21 and 22 is electrically connected to the photodiode 23.
  • a scintillator (not shown) is provided on the light receiving unit 20. The scintillator generates scintillation light according to the incident X-ray, converts the X-ray image into an optical image, and outputs this optical image to the photodiode 23.
  • the solid-state imaging device 1A includes M first row selection wirings QA 1 to QA M (represented by QA m and QA m + 1 in FIG. 2) arranged for each row, and wiring for each row.
  • M second row selection wirings QB 1 to QB M (shown as representative of QB m and QB m + 1 in FIG. 2) and a plurality of readout wirings R arranged for each column.
  • 1 to R N (FIG. 2 representatively shows R n ⁇ 1 , R n , and R n + 1 ).
  • the first row selection wiring QA m of the m-th row has a control terminal (for example, a gate terminal) for controlling the open / close state of the transistors 21 included in the pixels P m, 1 to P m, N of the corresponding row.
  • the vertical shift register unit 60A is electrically connected to each other.
  • the second row selection wiring QB m of the m-th row has a control terminal (for example, a gate terminal) for controlling the open / close state of the transistors 22 included in the pixels P m, 1 to P m, N of the corresponding row. )
  • the vertical shift register unit 60A are electrically connected to each other.
  • the vertical shift register unit 60A and generates a row select signal for controlling for each row of the open or closed state of the transistors 21 and 22, a common row selection signal to the m-th row of the row selecting wiring QA m and QB m I will provide a.
  • the readout wiring R n in the n-th column is electrically connected to the other ends (for example, their drain regions) of the transistors 21 and 22 included in the pixels P 1, n to P M, n in the corresponding column. .
  • Row selecting wiring QA 1 ⁇ QA M and QB 1 ⁇ QB M, and the readout wiring R 1 ⁇ R N is, for example made of metal.
  • FIG. 3 is a side sectional view showing a section taken along the line II of FIG. 2, and shows an enlarged sectional structure of the light receiving unit 20.
  • a p-type well layer 14 is provided on the entire main surface of the silicon substrate 12.
  • the p-type well layer 14 is formed by implanting p-type impurities into the main surface of the silicon substrate 12, for example.
  • the transistors 21 and 22 and the photodiode 23 are formed on the surface of the p-type well layer 14.
  • the photodiode 23 is preferably constituted by a high-concentration n-type region 23a formed in the vicinity of the surface layer of the p-type well layer 14. That is, the photodiode 23 generates a charge corresponding to the incident light intensity in the high-concentration n-type region 23 a and generates the generated charge in the junction capacitance portion between the high-concentration n-type region 23 a and the p-type well layer 14. accumulate.
  • the transistor 21 has a source region 21a and a drain region 21b made of a high-concentration n-type semiconductor.
  • the source region 21 a is formed integrally with the high concentration n-type region 23 a of the photodiode 23.
  • a gate electrode 21c is provided on the p-type well layer 14 between the source region 21a and the drain region 21b, and an insulating film 16 is interposed between the gate electrode 21c and the p-type well layer 14. ing.
  • a branch portion 27 of read wirings R 1 to R N is provided via a metal conductor 24a and metal layers 25a and 25b.
  • the drain region 21b is electrically connected to the read wirings R 1 to R N of the column via the metal conductor 24a, the metal layers 25a and 25b, and the branch portion 27.
  • Transistor gate electrode 21c of the 21 is the row selecting wiring QA 1 ⁇ QA M and electrically connected in the row.
  • the row selection wirings QA 1 to QA M are disposed in a region between adjacent pixels.
  • the row selection wirings QA 1 to QA M are disposed on a pixel isolation region 18 provided between adjacent pixels. Yes.
  • the pixel isolation region 18 is made of, for example, a high concentration p-type semiconductor.
  • the reference potential wiring 15 In a layer between the row selecting wiring QA 1 ⁇ QA M and the pixel isolation region 18 is disposed the reference potential wiring 15, the potential of this reference potential wiring 15 is kept at a reference potential (ground potential) Yes.
  • the row selection wiring QA m and the reference potential wiring 15 are arranged in this order as viewed from the radiation incident direction. Further, the reference potential wiring 15 and the pixel isolation region 18 are electrically connected to each other through a metal conductor 24b.
  • the lateral direction of width of the reference potential wiring 15 as viewed from the thickness direction of the silicon substrate 12 is wider than the width of the row selecting wiring QA 1 ⁇ QA M.
  • the transistor 22 has a source region 22a and a drain region 22b made of a high concentration n-type semiconductor.
  • the source region 22 a is formed integrally with the high concentration n-type region 23 a of the photodiode 23.
  • a gate electrode 22c is provided on the p-type well layer 14 between the source region 22a and the drain region 22b, and an insulating film 16 is interposed between the gate electrode 22c and the p-type well layer 14. ing.
  • a branch portion 27 of read wirings R 1 to R N is provided via a metal conductor 24a and metal layers 25a and 25b.
  • the drain region 22b is electrically connected to the read wirings R 1 to R N of the column via the metal conductor 24a, the metal layers 25a and 25b, and the branch portion 27.
  • Transistor gate electrode 22c of the 22 is the row selecting wiring QB 1 ⁇ QB M and electrically connected in the row.
  • Wiring QB 1 ⁇ QB M row selection are disposed on the pixel, for example, the row selecting wiring QB m of the m rows, photo included each pixel in the row P m, 1 ⁇ P m, the N
  • the high-concentration n-type region 23a of the diode 23 is disposed.
  • the reference potential wiring 19 In a layer between the row selecting wiring QB 1 ⁇ QB M and the high concentration n-type region 23a is disposed the reference potential wiring 19, the coercive the potential of the reference potential wiring 19 is a reference potential (ground potential) I'm leaning.
  • the row selection wiring QB m and the reference potential wiring 19 are arranged in this order as viewed from the radiation incident direction.
  • the lateral direction of width of the reference potential wiring 19 as viewed from the thickness direction of the silicon substrate 12 is wider than the width of the row selecting wiring QB 1 ⁇ QB M.
  • a scintillator 13 is provided on the insulating layer 17 so as to cover the entire surface of the silicon substrate 12.
  • the scintillator 13 generates scintillation light according to the incident X-ray, converts the X-ray image into an optical image, and outputs the optical image to the photodiode 23.
  • FIG. 4 is a diagram illustrating an internal configuration of the solid-state imaging device 1A.
  • the solid-state imaging device 1A includes M first buffers BA 1 to BA M each having an output terminal connected to each of the M first row selection wirings QA 1 to QAM. And M second buffers BB 1 to BB M each having an output terminal connected to each of the M second row selection wirings QB 1 to QB M.
  • the vertical shift register unit 60A receives row selection signals VS 1 to VS M for controlling the open / closed states of the transistors 21 and 22 (see FIG. 2) of the pixels P 1,1 to P M, N for each row. Generate.
  • the row selection signals VS 1 to VS M are signals common to the transistors 21 and 22.
  • the vertical shift register unit 60A has M signal output terminals 62 provided for each row in order to output the row selection signals VS 1 to VS M , and each signal output terminal 62 corresponds to each of the signal output terminals 62. Connected to the input terminals of the buffers BA 1 to BA M and BB 1 to BB M of the row to be executed.
  • the vertical shift register unit 60A provides the row selection signal VS m for the m-th row to each input terminal of the first buffer BA m and the second buffer BB m . From the first buffer BA m, row selection signal VSA m based on the row select signal VS m is output. From the second buffer BB m, row selection signal VSB m based on the row select signal VS m is output. In the vertical shift register unit 60A, the row selection signals VS 1 to VS M are sequentially set to significant values.
  • the read circuit unit 40 includes N integration circuits 42 provided for each column and N holding circuits 44.
  • the integrating circuit 42 and the holding circuit 44 are connected to each other in series for each column.
  • N integrating circuits 42 each has an input end connected to the respective readout wiring R 1 ⁇ R N, accumulates charges input from the readout wiring R 1 ⁇ R N, the accumulated charge A voltage value corresponding to the amount is output from the output terminal to each of the N holding circuits 44. Further, each of the N integration circuits 42 is connected to a reset wiring 46 provided in common to the N integration circuits 42.
  • Each of the N holding circuits 44 has an input terminal connected to the output terminal of the integrating circuit 42, holds a voltage value input to this input terminal, and uses the held voltage value for voltage output from the output terminal. Output to the wiring 48.
  • Each of the N holding circuits 44 is connected to a holding wiring 45 provided in common to the N holding circuits 44. Further, each of the N holding circuits 44 is connected to a horizontal shift register 61 through the respective first row selection wiring U 1 ⁇ N-th column selection wiring U N.
  • the horizontal shift register unit 61 provides the column selection signals HS 1 to HS N to each of the N holding circuits 44 via the column selection wirings U 1 to U N.
  • the column selection signals HS 1 to HS N are successively set to significant values.
  • Each of the N integrating circuits 42 is provided with a reset control signal RE via a reset wiring 46.
  • a holding control signal Hd is provided to each of the N holding circuits 44 via the holding wiring 45.
  • FIG. 5 is a diagram illustrating a detailed circuit configuration example of the pixel P m, n , the integration circuit 42, and the holding circuit 44.
  • a circuit diagram of the pixel P m, n in the m- th row and the n-th column is shown as a representative of the M ⁇ N pixels P 1,1 to P M, N.
  • the anode terminal of the pixel P m, n of the photodiode 23 connected to ground, the cathode terminal is connected to the readout wiring R n via the transistors 21 and 22.
  • the selection signal VSA m is provided from the first buffer BA m to the transistor 21 of the pixel P m, n via the first selection wiring QA m .
  • the selection signal VSA m instructs the opening / closing operation of the transistors 21 included in the N pixels P m, 1 to P m, N in the m-th row.
  • the selection signal VSB m is provided from the second buffer BB m to the transistor 22 of the pixel P m, n via the second selection wiring QB m .
  • the selection signal VSB m instructs the opening / closing operation of the transistors 22 included in the N pixels P m, 1 to P m, N in the m-th row.
  • the selection signals VSA m and VSB m are significant values (the ON voltages of the control terminals of the transistors 21 and 22)
  • the transistors 21 and 22 are connected. At this time, charges accumulated in the junction capacitance portion of the photodiode 23 is output via the transistors 21 and 22 to the readout wiring R n.
  • the charge output from the photodiode 23 of the pixel P m, n is sent to the integration circuit 42 through the readout wiring R n . Since the selection signals VSA m and VSB m are generated from the common selection signal VS m , their insignificant value / significant value switching timings coincide with each other.
  • the integration circuit 42 has a so-called charge integration type configuration including an amplifier 42a, a capacitive element 42b, and a discharge switch 42c.
  • the capacitive element 42b and the discharge switch 42c are connected in parallel to each other and are connected between the input terminal and the output terminal of the amplifier 42a.
  • Input terminal of the amplifier 42a is connected to the readout wiring line R n.
  • a reset control signal RE is provided to the discharge switch 42 c via the reset wiring 46.
  • the reset control signal RE instructs the opening / closing operation of the discharge switch 42c of each of the N integration circuits 42.
  • the reset control signal RE is an insignificant value (for example, high level)
  • the discharging switch 42c is closed, the capacitive element 42b is discharged, and the output voltage value of the integrating circuit 42 is initialized.
  • the reset control signal RE is a significant value (for example, low level)
  • the discharge switch 42c is opened, and the charge input to the integration circuit 42 is accumulated in the capacitive element 42b.
  • the voltage value is output from the integration circuit 42.
  • the holding circuit 44 includes an input switch 44a, an output switch 44b, and a capacitive element 44c. One end of the capacitive element 44c is grounded. The other end of the capacitive element 44c is connected to the output end of the integrating circuit 42 through the input switch 44a, and is connected to the voltage output wiring 48 through the output switch 44b.
  • a holding control signal Hd is given to the input switch 44 a via the holding wiring 45. The holding control signal Hd instructs the opening / closing operation of the input switch 44 a of each of the N holding circuits 44.
  • the output switch 44b of the holding circuit 44, the n-th column selection signal HS n via the n-th column selecting wiring U n is given.
  • the selection signal HS n instructs the opening / closing operation of the output switch 44b of the holding circuit 44.
  • the input switch 44a changes from the closed state to the open state, and the voltage value input to the holding circuit 44 at that time is held in the capacitive element 44c.
  • the n-th column selecting signal HS n Turning from the low level to the high level, closes the output switch 44b, a voltage value held in the capacitor 44c is outputted to the voltage output wiring 48.
  • FIG. 6 is a circuit diagram illustrating an internal configuration example of the buffers BA m and BB m .
  • the buffers BA m and BB m are impedance converters that output an input signal with a low impedance, and are supplied with a power supply voltage and correspond to the power supply voltage regardless of the magnitude of the input signal (selection signal VS m ).
  • Output signals (selection signals VSA m , VSB m ) are generated.
  • the buffers BA m and BB m shown in FIG. 6 include two stages of amplifier circuits B1 and B2, and each of the amplifier circuits B1 and B2 is configured by a CMOS inverter.
  • each of the amplifier circuits B1 and B2 includes two MOS FETs (p-MOSFET 51 and n-MOSFET 52).
  • the drain terminal of the p-MOSFET 51 and the drain terminal of the n-MOSFET 52 are connected to each other, the source terminal of the p-MOSFET 51 is connected to the positive power supply potential Vdd, and the source terminal of the n-MOSFET 52 is a negative power supply. It is connected to the potential Vss.
  • the selection signal VS m is input to the gate terminals of the p-MOSFET 51 and the n-MOSFET 52 of the amplifier circuit B1.
  • the drain terminals of the p-MOSFET 51 and the n-MOSFET 52 of the amplifier circuit B1 are connected to the gate terminals of the p-MOSFET 51 and the n-MOSFET 52 of the amplifier circuit B2. Then, signals from the drain terminals of the p-MOSFET 51 and the n-MOSFET 52 of the amplifier circuit B2 are output as selection signals VSA m and VSB m .
  • the first row selection wiring QA 1 ⁇ QA M, and the second row selection wiring QB 1 ⁇ QB M capacitance, resistance are large. Therefore, in order to switch the voltage values of the selection signals VSA m and VSB m within a predetermined time, it is desirable that the buffers BA m and BB m can output a large current. Since the CMOS inverter as described above has a low output impedance, the buffers BA m and BB m capable of outputting a large current can be suitably realized by applying the CMOS inverter to the amplifier circuits B1 and B2.
  • FIG. 7 is a circuit diagram showing a detailed configuration of the vertical shift register unit 60A of the present embodiment.
  • the vertical shift register unit 60A includes a shift register array 41 and M logic circuits LO 1 to LO M (in the figure, LO 1 to LO 4 are shown as representatives). ing.
  • the shift register array 41 is configured by connecting M shift register circuits 43 in series. These shift register circuits 43 are arranged one for each row.
  • the shift register circuit 43 is composed of, for example, a plurality of FETs having the same structure as the transistors 21 and 22 shown in FIG. Each shift register circuit 43 is connected to a clock line Lc, and a clock signal clk having a fixed period is provided from the clock line Lc to each shift register circuit 43.
  • the M logic circuits LO 1 to LO M are arranged corresponding to each row, and the output terminal of the m-th row logic circuit LO m is connected via a signal output terminal 62 provided for each row. Are connected to the input ends of the buffers BA m and BB m described above.
  • An enable line En is connected to one input terminal of the logic circuits LO 1 to LO M , and a control input signal enable is provided from the enable line En to the logic circuits LO 1 to LO M.
  • the output terminal of the shift register circuit 43 corresponding to the row is connected to the other input terminal of each of the logic circuits LO 1 to LO M.
  • Each of the M logic circuits LO 1 to LO M closes the transistors 21 and 22 when the control input signal enable and the output signals Sout 1 to Sout M from the corresponding shift register circuit 43 are both significant values. In this manner, the row selection signals VS 1 to VS M are output. For example, when the significant value of the control input signal enable is high level and the significant values of the output signals Sout 1 to Sout M from the shift register circuit 43 are high level, the logic circuit LO m in the m-th row is A logical product (AND) of the control input signal enable and the output signal Sout m from the shift register circuit 43 is output.
  • logic circuits LO 1 ⁇ LO M with a symbol representing the AND circuit 7 is shown, logic circuits LO 1 ⁇ LO M may be constituted by a combination of various other logic circuits.
  • FIG. 8 is a timing chart showing the operation of the vertical shift register unit 60A of the present embodiment.
  • start signal Start (a) start signal Start, (b) clock signal clk, (c) output signal Sout 1 from the shift register circuit 43 in the first row, (d) shift register in the second row.
  • the start signal Start is set to the high level.
  • the output signal Sout 1 from the shift register circuit 43 in the first row rises (time t 11 ).
  • This output signal Sout 1 falls in response to the rise of the next clock signal clk (time t 15 ).
  • the control input signal enable is set to high level within a predetermined period (time t 12 to t 14 ) included between time t 11 and time t 15 when the output signal Sout 1 is high level.
  • the first row selection signals VSA 1 and VSB 1 become high level, and the transistors 21 and 22 included in the pixels P 1,1 to P 1, N in the first row are turned on.
  • the output signal Sout 2 from the shift register circuit 43 in the second row rises (time t 15 ).
  • the output signal Sout 2 falls in response to the rising edge of the next clock signal clk (time t 18 ).
  • the control input signal enable is again set to high level within a predetermined period (time t 16 to t 17 ) included between time t 15 and time t 18 when the output signal Sout 2 is high level.
  • the second row selection signals VSA 2 and VSB 2 become high level, and the transistors 21 and 22 included in the pixels P 2,1 to P 2, N of the second row are connected.
  • the selection signals VSA m and VSB m in the third row and thereafter are sequentially set to the high level, and the transistors 21 and 22 included in each pixel are sequentially connected to each row.
  • FIG. 9 is a timing chart of each signal.
  • HS 1 to N-th column selection signal HS N are shown.
  • the reset control signal RE is set to the high level.
  • the discharge switch 42c is closed, and the capacitive element 42b is discharged.
  • the first row selection signal VSA 1 and VSB 1 is set to the high level by the operation shown in FIG.
  • the transistors 21 and 22 are connected in the pixels P 1,1 to P 1, N in the first row, and the charges accumulated in the photodiodes 23 of the pixels P 1,1 to P 1, N are read out.
  • the signal is output to the integrating circuit 42 through the wirings R 1 to R N and accumulated in the capacitive element 42b.
  • the integration circuit 42 outputs a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b.
  • the holding control signal Hd is set to the high level, whereby the input switch 44 a is connected in each of the N holding circuits 44.
  • the voltage value output from the integrating circuit 42 is held by the capacitive element 44c.
  • the horizontal shift register 61 sequentially sets the first column selection signal HS 1 to the Nth column selection signal HS N to the high level.
  • the output switches 44b of the N holding circuits 44 are sequentially closed, and the voltage value held in the capacitive element 44c is sequentially output to the voltage output wiring 48.
  • the reset control signal RE is set to the high level, and the capacitive element 42b of the integrating circuit 42 is discharged.
  • the second row selection signals VSA 2 and VSB 2 are set to the high level.
  • the transistors 21 and 22 are connected in the pixels P 2,1 to P 2, N in the second row, and the charges accumulated in the photodiodes 23 of the pixels P 2,1 to P 2, N are read out.
  • the signal is output to the integrating circuit 42 through the wirings R 1 to R N and accumulated in the capacitive element 42b.
  • a voltage value having a magnitude corresponding to the amount of charge accumulated in the capacitive element 42b is sequentially output from the N holding circuits 44 to the voltage output wiring 48 by the same operation as in the first row.
  • the charges accumulated in the pixels in the third to Mth rows are also converted into voltage values by the same operation as in the first row, and sequentially output to the voltage output wiring 48.
  • the charge read operation from each of the pixels P 1,1 to P M, N also serves as a reset operation to prepare for charge accumulation in the next frame.
  • the row selection signal does not reach the previous pixel from the failure location, and the switch circuit does not operate. In that case, the charge of the pixel continues to be accumulated in the photodiode, and the charge overflows to pixels in another row adjacent to the row. As a result, an abnormality occurs not only in the row in which the failure occurs in the row selection wiring but also in other adjacent rows.
  • the first layer reference potential line and the second layer row selection wiring may be short-circuited with each other.
  • this solid-state imaging device 1A two switch circuits (transistors 21 and 22) are provided for each of the pixels P 1,1 to P M, N.
  • the transistors 21 and 22 of the pixels P 1, n to P M, n in the n-th column are connected in parallel to each other between the photodiode 23 and the readout wiring R n .
  • charge accumulated in the photodiode 23 flows out through the transistors 21 and 22 to the readout wiring R n.
  • the control terminals of the transistors 21 and 22 of the pixels P m, 1 to P m, N in the m-th row are connected to separate row selection wirings QA m and QB m , respectively. Since the row selection wirings QA m and QB m are respectively provided with the common row selection signals VSA m and VSB m from the vertical shift register unit 60A, the transistors 21 and 22 perform the opening / closing operation at the same timing. .
  • the other row selection wiring can be provided to each of the pixels P m, 1 to P m, N via the at least one transistor 21 or 22 so that at least one transistor 21 or 22 can be operated appropriately. Therefore, even when one of the row selection wirings QA m or QB m fails , the charge of each pixel P m, 1 to P m, N can be read out, and the charge is transferred to the pixels in other adjacent rows. Can be effectively prevented from overflowing.
  • the solid-state imaging device 1A since each buffer BA m and BB m each row selecting wiring QA m and QB m are provided, row one of the selecting wiring QA m and QB m Even when the row selection wiring is short-circuited with a neighboring wiring, the other row selection wiring can transmit the row selection signal VSA m or VSB m without being affected by the other. Note that when both the row selection wirings QA m and QB m are short-circuited at the same time, there is almost no problem because the probability is extremely low.
  • the row selecting wiring QA m of one of the row selecting wiring QA m and QB m are disposed in a region between pixels other row selecting wiring QB m may be arranged on the pixels P m, 1 to P m, N.
  • release the row selecting wiring QA m and QB m from each other can be disposed, it is possible to increase the yield in manufacturing the solid-state image pickup device 1A.
  • the row selection wirings QA m and QB m can be formed in the same layer.
  • FIG. 10 is a circuit diagram showing a detailed configuration of the vertical shift register unit 60B as a first modification of the embodiment.
  • the vertical shift register unit 60B includes a shift register array 41, M logic circuits LOA 1 to LOA M (represented in the figure as representative of LOA 1 to LOA 4 ), and M pieces of logic circuits.
  • Logic circuits LOB 1 to LOB M (in the figure, LOB 1 to LOB 4 are representatively shown).
  • the configuration of the shift register array 41 is the same as that of the above-described embodiment.
  • the M logic circuits LOA 1 to LOA M are arranged corresponding to each row, and the output terminal of the m-th row logic circuit LOA m is one of the signal output terminals 63 provided for each row. through, and is connected to an input terminal of the buffer BA m.
  • the M logic circuits LOB 1 to LOB M are also arranged corresponding to each row, and the output terminals of the m-th row logic circuit LOB m are signal output terminals 63 provided two for each row. The other end is connected to the input end of the buffer BB m .
  • the first enable wiring En A is connected to one input terminal of the logic circuits LOA 1 to LOA M , and the first control input signal enable 1 is provided from the enable wiring En A to the logic circuits LOA 1 to LOA M. Is done.
  • the output terminal of the shift register circuit 43 corresponding to the row is connected to the other input terminal of each of the logic circuits LOA 1 to LOA M.
  • the second enable wiring En B is connected to one input terminal of each of the logic circuits LOB 1 to LOB M , and the second control input signal enable 2 is transmitted from the enable wiring En B to the logic circuits LOB 1 to LOB M.
  • the output terminal of the shift register circuit 43 corresponding to the row is connected to the other input terminal of each of the logic circuits LOB 1 to LOB M.
  • Each of the logic circuits LOA 1 to LOA M selects a row so as to close the transistor 21 when the control input signal enable 1 and the output signals Sout 1 to Sout M from the corresponding shift register circuit 43 are both significant values.
  • Each of the signals VSA 1 to VSA M is output.
  • each of the logic circuits LOB 1 to LOB M closes the transistor 22 when the control input signal enable 2 and the output signals Sout 1 to Sout M from the corresponding shift register circuit 43 are both significant values.
  • the row selection signals VSB 1 to VSB M are output to In FIG.
  • logic circuits LOA 1 to LOA M and LOB 1 to LOB M are shown with symbols representing AND circuits, but the logic circuits LOA 1 to LOA M and LOB 1 to LOB M are various other types. You may comprise by the combination of a logic circuit.
  • the operation of the vertical shift register unit 60B is the same as the operation of the vertical shift register unit 60A shown in FIG.
  • the signal waveforms of the first and second control input signals enable 1 and enable 2 may be the same as the signal waveform of the control input signal enable in FIG.
  • the vertical shift register unit 60B of this modification can be applied instead of the vertical shift register unit 60A. Even in that case, the same effects as in the above embodiment can be suitably achieved.
  • FIG. 11 is a circuit diagram showing a configuration of a second modification of the embodiment.
  • the solid-state imaging device includes M first row selection wirings QA 1 to QA M and M second row selection wirings QB 1 to QB M.
  • M buffers B 1 to B M having output terminals connected thereto are provided.
  • the vertical shift register unit 60A has M signal output terminals 62 provided for each row in order to output the row selection signals VS 1 to VS M , and each signal output terminal 62 corresponds to each of the signal output terminals 62. Connected to the input terminals of the buffers B 1 to B M of the row to be processed. Then, the vertical shift register unit 60A provides the row selection signal VS m of the m-th row to the input end of the buffer B m . The output signal from the buffer B m as the row selection signal VSA m and VSB m, are provided to the row selecting wiring QA m and QB m.
  • FIG. 12 is a circuit diagram showing a detailed configuration of the vertical shift register unit 60C as a third modification of the embodiment.
  • the vertical shift register unit 60C of the present modification differs from the vertical shift register unit 60B of the first modification in the following points.
  • the vertical shift register unit 60C of the present modification includes a first shift register array 41A and a second shift register array 41B instead of the shift register array 41 in the first modification.
  • the shift register array 41A is, M number of shift register circuit 43 disposed one by one in each row is constituted by connecting in series, the clock wire Lc 1 is connected to a respective shift register circuits 43 Thus, a clock signal clk 1 having a constant period is provided from the clock wiring Lc 1 to each shift register circuit 43.
  • the shift register array 41B is constructed by M pieces of the shift register circuit 43 disposed one by one in each row are connected in series, the clock wire Lc 2 is connected to the shift register circuit 43
  • the clock signal clk 2 having a constant period is provided from the clock line Lc 2 to each shift register circuit 43.
  • the clock signals clk 1 and clk 2 are preferably clock signals having the same cycle and operate at the same timing.
  • the first enable wiring En A is connected to one input terminal of the logic circuits LOA 1 to LOA M , and the first control input signal enable 1 is provided from the enable wiring En A to the logic circuits LOA 1 to LOA M. Is done.
  • the output terminal of the shift register circuit 43 corresponding to the row of the first shift register array 41A is connected to the other input terminal of each of the logic circuits LOA 1 to LOA M.
  • the second enable wiring En B is connected to one input terminal of each of the logic circuits LOB 1 to LOB M , and the second control input signal enable 2 is transmitted from the enable wiring En B to the logic circuits LOB 1 to LOB M.
  • the output terminal of the shift register circuit 43 corresponding to the row of the second shift register array 41B is connected to the other input terminal of each of the logic circuits LOB 1 to LOB M.
  • Each of the logic circuits LOA 1 to LOA M selects a row so as to close the transistor 21 when the control input signal enable 1 and the output signals SAout 1 to SAout M from the corresponding shift register circuit 43 are both significant values.
  • Each of the signals VSA 1 to VSA M is output.
  • each of the logic circuits LOB 1 to LOB M closes the transistor 22 when the control input signal enable 2 and the output signals SBout 1 to SBout M from the corresponding shift register circuit 43 are both significant values.
  • the row selection signals VSB 1 to VSB M are output to
  • the operation of the vertical shift register unit 60C is the same as that of the vertical shift register unit 60A shown in FIG.
  • the signal waveforms of the start signals Start 1 and Start 2 input to the shift register arrays 41A and 41B may be the same as the signal waveform of the start signal Start in FIG.
  • the signal waveforms of the clock signals clk 1 and clk 2 may be the same as the signal waveform of the clock signal clk in FIG.
  • the signal waveforms of the first and second control input signals enable 1 and enable 2 may be the same as the signal waveform of the control input signal enable in FIG.
  • the vertical shift register unit 60C of this modification can be applied instead of the vertical shift register unit 60A. Even in that case, the same effects as in the above embodiment can be suitably achieved.
  • FIG. 13 is an enlarged plan view showing a part of the light receiving unit as a fourth modification of the embodiment.
  • both the row selection wirings QA 1 to QA M and QB 1 to QB M are arranged in the region between the pixels.
  • the m-th row selection wirings QA m and QB m include the pixels P m, 1 to P m, N in the m-th row and the pixels P m + 1,1 to P m + 1 in the (m + 1) -th row. , N.
  • the row selection wirings QA 1 to QA M or QB 1 to QB M from preventing the light from entering each of the pixels P 1,1 to P M, N.
  • the light incident efficiency on each of the pixels P 1,1 to P M, N can be increased.
  • the row selection wirings QA 1 to QA M and QB 1 to QB M are moved away from the photodiodes 23 of the respective pixels P 1,1 to P M, N and the row selection wirings QA 1 to QA M and QB 1 to it is possible to suppress the variation of the amount of charge in the photodiode 23 due to the voltage variation of the QB M.
  • the row selecting wiring QA 1 ⁇ QA M, and the row selecting wiring QB 1 ⁇ QB M may be juxtaposed in the stacking direction.
  • the wiring layers including the row selecting wiring QB 1 ⁇ QB M may be added on top of the wiring layer including the row selecting wiring QA 1 ⁇ QA M.
  • wider spacing between the row selecting wiring QB 1 ⁇ QB M and the reference potential line, and the row selecting wiring QB 1 ⁇ QB M and the reference potential line can be reduced the probability of a short circuit.
  • the solid-state imaging device is not limited to the above-described embodiment, and various other modifications are possible.
  • the light receiving section shown in the above embodiment may have a configuration in which polycrystalline silicon or amorphous silicon is formed on a glass substrate.
  • the transistors 21 and 22 are preferably realized by thin film transistors.
  • the light receiving portion may be fabricated on a single crystal silicon substrate.
  • the row selection signal to the QB m VSA m although the VSB m inputs at the same timing, the first modification and the third modification
  • at least part of the row selection signals VSA m and VSB m may be input at the same timing with respect to the two row selection wirings QA m and QB m in the same row, or may be input at different timings. Good.
  • the solid-state imaging device including all of the above embodiments and the first to third modifications is as follows.
  • Each includes one photodiode and first and second switch circuits each having one end connected to the one photodiode, and is two-dimensionally arranged in M rows and N columns (M and N are integers of 2 or more).
  • a light receiving unit having M ⁇ N pixels; N readout wirings arranged for each column and connected to the other ends of the first and second switch circuits included in the pixels of the corresponding column; M first row selection wirings arranged for each row and connected to a control terminal of the first switch circuit included in the pixel of the corresponding row; M second row selection wirings arranged for each row and connected to a control terminal of the second switch circuit included in the pixel of the corresponding row; A shift register that generates a row selection signal for controlling the open / close state of the first and second switch circuits for each row and provides the row selection signal to the first and second row selection wirings And a configuration provided with a section.
  • the solid-state imaging device including the first and third modified examples described above is M first buffers each having an output terminal connected to each of the M first row selection wirings; And M second buffers each having an output terminal connected to each of the M second row selection wirings,
  • the shift register unit has (2 ⁇ M) signal output terminals provided for each row in order to output the row selection signal. In each row, two signal output terminals are provided. One of the signal output terminals is connected to the input terminal of the first buffer, and the other signal output terminal is connected to the input terminal of the second buffer.
  • the solid-state imaging device including the second modified example is as follows. M buffers each having an output terminal connected to each of the M first row selection wires and each of the M second row selection wires,
  • the shift register unit has M signal output terminals provided for each row in order to output the row selection signal, and each signal output end is an input to the buffer of the corresponding row. It has the structure connected to the end.
  • the solid-state imaging device includes one photodiode and first and second switch circuits each having one end connected to the one photodiode, each having M rows and N columns (M and N are 2).
  • a light receiving section having M ⁇ N pixels two-dimensionally arranged in the above integer) and the other ends of the first and second switch circuits arranged for each column and included in the corresponding column of pixels.
  • M second row selection wirings connected to the control terminal and M second rows M second buffers having respective output terminals connected to the selection wiring lines, and row selection signals for controlling the open / closed states of the first and second switch circuits for each row are generated.
  • a shift register unit that provides a common row selection signal to the input terminal of the second buffer, and the shift register unit is provided with M number of ones provided for each row in order to output the row selection signal.
  • the signal output terminal is provided, and each signal output terminal is connected to the input terminals of the first and second buffers in the corresponding row.
  • the solid-state imaging device may have a configuration in which the first and second row selection wirings are arranged in the area between the pixels. Accordingly, it is possible to prevent the row selection wiring from interfering with the light incident on each pixel, and to increase the light incident efficiency on each pixel. Further, it is possible to keep the row selection wiring away from the photodiode of each pixel, and to suppress the fluctuation of the charge amount in the photodiode due to the voltage fluctuation of the row selection wiring.
  • one of the first and second row selection wirings is disposed in an area between the pixels, and the other row selection wiring is disposed on the pixels. It is good also as composition which has.
  • the two row selection wirings can be arranged apart from each other, and the yield when manufacturing the solid-state imaging device can be increased.
  • a reference potential wiring is disposed between the other row selection wiring and the pixel in order to suppress the fluctuation in the amount of charge in the photodiode due to the voltage variation of the other row selection wiring. It is even better if there is.
  • the present invention can be used as a solid-state imaging device that can read out the charge of each pixel even when the row selection wiring fails.
  • SYMBOLS 1A Solid-state imaging device, 12 ... Silicon substrate, 13 ... Scintillator, 15, 19 ... Reference potential wiring, 18 ... Pixel separation area, 20 ... Light-receiving part, 21 ... Transistor (1st switch circuit), 22 ... Transistor (1st 2), 23... Photodiode, 40... Readout circuit section, 41, 41 A, 41 B... Shift register array, 42... Integration circuit, 43. ... reset wiring, 48 ... voltage output wiring, 60A to 60C ... vertical shift register section, 61 ... horizontal shift register section, 62, 63 ... signal output terminals, BA 1 to BA M , BB 1 to BB M ...

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Abstract

　固体撮像装置１Ａは、受光部２０、垂直シフトレジスタ部６０Ａ、第１の行選択用配線ＱＡ１～ＱＡＭ、第２の行選択用配線ＱＢ１～ＱＢＭを備える。垂直シフトレジスタ部６０Ａは、第ｍ行の行選択用配線ＱＡｍおよびＱＢｍに対して共通の行選択信号ＶＳＡｍ及びＶＳＢｍを提供する。これにより、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置が実現される。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　特許文献１には、放射線撮像装置に関する技術が記載されている。この装置は、被写体からの放射線を電気信号に変換する変換素子と、電気信号を外部に転送する転送スイッチとを含む複数の画素が二次元状に配置されて成るセンサアレイを備えている。また、この装置は、センサアレイの各画素を行方向に接続する複数のゲート線と、各ゲート線に接続された各画素の電気信号を読み出すために、各ゲート線を駆動させるゲート駆動装置と、センサアレイの各画素を列方向に接続する複数の信号線と、各信号線に対応して設けられ、各転送スイッチから転送された電気信号を増幅して読み出す複数のアンプとを備えている。
特開２００７－５００５３号公報
　固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチ回路（例えばトランジスタ）を介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチ回路が導通状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のスイッチ回路の導通状態を制御するための制御端子（例えばゲート端子）は、各行毎に配設された行選択用配線に接続されている。そして、シフトレジスタからの信号（行選択信号）が行選択用配線を介して各スイッチ回路の制御端子に与えられることにより、各画素からの電荷の読み出しが各行毎に行われる。
　このような固体撮像装置において、各画素からの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかしながら、行選択用配線に断線等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。行選択用配線の故障による出力異常が例えば一行のみであれば、隣接する行の画素値を用いて当該行の出力値を補間することも可能である。しかし、このように隣接する複数行において出力異常が生じると、それらの行の出力値を補間することは難しくなる。
　このような問題を解決するため、行選択用配線の両端にシフトレジスタを設けることも考えられる。そのような構成によれば、行選択用配線の或る箇所において断線が生じた場合であっても、該故障箇所の両側から行選択信号を供給することができ、各画素のスイッチ回路を好適に動作させることができる。しかし、行選択用配線の故障モードには、断線の他に、近隣の配線へのショートがある。行選択用配線が或る箇所において近隣の配線とショートした場合、シフトレジスタから行選択信号が供給されても（ショート発生地点の周辺では）行選択用配線の電位が所定の電位とならず、スイッチ回路が動作出来ずにフォトダイオードに電荷が蓄積され続けることとなる。従って、上記の問題が依然として残る。
　本発明は、このような問題点に鑑みてなされたものであり、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供することを目的とする。
　上述した課題を解決するために、本発明による固体撮像装置は、一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、各行毎に配設され、対応する行の画素に含まれる第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、各行毎に配設され、対応する行の画素に含まれる第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、第１及び第２のバッファの入力端に対して共通の行選択信号を提供するシフトレジスタ部とを備え、シフトレジスタ部は、行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の第１及び第２のバッファの入力端に接続されていることを特徴とする。
　この固体撮像装置では、各画素毎に２つのスイッチ回路（第１のスイッチ回路、第２のスイッチ回路）が設けられている。これらのスイッチ回路は、一つのフォトダイオードと読出用配線との間において、互いに並列に接続されている。従って、フォトダイオードに蓄積された電荷は、２つのスイッチ回路を介して読出用配線へ流出する。また、２つのスイッチ回路の制御端子はそれぞれ別個の行選択用配線（第１の行選択用配線、第２の行選択用配線）に接続されている。これらの行選択用配線にはシフトレジスタ部から共通の行選択信号が提供されるので、２つのスイッチ回路は同じタイミングで開閉動作を行う。
　上記の固体撮像装置によれば、第１及び第２の行選択用配線のうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素に行選択信号を提供することができ、少なくとも一つのスイッチ回路を好適に動作させることができる。従って、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができ、他の行の画素への電荷の溢れ出しが抑えられる。特に、上記の固体撮像装置では、第１及び第２の行選択用配線のそれぞれにバッファが設けられているので、第１及び第２の行選択用配線のうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号を伝達することができる。
　本発明による固体撮像装置によれば、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる。
図１は、固体撮像装置の構成を示す平面図である。 図２は、固体撮像装置の一部を拡大した平面図である。 図３は、図２のＩ－Ｉ線に沿った断面を示す側断面図である。 図４は、固体撮像装置の内部構成を示す図である。 図５は、画素、積分回路、及び保持回路の詳細な回路構成例を示す図である。 図６は、バッファの内部構成例を示す回路図である。 図７は、垂直シフトレジスタ部の詳細な構成を示す回路図である。 図８は、垂直シフトレジスタ部の動作を示すタイミングチャートである。 図９は、各信号のタイミングチャートである。 図１０は、第１変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 図１１は、第２変形例の構成を示す回路図である。 図１２は、第３変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 図１３は、第４変形例として、受光部の一部を拡大して示す平面図である。
　以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられる。図１及び図２は、本実施形態における固体撮像装置１Ａの構成を示す図である。図１は固体撮像装置１Ａを示す平面図であり、図２は固体撮像装置１Ａの一部を拡大した平面図である。なお、図１及び図２には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
　図１に示されるように、固体撮像装置１Ａは、受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａを備えている。受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａは、シリコン基板１２の主面上に作製されている。垂直シフトレジスタ部６０Ａは、受光部２０に対してＸ軸方向に並んで配置されている。読出回路部４０は、受光部２０の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
　受光部２０は、複数の画素Ｐ１，１～ＰＭ，ＮがＭ行及びＮ列（Ｍ，Ｎは２以上の整数）にわたって二次元配列されることにより構成されている。図２には、複数の画素Ｐ１，１～ＰＭ，Ｎを代表して、６つの画素Ｐｍ，ｎ－１、Ｐｍ，ｎ、Ｐｍ，ｎ＋１、Ｐｍ＋１，ｎ－１、Ｐｍ＋１，ｎ、及びＰｍ＋１，ｎ＋１が示されている。例えば、画素Ｐｍ，ｎは第ｍ行第ｎ列（ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数）に位置する画素である。図１及び図２において、列方向はＹ軸方向と一致し、行方向はＸ軸方向と一致する。
　受光部２０に含まれる画素Ｐ１，１～ＰＭ，Ｎそれぞれは、トランジスタ２１及び２２、並びに一つのフォトダイオード２３を含んで構成されている。トランジスタ２１及び２２は、それぞれ本実施形態における第１及び第２のスイッチ回路である。トランジスタ２１及び２２は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。以下では、トランジスタ２１及び２２がＦＥＴであるものとして説明する。この場合、制御端子はゲートを意味する。トランジスタ２１及び２２がバイポーラトランジスタである場合には、制御端子はベースを意味する。
　フォトダイオード２３は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。トランジスタ２１及び２２の一端（例えばこれらのソース領域）は、フォトダイオード２３と電気的に接続されている。なお、受光部２０の上には図示しないシンチレータが設けられている。シンチレータは、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。
　固体撮像装置１Ａは、各行毎に配設されたＭ本の第１の行選択用配線ＱＡ１～ＱＡＭ（図２にはＱＡｍ及びＱＡｍ＋１を代表して示す）と、各行毎に配設されたＭ本の第２の行選択用配線ＱＢ１～ＱＢＭ（図２にはＱＢｍ及びＱＢｍ＋１を代表して示す）と、各列毎に配設された複数の読出用配線Ｒ１～ＲＮ（図２にはＲｎ－１、Ｒｎ、及びＲｎ＋１を代表して示す）とを更に備えている。
　第ｍ行の第１の行選択用配線ＱＡｍは、対応する行の画素Ｐｍ，１～Ｐｍ，Ｎに含まれるトランジスタ２１の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。また、第ｍ行の第２の行選択用配線ＱＢｍは、対応する行の画素Ｐｍ，１～Ｐｍ，Ｎに含まれるトランジスタ２２の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。
　垂直シフトレジスタ部６０Ａは、トランジスタ２１及び２２の開閉状態を各行毎に制御するための行選択信号を生成し、第ｍ行の行選択用配線ＱＡｍ及びＱＢｍに対して共通の行選択信号を提供する。第ｎ列の読出用配線Ｒｎは、対応する列の画素Ｐ１，ｎ～ＰＭ，ｎに含まれるトランジスタ２１及び２２の他端（例えばこれらのドレイン領域）と電気的に接続されている。行選択用配線ＱＡ１～ＱＡＭ及びＱＢ１～ＱＢＭ、並びに読出用配線Ｒ１～ＲＮは、例えば金属からなる。
　図３は、図２のＩ－Ｉ線に沿った断面を示す側断面図であって、受光部２０の断面構造を拡大して示している。図３に示されるように、シリコン基板１２の主面上の全面には、ｐ型ウェル層１４が設けられている。このｐ型ウェル層１４は、例えばシリコン基板１２の主面にｐ型不純物を注入することによって形成される。トランジスタ２１及び２２、並びにフォトダイオード２３は、このｐ型ウェル層１４の表面に形成されている。
　フォトダイオード２３は、ｐ型ウェル層１４の表層付近に形成された高濃度ｎ型領域２３ａによって好適に構成される。すなわち、フォトダイオード２３は、入射光強度に応じた量の電荷を高濃度ｎ型領域２３ａにおいて発生し、その発生した電荷を高濃度ｎ型領域２３ａとｐ型ウェル層１４との接合容量部に蓄積する。
　トランジスタ２１は、高濃度ｎ型半導体からなるソース領域２１ａ及びドレイン領域２１ｂを有する。ソース領域２１ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２１ａとドレイン領域２１ｂとの間のｐ型ウェル層１４上にはゲート電極２１ｃが設けられており、ゲート電極２１ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。
　トランジスタ２１のドレイン領域２１ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ１～ＲＮの分岐部２７が設けられている。ドレイン領域２１ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ１～ＲＮと電気的に接続されている。
　トランジスタ２１のゲート電極２１ｃは、当該行の行選択用配線ＱＡ１～ＱＡＭと電気的に接続されている。行選択用配線ＱＡ１～ＱＡＭは、互いに隣接する画素間の領域に配設されており、例えば本実施形態では、互いに隣接する画素間に設けられた画素分離領域１８上に配設されている。なお、画素分離領域１８は、例えば高濃度ｐ型半導体からなる。
　行選択用配線ＱＡ１～ＱＡＭと画素分離領域１８との間の層には基準電位配線１５が配設されており、この基準電位配線１５の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＡｍ、基準電位配線１５の順に配置されている。また、この基準電位配線１５と画素分離領域１８とは、金属導体２４ｂを介して互いに電気的に接続されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１５の短手方向の幅は、行選択用配線ＱＡ１～ＱＡＭの同方向の幅よりも広い。
　トランジスタ２２は、高濃度ｎ型半導体からなるソース領域２２ａ及びドレイン領域２２ｂを有する。ソース領域２２ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２２ａとドレイン領域２２ｂとの間のｐ型ウェル層１４上にはゲート電極２２ｃが設けられており、ゲート電極２２ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。
　トランジスタ２２のドレイン領域２２ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ１～ＲＮの分岐部２７が設けられている。ドレイン領域２２ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ１～ＲＮと電気的に接続されている。
　トランジスタ２２のゲート電極２２ｃは、当該行の行選択用配線ＱＢ１～ＱＢＭと電気的に接続されている。行選択用配線ＱＢ１～ＱＢＭは画素上に配設されており、例えば第ｍ行の行選択用配線ＱＢｍは、当該行の各画素Ｐｍ，１～Ｐｍ，Ｎに含まれるフォトダイオード２３の高濃度ｎ型領域２３ａの上に配設されている。行選択用配線ＱＢ１～ＱＢＭと高濃度ｎ型領域２３ａとの間の層には基準電位配線１９が配設されており、この基準電位配線１９の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＢｍ、基準電位配線１９の順に配置されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１９の短手方向の幅は、行選択用配線ＱＢ１～ＱＢＭの同方向の幅よりも広い。
　上述した各配線は、絶縁層１７によって覆われている。また、絶縁層１７の上にはシンチレータ１３がシリコン基板１２の全面を覆うように設けられている。シンチレータ１３は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。
　続いて、固体撮像装置１Ａの回路構成について詳細に説明する。図４は、固体撮像装置１Ａの内部構成を示す図である。同図に示されるように、固体撮像装置１Ａは、Ｍ本の第１の行選択用配線ＱＡ１～ＱＡＭそれぞれに各出力端が接続されたＭ個の第１のバッファＢＡ１～ＢＡＭと、Ｍ本の第２の行選択用配線ＱＢ１～ＱＢＭそれぞれに各出力端が接続されたＭ個の第２のバッファＢＢ１～ＢＢＭとを備えている。そして、垂直シフトレジスタ部６０Ａは、画素Ｐ１，１～ＰＭ，Ｎのトランジスタ２１，２２（図２を参照）の開閉状態を各行毎に制御するための行選択信号ＶＳ１～ＶＳＭを生成する。なお、この行選択信号ＶＳ１～ＶＳＭは、トランジスタ２１及び２２に対して共通の信号である。
　垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ１～ＶＳＭを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢＡ１～ＢＡＭ及びＢＢ１～ＢＢＭの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳｍを、第１のバッファＢＡｍ及び第２のバッファＢＢｍの各入力端に対して提供する。第１のバッファＢＡｍからは、行選択信号ＶＳｍに基づく行選択信号ＶＳＡｍが出力される。第２のバッファＢＢｍからは、行選択信号ＶＳｍに基づく行選択信号ＶＳＢｍが出力される。垂直シフトレジスタ部６０Ａにおいて、行選択信号ＶＳ１～ＶＳＭは順次に有意値とされる。
　読出回路部４０は、各列毎に設けられたＮ個の積分回路４２と、Ｎ個の保持回路４４とを有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２それぞれは、読出用配線Ｒ１～ＲＮそれぞれに接続された入力端を有しており、読出用配線Ｒ１～ＲＮから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。また、Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６に接続されている。
　Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ１～第Ｎ列選択用配線ＵＮそれぞれを介して水平シフトレジスタ部６１に接続されている。
　また、水平シフトレジスタ部６１は、列選択信号ＨＳ１～ＨＳＮを、列選択用配線Ｕ１～ＵＮを介してＮ個の保持回路４４それぞれに提供する。列選択信号ＨＳ１～ＨＳＮは順次に有意値とされる。また、Ｎ個の積分回路４２それぞれには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。Ｎ個の保持回路４４それぞれには、保持用配線４５を介して保持制御信号Ｈｄが提供される。
　図５は、画素Ｐｍ，ｎ、積分回路４２、及び保持回路４４の詳細な回路構成例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１～ＰＭ，Ｎを代表して第ｍ行第ｎ列の画素Ｐｍ，ｎの回路図を示している。
　図５に示されるように、画素Ｐｍ，ｎのフォトダイオード２３のアノード端子は接地され、カソード端子は、トランジスタ２１，２２を介して読出用配線Ｒｎに接続されている。画素Ｐｍ，ｎのトランジスタ２１には、第１のバッファＢＡｍから第１の選択用配線ＱＡｍを介して選択信号ＶＳＡｍが提供される。選択信号ＶＳＡｍは、第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎに含まれるトランジスタ２１の開閉動作を指示する。また、画素Ｐｍ，ｎのトランジスタ２２には、第２のバッファＢＢｍから第２の選択用配線ＱＢｍを介して選択信号ＶＳＢｍが提供される。選択信号ＶＳＢｍは、第ｍ行のＮ個の画素Ｐｍ，１～Ｐｍ，Ｎに含まれるトランジスタ２２の開閉動作を指示する。
　選択信号ＶＳＡｍ及びＶＳＢｍが非有意値（トランジスタ２１，２２の制御端子のオフ電圧）であるとき、フォトダイオード２３において発生した電荷は、読出用配線Ｒｎへ出力されることなくフォトダイオード２３の接合容量部に蓄積される。一方、選択信号ＶＳＡｍ及びＶＳＢｍが有意値（トランジスタ２１，２２の制御端子のオン電圧）であるとき、トランジスタ２１，２２が接続状態となる。このとき、フォトダイオード２３の接合容量部に蓄積されていた電荷は、トランジスタ２１，２２を経て読出用配線Ｒｎへ出力される。画素Ｐｍ，ｎのフォトダイオード２３から出力された電荷は、読出用配線Ｒｎを通って積分回路４２へ送られる。なお、選択信号ＶＳＡｍ及びＶＳＢｍは互いに共通の選択信号ＶＳｍから生成されているので、それらの非有意値／有意値の切り替えタイミングは互いに一致している。
　積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒｎに接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。
　リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
　保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、第ｎ列選択用配線Ｕｎを介して第ｎ列選択信号ＨＳｎが与えられる。選択信号ＨＳｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
　例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択信号ＨＳｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。
　図６は、バッファＢＡｍ及びＢＢｍの内部構成例を示す回路図である。バッファＢＡｍ及びＢＢｍは、入力信号を低インピーダンスで出力するインピーダンス変換器であって、電源電圧の供給を受けて、入力信号（選択信号ＶＳｍ）の大きさに関わらず、電源電圧に相当する出力信号（選択信号ＶＳＡｍ，ＶＳＢｍ）を生成する。例えば、図６に示されたバッファＢＡｍ及びＢＢｍは、２段の増幅回路Ｂ１，Ｂ２を含んでおり、増幅回路Ｂ１，Ｂ２はそれぞれＣＭＯＳインバータによって構成されている。
　具体的には、増幅回路Ｂ１，Ｂ２はそれぞれ２つのＭＯＳ型ＦＥＴ（ｐ－ＭＯＳＦＥＴ５１、ｎ－ＭＯＳＦＥＴ５２）を含んで構成されている。ｐ－ＭＯＳＦＥＴ５１のドレイン端子と、ｎ－ＭＯＳＦＥＴ５２のドレイン端子とは互いに接続されており、ｐ－ＭＯＳＦＥＴ５１のソース端子は正の電源電位Ｖｄｄに接続されており、ｎ－ＭＯＳＦＥＴ５２のソース端子は負の電源電位Ｖｓｓに接続されている。増幅回路Ｂ１のｐ－ＭＯＳＦＥＴ５１及びｎ－ＭＯＳＦＥＴ５２のゲート端子には、選択信号ＶＳｍが入力される。増幅回路Ｂ２のｐ－ＭＯＳＦＥＴ５１及びｎ－ＭＯＳＦＥＴ５２のゲート端子には、増幅回路Ｂ１のｐ－ＭＯＳＦＥＴ５１及びｎ－ＭＯＳＦＥＴ５２のドレイン端子が接続されている。そして、増幅回路Ｂ２のｐ－ＭＯＳＦＥＴ５１及びｎ－ＭＯＳＦＥＴ５２のドレイン端子からの信号が、選択信号ＶＳＡｍ，ＶＳＢｍとして出力される。
　第１の行選択用配線ＱＡ１～ＱＡＭ、および第２の行選択用配線ＱＢ１～ＱＢＭは容量、抵抗共に大きい。従って、所定の時間内に選択信号ＶＳＡｍ，ＶＳＢｍの電圧値を切り替えるためには、バッファＢＡｍ及びＢＢｍが大きな電流出力を可能とすることが望ましい。上記のようなＣＭＯＳインバータは、出力インピーダンスが低いので、ＣＭＯＳインバータを増幅回路Ｂ１，Ｂ２に適用することにより、大きな電流出力が可能なバッファＢＡｍ及びＢＢｍを好適に実現できる。
　図７は、本実施形態の垂直シフトレジスタ部６０Ａの詳細な構成を示す回路図である。図７に示されるように、垂直シフトレジスタ部６０Ａは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯ１～ＬＯＭ（図にはＬＯ１～ＬＯ４を代表して示す）とを有している。
　シフトレジスタアレイ４１は、Ｍ個のシフトレジスタ回路４３が直列に接続されることによって構成されている。これらのシフトレジスタ回路４３は、各行毎に一つずつ配置されている。シフトレジスタ回路４３は、例えば図３に示されたトランジスタ２１，２２と同様の構造を有する複数のＦＥＴによって構成されている。各シフトレジスタ回路４３にはクロック配線Ｌｃが接続されており、一定周期のクロック信号ｃｌｋがクロック配線Ｌｃから各シフトレジスタ回路４３に提供される。
　Ｍ個の論理回路ＬＯ１～ＬＯＭは各行に対応して配置されており、第ｍ行の論理回路ＬＯｍの出力端は、各行毎に一つずつ設けられた信号出力端６２を介して、前述したバッファＢＡｍ及びＢＢｍの入力端に接続されている。また、論理回路ＬＯ１～ＬＯＭの一方の入力端にはイネーブル配線Ｅｎが接続されており、制御入力信号ｅｎａｂｌｅがイネーブル配線Ｅｎから論理回路ＬＯ１～ＬＯＭに提供される。論理回路ＬＯ１～ＬＯＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
　Ｍ個の論理回路ＬＯ１～ＬＯＭそれぞれは、制御入力信号ｅｎａｂｌｅと、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１～ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２１，２２を閉じるように行選択信号ＶＳ１～ＶＳＭそれぞれを出力する。例えば、制御入力信号ｅｎａｂｌｅの有意値がハイレベルであり、シフトレジスタ回路４３からの出力信号Ｓｏｕｔ１～ＳｏｕｔＭの有意値がハイレベルである場合には、第ｍ行の論理回路ＬＯｍは、制御入力信号ｅｎａｂｌｅと、シフトレジスタ回路４３からの出力信号Ｓｏｕｔｍとの論理積（ＡＮＤ）を出力する。なお、図７ではＡＮＤ回路を表す記号でもって論理回路ＬＯ１～ＬＯＭが図示されているが、論理回路ＬＯ１～ＬＯＭは他の種々の論理回路の組み合わせによって構成されてもよい。
　図８は、本実施形態の垂直シフトレジスタ部６０Ａの動作を示すタイミングチャートである。図８には、上から順に、（ａ）スタート信号Ｓｔａｒｔ、（ｂ）クロック信号ｃｌｋ、（ｃ）第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１、（ｄ）第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ２、（ｅ）第３行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ３、（ｆ）第４行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ４、（ｇ）制御入力信号ｅｎａｂｌｅ、（ｈ）第１行選択信号ＶＳＡ１、（ｉ）第１行選択信号ＶＳＢ１、（ｊ）第２行選択信号ＶＳＡ２、（ｋ）第２行選択信号ＶＳＢ２、（ｌ）第３行選択信号ＶＳＡ３、（ｍ）第３行選択信号ＶＳＢ３、（ｎ）第４行選択信号ＶＳＡ４、（ｏ）第４行選択信号ＶＳＢ４がそれぞれ示されている。
　まず、時刻ｔ１０から時刻ｔ１３までの期間、スタート信号Ｓｔａｒｔがハイレベルとされる。この間に、クロック信号ｃｌｋが立ち上がると、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１が立ち上がる（時刻ｔ１１）。この出力信号Ｓｏｕｔ１は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ１５）。そして、出力信号Ｓｏｕｔ１がハイレベルである時刻ｔ１１から時刻ｔ１５までの間に含まれる所定の期間内（時刻ｔ１２～ｔ１４）に、制御入力信号ｅｎａｂｌｅがハイレベルとされる。これにより、第１行選択信号ＶＳＡ１及びＶＳＢ１がハイレベルとなって、第１行の各画素Ｐ１，１～Ｐ１，Ｎに含まれるトランジスタ２１及び２２が導通状態となる。
　また、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１が下がると同時に、第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ２が立ち上がる（時刻ｔ１５）。この出力信号Ｓｏｕｔ２は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ１８）。そして、出力信号Ｓｏｕｔ２がハイレベルである時刻ｔ１５から時刻ｔ１８までの間に含まれる所定の期間内（時刻ｔ１６～ｔ１７）に、制御入力信号ｅｎａｂｌｅが再びハイレベルとされる。これにより、第２行選択信号ＶＳＡ２及びＶＳＢ２がハイレベルとなって、第２行の各画素Ｐ２，１～Ｐ２，Ｎに含まれるトランジスタ２１及び２２が接続状態となる。以降、第２行と同様の動作によって、第３行以降の選択信号ＶＳＡｍ及びＶＳＢｍが順次ハイレベルとなり、各画素に含まれるトランジスタ２１及び２２が各行毎に順次接続状態となる。
　以上の構成を備える本実施形態の固体撮像装置１Ａは、次のように動作する。図９は、各信号のタイミングチャートである。図９には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択信号ＶＳＡ１、（ｃ）第１行選択信号ＶＳＢ１、（ｄ）第２行選択信号ＶＳＡ２、（ｅ）第２行選択信号ＶＳＢ２、（ｆ）第Ｍ行選択信号ＶＳＡＭ、（ｇ）第Ｍ行選択信号ＶＳＢＭ、（ｈ）保持制御信号Ｈｄ、及び（ｉ）第１列選択信号ＨＳ１～第Ｎ列選択信号ＨＳＮがそれぞれ示されている。
　図９に示されるように、まず、時刻ｔ２０から時刻ｔ２１までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。
　時刻ｔ２１より後の時刻ｔ２２から時刻ｔ２３までの期間、図８に示された動作によって第１行選択信号ＶＳＡ１及びＶＳＢ１がハイレベルとされる。これにより、第１行の画素Ｐ１，１～Ｐ１，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ１，１～Ｐ１，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻ｔ２３ののち、第１行の画素Ｐ１，１～Ｐ１，Ｎそれぞれのトランジスタ２１，２２は非接続状態とされる。
　そして、時刻ｔ２３より後の時刻ｔ２４から時刻ｔ２５までの期間、保持制御信号Ｈｄがハイレベルとされ、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。
　続いて、時刻ｔ２５より後の時刻ｔ２６から時刻ｔ２７までの期間、水平シフトレジスタ部６１が第１列選択信号ＨＳ１～第Ｎ列選択信号ＨＳＮを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次に電圧出力用配線４８へ出力される。また、この間、リセット制御信号ＲＥがハイレベルとされ、積分回路４２の容量素子４２ｂが放電される。
　続いて、時刻ｔ２７より後の時刻ｔ２８から時刻ｔ２９までの期間、第２行選択信号ＶＳＡ２及びＶＳＢ２がハイレベルとされる。これにより、第２行の画素Ｐ２，１～Ｐ２，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ２，１～Ｐ２，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ１～ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。
　以降、第１行と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線４８へ出力される。こうして、受光部２０からの一つの撮像フレーム分の画像データの読み出しが完了する。
　以上に説明した本実施形態の固体撮像装置１Ａによって得られる効果について説明する。先に述べたように、各画素Ｐ１，１～ＰＭ，Ｎからの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかし、従来の固体撮像装置では、行選択用配線にショート等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。特に、図３に示されたような金属配線の積層構造、すなわち基準電位線を形成するための第１層、行選択用配線を形成するための第２層、および読出用配線を形成するための第３層が積層された構造を固体撮像装置が備える場合には、第１層の基準電位線と第２層の行選択用配線とが互いにショートするおそれがある。
　上記の課題に対し、この固体撮像装置１Ａでは、各画素Ｐ１，１～ＰＭ，Ｎ毎に２つのスイッチ回路（トランジスタ２１及び２２）が設けられている。そして、第ｎ列の画素Ｐ１，ｎ～ＰＭ，ｎのトランジスタ２１及び２２は、フォトダイオード２３と読出用配線Ｒｎとの間において、互いに並列に接続されている。従って、フォトダイオード２３に蓄積された電荷は、トランジスタ２１及び２２を介して読出用配線Ｒｎへ流出する。また、第ｍ行の画素Ｐｍ，１～Ｐｍ，Ｎのトランジスタ２１及び２２の制御端子は、それぞれ別個の行選択用配線ＱＡｍ及びＱＢｍに接続されている。これらの行選択用配線ＱＡｍ及びＱＢｍそれぞれには、垂直シフトレジスタ部６０Ａから共通の行選択信号ＶＳＡｍ及びＶＳＢｍそれぞれが提供されるので、トランジスタ２１及び２２は同じタイミングで開閉動作を行う。
　このような固体撮像装置１Ａによれば、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素Ｐｍ，１～Ｐｍ，Ｎに行選択信号ＶＳＡｍまたはＶＳＢｍを提供することができ、少なくとも一つのトランジスタ２１または２２を好適に動作させることができる。従って、一方の行選択用配線ＱＡｍまたはＱＢｍが故障した場合であっても、各画素Ｐｍ，１～Ｐｍ，Ｎの電荷を読み出すことができ、隣接する他の行の画素へ電荷が溢れてしまうことを効果的に防ぐことができる。
　特に、本実施形態の固体撮像装置１Ａでは、行選択用配線ＱＡｍ及びＱＢｍそれぞれにバッファＢＡｍ及びＢＢｍそれぞれが設けられているので、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号ＶＳＡｍまたはＶＳＢｍを伝達することができる。なお、行選択用配線ＱＡｍ及びＱＢｍの両方が同時にショートする場合は、確率的に極めて低いため殆ど問題とはならない。
　また、図２及び図３に示されたように、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線ＱＡｍが画素間の領域に配設され、他方の行選択用配線ＱＢｍが画素Ｐｍ，１～Ｐｍ，Ｎ上に配設されてもよい。これにより、行選択用配線ＱＡｍ及びＱＢｍを互いに離して配設することができ、固体撮像装置１Ａを製造する際の歩留まりを高めることができる。また、後述する第４変形例と異なり、行選択用配線ＱＡｍ及びＱＢｍを同一の層内に形成することが可能となる。
　このように一方の行選択用配線ＱＡｍが画素間の領域に配設され、他方の行選択用配線ＱＢｍが画素Ｐｍ，１～Ｐｍ，Ｎ上に配設される場合には、他方の行選択用配線ＱＢｍの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑える為、本実施形態のように、他方の行選択用配線ＱＢｍと画素Ｐｍ，１～Ｐｍ，Ｎとの間に、基準電位配線１９が配設されていることが望ましい。なお、本実施形態では行選択用配線ＱＢｍによって各画素の一部分が覆われるので、開口率が僅かに低下する。しかし、例えば一辺１００μｍ角以上の画素サイズであれば、開口率の低下は３％程度と軽微であるため、殆ど問題にはならない。
　（第１の変形例）
　図１０は、上記実施形態の第１変形例として、垂直シフトレジスタ部６０Ｂの詳細な構成を示す回路図である。図１０に示されるように、垂直シフトレジスタ部６０Ｂは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯＡ１～ＬＯＡＭ（図にはＬＯＡ１～ＬＯＡ４を代表して示す）と、Ｍ個の論理回路ＬＯＢ１～ＬＯＢＭ（図にはＬＯＢ１～ＬＯＢ４を代表して示す）とを有している。なお、シフトレジスタアレイ４１の構成は、前述した実施形態と同様である。
　Ｍ個の論理回路ＬＯＡ１～ＬＯＡＭは各行に対応して配置されており、第ｍ行の論理回路ＬＯＡｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち一方を介して、バッファＢＡｍの入力端に接続されている。Ｍ個の論理回路ＬＯＢ１～ＬＯＢＭもまた各行に対応して配置されており、第ｍ行の論理回路ＬＯＢｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち他方を介して、バッファＢＢｍの入力端に接続されている。
　論理回路ＬＯＡ１～ＬＯＡＭの一方の入力端には第１のイネーブル配線ＥｎＡが接続されており、第１の制御入力信号ｅｎａｂｌｅ１がイネーブル配線ＥｎＡから論理回路ＬＯＡ１～ＬＯＡＭに提供される。論理回路ＬＯＡ１～ＬＯＡＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ１～ＬＯＢＭの一方の入力端には第２のイネーブル配線ＥｎＢが接続されており、第２の制御入力信号ｅｎａｂｌｅ２がイネーブル配線ＥｎＢから論理回路ＬＯＢ１～ＬＯＢＭに提供される。論理回路ＬＯＢ１～ＬＯＢＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
　論理回路ＬＯＡ１～ＬＯＡＭそれぞれは、制御入力信号ｅｎａｂｌｅ１と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１～ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ１～ＶＳＡＭそれぞれを出力する。同様に、論理回路ＬＯＢ１～ＬＯＢＭそれぞれは、制御入力信号ｅｎａｂｌｅ２と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１～ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ１～ＶＳＢＭそれぞれを出力する。なお、図１０ではＡＮＤ回路を表す記号でもって論理回路ＬＯＡ１～ＬＯＡＭ及びＬＯＢ１～ＬＯＢＭが図示されているが、論理回路ＬＯＡ１～ＬＯＡＭ及びＬＯＢ１～ＬＯＢＭは他の種々の論理回路の組み合わせによって構成されてもよい。
　この垂直シフトレジスタ部６０Ｂの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、第１及び第２の制御入力信号ｅｎａｂｌｅ１，ｅｎａｂｌｅ２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。
　上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｂを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
　（第２の変形例）
　図１１は、上記実施形態の第２変形例の構成を示す回路図である。本変形例では、上記実施形態と異なり、各行毎に一つのバッファが設けられている。具体的には、この固体撮像装置は、Ｍ本の第１の行選択用配線ＱＡ１～ＱＡＭそれぞれと、Ｍ本の第２の行選択用配線ＱＢ１～ＱＢＭそれぞれとの双方に各出力端が接続されたＭ個のバッファＢ１～ＢＭを備えている。
　垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ１～ＶＳＭを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢ１～ＢＭの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳｍを、バッファＢｍの入力端に対して提供する。バッファＢｍからの出力信号は、行選択信号ＶＳＡｍ及びＶＳＢｍとして、行選択用配線ＱＡｍ及びＱＢｍに提供される。
　本変形例のように、各行毎に一つのバッファを設け、その出力信号を分岐して行選択信号ＶＳＡｍ及びＶＳＢｍとした場合であっても、上記実施形態と同様の効果を好適に奏することができる。但し、上記実施形態のように、各行選択用配線ＱＡｍ及びＱＢｍ毎にバッファを設けると、一方の行選択用配線のショート故障による他方の行選択用配線への影響が更に低減される。従って、上記実施形態の形態がより好ましい。
　（第３の変形例）
　図１２は、上記実施形態の第３変形例として、垂直シフトレジスタ部６０Ｃの詳細な構成を示す回路図である。本変形例の垂直シフトレジスタ部６０Ｃと第１変形例の垂直シフトレジスタ部６０Ｂとは、以下の点で異なっている。
　図１２に示されるように、本変形例の垂直シフトレジスタ部６０Ｃは、第１変形例におけるシフトレジスタアレイ４１に代えて、第１のシフトレジスタアレイ４１Ａと、第２のシフトレジスタアレイ４１Ｂとを有している。シフトレジスタアレイ４１Ａは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ１が接続されており、一定周期のクロック信号ｃｌｋ１がクロック配線Ｌｃ１から各シフトレジスタ回路４３に提供される。また、シフトレジスタアレイ４１Ｂは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ２が接続されており、一定周期のクロック信号ｃｌｋ２がクロック配線Ｌｃ２から各シフトレジスタ回路４３に提供される。なお、好ましくは、クロック信号ｃｌｋ１及びｃｌｋ２は互いに同じ周期のクロック信号であり、同タイミングで動作する。
　論理回路ＬＯＡ１～ＬＯＡＭの一方の入力端には第１のイネーブル配線ＥｎＡが接続されており、第１の制御入力信号ｅｎａｂｌｅ１がイネーブル配線ＥｎＡから論理回路ＬＯＡ１～ＬＯＡＭに提供される。論理回路ＬＯＡ１～ＬＯＡＭそれぞれの他方の入力端には、第１のシフトレジスタアレイ４１Ａの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ１～ＬＯＢＭの一方の入力端には第２のイネーブル配線ＥｎＢが接続されており、第２の制御入力信号ｅｎａｂｌｅ２がイネーブル配線ＥｎＢから論理回路ＬＯＢ１～ＬＯＢＭに提供される。論理回路ＬＯＢ１～ＬＯＢＭそれぞれの他方の入力端には、第２のシフトレジスタアレイ４１Ｂの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
　論理回路ＬＯＡ１～ＬＯＡＭそれぞれは、制御入力信号ｅｎａｂｌｅ１と、対応するシフトレジスタ回路４３からの出力信号ＳＡｏｕｔ１～ＳＡｏｕｔＭとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ１～ＶＳＡＭそれぞれを出力する。同様に、論理回路ＬＯＢ１～ＬＯＢＭそれぞれは、制御入力信号ｅｎａｂｌｅ２と、対応するシフトレジスタ回路４３からの出力信号ＳＢｏｕｔ１～ＳＢｏｕｔＭとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ１～ＶＳＢＭそれぞれを出力する。
　この垂直シフトレジスタ部６０Ｃの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、シフトレジスタアレイ４１Ａ，４１Ｂそれぞれに入力されるスタート信号Ｓｔａｒｔ１，Ｓｔａｒｔ２の信号波形は、図８（ａ）のスタート信号Ｓｔａｒｔの信号波形と同じ波形とされるとよい。また、クロック信号ｃｌｋ１，ｃｌｋ２の信号波形は、図８（ｂ）のクロック信号ｃｌｋの信号波形と同じ波形とされるとよい。また、第１及び第２の制御入力信号ｅｎａｂｌｅ１，ｅｎａｂｌｅ２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。
　上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｃを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
　（第４の変形例）
　図１３は、上記実施形態の第４変形例として、受光部の一部を拡大して示す平面図である。図１３に示されるように、本変形例では、上記実施形態と異なり、行選択用配線ＱＡ１～ＱＡＭおよびＱＢ１～ＱＢＭの双方が、画素間の領域に配設されている。具体的には、第ｍ行の行選択用配線ＱＡｍおよびＱＢｍが、第ｍ行の画素Ｐｍ，１～Ｐｍ，Ｎと、第（ｍ＋１）行の画素Ｐｍ＋１，１～Ｐｍ＋１，Ｎとの間に配設されている。
　本変形例のこのような構成によれば、各画素Ｐ１，１～ＰＭ，Ｎへの光の入射を行選択用配線ＱＡ１～ＱＡＭまたはＱＢ１～ＱＢＭが妨げることを回避して、各画素Ｐ１，１～ＰＭ，Ｎへの光入射効率を高めることができる。また、行選択用配線ＱＡ１～ＱＡＭ及びＱＢ１～ＱＢＭを各画素Ｐ１，１～ＰＭ，Ｎのフォトダイオード２３から遠ざけて、行選択用配線ＱＡ１～ＱＡＭ及びＱＢ１～ＱＢＭの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑えることができる。
　なお、行選択用配線ＱＡ１～ＱＡＭと、行選択用配線ＱＢ１～ＱＢＭとは、互いに積層方向に並んで配設されてもよい。例えば、行選択用配線ＱＢ１～ＱＢＭを含む配線層が、行選択用配線ＱＡ１～ＱＡＭを含む配線層の上に追加されてもよい。これにより、行選択用配線ＱＢ１～ＱＢＭと基準電位線との間隔が広がり、行選択用配線ＱＢ１～ＱＢＭと基準電位線とがショートする確率を低減することができる。
　本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に示された受光部は、ガラス基板上に多結晶シリコンやアモルファスシリコンが成膜された構成を備えてもよい。この場合、トランジスタ２１，２２は薄膜トランジスタによって好適に実現される。或いは、受光部は、単結晶シリコン基板上に作製されてもよい。
　また、上記実施形態では同一行の２本の行選択配線ＱＡｍ，ＱＢｍに対して行選択信号ＶＳＡｍ，ＶＳＢｍを同一のタイミングで入力するが、第１変形例及び第３変形例では、同一行の２本の行選択配線ＱＡｍ，ＱＢｍに対して行選択信号ＶＳＡｍ，ＶＳＢｍの少なくとも一部が同一のタイミングで入力されてもよいし、互いに異なるタイミングで入力されてもよい。
　ここで、上記の実施形態、第１～第３変形例を全て包含する固体撮像装置は、
一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２の行選択用配線に対して前記行選択信号を提供するシフトレジスタ部と
を備える構成を有する。
　また、上記の第１及び第３の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと
を更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に２つずつ設けられた（２×Ｍ）個の信号出力端を有しており、各行において、２つの前記信号出力端のうち一方の前記信号出力端が前記第１のバッファの入力端に接続されており、他方の前記信号出力端が前記第２のバッファの入力端に接続されている構成を有する。
　また、上記の第２の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれと、前記Ｍ本の第２の行選択用配線それぞれとに各出力端が接続されたＭ個のバッファを更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記バッファの入力端に接続されている構成を有する。
　上記実施形態による固体撮像装置では、一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、各行毎に配設され、対応する行の画素に含まれる第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、各行毎に配設され、対応する行の画素に含まれる第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、第１及び第２のバッファの入力端に対して共通の行選択信号を提供するシフトレジスタ部とを備え、シフトレジスタ部は、行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の第１及び第２のバッファの入力端に接続されている構成を用いている。
　また、固体撮像装置は、第１及び第２の行選択用配線が、画素間の領域に配設されている構成としてもよい。これにより、各画素への光の入射を行選択用配線が妨げることを回避して、各画素への光入射効率を高めることができる。また、行選択用配線を各画素のフォトダイオードから遠ざけて、行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑えることができる。
　また、固体撮像装置は、第１及び第２の行選択用配線のうち一方の行選択用配線が画素間の領域に配設されており、他方の行選択用配線が画素上に配設されている構成としてもよい。これにより、２本の行選択用配線を互いに離して配設することができ、固体撮像装置を製造する際の歩留まりを高めることができる。この場合、他方の行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑える為、他方の行選択用配線と画素との間に、基準電位配線が配設されていると尚良い。
　本発明は、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置として利用可能である。
　１Ａ…固体撮像装置、１２…シリコン基板、１３…シンチレータ、１５，１９…基準電位配線、１８…画素分離領域、２０…受光部、２１…トランジスタ（第１のスイッチ回路）、２２…トランジスタ（第２のスイッチ回路）、２３…フォトダイオード、４０…読出回路部、４１，４１Ａ，４１Ｂ…シフトレジスタアレイ、４２…積分回路、４３…シフトレジスタ回路、４４…保持回路、４５…保持用配線、４６…リセット用配線、４８…電圧出力用配線、６０Ａ～６０Ｃ…垂直シフトレジスタ部、６１…水平シフトレジスタ部、６２，６３…信号出力端、ＢＡ１～ＢＡＭ、ＢＢ１～ＢＢＭ…バッファ、Ｐ１，１～ＰＭ，Ｎ…画素、ＱＡ１～ＱＡＭ…第１の行選択用配線、ＱＢ１～ＱＢＭ…第２の行選択用配線、Ｒ１～ＲＮ…読出用配線、ＶＳ１～ＶＳＭ…行選択信号、ＶＳＡ１～ＶＳＡＭ…第１の行選択信号、ＶＳＢ１～ＶＳＢＭ…第２の行選択信号。

Claims (4)

  1. 　一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
    　各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
    　各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
    　前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
    　各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
    　前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、
    　前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２のバッファの入力端に対して共通の前記行選択信号を提供するシフトレジスタ部と
    を備え、
    　前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記第１及び第２のバッファの入力端に接続されていることを特徴とする、固体撮像装置。
  2. 　前記第１及び第２の行選択用配線が、前記画素間の領域に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
  3. 　前記第１及び第２の行選択用配線のうち一方の行選択用配線が前記画素間の領域に配設されており、他方の行選択用配線が前記画素上に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
  4. 　前記他方の行選択用配線と前記画素との間に配設された基準電位配線を更に備えることを特徴とする、請求項３に記載の固体撮像装置。
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