JP2014239337A - 固体撮像装置 - Google Patents

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Abstract

【課題】行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供する。【解決手段】固体撮像装置１Ａは、受光部２０、垂直シフトレジスタ部６０Ａ、第１の行選択用配線ＱＡ１〜ＱＡＭ、第２の行選択用配線ＱＢ１〜ＱＢＭを備える。垂直シフトレジスタ部６０Ａは、第ｍ行の行選択用配線ＱＡｍおよびＱＢｍに対して共通の行選択信号ＶＳＡｍ及びＶＳＢｍを提供する。【選択図】図４

Description

本発明は、固体撮像装置に関するものである。
特許文献１には、放射線撮像装置に関する技術が記載されている。この装置は、被写体からの放射線を電気信号に変換する変換素子と、電気信号を外部に転送する転送スイッチとを含む複数の画素が二次元状に配置されて成るセンサアレイを備えている。また、この装置は、センサアレイの各画素を行方向に接続する複数のゲート線と、各ゲート線に接続された各画素の電気信号を読み出すために、各ゲート線を駆動させるゲート駆動装置と、センサアレイの各画素を列方向に接続する複数の信号線と、各信号線に対応して設けられ、各転送スイッチから転送された電気信号を増幅して読み出す複数のアンプとを備えている。
特開２００７−５００５３号公報
固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチ回路（例えばトランジスタ）を介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチ回路が導通状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のスイッチ回路の導通状態を制御するための制御端子（例えばゲート端子）は、各行毎に配設された行選択用配線に接続されている。そして、シフトレジスタからの信号（行選択信号）が行選択用配線を介して各スイッチ回路の制御端子に与えられることにより、各画素からの電荷の読み出しが各行毎に行われる。
このような固体撮像装置において、各画素からの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかしながら、行選択用配線に断線等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。行選択用配線の故障による出力異常が例えば一行のみであれば、隣接する行の画素値を用いて当該行の出力値を補間することも可能である。しかし、このように隣接する複数行において出力異常が生じると、それらの行の出力値を補間することは難しくなる。
このような問題を解決するため、行選択用配線の両端にシフトレジスタを設けることも考えられる。そのような構成によれば、行選択用配線の或る箇所において断線が生じた場合であっても、該故障箇所の両側から行選択信号を供給することができ、各画素のスイッチ回路を好適に動作させることができる。しかし、行選択用配線の故障モードには、断線の他に、近隣の配線へのショートがある。行選択用配線が或る箇所において近隣の配線とショートした場合、シフトレジスタから行選択信号が供給されても（ショート発生地点の周辺では）行選択用配線の電位が所定の電位とならず、スイッチ回路が動作出来ずにフォトダイオードに電荷が蓄積され続けることとなる。従って、上記の問題が依然として残る。
本発明は、このような問題点に鑑みてなされたものであり、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供することを目的とする。
上述した課題を解決するために、本発明による固体撮像装置は、一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、各行毎に配設され、対応する行の画素に含まれる第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、各行毎に配設され、対応する行の画素に含まれる第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、第１及び第２のバッファの入力端に対して共通の行選択信号を提供するシフトレジスタ部とを備え、シフトレジスタ部は、行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の第１及び第２のバッファの入力端に接続されていることを特徴とする。
この固体撮像装置では、各画素毎に２つのスイッチ回路（第１のスイッチ回路、第２のスイッチ回路）が設けられている。これらのスイッチ回路は、一つのフォトダイオードと読出用配線との間において、互いに並列に接続されている。従って、フォトダイオードに蓄積された電荷は、２つのスイッチ回路を介して読出用配線へ流出する。また、２つのスイッチ回路の制御端子はそれぞれ別個の行選択用配線（第１の行選択用配線、第２の行選択用配線）に接続されている。これらの行選択用配線にはシフトレジスタ部から共通の行選択信号が提供されるので、２つのスイッチ回路は同じタイミングで開閉動作を行う。
上記の固体撮像装置によれば、第１及び第２の行選択用配線のうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素に行選択信号を提供することができ、少なくとも一つのスイッチ回路を好適に動作させることができる。従って、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができ、他の行の画素への電荷の溢れ出しが抑えられる。特に、上記の固体撮像装置では、第１及び第２の行選択用配線のそれぞれにバッファが設けられているので、第１及び第２の行選択用配線のうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号を伝達することができる。
また、固体撮像装置は、第１及び第２の行選択用配線が、画素間の領域に配設されていることを特徴としてもよい。これにより、各画素への光の入射を行選択用配線が妨げることを回避して、各画素への光入射効率を高めることができる。また、行選択用配線を各画素のフォトダイオードから遠ざけて、行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑えることができる。
また、固体撮像装置は、第１及び第２の行選択用配線のうち一方の行選択用配線が画素間の領域に配設されており、他方の行選択用配線が画素上に配設されていることを特徴としてもよい。これにより、２本の行選択用配線を互いに離して配設することができ、固体撮像装置を製造する際の歩留まりを高めることができる。この場合、他方の行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑える為、他方の行選択用配線と画素との間に、基準電位配線が配設されていると尚良い。
本発明による固体撮像装置によれば、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる。
固体撮像装置の構成を示す平面図である。 固体撮像装置の一部を拡大した平面図である。 図２のＩ−Ｉ線に沿った断面を示す側断面図である。 固体撮像装置の内部構成を示す図である。 画素、積分回路、及び保持回路の詳細な回路構成例を示す図である。 バッファの内部構成例を示す回路図である。 垂直シフトレジスタ部の詳細な構成を示す回路図である。 垂直シフトレジスタ部の動作を示すタイミングチャートである。 各信号のタイミングチャートである。 第１変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 第２変形例の構成を示す回路図である。 第３変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 第４変形例として、受光部の一部を拡大して示す平面図である。
以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられる。図１及び図２は、本実施形態における固体撮像装置１Ａの構成を示す図である。図１は固体撮像装置１Ａを示す平面図であり、図２は固体撮像装置１Ａの一部を拡大した平面図である。なお、図１及び図２には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
図１に示されるように、固体撮像装置１Ａは、受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａを備えている。受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａは、シリコン基板１２の主面上に作製されている。垂直シフトレジスタ部６０Ａは、受光部２０に対してＸ軸方向に並んで配置されている。読出回路部４０は、受光部２０の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
受光部２０は、複数の画素Ｐ１，１〜ＰＭ，ＮがＭ行及びＮ列（Ｍ，Ｎは２以上の整数）にわたって二次元配列されることにより構成されている。図２には、複数の画素Ｐ１，１〜ＰＭ，Ｎを代表して、６つの画素Ｐｍ，ｎ−１、Ｐｍ，ｎ、Ｐｍ，ｎ＋１、Ｐｍ＋１，ｎ−１、Ｐｍ＋１，ｎ、及びＰｍ＋１，ｎ＋１が示されている。例えば、画素Ｐｍ，ｎは第ｍ行第ｎ列（ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数）に位置する画素である。図１及び図２において、列方向はＹ軸方向と一致し、行方向はＸ軸方向と一致する。受光部２０に含まれる画素Ｐ１，１〜ＰＭ，Ｎそれぞれは、トランジスタ２１及び２２、並びに一つのフォトダイオード２３を含んで構成されている。トランジスタ２１及び２２は、それぞれ本実施形態における第１及び第２のスイッチ回路である。トランジスタ２１及び２２は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。以下では、トランジスタ２１及び２２がＦＥＴであるものとして説明する。この場合、制御端子はゲートを意味する。トランジスタ２１及び２２がバイポーラトランジスタである場合には、制御端子はベースを意味する。
フォトダイオード２３は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。トランジスタ２１及び２２の一端（例えばこれらのソース領域）は、フォトダイオード２３と電気的に接続されている。なお、受光部２０の上には図示しないシンチレータが設けられている。シンチレータは、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。
固体撮像装置１Ａは、各行毎に配設されたＭ本の第１の行選択用配線ＱＡ１〜ＱＡＭ（図２にはＱＡｍ及びＱＡｍ＋１を代表して示す）と、各行毎に配設されたＭ本の第２の行選択用配線ＱＢ１〜ＱＢＭ（図２にはＱＢｍ及びＱＢｍ＋１を代表して示す）と、各列毎に配設された複数の読出用配線Ｒ１〜ＲＮ（図２にはＲｎ−１、Ｒｎ、及びＲｎ＋１を代表して示す）とを更に備えている。第ｍ行の第１の行選択用配線ＱＡｍは、対応する行の画素Ｐｍ，１〜Ｐｍ，Ｎに含まれるトランジスタ２１の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。また、第ｍ行の第２の行選択用配線ＱＢｍは、対応する行の画素Ｐｍ，１〜Ｐｍ，Ｎに含まれるトランジスタ２２の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。
垂直シフトレジスタ部６０Ａは、トランジスタ２１及び２２の開閉状態を各行毎に制御するための行選択信号を生成し、第ｍ行の行選択用配線ＱＡｍ及びＱＢｍに対して共通の行選択信号を提供する。第ｎ列の読出用配線Ｒｎは、対応する列の画素Ｐ１，ｎ〜ＰＭ，ｎに含まれるトランジスタ２１及び２２の他端（例えばこれらのドレイン領域）と電気的に接続されている。行選択用配線ＱＡ１〜ＱＡＭ及びＱＢ１〜ＱＢＭ、並びに読出用配線Ｒ１〜ＲＮは、例えば金属からなる。
図３は、図２のＩ−Ｉ線に沿った断面を示す側断面図であって、受光部２０の断面構造を拡大して示している。図３に示されるように、シリコン基板１２の主面上の全面には、ｐ型ウェル層１４が設けられている。このｐ型ウェル層１４は、例えばシリコン基板１２の主面にｐ型不純物を注入することによって形成される。トランジスタ２１及び２２、並びにフォトダイオード２３は、このｐ型ウェル層１４の表面に形成されている。
フォトダイオード２３は、ｐ型ウェル層１４の表層付近に形成された高濃度ｎ型領域２３ａによって好適に構成される。すなわち、フォトダイオード２３は、入射光強度に応じた量の電荷を高濃度ｎ型領域２３ａにおいて発生し、その発生した電荷を高濃度ｎ型領域２３ａとｐ型ウェル層１４との接合容量部に蓄積する。
トランジスタ２１は、高濃度ｎ型半導体からなるソース領域２１ａ及びドレイン領域２１ｂを有する。ソース領域２１ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２１ａとドレイン領域２１ｂとの間のｐ型ウェル層１４上にはゲート電極２１ｃが設けられており、ゲート電極２１ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。
トランジスタ２１のドレイン領域２１ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ１〜ＲＮの分岐部２７が設けられている。ドレイン領域２１ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ１〜ＲＮと電気的に接続されている。
トランジスタ２１のゲート電極２１ｃは、当該行の行選択用配線ＱＡ１〜ＱＡＭと電気的に接続されている。行選択用配線ＱＡ１〜ＱＡＭは、互いに隣接する画素間の領域に配設されており、例えば本実施形態では、互いに隣接する画素間に設けられた画素分離領域１８上に配設されている。なお、画素分離領域１８は、例えば高濃度ｐ型半導体からなる。行選択用配線ＱＡ１〜ＱＡＭと画素分離領域１８との間の層には基準電位配線１５が配設されており、この基準電位配線１５の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＡｍ、基準電位配線１５の順に配置されている。また、この基準電位配線１５と画素分離領域１８とは、金属導体２４ｂを介して互いに電気的に接続されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１５の短手方向の幅は、行選択用配線ＱＡ１〜ＱＡＭの同方向の幅よりも広い。
トランジスタ２２は、高濃度ｎ型半導体からなるソース領域２２ａ及びドレイン領域２２ｂを有する。ソース領域２２ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２２ａとドレイン領域２２ｂとの間のｐ型ウェル層１４上にはゲート電極２２ｃが設けられており、ゲート電極２２ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。
トランジスタ２２のドレイン領域２２ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ１〜ＲＮの分岐部２７が設けられている。ドレイン領域２２ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ１〜ＲＮと電気的に接続されている。
トランジスタ２２のゲート電極２２ｃは、当該行の行選択用配線ＱＢ１〜ＱＢＭと電気的に接続されている。行選択用配線ＱＢ１〜ＱＢＭは画素上に配設されており、例えば第ｍ行の行選択用配線ＱＢｍは、当該行の各画素Ｐｍ，１〜Ｐｍ，Ｎに含まれるフォトダイオード２３の高濃度ｎ型領域２３ａの上に配設されている。行選択用配線ＱＢ１〜ＱＢＭと高濃度ｎ型領域２３ａとの間の層には基準電位配線１９が配設されており、この基準電位配線１９の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＢｍ、基準電位配線１９の順に配置されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１９の短手方向の幅は、行選択用配線ＱＢ１〜ＱＢＭの同方向の幅よりも広い。
上述した各配線は、絶縁層１７によって覆われている。また、絶縁層１７の上にはシンチレータ１３がシリコン基板１２の全面を覆うように設けられている。シンチレータ１３は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。
続いて、固体撮像装置１Ａの回路構成について詳細に説明する。図４は、固体撮像装置１Ａの内部構成を示す図である。同図に示されるように、固体撮像装置１Ａは、Ｍ本の第１の行選択用配線ＱＡ１〜ＱＡＭそれぞれに各出力端が接続されたＭ個の第１のバッファＢＡ１〜ＢＡＭと、Ｍ本の第２の行選択用配線ＱＢ１〜ＱＢＭそれぞれに各出力端が接続されたＭ個の第２のバッファＢＢ１〜ＢＢＭとを備えている。そして、垂直シフトレジスタ部６０Ａは、画素Ｐ１，１〜ＰＭ，Ｎのトランジスタ２１，２２（図２を参照）の開閉状態を各行毎に制御するための行選択信号ＶＳ１〜ＶＳＭを生成する。なお、この行選択信号ＶＳ１〜ＶＳＭは、トランジスタ２１及び２２に対して共通の信号である。
垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ１〜ＶＳＭを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢＡ１〜ＢＡＭ及びＢＢ１〜ＢＢＭの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳｍを、第１のバッファＢＡｍ及び第２のバッファＢＢｍの各入力端に対して提供する。第１のバッファＢＡｍからは、行選択信号ＶＳｍに基づく行選択信号ＶＳＡｍが出力される。第２のバッファＢＢｍからは、行選択信号ＶＳｍに基づく行選択信号ＶＳＢｍが出力される。垂直シフトレジスタ部６０Ａにおいて、行選択信号ＶＳ１〜ＶＳＭは順次に有意値とされる。
読出回路部４０は、各列毎に設けられたＮ個の積分回路４２と、Ｎ個の保持回路４４とを有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２それぞれは、読出用配線Ｒ１〜ＲＮそれぞれに接続された入力端を有しており、読出用配線Ｒ１〜ＲＮから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。また、Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６に接続されている。
Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ１〜第Ｎ列選択用配線ＵＮそれぞれを介して水平シフトレジスタ部６１に接続されている。
また、水平シフトレジスタ部６１は、列選択信号ＨＳ１〜ＨＳｎを、列選択用配線Ｕ１〜Ｕｎを介してＮ個の保持回路４４それぞれに提供する。列選択信号ＨＳ１〜ＨＳｎは順次に有意値とされる。また、Ｎ個の積分回路４２それぞれには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。Ｎ個の保持回路４４それぞれには、保持用配線４５を介して保持制御信号Ｈｄが提供される。
図５は、画素Ｐｍ，ｎ、積分回路４２、及び保持回路４４の詳細な回路構成例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１〜ＰＭ，Ｎを代表して第ｍ行第ｎ列の画素Ｐｍ，ｎの回路図を示している。
図５に示されるように、画素Ｐｍ，ｎのフォトダイオード２３のアノード端子は接地され、カソード端子は、トランジスタ２１，２２を介して読出用配線Ｒｎに接続されている。画素Ｐｍ，ｎのトランジスタ２１には、第１のバッファＢＡｍから第１の選択用配線ＱＡｍを介して選択信号ＶＳＡｍが提供される。選択信号ＶＳＡｍは、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎに含まれるトランジスタ２１の開閉動作を指示する。また、画素Ｐｍ，ｎのトランジスタ２２には、第２のバッファＢＢｍから第２の選択用配線ＱＢｍを介して選択信号ＶＳＢｍが提供される。選択信号ＶＳＢｍは、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎに含まれるトランジスタ２２の開閉動作を指示する。
選択信号ＶＳＡｍ及びＶＳＢｍが非有意値（トランジスタ２１，２２の制御端子のオフ電圧）であるとき、フォトダイオード２３において発生した電荷は、読出用配線Ｒｎへ出力されることなくフォトダイオード２３の接合容量部に蓄積される。一方、選択信号ＶＳＡｍ及びＶＳＢｍが有意値（トランジスタ２１，２２の制御端子のオン電圧）であるとき、トランジスタ２１，２２が接続状態となる。このとき、フォトダイオード２３の接合容量部に蓄積されていた電荷は、トランジスタ２１，２２を経て読出用配線Ｒｎへ出力される。画素Ｐｍ，ｎのフォトダイオード２３から出力された電荷は、読出用配線Ｒｎを通って積分回路４２へ送られる。なお、選択信号ＶＳＡｍ及びＶＳＢｍは互いに共通の選択信号ＶＳｍから生成されているので、それらの非有意値／有意値の切り替えタイミングは互いに一致している。
積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒｎに接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。
リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、第ｎ列選択用配線Ｕｎを介して第ｎ列選択信号ＨＳｎが与えられる。選択信号ＨＳｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択信号ＨＳｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。
図６は、バッファＢＡｍ及びＢＢｍの内部構成例を示す回路図である。バッファＢＡｍ及びＢＢｍは、入力信号を低インピーダンスで出力するインピーダンス変換器であって、電源電圧の供給を受けて、入力信号（選択信号ＶＳｍ）の大きさに関わらず、電源電圧に相当する出力信号（選択信号ＶＳＡｍ，ＶＳＢｍ）を生成する。例えば、図６に示されたバッファＢＡｍ及びＢＢｍは、２段の増幅回路Ｂ１，Ｂ２を含んでおり、増幅回路Ｂ１，Ｂ２はそれぞれＣＭＯＳインバータによって構成されている。
具体的には、増幅回路Ｂ１，Ｂ２はそれぞれ２つのＭＯＳ型ＦＥＴ（ｐ−ＭＯＳＦＥＴ５１、ｎ−ＭＯＳＦＥＴ５２）を含んで構成されている。ｐ−ＭＯＳＦＥＴ５１のドレイン端子と、ｎ−ＭＯＳＦＥＴ５２のドレイン端子とは互いに接続されており、ｐ−ＭＯＳＦＥＴ５１のソース端子は正の電源電位Ｖｄｄに接続されており、ｎ−ＭＯＳＦＥＴ５２のソース端子は負の電源電位Ｖｓｓに接続されている。増幅回路Ｂ１のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のゲート端子には、選択信号ＶＳｍが入力される。増幅回路Ｂ２のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のゲート端子には、増幅回路Ｂ１のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のドレイン端子が接続されている。そして、増幅回路Ｂ２のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のドレイン端子からの信号が、選択信号ＶＳＡｍ，ＶＳＢｍとして出力される。
第１の行選択用配線ＱＡ１〜ＱＡＭ、および第２の行選択用配線ＱＢ１〜ＱＢＭは容量、抵抗共に大きい。従って、所定の時間内に選択信号ＶＳＡｍ，ＶＳＢｍの電圧値を切り替えるためには、バッファＢＡｍ及びＢＢｍが大きな電流出力を可能とすることが望ましい。上記のようなＣＭＯＳインバータは、出力インピーダンスが低いので、ＣＭＯＳインバータを増幅回路Ｂ１，Ｂ２に適用することにより、大きな電流出力が可能なバッファＢＡｍ及びＢＢｍを好適に実現できる。
図７は、本実施形態の垂直シフトレジスタ部６０Ａの詳細な構成を示す回路図である。図７に示されるように、垂直シフトレジスタ部６０Ａは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯ１〜ＬＯＭ（図にはＬＯ１〜ＬＯ４を代表して示す）とを有している。
シフトレジスタアレイ４１は、Ｍ個のシフトレジスタ回路４３が直列に接続されることによって構成されている。これらのシフトレジスタ回路４３は、各行毎に一つずつ配置されている。シフトレジスタ回路４３は、例えば図３に示されたトランジスタ２１，２２と同様の構造を有する複数のＦＥＴによって構成されている。各シフトレジスタ回路４３にはクロック配線Ｌｃが接続されており、一定周期のクロック信号ｃｌｋがクロック配線Ｌｃから各シフトレジスタ回路４３に提供される。
Ｍ個の論理回路ＬＯ１〜ＬＯＭは各行に対応して配置されており、第ｍ行の論理回路ＬＯｍの出力端は、各行毎に一つずつ設けられた信号出力端６２を介して、前述したバッファＢＡｍ及びＢＢｍの入力端に接続されている。また、論理回路ＬＯ１〜ＬＯＭの一方の入力端にはイネーブル配線Ｅｎが接続されており、制御入力信号ｅｎａｂｌｅがイネーブル配線Ｅｎから論理回路ＬＯ１〜ＬＯＭに提供される。論理回路ＬＯ１〜ＬＯＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
Ｍ個の論理回路ＬＯ１〜ＬＯＭそれぞれは、制御入力信号ｅｎａｂｌｅと、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１〜ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２１，２２を閉じるように行選択信号ＶＳ１〜ＶＳＭそれぞれを出力する。例えば、制御入力信号ｅｎａｂｌｅの有意値がハイレベルであり、シフトレジスタ回路４３からの出力信号Ｓｏｕｔ１〜ＳｏｕｔＭの有意値がハイレベルである場合には、第ｍ行の論理回路ＬＯｍは、制御入力信号ｅｎａｂｌｅと、シフトレジスタ回路４３からの出力信号Ｓｏｕｔｍとの論理積（ＡＮＤ）を出力する。なお、図７ではＡＮＤ回路を表す記号でもって論理回路ＬＯ１〜ＬＯＭが図示されているが、論理回路ＬＯ１〜ＬＯＭは他の種々の論理回路の組み合わせによって構成されてもよい。
図８は、本実施形態の垂直シフトレジスタ部６０Ａの動作を示すタイミングチャートである。図８には、上から順に、（ａ）スタート信号Ｓｔａｒｔ、（ｂ）クロック信号ｃｌｋ、（ｃ）第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１、（ｄ）第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ２、（ｅ）第３行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ３、（ｆ）第４行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ４、（ｇ）制御入力信号ｅｎａｂｌｅ、（ｈ）第１行選択信号ＶＳＡ１、（ｉ）第１行選択信号ＶＳＢ１、（ｊ）第２行選択信号ＶＳＡ２、（ｋ）第２行選択信号ＶＳＢ２、（ｌ）第３行選択信号ＶＳＡ３、（ｍ）第３行選択信号ＶＳＢ３、（ｎ）第４行選択信号ＶＳＡ４、（ｏ）第４行選択信号ＶＳＢ４がそれぞれ示されている。
まず、時刻ｔ１０から時刻ｔ１３までの期間、スタート信号Ｓｔａｒｔがハイレベルとされる。この間に、クロック信号ｃｌｋが立ち上がると、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１が立ち上がる（時刻ｔ１１）。この出力信号Ｓｏｕｔ１は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ１５）。そして、出力信号Ｓｏｕｔ１がハイレベルである時刻ｔ１１から時刻ｔ１５までの間に含まれる所定の期間内（時刻ｔ１２〜ｔ１４）に、制御入力信号ｅｎａｂｌｅがハイレベルとされる。これにより、第１行選択信号ＶＳＡ１及びＶＳＢ１がハイレベルとなって、第１行の各画素Ｐ１，１〜Ｐ１，Ｎに含まれるトランジスタ２１及び２２が導通状態となる。
また、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１が下がると同時に、第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ２が立ち上がる（時刻ｔ１５）。この出力信号Ｓｏｕｔ２は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ１８）。そして、出力信号Ｓｏｕｔ２がハイレベルである時刻ｔ１５から時刻ｔ１８までの間に含まれる所定の期間内（時刻ｔ１６〜ｔ１７）に、制御入力信号ｅｎａｂｌｅが再びハイレベルとされる。これにより、第２行選択信号ＶＳＡ２及びＶＳＢ２がハイレベルとなって、第２行の各画素Ｐ２，１〜Ｐ２，Ｎに含まれるトランジスタ２１及び２２が接続状態となる。以降、第２行と同様の動作によって、第３行以降の選択信号ＶＳＡｍ及びＶＳＢｍが順次ハイレベルとなり、各画素に含まれるトランジスタ２１及び２２が各行毎に順次接続状態となる。
以上の構成を備える本実施形態の固体撮像装置１Ａは、次のように動作する。図９は、各信号のタイミングチャートである。図９には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択信号ＶＳＡ１、（ｃ）第１行選択信号ＶＳＢ１、（ｄ）第２行選択信号ＶＳＡ２、（ｅ）第２行選択信号ＶＳＢ２、（ｆ）第Ｍ行選択信号ＶＳＡＭ、（ｇ）第Ｍ行選択信号ＶＳＢＭ、（ｈ）保持制御信号Ｈｄ、及び（ｉ）第１列選択信号ＨＳ１〜第Ｎ列選択信号ＨＳＮがそれぞれ示されている。
図９に示されるように、まず、時刻ｔ２０から時刻ｔ２１までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。
時刻ｔ２１より後の時刻ｔ２２から時刻ｔ２３までの期間、図８に示された動作によって第１行選択信号ＶＳＡ１及びＶＳＢ１がハイレベルとされる。これにより、第１行の画素Ｐ１，１〜Ｐ１，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ１，１〜Ｐ１，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ１〜ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻ｔ２３ののち、第１行の画素Ｐ１，１〜Ｐ１，Ｎそれぞれのトランジスタ２１，２２は非接続状態とされる。
そして、時刻ｔ２３より後の時刻ｔ２４から時刻ｔ２５までの期間、保持制御信号Ｈｄがハイレベルとされ、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。
続いて、時刻ｔ２５より後の時刻ｔ２６から時刻ｔ２７までの期間、水平シフトレジスタ部６１が第１列選択信号ＨＳ１〜第Ｎ列選択信号ＨＳＮを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次に電圧出力用配線４８へ出力される。また、この間、リセット制御信号ＲＥがハイレベルとされ、積分回路４２の容量素子４２ｂが放電される。
続いて、時刻ｔ２７より後の時刻ｔ２８から時刻ｔ２９までの期間、第２行選択信号ＶＳＡ２及びＶＳＢ２がハイレベルとされる。これにより、第２行の画素Ｐ２，１〜Ｐ２，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ２，１〜Ｐ２，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ１〜ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。以降、第１行と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線４８へ出力される。こうして、受光部２０からの一つの撮像フレーム分の画像データの読み出しが完了する。
以上に説明した本実施形態の固体撮像装置１Ａによって得られる効果について説明する。先に述べたように、各画素Ｐ１，１〜ＰＭ，Ｎからの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかし、従来の固体撮像装置では、行選択用配線にショート等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。特に、図３に示されたような金属配線の積層構造、すなわち基準電位線を形成するための第１層、行選択用配線を形成するための第２層、および読出用配線を形成するための第３層が積層された構造を固体撮像装置が備える場合には、第１層の基準電位線と第２層の行選択用配線とが互いにショートするおそれがある。
上記の課題に対し、この固体撮像装置１Ａでは、各画素Ｐ１，１〜ＰＭ，Ｎ毎に２つのスイッチ回路（トランジスタ２１及び２２）が設けられている。そして、第ｎ列の画素Ｐ１，ｎ〜ＰＭ，ｎのトランジスタ２１及び２２は、フォトダイオード２３と読出用配線Ｒｎとの間において、互いに並列に接続されている。従って、フォトダイオード２３に蓄積された電荷は、トランジスタ２１及び２２を介して読出用配線Ｒｎへ流出する。また、第ｍ行の画素Ｐｍ，１〜Ｐｍ，Ｎのトランジスタ２１及び２２の制御端子は、それぞれ別個の行選択用配線ＱＡｍ及びＱＢｍに接続されている。これらの行選択用配線ＱＡｍ及びＱＢｍそれぞれには、垂直シフトレジスタ部６０Ａから共通の行選択信号ＶＳＡｍ及びＶＳＢｍそれぞれが提供されるので、トランジスタ２１及び２２は同じタイミングで開閉動作を行う。
このような固体撮像装置１Ａによれば、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素Ｐｍ，１〜Ｐｍ，Ｎに行選択信号ＶＳＡｍまたはＶＳＢｍを提供することができ、少なくとも一つのトランジスタ２１または２２を好適に動作させることができる。従って、一方の行選択用配線ＱＡｍまたはＱＢｍが故障した場合であっても、各画素Ｐｍ，１〜Ｐｍ，Ｎの電荷を読み出すことができ、隣接する他の行の画素へ電荷が溢れてしまうことを効果的に防ぐことができる。特に、本実施形態の固体撮像装置１Ａでは、行選択用配線ＱＡｍ及びＱＢｍそれぞれにバッファＢＡｍ及びＢＢｍそれぞれが設けられているので、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号ＶＳＡｍまたはＶＳＢｍを伝達することができる。なお、行選択用配線ＱＡｍ及びＱＢｍの両方が同時にショートする場合は、確率的に極めて低いため殆ど問題とはならない。
また、図２及び図３に示されたように、行選択用配線ＱＡｍ及びＱＢｍのうち一方の行選択用配線ＱＡｍが画素間の領域に配設され、他方の行選択用配線ＱＢｍが画素Ｐｍ，１〜Ｐｍ，Ｎ上に配設されてもよい。これにより、行選択用配線ＱＡｍ及びＱＢｍを互いに離して配設することができ、固体撮像装置１Ａを製造する際の歩留まりを高めることができる。また、後述する第４変形例と異なり、行選択用配線ＱＡｍ及びＱＢｍを同一の層内に形成することが可能となる。このように一方の行選択用配線ＱＡｍが画素間の領域に配設され、他方の行選択用配線ＱＢｍが画素Ｐｍ，１〜Ｐｍ，Ｎ上に配設される場合には、他方の行選択用配線ＱＢｍの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑える為、本実施形態のように、他方の行選択用配線ＱＢｍと画素Ｐｍ，１〜Ｐｍ，Ｎとの間に、基準電位配線１９が配設されていることが望ましい。なお、本実施形態では行選択用配線ＱＢｍによって各画素の一部分が覆われるので、開口率が僅かに低下する。しかし、例えば一辺１００μｍ角以上の画素サイズであれば、開口率の低下は３％程度と軽微であるため、殆ど問題にはならない。
（第１の変形例）
図１０は、上記実施形態の第１変形例として、垂直シフトレジスタ部６０Ｂの詳細な構成を示す回路図である。図１０に示されるように、垂直シフトレジスタ部６０Ｂは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯＡ１〜ＬＯＡＭ（図にはＬＯＡ１〜ＬＯＡ４を代表して示す）と、Ｍ個の論理回路ＬＯＢ１〜ＬＯＢＭ（図にはＬＯＢ１〜ＬＯＢ４を代表して示す）とを有している。なお、シフトレジスタアレイ４１の構成は、前述した実施形態と同様である。
Ｍ個の論理回路ＬＯＡ１〜ＬＯＡＭは各行に対応して配置されており、第ｍ行の論理回路ＬＯＡｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち一方を介して、バッファＢＡｍの入力端に接続されている。Ｍ個の論理回路ＬＯＢ１〜ＬＯＢＭもまた各行に対応して配置されており、第ｍ行の論理回路ＬＯＢｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち他方を介して、バッファＢＢｍの入力端に接続されている。
論理回路ＬＯＡ１〜ＬＯＡＭの一方の入力端には第１のイネーブル配線ＥｎＡが接続されており、第１の制御入力信号ｅｎａｂｌｅ１がイネーブル配線ＥｎＡから論理回路ＬＯＡ１〜ＬＯＡＭに提供される。論理回路ＬＯＡ１〜ＬＯＡＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ１〜ＬＯＢＭの一方の入力端には第２のイネーブル配線ＥｎＢが接続されており、第２の制御入力信号ｅｎａｂｌｅ２がイネーブル配線ＥｎＢから論理回路ＬＯＢ１〜ＬＯＢＭに提供される。論理回路ＬＯＢ１〜ＬＯＢＭそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
論理回路ＬＯＡ１〜ＬＯＡＭそれぞれは、制御入力信号ｅｎａｂｌｅ１と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１〜ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ１〜ＶＳＡＭそれぞれを出力する。同様に、論理回路ＬＯＢ１〜ＬＯＢＭそれぞれは、制御入力信号ｅｎａｂｌｅ２と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ１〜ＳｏｕｔＭとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ１〜ＶＳＢＭそれぞれを出力する。なお、図１０ではＡＮＤ回路を表す記号でもって論理回路ＬＯＡ１〜ＬＯＡＭ及びＬＯＢ１〜ＬＯＢＭが図示されているが、論理回路ＬＯＡ１〜ＬＯＡＭ及びＬＯＢ１〜ＬＯＢＭは他の種々の論理回路の組み合わせによって構成されてもよい。
この垂直シフトレジスタ部６０Ｂの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、第１及び第２の制御入力信号ｅｎａｂｌｅ１，ｅｎａｂｌｅ２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。
上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｂを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
（第２の変形例）
図１１は、上記実施形態の第２変形例の構成を示す回路図である。本変形例では、上記実施形態と異なり、各行毎に一つのバッファが設けられている。具体的には、この固体撮像装置は、Ｍ本の第１の行選択用配線ＱＡ１〜ＱＡＭそれぞれと、Ｍ本の第２の行選択用配線ＱＢ１〜ＱＢＭそれぞれとの双方に各出力端が接続されたＭ個のバッファＢ１〜ＢＭを備えている。
垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ１〜ＶＳＭを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢ１〜ＢＭの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳｍを、バッファＢＡｍの入力端に対して提供する。バッファＢＡｍからの出力信号は、行選択信号ＶＳＡｍ及びＶＳＢｍとして、行選択用配線ＱＡｍ及びＱＢｍに提供される。
本変形例のように、各行毎に一つのバッファを設け、その出力信号を分岐して行選択信号ＶＳＡｍ及びＶＳＢｍとした場合であっても、上記実施形態と同様の効果を好適に奏することができる。但し、上記実施形態のように、各行選択用配線ＱＡｍ及びＱＢｍ毎にバッファを設けると、一方の行選択用配線のショート故障による他方の行選択用配線への影響が更に低減される。従って、上記実施形態の形態がより好ましい。
（第３の変形例）
図１２は、上記実施形態の第３変形例として、垂直シフトレジスタ部６０Ｃの詳細な構成を示す回路図である。本変形例の垂直シフトレジスタ部６０Ｃと第１変形例の垂直シフトレジスタ部６０Ｂとは、以下の点で異なっている。
図１２に示されるように、本変形例の垂直シフトレジスタ部６０Ｃは、第１変形例におけるシフトレジスタアレイ４１に代えて、第１のシフトレジスタアレイ４１Ａと、第２のシフトレジスタアレイ４１Ｂとを有している。シフトレジスタアレイ４１Ａは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ１が接続されており、一定周期のクロック信号ｃｌｋ１がクロック配線Ｌｃ１から各シフトレジスタ回路４３に提供される。また、シフトレジスタアレイ４１Ｂは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ２が接続されており、一定周期のクロック信号ｃｌｋ２がクロック配線Ｌｃ２から各シフトレジスタ回路４３に提供される。なお、好ましくは、クロック信号ｃｌｋ１及びｃｌｋ２は互いに同じ周期のクロック信号であり、同タイミングで動作する。
論理回路ＬＯＡ１〜ＬＯＡＭの一方の入力端には第１のイネーブル配線ＥｎＡが接続されており、第１の制御入力信号ｅｎａｂｌｅ１がイネーブル配線ＥｎＡから論理回路ＬＯＡ１〜ＬＯＡＭに提供される。論理回路ＬＯＡ１〜ＬＯＡＭそれぞれの他方の入力端には、第１のシフトレジスタアレイ４１Ａの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ１〜ＬＯＢＭの一方の入力端には第２のイネーブル配線ＥｎＢが接続されており、第２の制御入力信号ｅｎａｂｌｅ２がイネーブル配線ＥｎＢから論理回路ＬＯＢ１〜ＬＯＢＭに提供される。論理回路ＬＯＢ１〜ＬＯＢＭそれぞれの他方の入力端には、第２のシフトレジスタアレイ４１Ｂの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。
論理回路ＬＯＡ１〜ＬＯＡＭそれぞれは、制御入力信号ｅｎａｂｌｅ１と、対応するシフトレジスタ回路４３からの出力信号ＳＡｏｕｔ１〜ＳＡｏｕｔＭとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ１〜ＶＳＡＭそれぞれを出力する。同様に、論理回路ＬＯＢ１〜ＬＯＢＭそれぞれは、制御入力信号ｅｎａｂｌｅ２と、対応するシフトレジスタ回路４３からの出力信号ＳＢｏｕｔ１〜ＳＢｏｕｔＭとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ１〜ＶＳＢＭそれぞれを出力する。
この垂直シフトレジスタ部６０Ｃの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、シフトレジスタアレイ４１Ａ，４１Ｂそれぞれに入力されるスタート信号Ｓｔａｒｔ１，Ｓｔａｒｔ２の信号波形は、図８（ａ）のスタート信号Ｓｔａｒｔの信号波形と同じ波形とされるとよい。また、クロック信号ｃｌｋ１，ｃｌｋ２の信号波形は、図８（ｂ）のクロック信号ｃｌｋの信号波形と同じ波形とされるとよい。また、第１及び第２の制御入力信号ｅｎａｂｌｅ１，ｅｎａｂｌｅ２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。
上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｃを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
（第４の変形例）
図１３は、上記実施形態の第４変形例として、受光部の一部を拡大して示す平面図である。図１３に示されるように、本変形例では、上記実施形態と異なり、行選択用配線ＱＡ１〜ＱＡＭおよびＱＢ１〜ＱＢＭの双方が、画素間の領域に配設されている。具体的には、第ｍ行の行選択用配線ＱＡｍおよびＱＢｍが、第ｍ行の画素Ｐｍ，１〜Ｐｍ，Ｎと、第（ｍ＋１）行の画素Ｐｍ＋１，１〜Ｐｍ＋１，Ｎとの間に配設されている。
本変形例のこのような構成によれば、各画素Ｐ１，１〜ＰＭ，Ｎへの光の入射を行選択用配線ＱＡ１〜ＱＡＭまたはＱＢ１〜ＱＢＭが妨げることを回避して、各画素Ｐ１，１〜ＰＭ，Ｎへの光入射効率を高めることができる。また、行選択用配線ＱＡ１〜ＱＡＭ及びＱＢ１〜ＱＢＭを各画素Ｐ１，１〜ＰＭ，Ｎのフォトダイオード２３から遠ざけて、行選択用配線ＱＡ１〜ＱＡＭ及びＱＢ１〜ＱＢＭの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑えることができる。
なお、行選択用配線ＱＡ１〜ＱＡＭと、行選択用配線ＱＢ１〜ＱＢＭとは、互いに積層方向に並んで配設されてもよい。例えば、行選択用配線ＱＢ１〜ＱＢＭを含む配線層が、行選択用配線ＱＡ１〜ＱＡＭを含む配線層の上に追加されてもよい。これにより、行選択用配線ＱＢ１〜ＱＢＭと基準電位線との間隔が広がり、行選択用配線ＱＢ１〜ＱＢＭと基準電位線とがショートする確率を低減することができる。
本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に示された受光部は、ガラス基板上に多結晶シリコンやアモルファスシリコンが成膜された構成を備えてもよい。この場合、トランジスタ２１，２２は薄膜トランジスタによって好適に実現される。或いは、受光部は、単結晶シリコン基板上に作製されてもよい。
また、上記実施形態では同一行の２本の行選択配線ＱＡｍ，ＱＢｍに対して行選択信号ＶＳＡｍ，ＶＳＢｍを同一のタイミングで入力するが、第１変形例及び第３変形例では、同一行の２本の行選択配線ＱＡｍ，ＱＢｍに対して行選択信号ＶＳＡｍ，ＶＳＢｍの少なくとも一部が同一のタイミングで入力されてもよいし、互いに異なるタイミングで入力されてもよい。
（付記）
上記の実施形態、第１〜第３変形例を全て包含する固体撮像装置は、
一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２の行選択用配線に対して前記行選択信号を提供するシフトレジスタ部と
を備えることを特徴とする。
また、上記の第１及び第３の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと
を更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に２つずつ設けられた（２×Ｍ）個の信号出力端を有しており、各行において、２つの前記信号出力端のうち一方の前記信号出力端が前記第１のバッファの入力端に接続されており、他方の前記信号出力端が前記第２のバッファの入力端に接続されていることを特徴とする。
また、上記の第２の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれと、前記Ｍ本の第２の行選択用配線それぞれとに各出力端が接続されたＭ個のバッファを更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記バッファの入力端に接続されていることを特徴とする。
１Ａ…固体撮像装置、１２…シリコン基板、１３…シンチレータ、１５，１９…基準電位配線、１８…画素分離領域、２０…受光部、２１…トランジスタ（第１のスイッチ回路）、２２…トランジスタ（第２のスイッチ回路）、２３…フォトダイオード、４０…読出回路部、４１，４１Ａ，４１Ｂ…シフトレジスタアレイ、４２…積分回路、４３…シフトレジスタ回路、４４…保持回路、４５…保持用配線、４６…リセット用配線、４８…電圧出力用配線、６０Ａ〜６０Ｃ…垂直シフトレジスタ部、６１…水平シフトレジスタ部、６２，６３…信号出力端、ＢＡ１〜ＢＡＭ、ＢＢ１〜ＢＢＭ…バッファ、Ｐ１，１〜ＰＭ，Ｎ…画素、ＱＡ１〜ＱＡＭ…第１の行選択用配線、ＱＢ１〜ＱＢＭ…第２の行選択用配線、Ｒ１〜ＲＮ…読出用配線、ＶＳ１〜ＶＳＭ…行選択信号、ＶＳＡ１〜ＶＳＡＭ…第１の行選択信号、ＶＳＡｍ，ＶＳＢｍ…第２の行選択信号。

Claims (4)

  1. 一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
    各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
    各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
    前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
    各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
    前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、
    前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２のバッファの入力端に対して共通の前記行選択信号を提供するシフトレジスタ部と
    を備え、
    前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記第１及び第２のバッファの入力端に接続されていることを特徴とする、固体撮像装置。
  2. 前記第１及び第２の行選択用配線が、前記画素間の領域に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
  3. 前記第１及び第２の行選択用配線のうち一方の行選択用配線が前記画素間の領域に配設されており、他方の行選択用配線が前記画素上に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
  4. 前記他方の行選択用配線と前記画素との間に配設された基準電位配線を更に備えることを特徴とする、請求項３に記載の固体撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933365B1 (ko) * 2016-01-27 2018-12-27 바렉스 이미징 코포레이션 결함 분리 기능을 갖춘 매트릭스 형 집적 회로

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017009725A (ja) * 2015-06-19 2017-01-12 ソニー株式会社 表示装置
US9640108B2 (en) 2015-08-25 2017-05-02 X-Celeprint Limited Bit-plane pulse width modulated digital display system
US9521351B1 (en) * 2015-09-21 2016-12-13 Rambus Inc. Fractional-readout oversampled image sensor
US9930277B2 (en) * 2015-12-23 2018-03-27 X-Celeprint Limited Serial row-select matrix-addressed system
US10091446B2 (en) 2015-12-23 2018-10-02 X-Celeprint Limited Active-matrix displays with common pixel control
US9928771B2 (en) 2015-12-24 2018-03-27 X-Celeprint Limited Distributed pulse width modulation control
CN107277396B (zh) * 2016-03-30 2021-02-26 松下知识产权经营株式会社 摄像装置
EP3446475B1 (en) * 2016-04-22 2021-11-10 Teledyne Dalsa B.V. Image sensor tile and image sensor
US10360846B2 (en) 2016-05-10 2019-07-23 X-Celeprint Limited Distributed pulse-width modulation system with multi-bit digital storage and output device
US10453826B2 (en) 2016-06-03 2019-10-22 X-Celeprint Limited Voltage-balanced serial iLED pixel and display
KR102440500B1 (ko) 2016-12-12 2022-09-06 현대자동차주식회사 프레임리스 셀프 락 필터 및 에어클리너
US10832609B2 (en) * 2017-01-10 2020-11-10 X Display Company Technology Limited Digital-drive pulse-width-modulated output system
US11245865B2 (en) 2019-01-28 2022-02-08 Pixart Imaging Inc. Image sensor employing avalanche diode and shared output circuit
US12028636B2 (en) 2019-01-28 2024-07-02 Pixart Imaging Inc. Image sensor with controlled SPAD avalanche
US10715756B1 (en) * 2019-01-28 2020-07-14 Pixart Imaging Inc. Image sensor employing avalanche diode

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08510883A (ja) * 1993-05-28 1996-11-12 デヴイツド・サーンオフ・リサーチ・センター，インコーポレーテツド 周辺回路素子を集積化した画像形成ピクセル素子を有するピクセルアレイ
JP2012257332A (ja) * 2012-09-21 2012-12-27 Hamamatsu Photonics Kk 固体撮像装置
JP2013084972A (ja) * 2012-12-03 2013-05-09 Hamamatsu Photonics Kk 固体撮像装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK0700520T3 (da) 1993-05-29 1998-03-02 Cambridge Life Sciences Sensorer baseret på polymeromdannelse
JP3866243B2 (ja) * 1996-12-24 2007-01-10 三菱電機株式会社 固体撮像素子およびその駆動方法
US6522357B2 (en) * 1997-09-30 2003-02-18 Intel Corporation Method and apparatus for increasing retention time in image sensors having an electronic shutter
JP4179719B2 (ja) * 1999-10-07 2008-11-12 株式会社東芝 固体撮像装置
JP3559225B2 (ja) * 2000-06-30 2004-08-25 株式会社ミツトヨ 誘電型位置検出装置
EP1265291A1 (fr) * 2001-06-08 2002-12-11 EM Microelectronic-Marin SA Capteur d'image CMOS et procédé permettant d'opérer un capteur d'image CMOS avec une dynamique accrue
US20040146013A1 (en) 2003-01-22 2004-07-29 Hong Kong Applied Science And Technology Research Institute Co., Ltd Wireless local area network time division duplex relay system with high speed automatic up-link and down-link detection
US7408195B2 (en) 2003-09-04 2008-08-05 Cypress Semiconductor Corporation (Belgium) Bvba Semiconductor pixel arrays with reduced sensitivity to defects
KR100648670B1 (ko) * 2004-05-18 2006-11-23 삼성에스디아이 주식회사 발광표시 장치의 데이터 드라이버 입력 제어회로 및 그방법
JP4773768B2 (ja) 2005-08-16 2011-09-14 キヤノン株式会社 放射線撮像装置、その制御方法及び放射線撮像システム
US7551215B2 (en) * 2006-03-15 2009-06-23 Dalsa Corporation CMOS-based sensor apparatus with cells that comprise a redundancy facility that is selectively activatable for isolating a metal-to-metal short on the basis of externally applied control actuation
JP2006262512A (ja) * 2006-05-01 2006-09-28 Sony Corp カメラシステム
DE102007045448A1 (de) * 2007-09-24 2009-04-02 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor
JP4403435B2 (ja) * 2007-11-16 2010-01-27 ソニー株式会社 固体撮像装置、駆動制御方法、および撮像装置
JP5096946B2 (ja) * 2008-01-30 2012-12-12 浜松ホトニクス株式会社 固体撮像装置
JP5150283B2 (ja) * 2008-01-30 2013-02-20 浜松ホトニクス株式会社 固体撮像装置
JP5248395B2 (ja) * 2009-04-01 2013-07-31 浜松ホトニクス株式会社 固体撮像素子及びその製造方法、放射線撮像装置及びその製造方法、並びに固体撮像素子の検査方法
JP2011250926A (ja) 2010-06-01 2011-12-15 Fujifilm Corp 電子内視鏡システム
DE102010035811B4 (de) * 2010-08-30 2024-01-25 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor und Verfahren zum Auslesen eines Bildsensors
US9030582B2 (en) * 2011-02-08 2015-05-12 Shimadzu Corporation Solid state image sensor and method for driving the same
JP6021344B2 (ja) * 2011-05-12 2016-11-09 キヤノン株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像システム
JP6150457B2 (ja) * 2011-05-12 2017-06-21 キヤノン株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像システム
KR20130062188A (ko) * 2011-12-02 2013-06-12 삼성전자주식회사 이미지 센서 및 이를 포함하는 이미지 처리 장치
JP6370044B2 (ja) * 2013-12-25 2018-08-08 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08510883A (ja) * 1993-05-28 1996-11-12 デヴイツド・サーンオフ・リサーチ・センター，インコーポレーテツド 周辺回路素子を集積化した画像形成ピクセル素子を有するピクセルアレイ
JP2012257332A (ja) * 2012-09-21 2012-12-27 Hamamatsu Photonics Kk 固体撮像装置
JP2013084972A (ja) * 2012-12-03 2013-05-09 Hamamatsu Photonics Kk 固体撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933365B1 (ko) * 2016-01-27 2018-12-27 바렉스 이미징 코포레이션 결함 분리 기능을 갖춘 매트릭스 형 집적 회로

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