KR101933365B1 - 결함 분리 기능을 갖춘 매트릭스 형 집적 회로 - Google Patents

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Abstract

셀 요소들에 결합된 도전성 트레이스들(예를 들어, 수직 열들)로부터 공동 모듈(예를 들어, 수평 전력 및 신호 분배 네트워크)을 선택적으로 분리하는 기술이 설명된다. 일 실시 예에서, 매트릭스 형 집적 회로는 셀 요소들의 2 차원(2D) 어레이, 복수의 도전성 트레이스들, 공동 모듈, 및 복수의 스위치들을 포함한다. 2D 어레이의 각 셀 요소는 유사한 기능을 제공한다. 복수의 도전성 트레이스들은 2D 어레이의 제1 축에 실질적으로 평행하다. 각각의 도전성 트레이스는 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트에 결합된다. 공동 모듈은 제1 축에 실질적으로 평행 한 적어도 두 개의 도전성 트레이스들을 통해 2D 어레이에서 셀 요소들에 적어도 하나의 전기 신호의 분배를 제공하도록 구성된다.

Description

결함 분리 기능을 갖춘 매트릭스 형 집적 회로
본 발명은 대면적의 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 매트릭스 형 집적 회로에 관한 것으로서, 특히, 매트릭스 형 집적 회로에서의 결함을 검출하기 위해 전력, 제어 및 기준 신호를 분배하고, 이들 분배된 신호를 비활성화하는 것에 관한 것이다.
본 명세서에서 달리 지시되지 않는 한, 이 섹션에서 설명된 접근법은 본 명세서의 청구 범위에 대한 선행 기술이 아니며, 이 섹션에 포함됨으로써 선행 기술로 인정되지 않는다.
전형적으로, 이미지 센서는 실리콘 웨이퍼와 같은 반도체 기판 상에 집적 회로(IC)로서 제조된 픽셀 요소들의 어레이를 포함한다. VLSI(Very-Large-scale Integration)는 수천 개의 트랜지스터들과 다른 회로 요소들을 단일 칩 또는 다이에 결합하여 IC를 만드는 프로세스이다. 웨이퍼는 웨이퍼 내부 및 웨이퍼 상에 내장된 마이크로 전자 장치들(예를 들어, 이미지 센서들) 용 기판으로서 작용하고, 도핑 또는 이온 주입, 에칭, 다양한 물질의 증착 및 포토 리소그래피 패터닝과 같은 많은 미세 제조 공정 단계를 거친다. 웨이퍼가 처리된 후에, 개별 마이크로회로들 또는 다이들은 (예를 들어, 웨이퍼 다이싱을 사용하여) 분리되어 패키징 된다. 반도체 웨이퍼는 복수의 다이들을 포함할 수 있다. 예를 들어 300mm(130) 웨이퍼(100)(즉, 11.811 인치 ["] 또는 약 [~] 12 인치)는, 도 1에 도시된 것처럼, 148개의 20 mm(132) 정사각형 다이들(110)을 포함할 수 있다. 다이들은 전형적으로 패키징되기 전의 IC를 지칭하고, 물리적인 손상 및 부식을 방지하는 지지 케이스(예를 들어, 플라스틱)에 넣어진다. 칩은 일반적으로, IC가 다른 전자 부품에 연결될 수 있게 하는 전기 리드가 포함된, 패키지된 후의(또는 조립된 후의) IC를 지칭한다.
종래의 이미지 센서는 비교적 작은 다이 크기(예를 들어, [<] 5Х5㎝)를 가지며, 유사한 기능을 수행하는 센서 요소들(또는 픽셀들)의 2 차원(2D) 어레이를 포함한다. 대면적의 상보형 금속-산화물-반도체(CMOS) 이미지 센서(예를 들어, [≥] 5x5cm)는, 의료 이미징(예를 들어, X-선 이미징)과 같은 일부 시나리오 뿐만 아니라 천문학, 촬영 기술 및 기타 과학 이미징의 다른 하이 엔드 이미징 어플리케이션에서, 기존 이미지 센서에 비해 향상된 이미징 성능을 제공할 수 있다. 대면적의 CMOS 이미지 센서는 종래의 CMOS 이미저 제조 공정으로 개발된 장치보다 적어도 10 배 이상 크기가 크다. CMOS 이미저 제조 공정은, 칩에 사용된 직사각형 다이가 일반적으로 1~25 mm 크기 범위인, 실리콘 웨이퍼 기반 반도체 칩 제조를 위해 개발된 노하우에 종종 의존한다. 따라서, 대면적의 CMOS 이미지 센서는 반도체 제조 기술 분야에서 통상적으로 사용되는 칩 크기 범위 밖에 있다. 본 명세서에서 개시된 기술(회로, 장치 및 방법)은 종래의 이미지 센서뿐만 아니라 대면적의 CMOS 이미지 센서 회로 설계에 있어 개선점을 제공한다.
표준 제조 공정에는, 오염 물질과 함께 물질 및 공정 변동으로 인해 웨이퍼 당 여러 가지 치명적인 결함이 있는 것이 일반적이다. 이러한 결함은, 결함을 갖는 장치 또는 금속 도전체들 사이의 단락 회로를 야기하는 반도체 결정 결함을 포함할 수 있다. 일부 결함으로 인해 일반적으로 수용 가능한 것으로 간주되는 칩 후보가 결함 또는 부적합(non-conforming)인 것으로 될 수 있으며, 이는 각각의 웨이퍼가 복수의 칩 후보를 포함하고 있으며, 결함으로 인해 이러한 후보들 중 일부가 손실되는 것은 최소이며, 적합(conforming) 칩 제조의 수율과 비용에 반영되기 때문이다. 수율은 적합 칩들의 수를 후보 칩들의 총 수로 나눈 값을 나타낸다.
그러나 치명적인 결함들(즉, 부적합 칩들을 야기함)의 수는, 웨이퍼가 단지 하나의 개별 후보 칩을 포함하거나 매우 적은 수의 개별 후보 칩을 포함할 수 있는, 매우 큰 센서(예를 들어, [>] 5x5cm)의 경우에는 허용되지 않는다. 예를 들어, 단 하나의 후보 칩을 갖는 웨이퍼 상의 단일 단락 회로(예를 들어, 두 개의 전원 공급 도전체들 사이)는 전체 웨이퍼를 스크랩(scrap)으로 렌더링(randering)할 수 있다. 결과적으로, 적합 칩들의 거의 0에 가까운 수율은 종래의 반도체 제조 공정 및 디자인을 사용하여 가능한 결과일 수 있다.
치명적인 장치 오류를 야기하는 웨이퍼 결함의 수를 줄이기 위해 회로 또는 단계에 구성 요소를 추가할 수 있다. 일 실시 예에서, 매트릭스 형 집적 회로는 셀 요소들의 2 차원(2D) 어레이, 복수의 전도성 트레이스들, 공동 모듈, 및 복수의 스위치들을 포함한다. 2D 어레이의 각 셀 요소는 유사한 기능(예를 들어, 픽셀 검출기 요소, 픽셀 이미지 요소, 픽셀 디스플레이 요소 또는 메모리 요소)을 제공한다. 복수의 도전성 트레이스들은 2D 어레이의 제1 축 (예를 들어, y-축)에 실질적으로 평행하다(예를 들어, 열들로 배열된다). 각각의 도전성 트레이스는 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트(예를 들어, 수평 트레이스)에 결합된다. 공동 모듈은 제1 축에 실질적으로 평행 한(예를 들어, 열에서) 적어도 두 개의 도전성 트레이스들을 통해 2D 어레이의 셀 요소들에 적어도 하나의 전기 신호의 분배를 제공하도록 구성된다.
일례에서, 매트릭스 집적 회로는 CMOS(complementary metal-oxide-semiconductor) 이미지 센서이고 각 셀 요소는 픽셀을 위한 포토다이오드를 포함한다. CMOS 이미지 센서는 포토 다이오드에 대해 방사선을 광 포톤으로 전환시키는 신틸레이터 층을 포함하는 X-선 이미지 센서일 수 있다. 또 다른 예에서, 매트릭스 집적 회로는 X-선 이미지 센서이고, 각각의 셀 요소는 직접 검출 방식으로 x-선 방사선 또는 x-선 포톤을 전기 전하로 직접 변환할 수 있는 포토 도전체(photoconductor) 물질을 포함한다.
다른 예에서, 제1 축은 y-축이고, 복수의 도전성 트레이스들은 셀 요소를 열들에 결합시킨다. 또는 대안적으로, 제1 축은 x-축일 수 있고, 복수의 도전성 트레이스들은 셀 요소를 행들에 결합시킨다.
스위치들 각각은 3-상태 로직 또는 활성화 버퍼를 포함할 수 있다. 다른 예에서, 스위치들 각각은 가융 링크들을 포함할 수 있다.
일 실시 예에서, 복수의 도전성 트레이스들 중 적어도 두 개 각각의 길이는 레티클 경계를 넘어 연장된다. 다른 구성에서, 복수의 도전성 트레이스들 중 적어도 두 개의 각각의 길이는 50 mm보다 크다(예를 들어, 적어도 두 개의 레티클 영역들로 연장).
복수의 도전성 트레이스들은 전력 신호, 디지털 신호 및 아날로그 신호와 같은 상이한 유형의 전기 신호를 제공할 수 있다. 일례에서, 복수의 도전성 트레이스들은 각각의 셀 소자에 결합된 적어도 하나의 전력 트레이스, 적어도 하나의 디지털 신호 트레이스, 및 적어도 하나의 아날로그 신호 트레이스를 포함한다. 공동 모듈은 적어도 하나의 전력 트레이스를 통해 2D 어레이의 셀 요소들에 전력 신호의 분배를 제공하도록 구성되며, 적어도 하나의 디지털 신호 트레이스를 통해 2D 어레이의 셀 요소들에 제어 신호의 분배를 제공하도록 구성되며, 및 적어도 하나의 아날로그 신호 트레이스를 통해 2D 어레이의 셀 요소들에 기준 신호의 분배를 제공하도록 구성된다. 복수의 스위치들은 적어도 하나의 전력 스위치, 적어도 하나의 제어 스위치 및 적어도 하나의 기준 스위치를 포함한다. 복수의 스위치는 활성화 신호에 의해 제어된다. 적어도 하나의 전원 스위치는 적어도 하나의 전원 트레이스에 결합되고, 적어도 하나의 제어 스위치는 적어도 하나의 디지털 신호 트레이스에 결합되고, 적어도 하나의 기준 스위치는 적어도 하나의 아날로그 신호 트레이스에 결합된다.
일 구성에서, 매트릭스 형 집적 회로는 복수의 스위치들을 선택적으로 비활성화하는 비활성화 로직을 포함한다. 불 활성화 로직은 비활성화 로직을 프로그래밍하기 위해 매트릭스 형 집적 회로에 대한 외부 액세스를 허용하는 프로그래밍 포트(예를 들어, 프로그래밍 입력 또는 핀)를 포함한다. 비활성화 로직은 직렬 제어 레지스터, 시프트 레지스터, 어드레스 레지스터, 프로그램 가능 판독 전용 메모리(PROM), 비-휘발성 랜덤 액세스 메모리(NVRAM) 또는 이들 회로 소자의 조합을 포함할 수 있다.
다른 구성에서, 매트릭스 형 집적 회로는 복수의 결함 검출기들을 포함한다. 각각의 결함 검출기는 복수의 도전성 트레이스들 중 적어도 하나에 결합되고(예를 들어, 열 내에서), 결합된 도전성 트레이스 상의 결함 상태를 검출하고 결함 조건이 발생할 때 결함 상태 신호를 생성하도록 구성된다. 일 예시에서, 각각의 결함 검출기는 전류 감지 증폭기를 포함한다. 결함 상태는 도전성 트레이스들 중 적어도 하나에 과도한 공급 전류, 도전성 트레이스들 중 적어도 두 개 사이의 단락 회로 또는 이들 조건의 조합을 포함할 수 있다.
다른 예에서, 매트릭스 형 집적 회로는 복수의 결함 검출기들에 결합된 결함 상태 모듈을 포함한다. 결함 상태 모듈은 결함 검출기들에 의해 검출된 각각의 결함에 대한 결함 상태 신호를 포착하도록 구성된다. 결함 상태 모듈은 결함 검출기들의 포착된 결함 상태를 판독하기 위해 매트릭스 형 집적 회로에 외부 액세스를 허용하는 상태 포트(예컨대, 선택 입력/핀 또는 상태 데이터 출력/핀)를 포함한다. 결함 상태 모듈은 직렬 레지스터, 시프트 레지스터, 멀티플렉서, NVRAM (예를 들어, 플래시 메모리), 또는 이들 회로 소자들의 조합을 포함할 수 있다. 하나의 구성에서, 결함 상태 모듈은 특정 결함 검출기의 결함 상태 신호를 상태 포트로부터 판독하기 위한 결함 검출기 선택기 입력을 포함한다.
다른 예에서, 매트릭스 형 집적 회로는 비활성화 로직 및 자동 결함 분리기를 포함한다. 비활성화 로직은 복수의 스위치들을 선택적으로 비활성화하도록 구성된다. 비활성화 로직은 또한 내부 프로그래밍 입력을 포함한다. 자동 결함 분리기는 상기 결함 상태 모듈에 의해 얻어진 각각의 결함 검출기에 대한 결함 상태 신호에 기초하여 내부 프로그래밍 입력을 통해 비활성화 로직을 프로그래밍하도록 구성된다. 자동 결함 분리기는 FPGA(field-programmable gate array), 상태 머신, 마이크로프로세서 또는 이들 회로 요소들의 조합을 포함한다. 일 구성에서, 자동 결함 분리기는 결함 검출기 선택기 출력, 결함 상태 입력 및 비활성화 논리 프로그램 출력을 포함한다. 결함 검출기 선택기 출력은 특정 결함 검출기를 선택하도록 구성된 결함 상태 모듈의 결함 검출기 선택기 입력에 결합된다. 결함 상태 입력은 특정 결함 검출기의 결함 상태 신호를 판독하도록 구성된 결함 상태 모듈의 상태 포트에 결합된다. 비활성화 로직 프로그램 출력은 복수의 결함 검출기에 의해 검출된 결함 조건에 기초하여 복수의 스위치들을 선택적으로 블활성화시키는 비활성화 로직의 내부 프로그래밍 입력에 결합된다. 또 다른 구성에서, 자동 결함 분리기는 자동 결함 분리기를 프로그래밍하기 위해 매트릭스 형 집적 회로에 외부 액세스를 허용하는 프로그래밍 포트(예를 들어, 프로그래밍 입력 또는 핀)를 포함한다.
또 다른 예는 매트릭스 형 집적 회로 용 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법을 제공한다. 이 방법은 복수의 도전성 트레이스들, 공동 모듈, 및 복수의 스위치들을 포함하는 셀 요소들의 2D 어레이를 제조 또는 제공하는 동작을 포함한다. 복수의 도전성 트레이스들은 2D 어레이의 제1 축(예를 들어, y-축)에 실질적으로 평행하다. 각각의 도전성 트레이스는 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트에 결합된다. 각각의 셀 요소는 유사한 기능(예를 들어, 픽셀 이미지 요소, 픽셀 디스플레이 요소 또는 메모리 요소)을 제공한다. 공동 모듈은 제1 축에 실질적으로 평행한 적어도 두 개의 도전성 트레이스들을 통해 2D 어레이의 셀 요소들에 전기 신호의 분배를 제공하도록 구성된다. 복수의 스위치의 각각의 스위치는 도전성 트레이스들 중 하나로부터 공동 모듈을 선택적으로 연결 해제하도록 구성된다. 방법의 다음 동작은 도전성 트레이스들 중 적어도 하나로부터 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 단계를 포함할 수 있다.
다른 예에서, 본 방법은 복수의 결함 검출기들을 사용하여 도전성 트레이스들 중 적어도 하나의 결함 조건을 검출하는 단계를 더 포함할 수 있다. 각각의 결함 검출기는 복수의 도전성 트레이스들 중 적어도 하나에 결합된다. 방법의 다음 동작은 결함 조건이 발생할 때 결함 상태 신호를 생성하는 것을 포함한다. 이 방법은 결함 상태 모듈을 사용하여, 결함 상태 신호를 생성하는 각각의 결함 검출기에 대해 결함 상태 비트를 등록하는 단계를 더 포함할 수 있다. 결함 상태는 도전성 트레이스들 중 적어도 하나에 과도한 공급 전류, 도전성 트레이스들 중 적어도 두 개 사이의 단락 회로 또는 이들 조건의 조합을 포함할 수 있다.
다른 예에서, 방법은 복수의 결함 검출기들로부터의 결함 상태 신호에 기초하여, 도전성 트레이스들로부터 공동 모듈을 비활성화시키기 위해 선택된 스위치를 자동 프로그래밍하는 단계를 더 포함할 수 있다.
다른 실시 예에서, 매트릭스 형 집적 회로는 셀 요소들의 2D 어레이, 복수의 수직 트레이스들, 공동 모듈, 및 복수의 스위치들을 포함한다. 셀 요소들의 2D 어레이는 수직 열들과 수평 행들로 배열된다. 각 셀 요소는 유사한 기능을 제공한다. 복수의 수직 트레이스들은 2D 어레이의 각 열에 배치된다. 각 수직 트레이스는 각 열 내의 셀 요소의 도전성 인터커넥트에 결합된다. 공동 모듈은 각 열에 대한 적어도 두 개의 수직 트레이스들을 통해 2D 어레이 내의 셀 요소들에 전기 신호의 분배를 제공하도록 구성된다. 복수의 스위치들 내의 각각의 스위치는 수직 트레이스들 중 하나로부터 공동 모듈을 선택적으로 연결 해제하도록 구성된다.
상기 제공된 요약은 설명을 위한 것이지 어떤식으로든 제한하려는 것은 아니다. 전술 한 실시 예에 더하여, 본 발명의 다른 양태, 특징 및 이점은 도면, 다음의 상세한 설명 및 첨부된 청구 범위를 참조함으로써 명백해질 것이다.
도 1은 복수의 20mm 정사각형 다이들(square dies)을 포함하는 예시적인 300mm 반도체 웨이퍼의 블록도이다.
도 2는 복수의 40mm 정사각형 다이들을 포함하는 예시적인 300mm 반도체 웨이퍼의 블록도이다.
도 3은 20mm 정사각형 레티클(reticle)을 이용하는 5mm 정사각형 다이들을 포함하는 예시적인 300mm 반도체 웨이퍼의 블록도이다.
도 4는 20mm 정사각형 레티클을 사용하는 200mm 정사각형 다이들을 포함하는 300 mm 반도체 웨이퍼의 블록도이다.
도 5는 예시적인 레티클 경계의 확대도이다.
도 6은 열 도전체들을 통해 셀 요소들에 공동 모듈을 결합하는 스위치들을 포함하는 셀 요소들의 예시적인 4Х4 어레이의 개략도이다.
도 7은 열 도전체들을 통해 셀 요소들에 공동 모듈을 결합하는 스위치들을 포함하는 셀 요소들의 예시적인 2 차원(2D) 어레이의 개략도이다.
도 8은 열 도전체들을 통해 셀 요소들에 공동 모듈을 결합하는 스위치들을 제어하기 위한 비활성화 로직을 포함하는 셀 요소들의 예시적인 2D 어레이의 개략도이다.
도 9는 열 도전체들을 통해 셀 요소들들에 공동 모듈을 결합하는 스위치들을 제어하기 위한 결함 검출기들 및 비활성화 로직을 포함하는 셀 요소들의 예시적인 2D 어레이의 개략도이다.
도 10은 결함 검출기들, 자동 결함 분리기, 및 열 도전체들을 통해 셀 요소들에 공동 모듈을 결합하는 스위치들을 제어하기 위한 비활성화 로직을 포함하는 셀 요소들의 예시적인 2D 어레이의 개략도를 도시한다.
도 11은 어레이에 대한 예시적인 이미징 셀 요소의 개략도이다.
도 12는 어레이에 대한 또 다른 예시적인 이미징 셀 요소의 개략도이다.
도 13은 x-선 검출기 어레이 내의 예시적인 x-선 검출기 요소의 층들의 측면도이다.
도 14는 어레이에 대한 예시적인 6 트랜지스터 정적 랜덤 액세스 메모리(SRAM) 셀 요소의 개략도이다.
도 15는 매트릭스 형 집적 회로 용 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법의 예를 도시한 흐름도이다.
본 발명의 임의의 실시 예들이 상세히 설명되기 전에, 본 발명은 그 적용에 있어서 이하의 설명에 기재되거나 이하의 도면에 예시된 구성 요소의 구성 및 배열의 세부 사항으로 제한되지 않는다는 것을 이해해야 한다. 본 발명은 다른 실시 예들이 가능하고 다양한 방법으로 실행되거나 실시될 수 있다. 흐름도 및 프로세스에 제공된 숫자들은 단계 및 작동을 설명하는 데 명확하게 하기 위해 제공되며 반드시 특정 순서 또는 시퀀스를 나타내지는 않는다. 달리 정의되지 않는 한, "또는(or)"이라는 용어는 대안들의 선택(예를 들어, 분리 연산자(disjunction operator) 또는 배타적 논리합 연산자(exclusive or)) 또는 대안들의 조합(예를 들어, 연결 연산자 및/또는 논리 OR 또는 불리안(Boolean) OR)을 나타낼 수 있다.
개시된 실시 예들은 일반적으로 대면적의 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 매트릭스 형 집적 회로에 관한 것으로서, 특히, 매트릭스 형 집적 회로에서의 결함을 검출하기 위해 전력, 제어 및 기준 신호를 분배하고, 이들 분배된 신호를 비활성화하는 것에 관한 것이다.
CMOS는 로직 기능들을 위해 p형 및 n형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 상보 및 대칭 쌍을 사용하는 집적 회로(IC)를 구성하기 위한 기술이다. CMOS 장치는 장치가 상태를 변경하지 않는 경우에도 일반적으로 대기 전류를 유지하는 다른 형태의 로직, 예를 들어, 트랜지스터-트랜지스터 로직(TTL) 또는 N-형 금속-산화물-반도체(NMOS) 로직 만큼의 에너지(예를 들어, 낭비되는 많은 열을 발생시키는)를 소비하지 않는다.
도 1은 300mm 직경(130)을 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 웨이퍼는 300mm, 200mm, 150mm, 125mm 및 100mm와 같은 다양한 직경들을 가질 수 있다. 웨이퍼가 생성할 수 있는 최대 다이들(dies)의 수는 웨이퍼 직경 및 다이들의 치수에 따라 달라진다. 예를 들어, 300mm 웨이퍼(100)는 148개-20mm 정사각형 다이들(110)을 생성 할 수 있다. 통상적으로, 각각의 다이는 개별적으로 패키지되거나 다른 전자 부품 및 회로에 결합될 수 있는 별도의 기능 회로로서 동작하도록 설계된다. 앞서 논의된 바와 같이, 오염 물질과 함께 고유한 물질 및 공정 변화로 인해, 제조된 다이들 또는 칩 후보들 모두는 전형적으로 기능하는 또는 적합의 회로(functional or conforming circuits)를 초래하지 않는다. 몇몇 칩 후보들은 칩의 회로가 칩의 요구 사항들(예를 들어, 최대 허용 전류) 내에서 수행되지 않을 정도로 심각하고 칩 또는 결합된 회로들의 다른 영역들에 영향을 줄 수 있는 결함을 가질 수 있다. 치명적인 결함은 부적합 칩 또는 다이(die)(112)라고 불리는 칩의 요구 사항 내에서 수행되지 않는 칩을 초래하는 결함이다. 도 1은 6 개의 부적합 다이들(112)을 갖는 웨이퍼를 도시한다.
종래에는, 다이들 상에 집적 회로(integrated circuits)를 제조하는 프로세스는 포토마스크 또는 레티클(reticle)로부터 기하학적 패턴을 기판(예를 들어, 웨이퍼) 상의 감광성 화학 포토 레지스트(또는 단순히 레지스트)로 전사하기 위해 포토리소그래피(photolithography)를 사용하는 것을 포함한다. 포토마스크 또는 레티클은 구멍이나 투명 필름이 있는 불투명한 플레이트(opaque plate)로 빛을 정의된 패턴으로 비춰준다. 도핑(doping), 이온 주입(ion implantation), 에칭(etching) 및 증착(deposition)과 함께 일련의 상이한 레티클들이 집적 회로를 제조하는데 사용될 수 있다. 집적 회로의 피처 크기(feature size)는 일반적으로 레티클, 레티클에 대한 광원의 광 파장, 포토레지스트, 노출 시간 및 에칭 프로세스에 의해 결정된다. 일부 레티클들은 50nm 미만의 피처를 제작하는 데 사용될 수 있다. 통상적으로, 레티클들은 웨이퍼보다 작다. 예를 들어, 도 1에 도시된 바와 같이, 웨이퍼(100)는 300mm의 직경과 20Х20mm의 레티클 영역(120)을 가질 수 있다. 상대적으로 작은 피처들(< 200nm 폭)를 생산하기 위한 현재의 기술은 최대 50mm(예를 들어, 40x40mm)의 레티클 치수를 갖는다. 스테퍼(stapper)는 웨이퍼 전체에 레티클의 이미지를 복제하는 데 사용된다. 스테퍼는 슬라이드 프로젝터 또는 포토그래픽 확대기와 유사게 작동하는 IC의 제조에 사용되는 장치이다. 다이는 레티클 영역보다 작거나 비슷하며 크기가 클 수 있다. 도 1은 다이(110)와 유사한 크기를 갖는 레티클 영역(120)을 도시한다. 다이 및 레티클은 설명의 단순화를 위해 정사각형으로 표시되어 있지만, 다이 및 레티클은 또한 직사각형 또는 임의의 기하학적 형상일 수 있다. 레티클은 전형적으로 웨이퍼의 영역을 최대화하기 위해 직사각형이다.
도 2는 300mm 직경의 130 및 32개-40mm(134)의 정사각형 다이들(114)을 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 레티클 영역(122)은 다이(114)와 유사한 크기를 갖는다. 도 3은 300mm 직경 및 복수의 5mm 정사각형 다이들(116)을 갖는 반도체 웨이퍼(100)를 도시한다. 레티클 영역(124)은 다이들(116) 보다 크다. 도 3에서, 20x20mm 레티클들은 레티클 영역 당 16개-5x5mm 다이들(116)을 제조하는 데 사용된다.
도 4는 300mm 직경 및 단일 200mm 정사각형 다이(118)를 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 레티클 영역(126)은 다이(118)보다 작다. 다이가 레티클 영역과 유사한 크기 또는 더 작은 경우, 레티클 영역들 사이의 레티클 경계(128)는 통상적으로 톱 또는 레이저를 사용하는 웨이퍼 다이싱 중에 절단되고 또는 회로 기능 및 동작에서 사용되지 않는다. 레티클 영역(126)이 다이(118)보다 작은 경우, 전기 도전체(예를 들어, 알루미늄, 금, 구리 또는 폴리 실리콘) 또는 트레이스(trace)는 레티클 경계 (128)를 가로 질러 연장될 수 있고 회로 피처들을 하나의 레티클 영역으로부터 다른 레티클 영역으로 연결하는데 사용될 수 있다. 본 명세서에서 사용 된 바와 같이, 트레이스는 집적 회로의 회로 요소들(예를 들어, 트랜지스터들, 다이오드들, 캐패시터들, 저항들 및 인덕터들)을 함께 연결하는데 사용되는 전기 도전체이다. 레티클 영역에서 발생하는 물질 및 공정 변화로 인한 결함 외에도, 과도한 에칭 또는 부족한 에칭(또는 과도한 도핑 또는 부족한 도핑)에 의한 개방(open) 또는 단락(short)을 발생시키는 가장자리들 상의 포토 레지스트의 과도한 노출 또는 노출 부족과 같은, 레티클 경계(128) 상의 결함 또한 발생할 수 있다. 단락 또는 단락 회로는 의도하지 않은 연결을 통해 과도한 전류가 흐를 수 있는 전기 회로의 두 노드들 사이의 우발적인 또는 의도하지 않은 연결이다. 개방 또는 개방 회로는 두 노드들 사이의 무한 저항으로, 그렇지 않으면 연결되는 회로 요소들을 전기적으로 차단할 수 있다.
대면적의 집적 회로들(예를 들어, 레티클 영역보다 큰 다이들) 또는 웨이퍼-스케일 통합(WSI)에서 발생할 수 있는 다양한 결함들은 적합 칩들의 수율(yield)이 거의 0에 가깝거나 또는 수긍할 수 없는 수율을 생성할 수 있다. 웨이퍼-스케일 통합은 전체 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)를 사용하여 단일 수퍼-칩을 생산하는 매우-큰 집적 회로이다. 본 명세서 전반에 걸쳐, 대면적의 CMOS 이미지 센서가 참조된다: 개시된 기술(예를 들어, 회로, 장치들 및 방법들) 및 솔루션은 종래의 이미지 센서, 엑스레이 이미지 센서, 디스플레이, 메모리 어레이 및 임의의 다른 매트릭스 형 집적 회로에도 적용될 수 있다.
의료용 이미징(medical imaging)(예를 들어, 엑스레이 이미징), 천문학(astronomy), 영화촬영(cinematography), 과학 이미징(scientific imaging) 및 기타 하이 엔드 이미징(high end imaging) 어플리케이션에 사용되는 대면적 CMOS 이미지 센서와 같은 적합의 대면적 집적 회로는 보더 작은 이미지 센서에 비해(즉, 50x50mm 이미지 센서보다 작음) 개선된 이미징 성능을 제공 할 수 있다. 종래의 이미지 센서들 및 대면적 IC들은 이미지 또는 픽셀 셀 요소들의 2 차원(2D) 어레이를 포함하는 매트릭스 형 집적 회로들이다. 이들 이미지 셀 요소들 각각은 포톤(photons)(예를 들어, 광 또는 엑스레이 포톤)을 검출하고 특정 위치의 포톤을 전기 전하 또는 전류로 변환하는 유사한 기능을 수행한다. 검출된 포톤의 패턴과 어레이에서 광자가 검출되지 않은 영역은 이미지를 생성하는 데 사용된다. 이미지 셀 요소들의 전기 구성 요소들은 열들과 행들로 각각 연장되는 수직(y-축) 및 수평(x-축) 전기 트레이스들과 유사한 전기 연결을 가질 수 있다. 열의 수직 트레이스들(예를 들어, 열 트레이스들) 및 행의 수평 트레이스들(예를 들어, 행 트레이스들)를 사용하여 이미지 셀 요소들에 전원, 제어 신호 및 참조 신호를 분배하고 이미지 셀 요소들의 출력을 수신할 수 있다. 수직, 열들, 수평 및 행들은 반도체 기판의 큰 평면에 대한 상대적인 참조이다. 본 명세서 전반에 걸쳐, 수직 트레이스들 또는 열들이 참조된다; 기판의 방향이 90도 회전된 경우, 수직 트레이스 피처들은 수평 트레이스들에도 적용될 수 있으며, 열들의 피철들 또한 행들에 적용될 수 있다. 수직 트레이스들 및 열들은 피처들의 설명을 쉽게 하기 위해 사용된다.
수직 및 수평 트레이스들은 신호 분배 및 신호 처리 회로 또는 어레이의 가장자리 또는 주변에서 셀 요소에 의해 공유되는 네트워크로 확장 될 수 있다. 본 명세서에 사용된 바와 같이, 어레이의 가장자리 또는 주변부에서 복수의 셀 요소들에 의해 공유되는 신호 분배 회로 또는 신호 처리 회로는 공동 회로(communal circuitry) 또는 공동 모듈(communal module)이라고 불린다. 공동 모듈은 전력, 제어 신호 및 셀 요소들에 대한 기준 신호 입력을 제공할 수 있다. 또한, 공동 회로 또는 상기 공동 모듈은 셀 요소들로부터의 출력들의 신호 처리를 또한 제공할 수 있다. 전력은 VDD 또는 VCC (양 전압 전위), 접지 또는 GND(거의 0의 전압 전위, 약 [~] 0 볼트[V], 또는 전압 전위 기준), 및 VSS(음의 전압 전위)와 같은, 셀 요소들 내의 트랜지스터들 및 다른 전기 구성 요소들을 활성화시키는 데 사용되는 전기적 전압 전위 및 관련 전류를 지칭한다. 이미지 센서와 같은 많은 디지털 회로의 경우, 공칭(nominal) 공급 전압 또는 양 전압(VDD 또는 VCC)은 1.8V, 2.4V, 3.3V 또는 5.0V일 수 있다. 본 명세서에서 사용되는 바와 같이, 제어 신호는 셀 요소의 기능을 제어하는데 사용되는 디지털 신호를 지칭한다. 디지털 신호는, 로직(logic) "1" 또는 고 전압 전위(예를 들어, VDD/2부터 VDD 또는 [VCC-임계고(high) 값]부터 VCC)와 로직 "0" 또는 저 전압 전위(예를 들어, ~ 0V부터 VDD/2 또는 ~ 0V부터 [0V + 임계저 (low) 값])와 같은 두 개의 가능한 값을 갖는 로직 신호와 같은, 이산 값들(discrete values)의 시퀀스(sequence)를 나타내는 신호이다. 여기서 사용되는 기준 신호는 아날로그 신호를 의미한다. 아날로그 신호는 신호의 시간에 따라 변하는 피처(가변)가 다른 시간 변화 량을 나타내는 연속 신호이다. 일부 시나리오에서, 제어 신호는 아날로그 신호를 포함할 수 있거나 또는 기준 신호는 디지털 신호를 포함 할 수 있지만, 용어의 일관성 및 설명의 용이함을 위해 제어 신호는 디지털 신호이고 기준 신호는 아날로그 신호이다.
공동 모듈은 네 개의 에지 모두, 세 개의 에지, 두 개의 에지 또는 하나의 에지와 같이 2D 어레이(array)의 네 개의 에지 상의 임의의 곳에 위치 할 수 있습니다. 하나의 축(예를 들어, y-축)의 도전성 트레이스들은 어레이의 에지 또는 주변까지 연장될 수 있다. 대면적의 집적 회로(예를 들어, 대면적의 CMOS 이미지 센서)의 경우, 도전성 트레이스들은 복수의 레티클 영역들 위로 연장하고 적어도 하나의 레티클 경계를 교차한다. 예를 들어, 한 축을 따라 기능하는 도전성 트레이스는 50mm보다 클 수 있다.
도 5는 셀 요소들(210)의 2D 어레이의 레티클 경계(128)에서의 매트릭스 타입 집적 회로의 확대도이다. 각각의 셀 요소(210)는 각각의 셀 요소(210)를 수직 도전성 트레이스들(230A 및 230B)에 전기적으로 결합시키는 적어도 하나의 도전성 인터커넥트(interconnect)(212)를 갖는다. 전형적으로, 레티클 영역 내의 피처들의 정렬은 레티클 영역들 사이(즉, 두 레티클들(126A 및 126B) 사이)의 피처들의 정렬보다 더 정확할 수 있다. 레티클 영역 내의 레티클들은 광학적으로 서로 정렬될 수 있고, 인접한 레티클들은 기계적 스테퍼를 통해 서로 정렬된다. 도 5는 제1 레티클 영역(126A)의 수직 도전성 트레이스들(230A)과 제2 레티클 영역(126B)의 수직 도전성 트레이스들(230B) 사이에서 발생할 수 있는 약간의 오정렬을 도시하며, 이는 또한 레티클 경계상의 결함의 가능성을 증가시킬 수 있다. 도전성 트레이스들(230A) 사이를 단락 시킬 수 있는 두 개의 수직 도전성 트레이스들(230A) 사이에 결함(208)(예를 들어, 물질 또는 공정 변화 또는 오염물)이 도시되어 있다.
앞서 논의된 바와 같이, 결함은 결함이 있는 셀 요소 또는 도전성 트레이스들 사이의 단락 회로를 유발하는 반도체 결정 결함과 같은 다양한 원인을 가질 수 있습니다. 이러한 결함 중 하나는 치명적일 수 있으며 다이가 부적합을 띠게 되어, 결과적으로 수율이 낮아질 수 있으며, 이는 단일 다이 또는 대면적의 집적 회로와 같은 매우 적은 다이가 있는 웨이퍼에서 특히 문제가 될 수 있다.
도 6은 열(308A)에서 발생하는 치명적인 결함을 동작으로부터 분리하여, 다이를 다시 정합(conformity)할 수 있는 예시적인 회로를 포함하는 셀 요소들(310A-H 및 310P-W)의 어레이(300)의 개략도이다. 분리 회로(340A-340C)는 어레이에서의 동작으로부터 열을 따라 치명적인 결함(예를 들어, 열 내의 열 또는 셀 요소를 따르는 트레이스들 사이의 단락 회로)을 갖는 몇 개의 열을 비활성화(disable)(또는 제거)할 수 있다. 도 6은 셀 요소들의 2D 어레이의 섹션으로서 셀 요소들의 4Х4 어레이를 도시한다. 각각의 셀 요소(310A-H 및 310P-W)는 전력 입력(312A-H 및 312P-W), 제어 신호 입력(314A-H 및 314P-W), 기준 신호 입력(316A-H 및 316P-W), 및 출력(318A-H 및 318P-W)을 포함한다. 전력 입력, 제어 신호 입력, 기준 신호 입력 및 출력은 각각 단일 라인으로 도시되지만, 각각의 전력 입력, 제어 신호 입력 및 기준 신호 입력은 입력들의 그룹을 나타낼 수 있고 복수의 입력들을 가질 수 있으며, 각각의 출력 라인은 출력들의 그룹을 나타낼 수 있으며 복수의 출력들을 가질 수 있다. 각각의 입력 및 출력은 도전성 트레이스(예를 들어, 수직 트레이스)(332A-D, 334A-D, 336A-D 및 338A-D)에 도전성 인터커넥트(예를 들어, 수평 트레이스)를 가질 수 있다.
공동 모듈(320)은 어레이의 에지(예를 들어, 하부 에지) 또는 어레이 외부에 위치한다. 공동 모듈(320)은 전력 분배(322), 제어 신호 분배(324) 및 기준 신호 분배(326)를 제공하는 회로를 포함한다. 도 6에 도시된 어레이는 제1 축을 따라(예를 들어, y축 또는 매트릭스 열(308A)을 따라) 또는 제1 축에 실질적으로 평행하게 전력, 제어 신호, 기준 신호 및 출력을 한정한다(confine). 제2 축 (예를 들어, x-축)을 따라 또는 제2 축에 실질적으로 평행하게(즉, 제1 축에 실질적으로 수직한) 전력, 제어 신호 및 기준 신호의 분포는 어레이의 에지에 있는 공동 모듈에서 발생한다. 공동 모듈은 셀 요소들의 큰 그룹들로부터의 데이터를 처리(processing)하고, 셀 요소들의 큰 그룹들로, 이들로부터 제어 및 기준 신호를 공급하거나, 또는 전체 칩(예를 들어, 전원 공급 조절 또는 열 온/오프 제어(350A-N))에 적용 가능한 기능을 수행한다. "차동 기준 신호 분배 방법 및 시스템(Differential Reference Signal Distribution Method and System)"이라는 명칭의 미국 특허 출원 공보 제2015/0326208호는 그 전체가 참조로서 포함되며, 적어도 하나의 기준 신호를 생성하기 위한 공동 모듈의 회로 예를 개시한다. 전력, 제어 및 기준 신호를 분배하기 위한 공동 모듈의 다른 회로가 또한 사용될 수 있다.
분리 회로(isolation circuitry)(340A-340C) 각각은 입력 도전성 트레이스들(332A-D, 334A-D, 및 336A-D)과 공동 모듈(320) 각각의 사이에 스위치(342B, 344B 및 346B)를 포함한다. 전력 스위치(342B)는 전력 트레이(332B)를 전력 분배 회로(322)에 선택적으로 결합시킨다. 제어 스위치(344B)는 제어 신호 트레이스(334B)를 제어 신호 분배 회로(324)에 선택적으로 결합시킨다. 기준 스위치(346B)는 기준 신호 트레이스(336B)를 기준 신호 분배 회로(326)에 선택적으로 결합시킨다. 예를 들어, 각 스위치는 3-상태(tri-state) 로직 또는 인에이블 버퍼(enable buffer)를 포함할 수 있다. 다른 예에서, 각각의 스위치는 가용성(fusible) 연결(link)를 포함할 수 있다. 가용성 링크는 반복해서 열거나 닫을 수 있는 "실제" 스위치로 작동하지 않는다. 가용성 링크는 스위치 대신 도전성 트레이스(332A-D, 334A-D, 336A-D)와 공동 모듈(320) 사이의 연결을 영구적으로 개방(예를 들어, 더 작은 단면적 도전성 트레이스에서 증가된 전류를 통해 끊어진(blown))될 수 있는 퓨즈를 사용한다. 스위칭 가능한 스위치(예를 들어, 3-상태 로직 또는 활성화 버퍼 유형 스위치)는 어레이의 열들을 보다 유연하게 제어할 수 있게 한다.
각각의 스위치 (342B, 344B 및 346B)는 일반적으로 닫힌(closed) 위치에 있을 수 있다. 일반적으로 닫힌(closed)은 제어 신호가 스위치에 적용되지 않을 때 닫혀있는 스위치를 나타낸다. 도 6에 도시된 바와 같이, 스위치들은 공동 모듈(예를 들어, 수평 분배 네트워크들)로부터 열들(예를 들어, 수직 분배 네트워크들)을 분리시킬 수 있으므로, 국부적인 웨이퍼 결함이 칩의 나머지 부분을 오염시키지 않아 칩 고장을 일으키지 않는다. 각 스위치는 열 온(on)/오프(off) 입력 또는 열(308A)(예를 들어, 결함이 있는)의 스위치를 열고 열로부터의 신호(예컨대, 전력, 제어 신호 및 기준 신호)를 비활성화하는 신호(350A-D)에 의해 제어되거나 활성화될 수 있다. 각 열(308A)은 자체 열 온/오프 입력 또는 신호(350A-D)를 갖는다. 복수의 온/오프 입력들(미도시)이 단일 열 내의 개별 스위치들(342B, 344B, 및 346B)을 활성화(즉, 개방)하는데 사용될 수 있지만, 전력 트레이스(332B), 제어 신호 트레이스(334B) 또는 기준 신호 트레이스(336B) 중 임의의 하나를 활성화하는 것은 전형적으로 셀 요소(310E-H)의 출력(338B)을 무효로 만든다. 따라서, 열 내의 모든 스위치들을 활성화(즉, 개방)하기 위해 단일 온/오프 입력(350A-D)을 사용하는 것은 어레이로부터 열을 비활성화시킬 수 있고 열 내의 도전성 트레이스들을 제어하는데 사용되는 입력들의 수를 감소시킬 수 있다.
다른 예에서, 분리 회로는 출력 도전성 트레이스들(338A-D)과 어레이의 에지에서의 출력 모듈 사이의 스위치(도시되지 않음)를 포함한다. 일 예시에서, 공동 모듈은 셀 요소들 출력들에 결합되지 않는 전력 및 신호 분배를 제공하기 때문에, 출력은 공동 모듈에 결합되지 않을 수도 있다. 출력 도전성 트레이스(338A-D)에 스위치를 추가하는 것은 개선된 성능 및 치명적인 결함의 감소를 제공하지 않으면서 부가적인 회로를 추가할 수 있다.
또 다른 예에서, 스위치는 정상적으로 개방(open) 위치일 수 있다. 일반적으로 개방(open)은 제어 신호가 스위치에 적용되지 않을 때 개방된 스위치를 나타낸다. 각 스위치는 열 온/오프 입력 또는 열(308A) 내의 스위치들을 닫는 신호(350A-D)에 의해 제어되거나 활성화될 수 있고, 이는 열이 정상적으로 기능할 수 있게 해주고 결함을 갖는 열들을 비활성화하기 위해 스위치들의 개방을 유지한다. 대부분의 열들이 스위치가 닫힌 상태에서 정상적으로 작동하기 때문에 일반적으로 개방 스위치는 정상적으로 닫힌 스위치보다 많은 에너지를 사용할 수 있다.
다시도 6을 참조하면, 일단 결함 및 그 연관된 열들이 식별되면, 열 온/오프 입력(350A-D) 상의 활성화 신호가 분리 회로(340A-340C)의 분리 스위치(342B, 344B 및 346B)에 인가될 수 있다. 일부 예에서, 열을 비활성화 하는 것은 다이 또는 칩의 동작 또는 기능에 불리한 영향을 미치지 않을 수 있다. 예를 들어, 센서 어레이에서, 센서는 수 백만 개의 단단히 채워진 검출기 요소들(또는 픽셀 요소들)을 포함할 수 있다. 열(colunm)에 의한 감지 손실은 해상도에 큰 영향을 미치지 않고 인접 열들에 의해 센싱되거나 감지될 수 있다.
다이는 다이 상의 다양한 접촉 패드들을 다시 누르는 작은 프로브를 사용하여 웨이퍼 상의 결함에 대해 테스트될 수 있다. 부가적으로 또는 대안으로, 칩들은 패키징(또는 조립) 후에 리드들 또는 핀들 상의 결함에 대해 테스트될 수 있다. 어레이에 대한 테스트는 어레이에 사용된 셀 요소들의 타입에 따라 다르다.
도 7은 도전성 트레이스들(예를 들어, 수직 트레이스들)(332A-N, 334A-N, 336A-N, 및 338A-N)을 공동 모듈(320)에 연결하는 분리 회로(340A-N)의 스위치들(342B, 344B 및 346B)을 포함하는 셀 요소들(310A, E, M, N, O, X)의 mХn 어레이(302)를 도시한다. 각 스위치는 열(예를 들어, 결함을 갖는)의 스위치들을 개방하는 열 온/오프 입력 또는 신호(350A-N)에 의해 제어되거나 활성화될 수 있다.
도 8은 분리 회로(340A-N)의 스위치들(342B, 344B, 및 346B)을 제어하기 위한 비활성화 로직(360)을 포함하는 셀 요소들(310A, E, M, N, O, X)의 어레이(304)를 도시한다. 비활성화 로직은 열들을 선택적으로 비활성화하기 위해 각각의 열 분리 스위치 그룹(340A-N)에 대응하는 적어도 하나의 프로그램 입력(364) 및 적어도 하나의 출력(362A-N)(예를 들어, 열 제어)을 포함한다. 프로그램 입력(364)은 칩 외부로부터의 비활성화 로직에 대한 외부 액세스를 허용하는 프로그래밍 포트(366)에 결합될 수 있다. 비활성화 로직은 직렬 제어 레지스터, 시프트 레지스터, 어드레스 레지스터, 프로그램 가능한 판독-전용 메모리(PROM), 또는 비-휘발성 랜덤 액세스 메모리(NVRAM)를 포함할 수 있다. 시프트 레지스터는 동일한 클럭(clock)을 공유하는 래치들(latches) 또는 플립 플롭들(flip flops)의 케스케이드(cascade)이며, 각 플립-플롭의 출력은 체인의 다음 플립-플롭의 데이터 입력에 연결되어, 레지스터에 저장된 비트 어레이를 한 위치만큼 시프트하는 회로를 초래하며, 그것의 입력에 존재하는 데이터를 시프팅하고, 클럭 입력의 각 전환에서 어레이의 마지막 비트를 시프트 아웃(shift out)한다. 직렬 제어(SCON) 레지스터는 레지스터의 래치 또는 플립-플롭으로부터 직렬 입력을 병렬 출력으로 변환하는 제어 회로로 사용되는 특수 기능의 직렬-입력, 병렬-아웃(serial-in, parallel-out, SIPO) 레지스터이다. 레지스터 내의 래치 또는 플립-플롭으로부터의 출력은 열 제어(362A-N)를 제공할 수 있다. 어드레스 레지스터는 제어 회로에 대한 명령 또는 어드레스를 보유하는 래치들 또는 플립-플롭들의 케스케이드이다. PROM 또는 필드 프로그램 가능한 판독-전용 메모리(FPROM) 또는 일회성 프로그램 가능한 비-휘발성 메모리(OTP NVM)는 각 비트의 설정이 퓨즈, 안티퓨즈 또는 플로팅-게이트 트랜지스터로 고정되는(locked) 디지털 메모리의 한 형태이다. PROM은 또한 제거 가능 프로그램 가능한 ROM(EPROM) 또는 전기적 EPROM(EEPROM)을 포함할 수 있다. EPROM 및 EEPROM은 EPROM 전원 공급이 차단될 때(switched off) 데이터를 유지하는 비-휘발성 메모리의 유형이며 개별 바이트들이 삭제되고 다시 프로그래밍될 수 있다. EPROM은 플로팅-게이트 트랜지스터를 사용한다. EPROM은 강한 광원(예를 들어, 자외선 광원) 또는 전기적으로(즉, EEPROM) 노출에 의해 삭제될 수 있다. NVRAM은 전원이 꺼졌을 때 정보를 유지하는 랜덤-액세스 메모리이다(비-휘발성). NVRAM은 플래시 메모리 및 솔리드-스테이트 저장소를 포함한다. 불 활성화 로직(360)은 분리 회로(340A-N)의 스위치들(342B, 344B, 및 346B)을 제어하는 중앙 회로 또는 기능을 제공한다. 비활성화 로직은 테스트 중에(예를 들어, PROM) 또는 필드에서 오류가 연속적으로 감지되거나 생성되는 경우 현장에서 프로그래밍될 수 있다. 드문 경우지만, 칩을 고객에게 보낸 후에 치명적인 오류가 발생할 수 있다.
도 9는 결함 검출기들(370A-N), 결함 상태 모듈(380) 및 비활성화 로직(360)을 포함하는 셀 요소들(310A, E, M, N, O, X)의 어레이(306)를 도시한다. 결함 검출기는 열 내의 입력 도전성 트레이스들(332A-N, 334A-N 및 336A-N)과 관련된다. 각각의 결함 검출기(370A-N)는 전력 입력(372A-N), 제어 신호 입력(374A-N), 기준 신호 입력(376A-N) 및 상태 출력(378A-N)을 포함한다. 전력 입력(372A-N)은 전력 트레이스(332A-N)에 결합되고, 제어 신호 입력(374A-N)은 제어 신호 트레이스(334B)에 결합되며, 기준 신호 입력(376A-N)은 기준 신호 트레이스(336B)에 결합된다. 결함 검출기 입력은 전도성 트레이스들 중 적어도 하나 상의 과도한 공급 전류 또는 적어도 두 개의 도전성 트레이스들 사이의 단락 회로와 같은 치명적인 결함을 생성할 수 있는 도전성 트레이스들 상의 결함 조건을 검출하는데 사용된다. 일례에서, 각각의 결함 검출기는 전류 감지 증폭기를 포함한다. 결함 조건이 검출되면, 결함 검출기(370A-N)는 상태 출력(378A-N 상)에 결함 상태 비트를 생성한다. 예를 들어, 논리 1은 결함 조건을 나타낼 수 있고 논리 0은 비-결함 조건 (즉, 양호한 열)을 나타낼 수 있다.
결함 상태 모듈(380)은 열 상태 입력들(382A-N)을 통해 결함 검출기들(370A-N)의 상태 출력들(378A-N) 각각으로부터 결함 상태 비트를 수집하며, 이는 어레이의 결함이 있는 열을 나타낸다. 결함 상태 모듈(380)은 칩 외부의 출력에서 결함 검출기(370A-N)를 판독하는 메커니즘을 제공할 수 있다. 결함 상태 모듈(380)은 결함 검출기들(370A-N)의 각각의 상태 출력들(378A-N)에 결합된 적어도 하나의 제어 입력(386), 적어도 하나의 상태 출력(384) 및 열 상태 입력들(382A-N)을 포함한다. 일 구성에서, 제어 입력은 판독을 위해 열 결함 상태 비트를 선택하기 위해 칩 외부로부터 결함 상태 모듈에 외부 액세스를 허용하는 열 선택 포트(390)에 연결된 열 선택(386)을 포함한다. 그 다음, 상태 출력(384)은 칩 외부에서 액세스 가능한 상태 데이터 출력 포트(388) 상의 선택된 열에 대한 결함 상태 비트를 생성할 수 있다. 또 다른 구성에서, 결함 상태 모듈은 레지스터의 래치 또는 플립-플롭에 각 열의 결함 상태 비트를 저장한다. 제어 입력은 상태 데이터 출력 포트(388) 상의 레지스터의 비트들의 전부 또는 일부를 직렬로 출력하기 위한 신호를 수신할 수 있다. 따라서, 어레이의 결함 상태 비트들의 전체 또는 일부는 단일 입력 신호로 얻어질 수 있다. 결함 상태 모듈은 직렬 레지스터, 시프트 레지스터, 멀티플렉서, 또는 NVRAM을 포함할 수 있다. 직렬 레지스터는 직렬 입력 또는 직렬 출력을 갖는 레지스터이다. 일례에서, 시프트 레지스터는 래치들 또는 플립-플롭들의 비트들을 병렬로 저장하고 병렬 입력들을 직렬 출력으로 전환하는 병렬-인, 직렬-아웃(PISO) 레지스터이다. 멀티플렉서는 여러 아날로그 또는 디지털 입력 신호들 중 하나를 선택하고 선택한 입력을 단일 회선 또는 출력으로 포워딩(forwarding)하는 회로이다. 결함 상태 모듈이 멀티플렉서를 포함하는 경우, 결함 상태 모듈은 래치, 플립-플롭 또는 레지스터에 값을 저장하지 않고 결함 검출기로부터dml 결함 상태 비트를 전달할 수 있다. 결함 상태 모듈(380)로부터의 출력에 기초하여, 사용자, 테스터 또는 자동 비활성화 시스템은 어떤 열을 비활성화 또는 분리할지를 결정할 수 있다.
도 10은 결함 검출기들(370A-N), 결함 상태 모듈(380), 자동 결함 분리기(390) 및 비활성화 로직(360)을 포함하는 셀 요소들(310A, E, M, N, O, X)의 어레이(308)를 도시한다. 자동 결함 분리기(390)는 결함 상태 모듈(380)로부터 결함을 갖는 열들에 대한 결함 상태 데이터를 수신하고, 분리 스위치들(340A-N)를 통해 결함이 있는 열들을 비활성화하도록 비활성화 로직(360)을 자동으로 프로그래밍한다. 일 실시 예에서, 자동 결함 분리기(390)는 적어도 하나의 열 선택 출력(396), 상태 데이터 입력(394), 열 프로그램 출력, 및 적어도 하나의 프로그램 입력(398)을 포함한다. 열 선택 출력(396)은 결함 상태 모듈(380)의 열 선택 입력(386)에 결합되고 특정 결함 검출기(370A-N)로부터 결함 상태 비트를 요청하는데 사용된다. 결함 상태 모듈(380)의 상태 출력(384)은 자동 결함 분리기(390)의 상태 데이터 입력(394)에 연결되고 요청된 결함 상태 값을 제공하는데 사용된다. 그 후, 수신된 결함 상태 값에 기초하여, 자동 결함 분리기(390)는 분리 스위치들(340A-N)을 활성화 하고 제어하는 비활성화 로직(360)에 대한 열 프로그램 출력(397)에 프로그래밍 신호를 생성한다. 열 프로그램 출력(397)은 비활성화 로직(360)의 프로그램 입력(364)에 결합된다. 비활성화 로직(360)의 프로그램 입력(364)은 적어도 두 개의 입력들을 가질 수 있다. 하나의 프로그램 입력은 칩 외부에서 액세스 가능한 비활성화 프로그래밍 포트(366)를 통한 프로그래밍을 허용할 수 있다. 다른 프로그램 입력은 자동 결함 분리기(390)와 같은 내부 회로에 결합될 수 있다. 자동 결함 분리기(390)는 또한 이는 자동 결함 분리기(390)의 프로그램 또는 알고리즘을 프로그래밍, 수정 및 업데이트하기 위해 칩 외부에서 액세스 가능한 분리기 프로그래밍 포트(399)에 결합되는 프로그램 입력(398)을 포함할 수 있다. 자동 결함 분리기(390)는 필트-프로그램 가능한 게이트 어레이(field-programmable gate array, FPGA) 상태 머신 또는 마이크로 프로세서를 포함할 수 있다. FPGA는 제조 후 고객이나 설계자가 구성할 수 있도록 설계된 IC이다. 상태 머신은 동작의 유한 수의 상태들 중 하나를 사용하는 순차 로직 회로를 설계하는 데 사용되는 계산의 수학적 모델이다. 마이크로 프로세서는 단일 IC에 명령 코드와 함께 중앙 처리 장치(CPU)의 기능을 통합한 컴퓨터 프로세서이다. 자동 결함 분리기는 결함 상태 모듈(380) 및 비활성화 로직(360)을 사용하는 자가-치유 칩을 제공하여 칩 자신의 결함 회로들 중 일부를 제거하거나 감소시킨다.
도 6 내지 도 10은 셀 요소들의 어레이 또는 매트릭스 내의 결함들(defects 또는 falut)을 검출하고, 이러한 결함들과 관련된 해당 열들, 도전성 트레이스들 또는 셀 요소들을 칩의 공통 분배 네트워크 또는 공동 모듈로부터 비활성화 또는 분리시키는 다양한 실시 예들을 제공한다. 요소들의 어레이에서 발생하는 결함을 분리하면 일부 부적합 칩이 적합성을 가지게 되어 웨이퍼 상의 적합 다이들의 수율을 향상시킬 수 있으며, 특히 결함이 더 많이 발생하기 쉬운 대면적의 집적 회로를 향상시킬 수 있다.
에러이의 각 셀 요소는 비슷한 기능을 제공한다(예를 들어, 픽셀 검출기 요소, 픽셀 디스플레이 요소, 또는 메모리 요소). "정전압 바이어스된 포토다이오드 및 관련 이미징 방법을 갖는 픽셀 회로(Pixel Circuit with Constant Voltage Biased Photodiode and Related Imaging Method)"라는 명칭의 국제 공개 번호 제WO2015038709호 및 미국 특허 출원 제14/418955 호는 그 전체가 참고 문헌으로 인용되며, 셀 요소(310A-H 및 310M-X)로서 사용될 수 있는 이미징 어레이(imaging array) 또는 매트릭스 용 픽셀 회로 또는 검출기 요소의 예를 개시한다. 도 11은 이미징 어레이 또는 매트릭스 용 픽셀 회로 또는 검출기 요소를 포함하는 셀 요소(410)를 도시한다. 픽셀 회로들(410) 각각은 포토 다이오드(PD), 바이어스 회로(10), 전하-전압(charge-to-voltage) 변환기(C1) 및 스위치들(SW1 및 SW2)을 포함한다. 포토 다이오드는 포톤을 전하 또는 전류로 전환한다. 바이어스 회로(10)는 연산 증폭기(op amp) (20) 및 전압원(40)을 포함한다. 픽셀 회로는 제어 신호(314) 리셋(RESET) 및 선택(SELECT) 및 기준 신호(316) 바이어스(BIAS)에 기초하여 동작하도록 구성될 수 있다. VCC, VSS 및 GND는 전압 또는 전력(312)을 연산 증폭기(20) 및 픽셀 회로의 다른 구성 요소들에 제공하고, 데이터 라인은 출력(318)을 제공한다.
도 12는 이미징 어레이 또는 매트릭스 용 픽셀 회로 또는 검출기 요소를 포함하는 다른 셀 요소(412)를 도시한다. 픽셀 회로들(412) 각각은 포토 다이오드(PD), 바이어스 회로(10), 이득-스위칭(gain-switching) 회로(50), 전하-전압 변환기들(C1 및 C2) 및 스위치들(SW1 및 SW2)을 포함한다. 이득-스위칭 회로(50)는 전압 비교기(52)(예를 들면, 연산 증폭기) 및 래치(54) 및 스위치들(SW3 및 SW4)을 갖는 선택 회로를 포함한다. 픽셀 회로는 제어 신호(314) 리셋(RESET) 및 선택(SELECT) 및 기준 신호(316) 바이어스(BIAS)에 기초하여 동작하도록 구성될 수 있다. VCC, VSS 및 GND는 연산 증폭기(20), 전압 비교기(52), 래치(54) 및 픽셀 회로의 다른 구성 요소들에 전압 또는 전력(312)을 제공한다. 데이터 라인 및 GB는 출력들(318)을 제공한다.
픽셀 회로 또는 검출기 소자는 X-선 검출기 어레이 또는 매트릭스(즉, X-선 이미저(imager))에 사용될 수 있다. X-선 검출기 요소(또는 검출기 요소)는 X-선 포톤을 전하로 전환하는 검출기 픽셀의 요소를 나타낸다. 검출기 요소는 직접 검출 방식에서 X-선 포톤을 전하(전자-홀 쌍)로 직접 변환할 수 있는 포토 도전체(photoconductor) 물질을 포함할 수 있다. 적합한 포토 도전체 물질은 HgI2, PbI2, BiI3, CdZnTe 또는 a-Se를 포함하며, 다만 이에 한정되지 않는다. 일부 실시 예에서, 검출기 요소는 도 13에 도시 된 바와 같이, 엑스레이 포톤을 광으로 전환하는 신틸레이터(scintillator) 물질 및 신틸레이터 물질에 결합되어 광을 전하로 전환시키는 감광성 요소(photosensitive element)를 포함할 수 있다. 도 13은 간접 검출 방식을 사용하는 X-선 검출기 요소(420)의 층에 대한 방사선 소스(422)를 도시하며, 이는 기판(424), 감광성 요소 및 검출기 회로(426), 및 신틸레이터 물질 층(428)을 포함한다. X-선 검출기 요소(420)는 다른 층들을 포함 할 수 있고, 도시된 섹션들은 복수의 층들을 포함할 수 있거나(예를 들어, 검출기 회로(426)는 다중 처리 층들을 포함), 또는 그 층들은 상이한 순서로 존재할 수 있다. 적절한 신틸레이터 물질은 가돌리늄 옥시설파이드(Gd2O2S:Tb), 카드뮴 텅스텐산염(CdWO4), 비스무트 게르마네이트(Bi4Ge3O12 또는 BGO), 요오드화 세슘(CsI) 또는 요오드화 세륨 세륨(CsI:T1)을 포함하지만 이에 제한되지 않는다.적절한 감광성 요소는 포토다이오드, 포토게이트 또는 포토트랜지스터를 포함할 수 있다.
셀 요소들을 나타내는 픽셀 회로 또는 검출기 소자를 위한 다른 회로가 또한 사용될 수 있다. 셀 요소들은 또한 발광 다이오드(LED)로부터 광을 방출하기 위해(검출 광 대신에) 디스플레이 어레이에 사용되는 픽셀 디스플레이 요소(도시되지 않음)를 나타낼 수 있다.
도 14는 정적 랜덤-액세스 메모리(SRAM) 어레이 또는 매트릭스 용 메모리 요소를 포함하는 셀 요소(416)를 도시한다. 메모리 요소(416)는 6 개의 트랜지스터들(M1, M2, M3, M4, M5 및 M6)을 포함한다. 트랜지스터들(M1, M2, M3 및 M4)은 비트를 저장하고, 트랜지스터들(M5 및 M6)은 메모리 소자를 비트 라인(BL)에 결합하며, 비트 라인은 기록을 위한 입력 및 판독을 위한 출력으로 작용한다. VDD 및 GND는 트랜지스터들(M1, M2, M3 및 M4)에 전압 또는 전력(312)을 제공한다. 메모리 요소는 제어 신호(314) 워드 라인(WL) 및 비트 라인(BL) 및 기록을 위한 비트 라인의 역(inverse)(
Figure 112018064083565-pct00001
) 및 판독을 위한 워드 라인(WL)에 기초하여 동작하도록 구성된다. 판독 시, BL 및
Figure 112018064083565-pct00002
은 출력들(318)을 제공한다. BL 및
Figure 112018064083565-pct00003
은 입력들 및 출력들을 모두 제공 할 수 있기 때문에, 이들 라인들 또는 트레이스들은 제어 신호 트레이스들(334A-N)(도 6 내지 10)에 대한 분리 스위치들(240A-N)(도 6 내지 10)에 결합될 수 있다. 메모리 요소(416)는 기준 입력을 포함하지 않을 수 있다. 일부 예에서, 셀 요소(310A-H 및 310M-X)(도 6-10)는 제어 신호 입력 및 기준 신호 입력을 모두 포함하지 않을 수 있다.
도 11 내지 도 12 및 도 14는 매트릭스 형 IC들에서 사용될 수 있는 상이한 유형의 셀 요소들을 제공한다. 개시된 실시 예들은 또한 매트릭스 또는 2D 어레이에 셀 요소들을 갖는 다른 유형의 IC들에 적용될 수도 있다.
도 15에 도시된 흐름도는 매트릭스 유형의 집적 회로 용 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화시키는 방법(500)을 나타낸다. 상기 방법은 기계 또는 컴퓨터 회로 상의 명령들로서 실행될 수 있으며, 상기 명령들은 적어도 하나의 컴퓨터 판독가능 매체 또는 적어도 하나의 비-일시적 기계 판독가능 저장 매체에 포함된다. 이 방법은, 단계(510)에서와 같이, 복수의 도전성 트레이스들(332A-D, 334A-D, 및 336A-D), 공동 모듈(320), 및 분리 회로(340A-N)의 복수의 스위치들(342B, 344B 및 346B)을 포함하는 셀 요소들(310A-H 및 310M-X)의 2D 어레이를 제공하는 단계를 포함한다. 복수의 도전성 트레이스들(332A-D, 334A-D 및 336A-D)은 2D 어레이의 제1 축(예를 들어, y-축)에 실질적으로 평행하다. 각각의 도전성 트레이스는 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트에 결합된다. 각각의 셀 요소는 유사한 기능(예를 들어, 픽셀 검출기 요소, 픽셀 디스플레이 요소 또는 메모리 요소)을 제공한다. 공동 모듈(320)은 제1 축에 실질적으로 평행한 적어도 두 개의 도전성 트레이스들을 통해 2D 어레이의 셀 요소들에 전기 신호들의 분배를 제공하도록 구성된다. 복수의 스위치들(340A-340N)의 각각의 스위치(342B, 344B, 및 346B)는 도전성 트레이스들 중 하나로부터 공동 모듈을 선택적으로 연결 해제하도록 구성된다. 단계(520)에서와 같이, 도전성 트레이스들 중 적어도 하나로부터 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화시키는 단계가 뒤 따른다. 구성에서, 복수의 스위치들은 비활성화 로직(360)을 사용하여 선택적으로 비활성화 될 수 있다.
다른 예에서, 상기 방법은 복수의 결함 검출기들(370A-N)을 사용하여 도전성 트레이스들(332A-D, 334A-D 및 336A-D) 중 적어도 하나의 결함 조건을 검출하는 단계를 더 포함할 수 있다. 각각의 결함 검출기는 복수의 도전성 트레이스 중 적어도 하나에 결합된다. 상기 방법의 다음 동작은 상기 결함 조건이 발생할 때 결함 상태 신호를 생성하는 것을 포함한다. 이 방법은 또한 결함 상태 모듈(380)을 사용하여 결함 상태 신호를 생성하는 각각의 결함 검출기에 대한 결함 상태 비트를 등록하는 단계를 더 포함할 수 있다. 상기 결함 조건은 상기 도전성 트레이스들 중 적어도 하나에 과도한 공급 전류 또는 상기 도전성 트레이스들 중 적어도 두 개 사이의 단락 회로를 포함할 수 있다.
다른 예에서, 본 방법은 복수의 결함 검출기들로부터의 결함 상태 신호들에 기초하여 전도성 트레이스들로부터 비활성화된 공동 모듈(320)에 결합된 스위치들(340A-340N)을 자동으로 프로그래밍하는 단계를 더 포함할 수 있다. 일 구성에서, 복수의 스위치들의 자동 프로그래밍은 자동 결함 분리기(390)에 의해 수행될 수 있다.
회로는 하드웨어, 펌웨어, 프로그램 코드, 실행 가능 코드, 컴퓨터 명령 및/또는 소프트웨어를 포함할 수 있다. 비-일시적인 컴퓨터 판독 가능 저장 매체는 신호를 포함하지 않는 컴퓨터 판독 가능 저장 매체일 수 있다.
본 명세서에 설명된 많은 기능 유닛들이 그들의 구현 독립성을 더욱 강조하기 위해 모듈로서 라벨링되었음을 이해해야 한다. 예를 들어, 모듈은 이에 제한되는 것은 아니지만 로직 칩, 트랜지스터 또는 다른 구성 요소를 포함하는 주문형 VLSI(very-large-scale integration) 회로 또는 게이트 어레이를 포함하는 하드웨어 회로로 구현될 수 있다. 모듈은 또한 이에 제한되는 것은 아니지만 필드 프로그램 가능 게이트 어레이(FPGA), 프로그램 가능 어레이 로직, 프로그램 가능 로직 장치 또는 유사한 장치들을 포함하는 프로그램 가능 하드웨어 장치들로 구현될 수 있다.
본 명세서에서 "예" 또는 "실시 예"에 대한 언급은 예와 관련하여 기술된 특정 피처, 구조 또는 특성이 본 발명의 적어도 하나의 실시 예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 "예" 또는 "실시 예"라는 단어가 기재된 것은 반드시 동일한 실시 예를 모두 지칭하는 것은 아니다.
또한, 설명된 피처들, 구조들, 또는 특성들은 하나 이상의 실시 예들에서 적절한 방식으로 결합될 수 있다. 다음의 설명에서, 본 발명의 실시 예들의 완전한 이해를 제공하기 위해 복수의 특정한 세부 사항들이 제공된다(예를 들어 레이아웃 및 디자인의 예들). 그러나, 당업자는 본 발명이 하나 이상의 특정 세부 사항 없이 또는 다른 방법, 구성 요소, 레이아웃 등으로 실시될 수 있음을 인식할 것이다. 다른 경우에, 공지된 구조들, 구성 요소들 또는 동작들은 본 발명의 애매한 측면들을 피하기 위해 상세히 도시되거나 기술되지 않는다.
전술한 예들은 하나 이상의 특정 어플리케이션들에서 본 발명의 원리를 설명하는 것이지만, 본 발명의 원리 및 개념을 벗어나지 않고 창의력을 요구하지 않으면서 형태, 사용 및 구현의 세부 사항에 많은 수정을 가할 수 있다는 것은 당업자에게 명백할 것이다. 따라서, 본 발명이 제한되는 것은 아니다. 본 발명의 여러 가지 장점 및 이점은 하기 청구 범위에 기재되어있다.

Claims (20)

  1. 매트릭스 형 집적 회로(matrix type integrated circuit)에 있어서,
    각각의 셀 요소(cell element)가 유사한 기능을 제공하는 셀 요소들의 2차원(2D) 어레이(array);
    상기 2D 어레이의 제1 축에 실질적으로 평행한 복수의 도전성 트레이스들(conductive traces)로서, 각각의 도전성 트레이스는 상기 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트(interconnect)에 결합되는, 상기 복수의 도전성 트레이스들;
    상기 제1 축에 실질적으로 평행한 적어도 두 개의 도전성 트레이스들을 통해 상기 2D 어레이의 상기 셀 요소에 적어도 하나의 전기 신호의 분배를 제공하도록 구성된 공동 모듈(communal module); 및
    복수의 스위치들로서, 각각의 스위치는 상기 도전성 트레이스들 중 하나로부터 상기 공동 모듈을 선택적으로 연결 해제(selectively disconnect)하도록 구성되는, 상기 복수의 스위치들을 포함하는,
    매트릭스 형 집적 회로.
  2. 제 1 항에 있어서,
    상기 매트릭스 형 집적 회로는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 이미지 센서이고 각 셀 요소는 픽셀 용 포토다이오드를 포함하는,
    매트릭스 형 집적 회로.
  3. 제 2 항에 있어서,
    상기 CMOS 이미지 센서는 방사선(radiation)을 상기 포토다이오드에 대한 광 포톤(light photons)으로 전환하는 신틸레이터 층(scintillator layer)을 포함하는 X-선 이미지 센서인,
    매트릭스 형 집적 회로.
  4. 제 1 항에 있어서,
    상기 복수의 도전성 트레이스들 중 적어도 두 개의 도전성 트레이스 각각의 길이는 레티클 경계를 넘어 연장되거나 또는 상기 복수의 도전성 트레이스들 중 적어도 두 개의 도전성 트레이스 각각의 길이는 50mm보다 큰,
    매트릭스형 집적 회로.
  5. 제 1 항에 있어서,
    상기 복수의 도전성 트레이스들은 각각의 셀 요소에 결합된 적어도 하나의 전력 트레이스, 적어도 하나의 디지털 신호 트레이스, 및 적어도 하나의 아날로그 신호 트레이스를 포함하고;
    상기 공동 모듈은,
    상기 적어도 하나의 전력 트레이스를 통해 상기 2D 어레이의 상기 셀 요소들에 전력 신호의 분배를 제공하고,
    상기 적어도 하나의 디지털 신호 트레이스를 통해 상기 2D 어레이의 상기 셀 요소들에 제어 신호의 분배를 제공하고,
    상기 적어도 하나의 아날로그 신호 트레이스를 통해 상기 2D 어레이의 상기 셀 요소들에 기준 신호의 분배를 제공하도록 구성되고; 및
    상기 복수의 스위치들은 적어도 하나의 전력 스위치, 적어도 하나의 제어 스위치, 및 적어도 하나의 기준 스위치를 포함하고, 상기 복수의 스위치들은 활성화 신호에 의해 제어되고, 상기 적어도 하나의 전력 스위치는 상기 적어도 하나의 전력 트레이스에 결합되고, 상기 적어도 하나의 제어 스위치는 상기 적어도 하나의 디지털 신호 트레이스에 결합되고, 상기 적어도 하나의 기준 스위치는 상기 적어도 하나의 아날로그 신호 트레이스에 결합되는,
    매트릭스 형 집적 회로.
  6. 제 1 항에 있어서,
    상기 복수의 스위치들을 선택적으로 비활성 시키는 비활성화 로직(disable logic)을 더 포함하고, 상기 비활성화 로직은 상기 비활성화 로직의 프로그래밍을 위해 상기 매트릭스 형 집적 회로에 외부 액세스를 허용하는 프로그래밍 포트를 포함하는,
    매트릭스형 집적 회로.
  7. 제 1 항에 있어서,
    복수의 결함(fault) 검출기들을 더 포함하고, 각각의 결함 검출기는 상기 복수의 도전성 트레이스들 중 적어도 하나에 결합되고 상기 결합된 도전성 트레이스들 상의 결함 조건(fault conditin)을 검출하고 상기 결함 조건이 발생되면 결함 상태 신호를 생성하도록 구성되는,
    매트릭스 형 집적 회로.
  8. 제 7 항에 있어서,
    각각의 결함 검출기는 전류 센서 증폭기를 포함하고, 및 상기 결함 조건은 상기 도전성 트레이스들 중 적어도 하나 상의 과도한 공급 전류, 상기 도전성 트레이스들 중 적어도 두 개 사이의 단락 회로, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는,
    매트릭스 형 집적 회로.
  9. 제 7 항에 있어서,
    상기 복수의 결함 검출기들에 결합된 결함 상태 모듈을 더 포함하고, 상기 결함 상태 모듈은 각각의 결함에 대한 결함 상태 신호를 포착하도록 구성되고 상기 결함 상태 모듈은 상기 복수의 결함 검출기들로부터 상기 포착된 결함 상태 신호들을 판독하기 위해 상기 매트릭스 형 집적 회로에 대한 외부 액세스를 허용하는 상태 포트를 포함하고, 및 상기 결함 상태 모듈은 직렬 레지스터, 시프트 레지스터, 멀티플렉서, 비-휘발성 랜덤 액세스 메모리(NVRAN), 및 이들의 조합으로 이루어진 그룹으로부터 선택되는,
    매트릭스 형 집적 회로.
  10. 제 9 항에 있어서,
    상기 결함 상태 모듈은 상기 상태 포트로부터 특정된 결함 검출기의 결함 상태 신호를 판독하기 위한 결함 검출기 선택기 입력을 포함하는,
    매트릭스 형 집적 회로.
  11. 제 9 항에 있어서,
    상기 복수의 스위치들을 선택적으로 비활성화하기 위한 비활성화 로직으로, 내부 프로그래밍 입력을 포함하는, 상기 비활성화 로직; 및
    상기 결함 상태 모듈에 의해 획득된 각각의 결함 검출기에 대한 상기 결함 상태 신호를 기초로 내부 프로그래밍 입력을 통해 상기 비활성화 로직을 프로그램하도록 구성된 자동 결함 분리기(isolater)를 더 포함하는,
    매트릭스 형 집적 회로.
  12. 제 11 항에 있어서,
    상기 자동 결함 분리기는 결함 검출기 선택기 출력, 결함 상태 입력, 및 비활성화 로직 프로그램 출력을 포함하고,
    상기 결함 검출기 선택기 출력은 특정 결함 검출기를 선택하도록 구성된 상기 결함 상태 모듈의 결함 검출기 선택기 입력에 결합되고,
    상기 결함 상태 입력은 상기 특정 결함 검출기의 상기 결함 상태 신호를 판독하도록 구성된 상기 결함 상태 모듈의 상기 상태 포트에 결합되고,
    상기 비활성화 로직 프로그램 출력은 상기 복수의 결함 검출기들에 의해 검출된 상기 결함 조건을 기초로 상기 복수의 스위치들을 선택적으로 비활성화하기 위해 상기 비활성화 로직의 상기 내부 프로그래밍 입력에 결합되는,
    매트릭스 형 집적 회로.
  13. 제 11 항에 있어서,
    상기 자동 결함 분리기는 상기 자동 결함 분리기를 프로그래밍하기 위해 상기 매트릭스 형 집적 회로에 대한 외부 액세스를 허용하는 프로그래밍 포트를 포함하는,
    매트릭스 형 집적 회로.
  14. 매트릭스 형 집적 회로를 위한 공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법에 있어서,
    셀 요소들의 2차원(2D) 어레이를 제공하는 단계로, 상기 셀 요소들은,
    상기 2D 어레이의 제1 축에 실질적으로 평행한 복수의 도전성 트레이스들로, 각각의 도전성 트레이스는 상기 도전성 트레이스에 인접한 셀 요소들의 도전성 인터커넥트에 결합되고, 각각의 셀 요소는 유사한 기능을 제공하고,
    상기 제1 축에 실질적으로 평행한 적어도 두 개의 도전성 트레이스들을 통해 상기 2D 어레이의 상기 셀 요소들에 전기 신호들의 분배를 제공하도록 구성된 공동 모듈, 및
    각각의 스위치가 상기 도전성 트레이스들로부터 상기 공동 모듈을 선택적으로 연결 해제하도록 구성된, 복수의 스위치들을 포함하는, 상기 2D 어레이를 제공하는 단계; 및
    상기 도전성 트레이스들 중 적어도 하나로부터 상기 공동 모듈에 결합된 복수의 스위치들 중 적어도 하나를 선택적으로 비활성화시키는 단계를 포함하는,
    공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법.
  15. 제 14 항에 있어서,
    복수의 결함 검출기들을 사용하여 도전성 트레이스들 중 적어도 하나의 결함 조건을 검출하는 단계로, 각 결함 검출기는 상기 복수의 도전성 트레이스들 중 적어도 하나에 결합되고, 상기 결함 조건은 상기 도전성 트레이스들 중 적어도 하나 상의 과도한 공급 전류, 상기 도전성 트레이스들 중 적어도 두 개 사이의 단락 회로, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는, 상기 결함 조건을 검출하는 단계; 및
    상기 결함 조건이 발생하면 결함 상태 신호를 생성하는 단계를 더 포함하는,
    공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법.
  16. 제 15 항에 있어서,
    결함 상태 모듈을 사용하여, 상기 결함 상태 신호를 생성하는 각각의 결함 검출기에 대한 결함 상태 비트를 등록하는 단계를 더 포함하는,
    공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법.
  17. 제 15 항에 있어서,
    상기 복수의 결함 검출기들로부터 상기 결함 상태 신호들에 기초하여, 상기 도전성 트레이스들로부터 상기 공동 모듈을 비활성화 시키기 위해 선택된 스위치들을 자동으로 프로그래밍하는 단계를 더 포함하는,
    공동 모듈에 결합된 복수의 스위치들을 선택적으로 비활성화하는 방법.
  18. 매트릭스 형 집적 회로에 있어서,
    수직 열들 및 수평 행들로 배열된 셀 요소들의 2 차원(2D) 어레이로, 각 셀 요소는 유사한 기능을 제공하는, 상기 2D 어레이;
    상기 2D 어레이의 각 열에 배열된 복수의 수직 트레이스들로, 각각의 수직 트레이스는 각 열 내에서 셀 요소들의 도전성 인터커넥트에 결합되는, 상기 복수의 수직 트레이스들;
    각각의 열에 대한 적어도 두 개의 수직 트레이스들을 통해 2D 어레이의 상기 셀 요소들에 전기 신호의 분배를 제공하도록 구성된 공동 모듈; 및
    복수의 스위치들로, 각각의 스위치는 상기 수직 트레이스들로부터 상기 공동 모듈을 선택적으로 연결 해제하도록 구성되는, 상기 복수의 스위치들을 포함하는,
    매트릭스 형 집적 회로.
  19. 제 18 항에 있어서,
    상기 공동 모듈은 복수의 수평 트레이스들을 포함하고, 각각의 스위치는 상기 복수의 수평 트레이스들 중 하나에 결합되는,
    매트릭스 형 집적 회로.
  20. 제 18 항에 있어서,
    상기 복수의 스위치들을 선택적으로 비활성화하기 위한 비활성화 로직을 더 포함하고, 상기 비활성화 로직은 상기 비활성화 로직을 프로그래밍 하기 위해 상기 매트릭스 형 집적 회로의 패키지의 외부에 프로그래밍 포트를 포함하는,
    매트릭스 형 집적 회로.
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