JP2019511145A - 障害隔離機能を有するマトリクス型集積回路 - Google Patents

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Abstract

共用モジュール（例えば、水平電力分配ネットワーク及び水平信号分配ネットワーク）をセル素子に結合された導電性トレース（例えば、垂直列）から選択的に切断する技術について述べられる。一例では、マトリクス型集積回路は、セル素子の２次元（２Ｄ）アレイ、複数の導電性トレース、共用モジュール、及び複数のスイッチを備える。２Ｄアレイ内の各セル素子が類似機能を提供する。複数の導電性トレースは、２Ｄアレイの第１の軸に実質的に平行である。各導電性トレースは、導電性トレースに隣接するセル素子の導電性相互接続に結合される。共用モジュールは、第１の軸に実質的に平行な少なくとも２つの導電性トレースを介して、２Ｄアレイ内のセル素子に少なくとも１つの電気信号を分配するように構成される。【選択図】図９

Description

本明細書で別段の指示がない限り、本セクションで記載されるアプローチは、本開示の請求項に対する先行技術ではなく、かつ、本セクションに含めることにより先行技術として認められるものでもない。
一般に、イメージセンサは、シリコンウェハなどの半導体基板上に集積回路（ＩＣ）として製造されたピクセル素子のアレイを備える。超大規模集積（ＶＬＳＩ）は、数千のトランジスタや他の回路要素を単一のチップまたはダイに結合することにより、ＩＣを作製するプロセスである。ウェハは、ウェハ内及びウェハ上に構築されるマイクロ電子デバイス（例えばイメージセンサ）用の基板として機能し、ドーピングまたはイオン注入、エッチング、様々な材料の堆積、及びフォトリソグラフィパターニングなどの多くの微細加工プロセス工程を経る。ウェハが処理された後、個々の微細回路またはダイが分離され（例えば、ウェハダイシングを使用）、パッケージに入れられる。半導体ウェハには、多くのダイを含めることができる。例えば、図１に示されるように、３００ミリメートル（ｍｍ）（１３０）のウェハ（１００）（すなわち、１１．８１１インチまたは約１２インチ）は、２０ｍｍ（１３２）角のダイ（１１０）を１４８個含むことができる。ダイとは、通常、物理的損傷及び腐食を防止する支持ケース（例えば、樹脂）にパッケージング及び収容されるよりも前のＩＣのことをいう。チップとは、通常、ＩＣが他の電子部品に結合され得るようにするリードを備えた、パッケージングされた（または組み立てられた）後のＩＣのことをいう。
従来のイメージセンサは、ダイの寸法（例えば、５×５センチメートル（ｃｍ）未満（＜））が比較的小さく、一様な機能を実行するセンサ素子（またはピクセル）の２次元（２Ｄ）アレイを備えている。超大面積相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（例えば、５×５センチメートル（ｃｍ）以上（≧））は、医用イメージング（例えば、Ｘ線イメージング）や、同様に、天文学、映画撮影、及びその他の科学的イメージングにおける他のハイエンドイメージング応用など、いくつかのシナリオで従来のイメージセンサよりも改善されたイメージング性能を提供することができる。超大面積ＣＭＯＳイメージセンサは、そのために開発された従来のＣＭＯＳ撮像装置製造プロセスによるデバイスよりも少なくとも１桁（１０倍）大きい。ＣＭＯＳ撮像装置製造プロセスは、シリコンウェハベースの半導体チップ製造のために開発された技術知識に依存することが多く、チップ内に使用される長方形のダイは、１ｍｍ〜２５ｍｍの通常の寸法範囲内にある。このように、超大面積ＣＭＯＳイメージセンサは、半導体製造技術分野で従来使用されていたチップの寸法範囲から、かなり外れている。本明細書に開示される技術（回路、デバイス、及び方法）は、従来のイメージセンサだけでなく超大面積ＣＭＯＳイメージセンサ回路設計においても改善をもたらす。
標準的な製造プロセスでは、汚染物質と併せて材料及びプロセスのばらつきに起因して、ウェハ当たり多数の致命的な欠陥があるのが一般的である。このような欠陥には、障害のあるデバイスまたは金属導体間の短絡を引き起こす半導体結晶欠陥が含まれる可能性がある。いくらかの欠陥は、チップの候補を不良または不適合にする可能性があるが、各ウェハが多数のチップの候補を含み、欠陥に起因するこれら候補のいくつかの損失は最小限ですむとともに、適合チップを製造する歩留り及びコストに織り込まれているため、通常は許容可能であると考えられている。歩留りとは、適合チップの数を候補チップの総数で割った商をいう。
しかし、このような致命的な（すなわち、不適合チップを引き起こす）欠陥の数は、ウェハが、１つのみかまたは非常に少数の、特有の候補チップを含み得る非常に大きなセンサ（例えば、５×５ｃｍ以上）では許容されない。例えば、１つの候補チップのみを有するウェハ上の単一の短絡（例えば、２つの電源供給導体間）が、ウェハ全体をスクラップにしてしまう可能性がある。結果的に、適合チップのほぼゼロの歩留りは、従来の半導体製造プロセス及び設計を使用したときに起こりがちな結果であり得る。
致命的なデバイスの故障を引き起こすウェハ欠陥の数を減らすために採られた回路構成またはステップに対し、構成要素を追加することができる。一実施形態では、マトリクス型集積回路は、セル素子の２次元（２Ｄ）アレイ、複数の導電性トレース、共用モジュール、及び複数のスイッチを備える。２Ｄアレイの各セル素子は、類似機能（例えば、ピクセル検出器素子、ピクセル画像素子、ピクセルディスプレイ素子、またはメモリ素子）を提供する。複数の導電性トレースは、２Ｄアレイの第１の軸（例えば、ｙ軸）に実質的に平行である（例えば、列に配置される）。各導電性トレースは、導電性トレースに隣接するセル素子の導電性相互接続（例えば、水平トレース）に結合される。共用モジュールは、（例えば、列内の）第１の軸に実質的に平行な少なくとも２つの導電性トレースを介して、２Ｄアレイ内のセル素子に少なくとも１つの電気信号を分配するように構成される。
一例では、マトリクス集積回路は、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサであり、また、各セル素子は、ピクセル用のフォトダイオードを備える。ＣＭＯＳイメージセンサは、放射線をフォトダイオードに適した光の光子に変換するシンチレータ層を備えるＸ線イメージセンサとすることができる。別の例では、マトリクス集積回路は、Ｘ線イメージセンサであり、また、各セル素子は、直接検出方式でＸ線放射またはＸ線光子を電荷に直接変換することが可能な光導電体材料を含む。
別の例では、第１の軸はｙ軸であり、複数の導電性トレースは列内のセル素子を結合する。あるいは、第１の軸をｘ軸とすることができ、複数の導電性トレースは行内のセル素子を結合する。
スイッチそれぞれは、トライステート論理回路またはイネーブルバッファを備えることができる。別の例では、スイッチそれぞれは、ヒュージブルリンクを備えることができる。
ある構成では、複数の導電性トレースの少なくとも２つの各々の長さが、レチクル境界を越えて延在する。別の構成では、複数の導電性トレースの少なくとも２つの各々の長さが、５０ｍｍよりも大きい（例えば、少なくとも２つのレチクル領域に広がる）。
複数の導電性トレースは、電力信号、デジタル信号、及びアナログ信号などの別タイプの電気信号を供給することができる。一例では、複数の導電性トレースには、各セル素子に結合される、少なくとも１つの電力トレース、少なくとも１つのデジタル信号トレース、及び少なくとも１つのアナログ信号トレースが含まれる。共用モジュールは、少なくとも１つの電力トレースを介して、２Ｄアレイ内のセル素子に電力信号を分配するように構成され、少なくとも１つのデジタル信号トレースを介して、２Ｄアレイ内のセル素子に制御信号を分配するように構成され、少なくとも１つのアナログ信号トレースを介して、２Ｄアレイ内のセル素子に基準信号を分配するように構成される。複数のスイッチは、少なくとも１つの電力スイッチ、少なくとも１つの制御スイッチ、及び少なくとも１つの基準スイッチを備える。複数のスイッチは、イネーブル信号によって制御される。少なくとも１つの電力スイッチは、少なくとも１つの電力トレースに結合され、少なくとも１つの制御スイッチは、少なくとも１つのデジタル信号トレースに結合され、少なくとも１つの基準スイッチは、少なくとも１つのアナログ信号トレースに結合される。
ある構成において、マトリクス型集積回路は、複数のスイッチを選択的にディスエーブルにするディスエーブル論理回路を備える。ディスエーブル論理回路は、ディスエーブル論理回路をプログラムするためのマトリクス型集積回路への外部アクセスを可能にするプログラミングポート（例えば、プログラミング入力またはプログラミングピン）を備える。ディスエーブル論理回路は、シリアル制御レジスタ、シフトレジスタ、アドレスレジスタ、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、またはこれらの回路素子の組合せを備えることができる。
別の構成では、マトリクス型集積回路は、複数の障害検出器を備える。各障害検出器は、複数の導電性トレース（例えば、列内）の少なくとも１つに結合され、かつ、結合される導電性トレースの障害状態を検出するように構成されるとともに、障害状態が発生したときに障害状況信号を生成するように構成される。一例では、各障害検出器は、電流センスアンプを備える。障害状態には、少なくとも１つの導電性トレース上の過剰供給電流、少なくとも２つの導電性トレース間の短絡、またはこれらの状態の組合せが含まれ得る。
別の例では、マトリクス型集積回路は、複数の障害検出器に結合される障害状況モジュールを備える。障害状況モジュールは、障害検出器によって検出される各障害についての障害状況信号を取得するように構成される。障害状況モジュールは、障害検出器の取得された障害状況を読み出すためのマトリクス型集積回路への外部アクセスを可能にする状況ポート（例えば、選択入力／選択ピンまたは状況データ出力／状況データピン）を備える。障害状況モジュールは、シリアルレジスタ、シフトレジスタ、マルチプレクサ、ＮＶＲＡＭ（例えば、フラッシュメモリ）、またはこれらの回路素子の組合せを備えることができる。ある構成では、障害状況モジュールは、特定の障害検出器の障害状況信号を状況ポートから読み出すための障害検出器セレクタ入力を備える。
別の例では、マトリックス型集積回路は、ディスエーブル論理回路及び自動障害アイソレータを備える。ディスエーブル論理回路は、複数のスイッチを選択的にディスエーブルにするように構成される。ディスエーブル論理回路はまた、内部プログラミング入力を備える。自動障害アイソレータは、障害状況モジュールによって得られる各障害検出器の障害状況信号に基づき、内部プログラミング入力を介して、ディスエーブル論理回路をプログラムするように構成される。自動障害アイソレータは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、状態機械、マイクロプロセッサ、またはこれらの回路素子の組合せを備える。ある構成では、自動障害アイソレータは、障害検出器セレクタ出力、障害状況入力、及びディスエーブル論理回路プログラム出力を備える。障害検出器セレクタ出力は、特定の障害検出器を選択するように構成される障害状況モジュールの障害検出器セレクタ入力に結合される。障害状況入力は、特定の障害検出器の障害状況信号を読み出すように構成される障害状況モジュールの状況ポートに結合される。ディスエーブル論理回路プログラム出力は、ディスエーブル論理回路の内部プログラミング入力に結合され、複数の障害検出器によって検出される障害状態に基づき、複数のスイッチを選択的にディスエーブルにする。別の構成では、自動障害アイソレータは、自動障害アイソレータをプログラムするためのマトリクス型集積回路への外部アクセスを可能にするプログラミングポート（例えば、プログラミング入力またはプログラミングピン）を備える。
別の例は、マトリクス型集積回路用の共用モジュールに結合された複数のスイッチを選択的にディスエーブルにする方法を提供する。この方法は、複数の導電性トレース、共用モジュール、及び複数のスイッチを備える、セル素子の２Ｄアレイを製造する、または供給する動作を含む。複数の導電性トレースは、２Ｄアレイの第１の軸（例えば、ｙ軸）に実質的に平行である。各導電性トレースは、導電性トレースに隣接するセル素子の導電性相互接続に結合される。各セル素子は、類似機能（例えば、ピクセル画像素子、ピクセルディスプレイ素子、またはメモリ素子）を提供する。共用モジュールは、第１の軸に実質的に平行な少なくとも２つの導電性トレースを介して、２Ｄアレイ内のセル素子に電気信号を分配するように構成される。複数のスイッチ内の各スイッチは、導電性トレースの１つから共用モジュールを選択的に切断するように構成される。本方法の次の動作は、共用モジュールに結合された複数のスイッチを、導電性トレースの少なくとも１つから選択的にディスエーブルにすることを含むことができる。
別の例では、本方法は、複数の障害検出器を使用して、導電性トレースの少なくとも１つの障害状態を検出することを、さらに含むことができる。各障害検出器は、複数の導電性トレースのうちの少なくとも１つに結合される。本方法の次の動作は、障害状態が発生したときに、障害状況信号を生成することを含む。本方法は、障害状況モジュールを使用して、障害状況信号を生成する各障害検出器についての障害状況ビットを登録することを、さらに含むことができる。障害状態には、少なくとも１つの導電性トレース上の過剰供給電流、少なくとも２つの導電性トレース間の短絡、またはこれらの状態の組合せが含まれ得る。
別の例では、本方法は、複数の障害検出器からの障害状況信号に基づき、選択されたスイッチを自動的にプログラムして、共用モジュールを導電性トレースからディスエーブルにすることをさらに含む。
別の実施形態では、マトリクス型集積回路は、セル素子の２Ｄアレイ、複数の垂直トレース、共用モジュール、及び複数のスイッチを備える。セル素子の２Ｄアレイは、垂直の列及び水平の行に配列される。各セル素子が類似機能を提供する。複数の垂直トレースが、２Ｄアレイの各列に配置される。各垂直トレースが、各列内のセル素子の導電性相互接続に結合される。共用モジュールは、各列の少なくとも２つの垂直トレースを介して、２Ｄアレイ内のセル素子に電気信号を分配するように構成される。複数のスイッチ内の各スイッチは、導電性トレースの１つから共用モジュールを選択的に切断するように構成される。
上記に示した概要は例示的なものであり、いかなる方法においても限定することは意図していない。上記の例に加えて、本発明のさらなる態様、特徴、及び利点は、図面、以下に述べる詳細な説明、及び添付の特許請求の範囲を参照することによって明らかになるであろう。
多数の２０ｍｍ角のダイを含む例示的な３００ｍｍ半導体ウェハのブロック図である。 多数の４０ｍｍ角のダイを含む例示的な３００ｍｍ半導体ウェハのブロック図である。 ２０ｍｍ角のレチクルを使用する５ｍｍ角のダイを含む例示的な３００ｍｍ半導体ウェハのブロック図である。 ２０ｍｍ角のレチクルを使用する２００ｍｍ角のダイを含む例示的な３００ｍｍ半導体ウェハのブロック図である。 例示的なレチクル境界の拡大図である。 共用モジュールを、列導体を介してセル素子に結合するスイッチを備える、例示的なセル素子の４×４アレイの概略図である。 共用モジュールを、列導体を介してセル素子に結合するスイッチを備える、例示的なセル素子の２次元（２Ｄ）アレイの概略図である。 共用モジュールを、列導体を介してセル素子に結合するスイッチを制御するディスエーブル論理回路を備える、例示的なセル素子の２Ｄアレイの概略図である。 共用モジュールを、列導体を介してセル素子に結合するスイッチを制御する障害検出器及びディスエーブル論理回路を備える、例示的なセル素子の２Ｄアレイの概略図である。 共用モジュールを、列導体を介してセル素子に結合するスイッチを制御する障害検出器、自動障害アイソレータ、及びディスエーブル論理回路を備える、例示的なセル素子の２Ｄアレイの概略図である。 アレイ用のイメージングセル素子の例の概略図である。 アレイ用のイメージングセル素子の別の例の概略図である。 Ｘ線検出器アレイ内の例示的なＸ線検出器素子の層の側面図である。 アレイ用の例示的な６トランジスタスタティックランダムアクセスメモリ（ＳＲＡＭ）セル素子の概略図である。 マトリクス型集積回路用の共用モジュールに結合された複数のスイッチを選択的に無効にする方法の一例を示すフローチャートである。
本発明の任意の実施形態が詳細に説明される前に、本発明は、その適用において、以下の説明に記載されるかまたは以下の図面に示される構造の詳細及び構成要素の配置に限定されないことを理解されたい。本発明は、他の実施形態が可能であり、様々な方法で実践または実行することができる。フローチャート及びプロセスで提供される数字は、ステップ及び動作の説明において明瞭にするために提供されるものであり、必ずしも特定の順序またはシーケンスを示すものではない。別段の定義がない限り、用語「または」は、選択肢の一択（例えば、分離演算子、または排他的論理和）またはその選択肢の組合せ（例えば、結合演算子、及び／または、論理和、またはブール論理和）を指すことができる。
開示される実施形態は、全体として、超大面積相補型金属酸化膜半導体（ＣＭＯＳ）マトリクス型集積回路に関し、より詳細には、電力、制御、及び基準信号を分配すること、及びマトリクス型集積回路の障害を検出し、これらの分配信号を無効にする方法に関する。
ＣＭＯＳは、ｐ型及びｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の相補対称対を使用する論理機能用の集積回路（ＩＣ）を構成する技術である。ＣＭＯＳデバイスは、他の形態の論理回路、例えば、デバイスが状態を変化させていないときでさえ、ある種の定常電流があるトランジスタ−トランジスタ論理回路（ＴＴＬ）またはＮ型金属酸化膜半導体（ＮＭＯＳ）論理回路ほど、エネルギーを消費しない（例えば、廃熱を生成しない）。
図１は、直径１３０が３００ｍｍの半導体ウェハ１００の一例を示す。ウェハは、３００ｍｍ、２００ｍｍ、１５０ｍｍ、１２５ｍｍ、及び１００ｍｍなどの様々な直径を有し得る。ウェハが生成できるダイの最大数は、ウェハの直径及びダイの寸法によって決まる。例えば、３００ｍｍウェハ１００が、１４８ｍｍ〜２０ｍｍ角のダイ１１０を生成することができる。従来、各ダイは、個別にパッケージングされるか、または他の電気部品及び回路に結合され得る単独の機能回路として動作するように設計されている。前述したように、汚染物質に伴う固有材料及びプロセス変動のために、製造されたダイまたはチップ候補の全ては、一般的には、機能回路または適合回路をもたらさない。いくつかのチップ候補が、それらのチップの回路がチップの要件（例えば、最大許容電流）内で実行されず、チップまたは結合された回路の他の領域に影響を及ぼし得るほど深刻な欠陥を有する可能性がある。致命的な欠陥は、チップの要件内で作動しないチップをもたらす欠陥であり、不適合チップまたはダイ１１２と見なされる。図１は、６つの非適合ダイ１１２を有するウェハを示す。
従来、ダイ上に集積回路を製造するプロセスは、フォトリソグラフィを使用して、フォトマスクまたはレチクルから基板（例えばウェハ）上の感光性化学フォトレジスト（または単にレジスト）に幾何学パターンを転写することを含む。フォトマスクまたはレチクルは、画定されたパターンで光が差すことを可能にする穴または透明材を有する不透明なプレートである。ドーピング、イオン注入、エッチング、及び堆積に伴う一連の異なるレチクルを使用して、集積回路を製造することができる。集積回路のフィーチャサイズは、レチクル、レチクルの光源の光波長、フォトレジスト、露光時間、及びエッチングプロセスによって通常は決定される。５０ｎｍ未満のフィーチャを作製するために、いくつかのレチクルを使用することができる。従来、レチクルはウェハよりも小さい。例えば、図１に示すように、ウェハ１００が、３００ｍｍの直径と、２０×２０ｍｍのレチクル領域１２０を有することができる。比較的小さいフィーチャ（２００ｎｍ幅未満）を製造するための現行の技術は、最大で５０ｍｍまでのレチクル寸法（例えば、４０×４０ｍｍ）を擁する。ステッパが、ウェハ全体にわたってレチクルの像を複製するために使用される。ステッパは、スライド映写機または写真用引伸機に動作が類似する、ＩＣの製造に使用される装置である。ダイは、小さくても、同様の寸法であっても、またはレチクル領域よりも大きくてもよい。図１は、ダイ１１０と同様の寸法を有するレチクル領域１２０を示す。ダイ及びレチクルは、説明を簡単にするために正方形で示されているが、ダイ及びレチクルは長方形または任意の幾何学的形状であってもよい。レチクルは、一般的には、ウェハの領域を最大化するために長方形である。
図２は、３００ｍｍの直径１３０及び３２ｍｍ〜４０ｍｍ（１３４）角のダイ１１４を有する例示的な半導体ウェハ１００を示す。レチクル領域１２２は、ダイ１１４と同様の寸法を有する。図３は、３００ｍｍの直径及び複数の５ｍｍ角のダイ１１６を有する例示的な半導体ウェハ１００を示す。レチクル領域１２４はダイ１１６よりも大きい。図３では、２０×２０ｍｍのレチクルを使用して、レチクル領域当たり１６個の５×５ｍｍダイ１１６を製作する。
図４は、３００ｍｍの直径及び単一の２００ｍｍ角のダイ１１８を有する例示的な半導体ウェハ１００を示す。レチクル領域１２６はダイ１１８よりも小さい。ダイがレチクル領域と同様の大きさかそれより小さい場合、レチクル領域間のレチクル境界１２８は、通常、ソーまたはレーザを使用するウェハダイシング中に切断されるか、さもなければ回路機能及び回路動作において使用されない。レチクル領域１２６がダイ１１８よりも小さい場合、導電体（例えば、アルミニウム、金、銅、またはポリシリコン）またはトレースは、レチクル境界１２８を横切って延在することができ、あるレチクル領域から別のレチクル領域に回路機能を接続するために使用することができる。本明細書で使用されるように、トレースは、集積回路の回路要素（例えば、トランジスタ、ダイオード、コンデンサ、抵抗器、及びインダクタ）を互いに接続するために使用される導電体である。レチクル領域内で発生する材料及びプロセス変動によって引き起こされる欠陥に加えて、フォトレジストの縁部の過度の露光または露光不足などの欠陥がレチクル境界１２８に生じる可能性もあり、開放及び短絡を引き起こすオーバーエッチングまたはアンダーエッチング（またはオーバードーピングもしくはアンダードーピング）をもたらす。短絡または短絡回路は、電気回路の２つのノード間の偶発的な接続または意図しない接続であり、その意図しない接続を介して過度の電流が流れる原因となり得る。開放または開放回路は、２つのノード間の無限の抵抗であり、そうでなければ接続されるだろう回路要素が電気的に切断され得る。
超大面積集積回路（例えば、レチクル領域よりも大きいダイ）またはウェハ規模集積（ＷＳＩ）で起こり得る様々な欠陥は、適合チップの、ほぼゼロの歩留りか、または許容できない歩留りを引き起こす可能性がある。ウェハ規模集積は、半導体ウェハ（例えばシリコンウェハ）全体を使用して単一のスーパーチップを製造する非常に大きな集積回路である。この開示を通して、超大面積ＣＭＯＳイメージセンサを参照する。開示される技術（例えば、回路、デバイス、及び方法）及び解決策は、従来のイメージセンサ、Ｘ線イメージセンサ、ディスプレイ、メモリアレイ、及び他のいかなるマトリクス型集積回路にも適用することができる。
医用イメージング（例えば、Ｘ線イメージング）、天文学、映画撮影、科学的イメージング、及び他のハイエンドイメージング応用に使用される超大面積ＣＭＯＳイメージセンサなどの適合超大面積集積回路は、より小型のイメージセンサ（すなわち、５０×５０ｍｍイメージセンサよりも小さい）に比べて改善されたイメージング性能を有することができる。従来のイメージセンサ及び超大面積ＩＣは、イメージセル素子またはピクセルセル素子の２次元（２Ｄ）アレイを備えるマトリクス型集積回路である。これらのイメージセル素子の各々は、光子（例えば、光の光子またはＸ線光子）を検出して、指定された位置の光子を電荷または電流に変換するという一様な機能を遂行する。検出された光子とアレイ上の光子が検出されなかった領域のパターンが、イメージを生成するために使用される。イメージセル素子の電気的構成要素は、それぞれ列と行に延びる垂直（ｙ軸）電気的トレース及び水平（ｘ軸）電気的トレースと同様の電気的接続を有することができる。列内の垂直トレース（例えば、列トレース）及び行内の水平トレース（例えば、行トレース）は、電力、制御信号、及び基準信号をイメージセル素子に分配するために使用されることができ、同様に、イメージセル素子からの出力を受信するためにも使用され得る。垂直、列、水平、及び行は、半導体基板の大きな平面についての相対参照である。この開示を通して、垂直トレースまたは列を参照する。基板の向きが９０度回転されている場合には、垂直トレース機能は水平トレースにも適用され、列機能は行にも適用される。フィーチャの説明を容易にするために、垂直トレースと列が使用される。
垂直トレース及び水平トレースは、アレイの縁または周辺でセル素子によって共有される信号分配回路及び信号処理回路またはネットワークに及ぶことができる。本明細書で使用されるように、アレイの縁または周辺で複数のセル素子によって共有される信号分配回路または信号処理回路は、共用回路または共用モジュールと称される。共用モジュールは、電力、制御信号、及び基準信号のセル素子への入力を供給することができる。さらに、共用回路または共用モジュールは、セル素子からの出力の信号処理を提供することもできる。電力とは、ＶDDまたはＶCC（正電圧電位）、接地またはＧＮＤ（ほぼゼロ電圧電位、約０ボルト（Ｖ）、または電圧電位基準）、及びＶSS（負電圧電位）などのセル素子内のトランジスタ及び他の電気部品を稼動させるために使用される電圧電位及び関連する電流をいう。イメージセンサなどの多くのデジタル回路では、公称電源電圧または公称正電圧（ＶDDまたはＶCC）は、１．８Ｖ、２．４Ｖ、３．３Ｖまたは５．０Ｖであり得る。本明細書で使用するように、制御信号は、セル素子の機能を制御するために使用されるデジタル信号のことを指す。デジタル信号は、２つの可能な値、つまり、論理「１」または高電圧電位（例えば、ＶDD／２からＶDD、または（ＶCC−ＴｈｒｅｓｈｏｌｄHigh値）からＶCC）、及び論理「０」または低電圧電位（例えば、約０ＶからＶDD／２、または約０Ｖから（０Ｖ＋ＴｈｒｅｓｈｏｌｄLow値））を有する論理信号など、離散値のシーケンスを表す信号である。本明細書で使用されるように、基準信号はアナログ信号を指す。アナログ信号は、信号の時間変化特性（変数）が他の時間変化量を表現したものである連続信号である。いくつかのシナリオでは、制御信号はアナログ信号を含むことができ、または基準信号はデジタル信号を含むことができるが、本開示における用語の一貫性及び説明のし易さのために、制御信号はデジタル信号であり、基準信号はアナログ信号である。
共用モジュールは、４つ全ての縁、３つの縁、２つの縁、または１つの縁など、２Ｄアレイの４つのエッジのいずれかに配置することができる。軸の１つ（例えば、ｙ軸）の導電性トレースは、アレイの縁部または周辺部まで延在することができる。超大面積集積回路（例えば、超大面積ＣＭＯＳイメージセンサ）の場合、導電性トレースは複数のレチクル領域にわたって延び、少なくとも１つのレチクル境界を横切る。例えば、１つの軸に沿って機能する導電性トレースは、５０ｍｍより大きくすることができる。
図５は、セル素子２１０の２Ｄアレイのレチクル境界１２８におけるマトリクス型集積回路の拡大図を示す。各セル素子２１０は、各セル素子２１０を垂直導電性トレース２３０Ａ及び２３０Ｂに電気的に結合する少なくとも１つの導電性相互接続２１２を有する。通常は、レチクル領域内のフィーチャの位置合せは、レチクル領域間のフィーチャの位置合せ（すなわち、２つのレチクル１２６Ａ及び１２６Ｂの間の位置合せ）よりも正確であり得る。レチクル領域内のレチクルは、互いに光学的に位置合わせすることができるのに対して、隣接したレチクルは、機械的なステッパを介して互いに位置合わせする。図５は、第１のレチクル領域１２６Ａの垂直導電性トレース２３０Ａと第２のレチクル領域１２６Ｂの垂直導電性トレース２３０Ｂとの間で起こり得るわずかな位置ずれを示しており、レチクル境界上の欠陥の可能性をも増加させる。導電性トレース２３０Ａの間の短絡を引き起こし得る欠陥２０８（例えば、材料、またはプロセス変動、または汚染物質）が、２つの垂直導電性トレース２３０Ａの間に示されている。
前述したように、欠陥には、障害のあるセル素子をもたらす半導体結晶欠陥や、導電性トレース間の短絡など、様々な原因があり得る。これらの欠陥のいずれかが致命的となって、ダイが不適合になる可能性があり、その結果、歩留りの低下がもたらされる可能性があり、超大面積集積回路など、単一のダイまたは非常に少ないダイを有するウェハにとっては特に問題となり得る。
図６は、列３０８Ａに生じる致命的欠陥を動作から隔離するための例示的な回路を備えるセル素子３１０Ａ〜３１０Ｈ及び３１０Ｐ〜３１０Ｗのアレイ３００の概略図を示し、ダイを再び適合させることができる。隔離回路３４０Ａ〜３４０Ｃは、アレイ内の、列に沿って致命的な欠陥（例えば、列または列内のセル素子に沿ったトレースの間の短絡回路）を有するいくつかの列を、動作させないようにする（または動作から外す）ことができる。図６は、セル素子の４×４配列を、セル素子の２Ｄアレイのセクションとして示す。各セル素子３１０Ａ〜３１０Ｈ及び３１０Ｐ〜３１０Ｗは、電力入力３１２Ａ〜３１２Ｈ及び３１２Ｐ〜３１２Ｗ、制御信号入力３１４Ａ〜３１４Ｈ及び３１４Ｐ〜３１４Ｗ、基準信号入力３１６Ａ〜３１６Ｈ及び３１６Ｐ〜３１６Ｗ、ならびに出力３１８Ａ〜３１８Ｈ及び３１８Ｐ〜３１８Ｗを備える。電力入力、制御信号入力、基準信号入力、及び出力は、それぞれ単一の線として示されているが、各電力入力、制御信号入力、及び基準信号入力は、入力のグループを表し、多数の入力を有することができ、また、各出力は、出力のグループを表し、多数の出力を有することができる。各入力及び出力は、導電性トレース（例えば、垂直トレース）３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ、３３６Ａ〜３３６Ｄ、及び３３８Ａ〜３３８Ｄに対する導電性相互接続（例えば、水平トレース）を有することができる。
共用モジュール３２０が、アレイの縁部（例えば、下縁部）に、またはアレイの外側に配置される。共用モジュール３２０は、電力分配３２２、制御信号分配３２４、及び基準信号分配３２６を供給するための回路を備える。図６に示すアレイは、電力、制御信号、基準信号、及び出力を、第１の軸に沿って（例えば、ｙ軸またはマトリクスの列３０８Ａに沿って）、または第１の軸に実質的に平行に制限する。第２の軸（例えば、ｘ軸）に沿った、または第２の軸と実質的に平行な（すなわち、第１の軸に実質的に垂直な）、電力、制御信号、及び基準信号の分配は、アレイの縁部の共通モジュール内で生じる。共用モジュールは、セル素子の大規模グループからのデータを処理し、セル素子の大規模グループに制御信号及び基準信号を供給し、またはチップ全体に適用可能な機能を実行することができる（例えば、電源供給調整、または列のオン／オフ制御３５０Ａ〜３５０Ｎ）。「Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｆｅｒｅｎｃｅ Ｓｉｇｎａｌ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ」と題する、米国特許出願公開第２０１５／０３２６２０８号は、その全体が参照により援用され、少なくとも１つの基準信号を生成する共用モジュールの回路例を開示する。電力、制御、及び基準信号を分配する共用モジュールの他の回路も、使用することができる。
隔離回路３４０Ａ〜３４０Ｃはそれぞれ、入力導電性トレース３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ、及び３３６Ａ〜３３６Ｄのそれぞれと共用モジュール３２０との間にスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを備える。電力スイッチ３４２Ｂは、電力トレース３３２Ｂを電力分配回路３２２に選択的に結合する。制御スイッチ３４４Ｂは、制御信号トレース３３４Ｂを制御信号分配回路３２４に選択的に結合する。基準スイッチ３４６Ｂは、基準信号トレース３３６Ｂを基準信号分配回路３２６に選択的に結合する。一例では、各スイッチは、トライステート論理回路またはイネーブルバッファを備えることができる。別の例では、各スイッチは、ヒュージブルリンクを備えることができる。ヒュージブルリンクは、繰り返し開閉できる「真」のスイッチとしては機能しない。ヒュージブルリンクは、導電性トレース３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ及び３３６Ａ〜３３６Ｄと共用モジュール３２０の間のリンクを恒久的に開くことができるスイッチの代わりにヒューズを使用する（例えば、導電性トレースのより小さな断面積領域での電流増加によって溶かされる）。切替え可能なスイッチ（例えば、トライステート論理回路またはイネーブルバッファ型スイッチ）は、アレイの列が、より柔軟に制御されることを可能にする。
各スイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂは、常時閉位置にあることができる。常時閉とは、スイッチに制御信号が入力されていないときに閉じられるスイッチのことをいう。図６に示すように、スイッチは、共用モジュール（例えば、水平分配ネットワーク）から列（例えば、垂直分配ネットワーク）を隔離することができるので、局所的なウェハ欠陥による、チップの不良を引き起こすチップの残りの部分の汚染がなされないようにすることができる。各スイッチは、列３０８Ａ（例えば、欠陥有り）内のスイッチを開き、列からの信号（例えば、電力、制御信号、及び基準信号）を無効にする列オン／オフ入力または列オン／オフ信号３５０Ａ〜３５０Ｄによって、制御されるか、またはイネーブルにされ得る。各列３０８Ａは、列自体の列オン／オフ入力または列オン／オフ信号３５０Ａ〜３５０Ｄを有する。複数のオン／オフ入力（図示せず）を使用して、単一の列の個々のスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを有効（すなわち、オープン）にすることができるが、電力トレース３３２Ｂ、制御信号トレース３３４Ｂ、または基準信号トレース３３６Ｂのいずれか１つを有効にすると、通常、セル素子３１０Ｅ〜３１０Ｈの出力３３８Ｂが無効になる。このように、単一のオン／オフ入力３５０Ａ〜３５０Ｄを使用して、列内の全てのスイッチをイネーブル（すなわち、オープン）にすることにより、列をアレイから無効にすることができ、列内の導電性トレースを制御するために使用される入力の数を減らすことができる。
別の例では、隔離回路は、出力導電性トレース３３８Ａ〜３３８Ｄとアレイの縁部の出力モジュールとの間にスイッチ（図示せず）を備える。一例では、共用モジュールは、電力分配及び信号分配を供給し、セル素子の出力に結合されないため、出力は、共用モジュールに結合されなくてもよい。出力導電性トレース３３８Ａ〜３３８Ｄにスイッチを追加すると、性能の向上と致命的な欠陥の減少をもたらすことなく、回路を追加する可能性がある。
別の例では、スイッチは、常時開位置にすることができる。常時開とは、スイッチに制御信号が入力されていないときに開いているスイッチのことをいう。各スイッチは、列が正常に機能することを可能にする、列３０８Ａ内のスイッチを閉じる列オン／オフ入力または列オン／オフ信号３５０Ａ〜３５０Ｄによって、制御されるか、またはイネーブルにされることができ、また、スイッチを開いたままにして欠陥のある列を無効にする。大部分の列は、スイッチの閉じた状態で正常に機能するので、常時開スイッチは、常時閉スイッチよりも多くのエネルギーを使用し得る。
図６を再び参照すると、欠陥及びそれらに関連する列が識別された時点で、列オン／オフ入力３５０Ａ〜３５０Ｄ上のイネーブル信号が、隔離回路３４０Ａ〜３４０Ｃの隔離スイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂに加えられるようにすることが可能である。いくつかの例では、列を無効にしてもダイまたはチップの動作または機能に悪影響を及ぼさない場合がある。例えば、センサアレイでは、センサは、密に詰まった数百万の検出素子（またはピクセル素子）を備えることができる。列による検出の損失は、解像度に重大な影響を与えることがなく、隣接する列によって適切に感知または検出され得る。
ダイは、ウェハ上の欠陥について検査されてもよく、ダイ上の様々な接触パッドを重ねて押圧する小さなプローブを使用する。さらにまたはあるいは、チップは、パッケージング（または組み立て）後に、リードまたはピン上の欠陥について検査されてもよい。アレイ上の検査は、アレイで使用されるセル素子のタイプによって決まる。
図７は、共用モジュール３２０に導電性トレース（例えば、垂直トレース）３３２Ａ〜３３２Ｎ、３３４Ａ〜３３４Ｎ、３３６Ａ〜３３６Ｎ、及び３３８Ａ〜３３８Ｎを結合する隔離回路３４０Ａ〜３４０Ｎのスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを備える、セル素子３１０Ａ、３１０Ｅ、３１０Ｍ、３１０Ｎ、３１０Ｏ、３１０Ｘのｍ×ｎアレイ３０２を示す。各スイッチは、列（例えば、欠陥有り）内のスイッチを開く列オン／オフ入力または列オン／オフ信号３５０Ａ〜３５０Ｎによって、制御されるか、またはイネーブルにされ得る。
図８は、隔離回路３４０Ａ〜３４０Ｎのスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを制御するディスエーブル論理回路３６０を備える、セル素子３１０Ａ、３１０Ｅ、３１０Ｍ、３１０Ｎ、３１０Ｏ、３１０Ｘのアレイ３０４を示す。ディスエーブル論理回路は、列を選択的に無効にするために、少なくとも１つのプログラム入力３６４と、各列隔離スイッチ群３４０Ａ〜３４０Ｎに対応する少なくとも１つの出力３６２Ａ〜３６２Ｎ（例えば、列制御）とを備える。プログラム入力３６４は、チップ外からのディスエーブル論理回路への外部アクセスを可能にするプログラミングポート３６６に結合されてもよい。ディスエーブル論理回路は、シリアル制御レジスタ、シフトレジスタ、アドレスレジスタ、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を備えることができる。シフトレジスタは、各フリップフロップの出力がチェーン内の次のフリップフロップのデータ入力に接続される、同じクロックを共有するラッチまたはフリップフロップのカスケードであり、結果的に、レジスタ内に格納されたビット配列を１つの位置だけシフトさせる回路をもたらし、クロック入力の各遷移において、その入力に存在するデータをシフトインするとともに、配列の最後のビットをシフトアウトする。シリアル制御（ＳＣＯＮ）レジスタは、シリアル入力、パラレル出力（ＳＩＰＯ）の特殊機能レジスタであり、シリアル入力をレジスタ内のラッチまたはフリップフロップからのパラレル出力に変換する制御回路として使用される。レジスタ内のラッチまたはフリップフロップからの出力は、列制御３６２Ａ〜３６２Ｎを与えることができる。アドレスレジスタは、制御回路用の命令またはアドレスを保持するラッチまたはフリップフロップのカスケードである。ＰＲＯＭ、またはフィールドプログラマブルリードオンリーメモリ（ＦＰＲＯＭ）、またはワンタイムプログラマブル不揮発性メモリ（ＯＴＰ ＮＶＭ）は、各ビットの設定がヒューズ、アンチヒューズ、またはフローティングゲートトランジスタによってロックされる、デジタルメモリの一種である。ＰＲＯＭにはまた、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）または電気的ＥＰＲＯＭ（ＥＥＰＲＯＭ）が含まれ得る。ＥＰＲＯＭ及びＥＥＰＲＯＭは、ＥＰＲＯＭ電源がオフにされたときにデータを保持する不揮発性メモリのタイプであり、個々のバイトを消去して再プログラムすることも可能である。ＥＰＲＯＭはフローティングゲートトランジスタを使用している。ＥＰＲＯＭは、強い光源（例えば、紫外線光源）にさらされることによって消去することができ、または電気的に消去することができる（すなわち、ＥＥＰＲＯＭ）。ＮＶＲＡＭは、電源がオフのときに情報を保持する（不揮発性）ランダムアクセスメモリである。ＮＶＲＡＭには、フラッシュメモリ及びソリッドステートストレージが含まれる。ディスエーブル論理回路３６０は、隔離回路３４０Ａ〜３４０Ｎのスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを制御する集中回路または集中機能を実現する。ディスエーブル論理回路は、検査中に工場でプログラムされるか（例えば、ＰＲＯＭ）、またはその後にエラーが検出されるか、もしくは発生した場合には、現場でプログラムされてもよい。まれに、チップが顧客に送られた後に致命的なエラーが発生することがある。
図９は、障害検出器３７０Ａ〜３７０Ｎ、障害状況モジュール３８０、及びディスエーブル論理回色３６０を備える、セル素子３１０Ａ、３１０Ｅ、３１０Ｍ、３１０Ｎ、３１０Ｏ、３１０Ｘのアレイ３０６を示す。障害検出器は、列内の入力導電性トレース３３２Ａ〜３３２Ｎ、３３４Ａ〜３３４Ｎ、及び３３６Ａ〜３３６Ｎに関連付けられている。各障害検出器３７０Ａ〜３７０Ｎは、電力入力３７２Ａ〜３７２Ｎ、制御信号入力３７４Ａ〜３７４Ｎ、基準信号入力３７６Ａ〜３７６Ｎ、及び状況出力３７８Ａ〜３７８Ｎを備える。電力入力３７２Ａ〜３７２Ｎは電力トレース３３２Ａ〜３３２Ｎに結合され、制御信号入力３７４Ａ〜３７４Ｎは制御信号トレース３３４Ａ〜３３４Ｎに結合され、基準信号入力３７６Ａ〜３７６Ｎは基準信号トレース３３６Ａ〜３３６Ｎに結合される。障害検出器入力は、少なくとも１つの導電性トレース上の過剰供給電流、または少なくとも２つの導電性トレース間の短絡など、致命的な欠陥を発生させる可能性のある導電性トレース上の障害状態を検出するために使用される。一例では、各障害検出器は、電流センスアンプを備える。障害状態が検出された場合、障害検出器３７０Ａ〜３７０Ｎは、状況出力３７８Ａ〜３７８Ｎに障害状況ビットを生成する。例えば、論理１は障害状態を表し、論理０は非障害状態（すなわち、良好な列）を表すことができる。
障害状況モジュール３８０は、アレイ内の障害のある列を示す列状況入力３８２Ａ〜３８２Ｎを介して、障害検出器３７０Ａ〜３７０Ｎの各状況出力３７８Ａ〜３７８Ｎから障害状況ビットを収集する。障害状況モジュール３８０は、障害検出器３７０Ａ〜３７０Ｎをチップ外部の出力で読み取る機構を提供することができる。障害状況モジュール３８０は、少なくとも１つの制御入力３８６、少なくとも１つの状況出力３８４、及び障害検出器３７０Ａ〜３７０Ｎの各状況出力３７８Ａ〜３７８Ｎに結合された列状況入力３８２Ａ〜３８２Ｎを備える。一つの構成では、制御入力は、列選択ポート３９０に結合された列選択３８６を備え、列選択ポート３９０は、チップの外部からの障害状況モジュールへの外部アクセスを可能にして、読み出すべき列障害状況ビットを選択する。次に、状況出力３８４は、チップの外部からアクセスが可能な状況データ出力ポート３８８に、選択された列の障害状況ビットを生成することができる。別の構成では、障害状況モジュールは、各列の障害状況ビットを、レジスタのラッチまたはフリップフロップに格納する。制御入力は、レジスタのビットの全部または一部を、状況データ出力ポート３８８に順次に出力する信号を受信することができる。従って、アレイの障害状況ビットの全てまたは一部は、単一の入力信号を用いて得ることができる。障害状況モジュールは、シリアルレジスタ、シフトレジスタ、マルチプレクサ、またはＮＶＲＡＭを備えることができる。シリアルレジスタは、シリアル入力またはシリアル出力を有するレジスタである。一例では、シフトレジスタは、ラッチまたはフリップフロップにビットをパラレルに格納し、パラレル入力をシリアル出力に変換するパラレル入力、シリアル出力（ＰＩＳＯ）のレジスタである。マルチプレクサは、いくつかのアナログ入力信号またはデジタル入力信号のうちの１つを選択し、選択された入力を単一のラインまたは単一の出力に転送する回路である。障害状況モジュールがマルチプレクサを備える場合、障害状況モジュールは、障害状況ビットの値をラッチ、フリップフロップ、またはレジスタに格納することなく、障害検出器からの障害状況ビットを通過させることができる。障害状況モジュール３８０からの出力に基づいて、ユーザ、テスター、または自動無効化システムは、どの列を無効にするか、または隔離するかを決定することができる。
図１０は、障害検出器３７０Ａ〜３７０Ｎ、障害状況モジュール３８０、自動障害アイソレータ３９０、及びディスエーブル論理回色３６０を備える、セル素子３１０Ａ、３１０Ｅ、３１０Ｍ、３１０Ｎ、３１０Ｏ、３１０Ｘのアレイ３０８を示す。自動障害アイソレータ３９０は、障害状況モジュール３８０から欠陥を有する列の障害状況データを受信し、ディスエーブル論理回路３６０を自動的にプログラムして、隔離スイッチ３４０Ａ〜３４０Ｎを介して欠陥を有する列を無効にする。ある構成において、自動障害アイソレータ３９０は、少なくとも１つの列選択出力３９６、状況データ入力３９４、列プログラム出力、及び少なくとも１つのプログラム入力３９８を備える。列選択出力３９６は、障害状況モジュール３８０の列選択入力３８６に結合され、特定の障害検出器３７０Ａ〜３７０Ｎから障害状況ビットを要求するために使用される。障害状況モジュール３８０の状況出力３８４は、自動障害アイソレータ３９０の状況データ入力３９４に結合され、要求された障害状況値を与えるために使用される。次いで、受信した障害状況値に基づいて、自動障害アイソレータ３９０は、隔離スイッチ３４０Ａ〜３４０Ｎを有効にする、かつ制御するディスエーブル論理回路３６０用の列プログラム出力３９７にプログラミング信号を生成する。列プログラム出力３９７は、ディスエーブル論理回路３６０のプログラム入力３６４に結合される。ディスエーブル論理回路３６０のプログラム入力３６４は、少なくとも２つの入力を有することができる。一方のプログラム入力は、チップの外部からアクセス可能なディスエーブルプログラミングポート３６６を介するプログラミングを可能にすることができる。他方のプログラム入力は、自動障害アイソレータ３９０などの内部回路に結合されてもよい。自動障害アイソレータ３９０はまた、プログラム入力３９８を備えることができ、このプログラム入力３９８は、自動障害アイソレータ３９０のプログラムまたはアルゴリズムをプログラミングすること、修正すること、及び更新することのために、チップ外部からアクセス可能なアイソレータプログラミングポート３９９に結合されている。自動障害アイソレータ３９０は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、状態機械、またはマイクロプロセッサを備えることができる。ＦＰＧＡは、製造後に顧客または設計者によって構成されるように設計されたＩＣである。状態機械は、順序論理回路を設計するために使用される計算の数学的モデルであり、動作中に有限数の状態の１つを使用する。マイクロプロセッサは、中央処理装置（ＣＰＵ）の機能を命令コードと共に単一のＩＣに組み込んだコンピュータプロセッサである。自動障害アイソレータは、障害状況モジュール３８０及びディスエーブル論理回路３６０を使用してチップ自体の障害回路の一部を除去するか、または縮小する自己回復チップを実現する。
図６〜図１０は、セル素子のアレイ内またはセル素子のマトリクス内の欠陥または障害を検出し、チップ共通の分配ネットワークまたはチップの共用モジュールから、欠陥または障害に関連するこれらの列、導電性トレース、またはセル素子を無効にする、または隔離する様々な実施形態を提供する。素子のアレイに生じる欠陥を隔離することにより、一部の不適合チップを適合させ、ウェハ上の適合ダイの歩留りを改善することができ、特に、より多くの欠陥が生じやすい超大面積集積回路を改善することができる。
アレイ内の各セル素子は、類似した機能（例えば、ピクセル検出器素子、ピクセルディスプレイ素子、またはメモリ素子）を提供する。「Ｐｉｘｅｌ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｃｏｎｓｔａｎｔ Ｖｏｌｔａｇｅ Ｂｉａｓｅｄ Ｐｈｏｔｏｄｉｏｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｉｍａｇｉｎｇ Ｍｅｔｈｏｄ」と題する、国際公開第ＷＯ２０１５０３８７０９号及び米国特許出願第１４／４１８９５５号は、その全体が参照により援用され、セル素子３１０Ａ〜３１０Ｈ及び３１０Ｍ〜３１０Ｘとして使用することができるイメージングアレイ用の、またはイメージングマトリクス用のピクセル回路またはピクセル検出器素子の例を開示する。図１１は、イメージングアレイ用の、またはイメージングマトリクス用のピクセル回路またはピクセル検出器素子を備えるセル素子４１０を示す。各ピクセル回路４１０は、フォトダイオードＰＤ、バイアス回路１０、電荷電圧変換器Ｃ１、スイッチＳＷ１、及びスイッチＳＷ２を備える。フォトダイオードは、光子を電荷または電流に変換する。バイアス回路１０は、オペアンプ（ｏｐ ａｍｐ）２０及び電圧源４０を備える。ピクセル回路は、制御信号３１４ＲＥＳＥＴ、制御信号３１４ＳＥＬＥＣＴ及び基準信号３１６ＢＩＡＳに基づいて動作するように構成されることができる。ＶＣＣ、ＶＳＳ、及びＧＮＤは、ｏｐ ａｍｐ２０及びピクセル回路の他の構成素子に電圧または電力３１２を供給し、データ線は出力３１８を与える。
図１２は、イメージングアレイ用の、またはイメージングマトリクス用のピクセル回路またはピクセル検出器素子を備える別のセル素子４１２を示す。各ピクセル回路４１２は、フォトダイオードＰＤ、バイアス回路１０、ゲイン切換回路５０、電荷電圧変換器Ｃ１及びＣ２、ならびにスイッチＳＷ１及びＳＷ２を備える。ゲイン切換回路５０は、電圧比較器５２（例えば、ｏｐ ａｍｐ）と、ラッチ５４、スイッチＳＷ３及びスイッチＳＷ４を有する選択回路とを備える。ピクセル回路は、制御信号３１４ＲＥＳＥＴ、制御信号３１４ＳＥＬＥＣＴ及び基準信号３１６ＢＩＡＳに基づいて動作するように構成されることができる。ＶＣＣ、ＶＳＳ、及びＧＮＤは、ｏｐ ａｍｐ２０、電圧比較器５２、ラッチ５４、及びピクセル回路の他の構成素子に電圧または電力３１２を供給する。データ線及びＧＢは、出力３１８を与える。
ピクセル回路またはピクセル検出器素子は、Ｘ線検出器アレイまたはＸ線検出器マトリクス（すなわち、Ｘ線撮像装置）で使用されてもよい。Ｘ線検出器素子（または検出器素子）とは、Ｘ線光子を電荷に変換する検出器ピクセル内の素子を指す。検出器素子は、直接検出方式でＸ線光子を電荷（電子正孔対）に直接変換することが可能な光導電体材料を含むことができる。適切な光導電体材料としては、ヨウ化水銀（ＨｇＩ2）、ヨウ化鉛（ＰｂＩ2）、ヨウ化ビスマス（ＢｉＩ3）、テルル化カドミウム亜鉛（ＣｄＺｎＴｅ）、または非晶質セレン（ａ−Ｓｅ）が挙げられるが、これらに限定されない。いくつかの実施形態では、検出器素子は、図１３に示すように、Ｘ線光子を光に変換するシンチレータ材料と、シンチレータ材料に結合されて光を電荷に変換する感光性素子を備えることができる（すなわち、間接検出方式）。図１３は、間接検出方式を使用するＸ線検出器素子４２０の層に対する放射線源４２２を示しており、Ｘ線検出器素子４２０は、基板４２４、感光性素子及び検出器回路４２６、ならびにシンチレータ材料４２８の層を備える。Ｘ線検出器素子４２０は、他の層を備えてもよく、示されたセクションが複数の層を備えてもよく（例えば、検出器回路４２６が複数の処理層を備える）、または層が異なる順序であってもよい。好適なシンチレータ材料としては、酸硫化ガドリニウム（Ｇｄ2Ｏ2Ｓ：Ｔｂ）、タングステン酸カドミウム（ＣｄＷＯ4）、ゲルマニウム酸ビスマス（Ｂｉ4Ｇｅ3Ｏ12またはＢＧＯ）、ヨウ化セシウム（ＣｓＩ）、またはヨウ化セシウムタリウム（ＣｓＩ：Ｔｌ）が挙げられるが、これらに限定されない。好適な感光性素子としては、フォトダイオード、フォトゲート、またはフォトトランジスタが挙げられる。
セル素子を構成するピクセル回路または検出器素子の代わりの他の回路も、使用することができる。セル素子はまた、ディスプレイアレイで使用され、発光ダイオード（ＬＥＤ）から（光を検出する代わりに）光を放射するピクセルディスプレイ素子（図示せず）を構成することができる。
図１４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイ用の、またはＳＲＡＭマトリクス用のメモリ素子を備えるセル素子４１６を示す。メモリ素子４１６は、６つのトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及びＭ６）を備える。トランジスタＭ１、Ｍ２、Ｍ３、及びＭ４はビットを記憶し、トランジスタＭ５及びＭ６はメモリ素子をビット線ＢＬに結合し、ビット線ＢＬは書込みのための入力、及び読出しのための出力として働く。ＶＤＤ及びＧＮＤは、トランジスタＭ１、Ｍ２、Ｍ３、及びＭ４に、電圧または電力３１２を供給する。メモリ素子は、制御信号３１４のワード線ＷＬ、及びビット線ＢＬ、及び書込み用のビット線の反転
、及び読出し用のワード線ＷＬに基づいて動作するように構成される。読出し時に、ＢＬ及び
は、出力３１８を与える。ＢＬ及び
は、入力及び出力の両方を与えることができるので、これらの線またはトレースは、制御信号トレース３３４Ａ〜３３４Ｎ（図６〜図１０）のアイソレータスイッチ２４０Ａ〜２４０Ｎ（図６〜図１０）に結合することができる。メモリ素子４１６は、基準入力を備えなくてもよい。いくつかの例では、セル素子３１０Ａ〜３１０Ｈ及び３１０Ｍ〜３１０Ｘ（図６〜図１０）は、制御信号入力及び基準信号入力の双方を備えなくてもよい。
図１１、図１２及び図１４は、マトリクス型ＩＣで使用され得る別タイプのセル素子を提供する。開示される実施形態はまた、マトリクスまたは２Ｄアレイにセル素子を有する他のタイプのＩＣにも適用可能である。
図１５に示すフローチャートは、マトリクス型集積回路用の共用モジュールに結合された複数のスイッチを選択的に無効にする方法５００を示す。この方法は、機械またはコンピュータ回路上の命令として実行することができ、命令は、少なくとも１つのコンピュータ可読媒体または少なくとも１つの非一時的な機械可読記憶媒体に含まれる。この方法は、ステップ５１０のように、複数の導電性トレース３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ、及び３３６Ａ〜３３６Ｄを備える、セル素子３１０Ａ〜３１０Ｈ及び３１０Ｍ〜３１０Ｘの２Ｄアレイ、共用モジュール３２０、ならびに隔離回路３４０Ａ〜３４０Ｎの複数のスイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂを供給するステップを含む。複数の導電性トレース３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ、及び３３６Ａ〜３３６Ｄは、２Ｄアレイの第１の軸（例えば、ｙ軸）に実質的に平行である。各導電性トレースは、導電性トレースに隣接するセル素子の導電性相互接続に結合される。各セル素子は、類似機能（例えば、ピクセル検出器素子、ピクセルディスプレイ素子、またはメモリ素子）を提供する。共用モジュール３２０は、第１の軸に実質的に平行な少なくとも２つの導電性トレースを介して、２Ｄアレイ内のセル素子に電気信号を分配するように構成される。複数のスイッチ３４０Ａ〜３４０Ｎ内の各スイッチ３４２Ｂ、３４４Ｂ、及び３４６Ｂは、導電性トレースの１つから共用モジュールを選択的に切断するように構成される。ステップ５２０のように、共用モジュールに結合された複数のスイッチを、導電性トレースの少なくとも１つから選択的にディスエーブルにするステップが続く。ある構成において、複数のスイッチは、ディスエーブル論理回路３６０を使用して、選択的にディスエーブルにされることが可能である。
別の例では、本方法は、複数の障害検出器３７０Ａ〜３７０Ｎを使用して、導電性トレース３３２Ａ〜３３２Ｄ、３３４Ａ〜３３４Ｄ、及び３３６Ａ〜３３６Ｄの少なくとも１つの障害状態を検出することを、さらに含むことができる。各障害検出器は、複数の導電性トレースのうちの少なくとも１つに結合される。本方法の次の動作は、障害状態が発生したときに、障害状況信号を生成することを含む。本方法は、障害状況モジュール３８０を使用して、障害状況信号を生成する各障害検出器についての障害状況ビットを登録することを、さらに含むことができる。障害状態には、少なくとも１つの導電性トレース上の過剰供給電流、または少なくとも２つの導電性トレース間の短絡が含まれ得る。
別の例では、本方法は、共用モジュール３２０に結合し、複数の障害検出器からの障害状況信号に基づいて、導電体トレースからディスエーブルにされるスイッチ３４０Ａ〜３４０Ｎを自動的にプログラムすることを、さらに含むことができる。ある構成において、複数のスイッチの自動プログラミングは、自動障害アイソレータ３９０によって行われることが可能である。
回路には、ハードウェア、ファームウェア、プログラムコード、実行可能コード、コンピュータ命令、及び／またはソフトウェアを含めることができる。非一時的なコンピュータ可読記憶媒体は、信号を含まないコンピュータ可読記憶媒体であってもよい。
本明細書に記載された機能ユニットの多くは、その実施の独立性を特に強調するために、モジュールとしてラベル付けされていることを理解されたい。例えば、モジュールは、カスタム超大規模集積（ＶＬＳＩ）回路またはゲートアレイを含むハードウェア回路として実装されてもよく、ロジックチップ、トランジスタ、または他のコンポーネントを含むが、これに限定されない。モジュールはまた、プログラマブルハードウェアデバイスに実装されてもよく、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスまたは同様のデバイスを含むが、これに限定されない。
本明細書を通して、「例」または「実施形態」の参照は、例に関連して説明した特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれるということを意味する。したがって、本明細書の様々な箇所での「例」または「実施形態」という文言の出現は、必ずしも全てが同じ実施形態に言及しているわけではない。
さらに、説明した特徴、構造、または特性は、１つまたは複数の実施形態において適切な仕方で組み合わせることができる。以下の記述では、本発明の実施形態の理解の徹底を期すために、多数の細部にわたる詳細な説明が行われる（例えば、レイアウト及び設計の例）。しかし、当業者であれば、本発明は、それら細部の１つ以上を用いなくても、または他の方法、構成要素、レイアウトなどを用いて実施することができることを認識するであろう。他の例では、本発明の態様を不明瞭にすることを避けるために、周知の構造、構成要素、または動作は詳細には示されていないか、または記載されていない。
上記の例は、１つ以上の特定の応用における本発明の原理を例示するものであるが、独創的能力を発揮することなく、かつ本発明の原理及び概念から逸脱することなく、形状、使用法及び実施の詳細に関する多くの変更を行うことができることは、当業者には明らかであろう。従って、本発明は限定されるものではない。本発明の様々な特徴及び利点は、添付の特許請求の範囲に記載される。

Claims (20)

  1. セル素子の２次元（２Ｄ）アレイであって、前記各セル素子が類似機能を提供する前記２Ｄアレイと、
    前記２Ｄアレイの第１の軸に実質的に平行な複数の導電性トレースであって、前記各導電性トレースが、前記導電性トレースに隣接する前記セル素子の導電性相互接続に結合される前記複数の導電性トレースと、
    前記第１の軸に実質的に平行な少なくとも２つの前記導電性トレースを介して、前記２Ｄアレイ内の前記セル素子に少なくとも１つの電気信号を分配するように構成される共用モジュールと、
    複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記導電性トレースの１つから選択的に切断するように構成される前記複数のスイッチと、を備える、マトリクス型集積回路。
  2. 前記マトリクス集積回路は、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサであり、前記各セル素子は、ピクセル用のフォトダイオードを備える、請求項１に記載のマトリクス型集積回路。
  3. 前記ＣＭＯＳイメージセンサは、放射線を前記フォトダイオードに適した光の光子に変換するシンチレータ層を備えるＸ線イメージセンサである、請求項２に記載のマトリクス型集積回路。
  4. 前記複数の導電性トレースの少なくとも２つの各々の長さが、レチクル境界を越えて延在するか、または前記複数の導電性トレースの少なくとも２つの各々の長さが、５０ミリメートル（ｍｍ）よりも大きい、請求項１に記載のマトリクス型集積回路。
  5. 前記複数の導電性トレースには、前記各セル素子に結合される、少なくとも１つの電力トレース、少なくとも１つのデジタル信号トレース、及び少なくとも１つのアナログ信号トレースが含まれ、
    前記共用モジュールは、
    前記少なくとも１つの電力トレースを介して、前記２Ｄアレイ内の前記セル素子に電力信号を分配するように構成され、
    前記少なくとも１つのデジタル信号トレースを介して、前記２Ｄアレイ内の前記セル素子に制御信号を分配するように構成され、
    前記少なくとも１つのアナログ信号トレースを介して、前記２Ｄアレイ内の前記セル素子に基準信号を分配するように構成され、
    前記複数のスイッチは、少なくとも１つの電力スイッチ、少なくとも１つの制御スイッチ、及び少なくとも１つの基準スイッチを備え、前記複数のスイッチは、イネーブル信号によって制御され、前記少なくとも１つの電力スイッチは、前記少なくとも１つの電力トレースに結合され、前記少なくとも１つの制御スイッチは、前記少なくとも１つのデジタル信号トレースに結合され、前記少なくとも１つの基準スイッチは、前記少なくとも１つのアナログ信号トレースに結合される、請求項１に記載のマトリクス型集積回路。
  6. 前記複数のスイッチを選択的にディスエーブルにするディスエーブル論理回路をさらに備え、前記ディスエーブル論理回路は、前記ディスエーブル論理回路をプログラムするための前記マトリクス型集積回路への外部アクセスを可能にするプログラミングポートを備える、請求項１に記載のマトリクス型集積回路。
  7. 複数の障害検出器をさらに備え、前記各障害検出器は、前記複数の導電性トレースの少なくとも１つに結合され、かつ、前記結合される導電性トレースの障害状態を検出するように構成されるとともに、前記障害状態が発生したときに障害状況信号を生成するように構成される、請求項１に記載のマトリクス型集積回路。
  8. 前記各障害検出器は、電流センスアンプを備え、前記障害状態は、前記少なくとも１つの導電性トレース上の過剰供給電流、前記少なくとも２つの導電性トレース間の短絡、及びそれらの組合せからなる群から選択される、請求項７に記載のマトリクス型集積回路。
  9. 前記複数の障害検出器に結合される障害状況モジュールをさらに備え、前記障害状況モジュールは、各障害についての前記障害状況信号を取得するように構成され、前記障害状況モジュールは、前記複数の障害検出器からの前記取得された障害状況信号を読み出すための前記マトリクス型集積回路への外部アクセスを可能にする状況ポートを備え、前記障害状況モジュールは、シリアルレジスタ、シフトレジスタ、マルチプレクサ、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、及びそれらの組合せからなる群から選択される、請求項７に記載のマトリクス型集積回路。
  10. 前記障害状況モジュールは、特定の障害検出器の前記障害状況信号を前記状況ポートから読み出すための障害検出器セレクタ入力を備える、請求項９に記載のマトリクス型集積回路。
  11. 前記複数のスイッチを選択的にディスエーブルにするように構成されるディスエーブル論理回路であって、前記ディスエーブル論理回路は、内部プログラミング入力を備える、前記ディスエーブル論理回路と、
    前記障害状況モジュールによって得られる前記各障害検出器の前記障害状況信号に基づき、前記内部プログラミング入力を介して、前記ディスエーブル論理回路をプログラムするように構成される、自動障害アイソレータと、をさらに備える、請求項９に記載のマトリクス型集積回路。
  12. 前記自動障害アイソレータは、障害検出器セレクタ出力、障害状況入力、及びディスエーブル論理回路プログラム出力を備え、
    前記障害検出器セレクタ出力は、特定の障害検出器を選択するように構成される前記障害状況モジュールの障害検出器セレクタ入力に結合され、
    前記障害状況入力は、前記特定の障害検出器の前記障害状況信号を読み出すように構成される前記障害状況モジュールの前記状況ポートに結合され、
    前記ディスエーブル論理回路プログラム出力は、前記ディスエーブル論理回路の前記内部プログラミング入力に結合され、前記複数の障害検出器によって検出される前記障害状態に基づき、前記複数のスイッチを選択的にディスエーブルにする、請求項１１に記載のマトリクス型集積回路。
  13. 前記自動障害アイソレータは、前記自動障害アイソレータをプログラムするための前記マトリクス型集積回路への外部アクセスを可能にするプログラミングポートを備える、請求項１１に記載のマトリクス型集積回路。
  14. マトリクス型集積回路用の共用モジュールに結合された複数のスイッチを選択的にディスエーブルにする方法であって、
    セル素子の２次元（２Ｄ）アレイの第１の軸に実質的に平行な複数の導電性トレースであって、前記各導電性トレースが、前記導電性トレースに隣接する前記セル素子の導電性相互接続に結合され、前記各セル素子が類似機能を提供する前記複数の導電性トレースと、
    前記第１の軸に実質的に平行な前記少なくとも２つの導電性トレースを介して、前記２Ｄアレイ内の前記セル素子に電気信号を分配するように構成される前記共用モジュールと、
    前記複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記導電性トレースの１つから選択的に切断するように構成される前記複数のスイッチと、を備える、前記セル素子の前記２Ｄアレイを供給すること、及び
    前記共用モジュールに結合された前記複数のスイッチのうちの少なくとも１つを、前記導電性トレースの少なくとも１つから選択的にディスエーブルにすること、を含む前記方法。
  15. 複数の障害検出器を用いて、前記導電性トレースの少なくとも１つの障害状態を検出することであって、前記各障害検出器は、前記複数の導電性トレースの少なくとも１つに結合され、前記障害状態は、前記少なくとも１つの導電性トレース上の過剰供給電流、前記少なくとも２つの導電性トレース間の短絡、及びそれらの組合せからなる群から選択される、前記検出すること、ならびに
    前記障害状態が発生したときに、障害状況信号を生成すること、をさらに含む、請求項１４に記載の方法。
  16. 障害状態モジュールを使用して、前記障害状況信号を生成する前記各障害検出器についての障害状況ビットを登録することをさらに含む、請求項１５に記載の方法。
  17. 前記複数の障害検出器からの前記障害状況信号に基づき、前記選択されたスイッチを自動的にプログラムして、前記共用モジュールを前記導電性トレースからディスエーブルにすることをさらに含む、請求項１５に記載の方法。
  18. 垂直の列及び水平の行に配列されるセル素子の２次元（２Ｄ）アレイであって、前記各セル素子が類似機能を提供する前記２Ｄアレイと、
    前記２Ｄアレイの各列に配置される複数の垂直トレースであって、前記各垂直トレースが、各列内の前記セル素子の導電性相互接続に結合される前記複数の垂直トレースと、
    各列の前記少なくとも２つの垂直トレースを介して、前記２Ｄアレイ内の前記セル素子に電気信号を分配するように構成される共用モジュールと、
    複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記垂直トレースの１つから選択的に切断するように構成される、前記複数のスイッチと、を備える、マトリクス型集積回路。
  19. 前記共用モジュールは、複数の水平トレースを含み、前記各スイッチは、前記複数の水平トレースのうちの１つに結合される、請求項１８に記載のマトリクス型集積回路。
  20. 前記複数のスイッチを選択的にディスエーブルにするディスエーブル論理回路をさらに備え、前記ディスエーブル論理回路は、前記マトリクス型集積回路のパッケージの外部に、前記ディスエーブル論理回路をプログラムするためのプログラミングポートを備える、請求項１８に記載のマトリクス型集積回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9233765B2 (en) * 2011-06-16 2016-01-12 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multi-dimensional damage detection
EP3382344B1 (en) * 2017-03-30 2021-12-15 Melexis Technologies SA Fault detection
EP3907983B1 (en) * 2020-05-07 2023-06-28 Teledyne Dalsa B.V. Fault detection circuit for image sensor
CN113907808B (zh) * 2021-12-14 2022-03-01 极限人工智能有限公司 分体式手术装置及分体式手术装置的控制方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1088516A2 (en) * 1999-08-19 2001-04-04 General Electric Company Apparatus and method for detecting defects in a multi-channel scan driver
JP2001112030A (ja) * 1999-08-10 2001-04-20 Agilent Technol Inc 改良式デジタル画像化回路及びその方法
EP2076018A2 (en) * 2007-12-21 2009-07-01 CMOSIS nv Pixel array with reduced sensitivity to defects
JP2014507090A (ja) * 2011-01-31 2014-03-20 コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ 信頼性が向上した電子部品マトリックス及びマトリックス内の不良位置を特定する方法
WO2015038709A1 (en) * 2013-09-11 2015-03-19 Varian Medical Systems, Inc. Pixel circuit with constant voltage biased photodiode and related imaging method
FR3016079A1 (fr) * 2013-12-30 2015-07-03 Trixell Dispositif electronique comprenant une matrice de circuits electroniques elementaires
JP2015185860A (ja) * 2014-03-20 2015-10-22 株式会社東芝 固体撮像装置
US20150326208A1 (en) * 2014-05-08 2015-11-12 Varian Medical Systems, Inc. Differential reference signal distribution method and system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US4956602A (en) * 1989-02-14 1990-09-11 Amber Engineering, Inc. Wafer scale testing of redundant integrated circuit dies
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
JPH06230086A (ja) * 1992-09-22 1994-08-19 Nec Corp Ｌｓｉのテスト回路
US6115305A (en) * 1999-06-15 2000-09-05 Atmel Corporation Method and apparatus for testing a video display chip
JP2001155905A (ja) * 1999-11-24 2001-06-08 Nec Corp 半導体装置およびトリミング方法ならびに記録媒体
US6876572B2 (en) * 2003-05-21 2005-04-05 Altera Corporation Programmable logic devices with stabilized configuration cells for reduced soft error rates
JP2006049611A (ja) * 2004-08-05 2006-02-16 Iwate Toshiba Electronics Co Ltd Ｃｍｏｓイメージセンサ
US7608837B2 (en) * 2006-11-24 2009-10-27 Tower Semiconductor Ltd. High resolution integrated X-ray CMOS image sensor
JP4905420B2 (ja) * 2008-07-29 2012-03-28 ソニー株式会社 表示装置、表示装置の駆動方法及び製造方法、並びに電子機器
EP2526432B1 (en) * 2010-01-21 2013-11-20 Freescale Semiconductor, Inc. Are Chip damage detection device for a semiconductor integrated circuit
CN102445650B (zh) * 2011-09-22 2014-09-24 重庆大学 基于盲信号分离算法的电路故障诊断方法
JP6188433B2 (ja) * 2013-06-07 2017-08-30 浜松ホトニクス株式会社 固体撮像装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001112030A (ja) * 1999-08-10 2001-04-20 Agilent Technol Inc 改良式デジタル画像化回路及びその方法
EP1088516A2 (en) * 1999-08-19 2001-04-04 General Electric Company Apparatus and method for detecting defects in a multi-channel scan driver
EP2076018A2 (en) * 2007-12-21 2009-07-01 CMOSIS nv Pixel array with reduced sensitivity to defects
JP2014507090A (ja) * 2011-01-31 2014-03-20 コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ 信頼性が向上した電子部品マトリックス及びマトリックス内の不良位置を特定する方法
WO2015038709A1 (en) * 2013-09-11 2015-03-19 Varian Medical Systems, Inc. Pixel circuit with constant voltage biased photodiode and related imaging method
FR3016079A1 (fr) * 2013-12-30 2015-07-03 Trixell Dispositif electronique comprenant une matrice de circuits electroniques elementaires
JP2015185860A (ja) * 2014-03-20 2015-10-22 株式会社東芝 固体撮像装置
US20150326208A1 (en) * 2014-05-08 2015-11-12 Varian Medical Systems, Inc. Differential reference signal distribution method and system

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