JP6490876B2 - マトリクス型集積回路の行ドライバ障害分離回路 - Google Patents

マトリクス型集積回路の行ドライバ障害分離回路 Download PDF

Info

Publication number
JP6490876B2
JP6490876B2 JP2018539267A JP2018539267A JP6490876B2 JP 6490876 B2 JP6490876 B2 JP 6490876B2 JP 2018539267 A JP2018539267 A JP 2018539267A JP 2018539267 A JP2018539267 A JP 2018539267A JP 6490876 B2 JP6490876 B2 JP 6490876B2
Authority
JP
Japan
Prior art keywords
row
row driver
integrated circuit
control
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018539267A
Other languages
English (en)
Other versions
JP2019506806A (ja
Inventor
スティーヴン フリーストーン
スティーヴン フリーストーン
ピーター ルース
ピーター ルース
Original Assignee
ヴァレックス イメージング コーポレイション
ヴァレックス イメージング コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヴァレックス イメージング コーポレイション, ヴァレックス イメージング コーポレイション filed Critical ヴァレックス イメージング コーポレイション
Publication of JP2019506806A publication Critical patent/JP2019506806A/ja
Application granted granted Critical
Publication of JP6490876B2 publication Critical patent/JP6490876B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2018—Scintillation-photodiode combinations
    • G01T1/20184—Detector read-out circuitry, e.g. for clearing of traps, compensating for traps or compensating for direct hits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/30—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming X-rays into image signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/441—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by reading contiguous pixels from selected rows or columns of the array, e.g. interlaced scanning
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/24—Measuring radiation intensity with semiconductor detectors
    • G01T1/247—Detector read-out circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Theoretical Computer Science (AREA)
  • Toxicology (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Molecular Biology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Measurement Of Radiation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本明細書で別段の記載のない限り、この項に記載のアプローチは、本開示の請求項の先行技術ではなく、この項に含めることによって先行技術であると認めるものでもない。
一般に、イメージセンサは、シリコンウエハ等の半導体基板上の集積回路（ＩＣ）として製造された画素素子アレイを含む。超大規模集積（ＶＬＳＩ）は、何千ものトランジスタや他の回路素子を１つのチップまたはダイに統合することによってＩＣを作成するプロセスである。ウエハは、ウエハに、及び、ウエハ上にマイクロ電子デバイス（例えば、イメージセンサ）を組み込むための基板として働き、ウエハには、ドーピングもしくはイオン注入、エッチング、様々な材料の蒸着、及び、フォトリソグラフィパターニング等の多くの微細加工プロセスの工程が行われる。ウエハを加工した後、個々のマイクロ回路またはダイは、（例えば、ウエハダイシングを用いて）分離され、パッケージにされる。半導体ウエハは、多くのダイを含んでよい。例えば、３００ミリメータ（ｍｍ）（１３０）のウエハ（１００）（すなわち、１１．８１１インチ［″］または約［〜］１２インチ″）は、図１に示すように、１４８個の２０ｍｍ（１３２）の正方形のダイ（１１０）を含み得る。ダイは、一般に、パッケージにされ、物理的損傷及び腐食を防ぐ支持ケース（例えば、プラスチック）に入れられる前のＩＣを指す。チップは、一般に、ＩＣを他の電子部品に結合可能にする導線を含むパッケージ（またはアセンブル）された後のＩＣを指す。
従来のイメージセンサは、相対的に小さいダイサイズ（例えば５ｘ５センチメートル［ｃｍ］未満［＜］）を有し、類似の機能を行うセンサ素子（または、画素）の二次元（２Ｄ）アレイを含む。超大面積相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ（例えば、［≧］５ｘ５ｃｍ以上）は、医用イメージング（例えば、ｘ線イメージング）や、天文学、映画撮影、及び、他の科学的イメージングにおける他のハイエンドイメージング用途等、あるシナリオにとっては、従来のイメージセンサを超える改良されたイメージング性能を提供できる。超大面積ＣＭＯＳイメージセンサは、従来のＣＭＯＳイメージャ製造プロセスが開発されたデバイスより少なくとも１桁（１０ｘ）大きい。ＣＭＯＳイメージャ製造プロセスは、シリコンウエハベース半導体チップの製造用に開発されたノウハウに依存することが多く、チップに使用される長方形のダイは、従来、１ｍｍから２５ｍｍのサイズ範囲である。従って、超大面積ＣＭＯＳイメージセンサは、半導体製造技術分野によって従来、使用されているチップサイズ範囲を大きく超える。本明細書に記載の技術（回路、デバイス、及び、方法）は、超大面積ＣＭＯＳイメージセンサ回路設計と従来のイメージセンサを改良する。
多数の２０ｍｍの正方形ダイを含む３００ｍｍの半導体ウエハの例のブロック図である。 多数の４０ｍｍの正方形ダイを含む３００ｍｍの半導体ウエハの例のブロック図である。 ２０ｍｍの正方形レチクルを使用した５ｍｍの正方形ダイを含む３００ｍｍの半導体ウエハの例のブロック図である。 ２０ｍｍの正方形レチクルを使用した２００ｍｍの正方形ダイを含む３００ｍｍの半導体ウエハの例のブロック図である。 レチクルの境界の例の拡大図である。 デジタル論理回路（例えば、論理ステートメント）に結合された行駆動回路（例えば、行ドライバ）の例の概略図である。 行ドライバモジュールの例の概略図である。 ３本の制御線出力（例えば、制御信号１、制御信号２、及び、トークン出力）を有する行ドライバの例の概略図である。 イメージングデバイスの行回路の例の概略図である。 ３本の制御線のデジタル論理多数決回路の例の概略図である。 アレイのイメージングセル素子の例の概略図である。 アレイのイメージングセル素子の別の例の概略図である。 ｘ線検出器アレイのｘ線検出器素子の例における層の側面図である。 アレイの、６つのトランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セル素子の例の概略図である。 行ドライバ論理回路を有するセル素子の二次元（２Ｄ）アレイの例の概略図である。 マトリクス型集積回路の行ドライバの少なくとも３本の制御線の制御信号から有効なトークン制御信号を生成する方法の例を示すフローチャートである。
発明の実施形態を詳細に説明する前に、発明の適用は、以下に記載し、以下の図面に示す構成要素の構造及び配置の詳細に限らないことを理解されたい。発明は、他の実施形態が可能で、様々な方法で実践または実行することができる。フローチャート及びプロセスの数字は、ステップ及び動作の説明を明瞭にするために提供され、特定の順番も順序も必ずしも示してはいない。別段の規定のない限り、「ｏｒ（または）」という語は、代替の選択肢（例えば、宣言演算子、または、排他的ｏｒ）、または、代替の組み合わせ（例えば、結合演算子、及び／または、論理ｏｒ、または、ブールのＯＲ）を指してよい。
開示の実施形態は、一般的に、超大面積相補型金属酸化物半導体（ＣＭＯＳ）マトリクス型集積回路に関し、より詳細には、電力、制御信号、及び、基準信号を分配することと、マトリクス型集積回路の障害を検出し、これらの分配された信号を無効にする方法に関する。マトリクス型集積回路の行ドライバの少なくとも３本の制御線の制御信号、または、行ドライバの共有線の有効な制御信号から有効なトークン制御信号を生成する技術を記載する。
ＣＭＯＳは、論理関数のために、相補的で対称的な対のｐ型とｎ型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を使用する集積回路（ＩＣ）を構築する技術である。ＣＭＯＳデバイスは、他の形態の論理回路、例えば、トランジスタ−トランジスタ論理回路（ＴＴＬ）またはＮ型金属酸化物半導体（ＮＭＯＳ）論理回路ほど多くのエネルギーを消費しない（例えば、多くの廃熱を出さない）。これらの論理回路は、デバイスが状態を変えていない時でさえ通常、いくらかの定在電流を有する。
標準的な製造プロセスにおいては、材料及びプロセスのばらつきと汚染物質が原因で、ウエハ毎に多くの致命的な欠陥があるのが普通である。このような欠陥は、障害デバイスの原因となる半導体結晶の欠陥や、金属導体間の短絡を含み得る。ある欠陥は、チップ候補を欠陥品または不適合にし得るが、これは、一般的には、許容可能であるとみなされる。なぜなら、各ウエハは、多数のチップ候補を含み、欠陥による少数のチップ候補の損失は、最小限で、適合チップを製造する歩留まり及び費用に織り込まれている。歩留まりは、適合チップの数を候補チップの総数で割ったものを指す。
この致命的な（すなわち、不適合チップを生じさせる）欠陥の数は、しかしながら、ウエハがただ１つまたはごく少数の個別の候補チップしか含まない非常に大きい（例えば、≧５ｘ５ｃｍ）センサにとっては許容できない。例えば、ただ１つの候補チップしか持たないウエハ上の（例えば、２つの電源導体間の）１つの短絡は、ウエハ全体をスクラップにし得る。別の例においては、候補チップが１つの場合、他のドライバとデイジーチェーンで結合されたドライバ（例えば、行ドライバ）における欠陥も、この結合が、他のドライバに制御を渡すトークンを提供するので、ウエハ全体をスクラップにし得る。結果として、従来の半導体製造プロセス及び設計を用いると、適合チップの歩留まりは、ほぼゼロになる可能性がある。
致命的なデバイスの故障を引き起こすウエハの欠陥の数を減らすために、構成要素を回路に追加、または、ステップを行うことができる。例えば、一実施形態においては、マトリクス型集積回路は、行ドライバモジュールと、垂直列と水平行に配置されたセル素子の二次元（２Ｄ）アレイとを含む。２Ｄアレイの各セル素子は、類似の機能（例えば、画素検出素子、画素イメージ素子、画素表示素子、または、メモリ素子）を提供する。行ドライバモジュールは、少なくとも２つの行ドライバと多数決論理モジュールとを含む。少なくとも２つの行ドライバは、２Ｄアレイの少なくとも１つの行のセル素子の少なくとも２本の共有線で制御信号を生成するように構成され、各行ドライバは、少なくとも３本の制御線で制御信号を生成するように構成され、少なくとも２つの行ドライバの少なくとも２本の制御線は、共有線であり、各共有線は、少なくとも２つの行ドライバのうちの他の行ドライバの対応する共有線に結合される。多数決論理モジュールは、行ドライバの１つの少なくとも３本の制御線に結合され、少なくとも３本の制御線の制御信号に基づいて出力を生成するように構成される。
追加の詳細及び例を以下に記載する。図１は、３００ｍｍの直径１３０を有する半導体ウエハ１００の例を示す。ウエハは、３００ｍｍ、２００ｍｍ、１５０ｍｍ、１２５ｍｍ、及び、１００ｍｍ等、様々な直径を有してよい。ウエハが生成できるダイの最大数は、ウエハの直径とダイの寸法によって決まる。例えば、３００ｍｍのウエハ１００は、１４８個の２０ｍｍの正方形ダイ１１０を生成できる。従来、各ダイは、個別の機能回路として働くように設計されており、個々にパッケージにされ、他の電子部品及び回路に結合されてよい。上記のように、材料とプロセスに特有のばらつきと汚染物質とが原因で、一般的には、製造されたダイまたはチップ候補が全て、機能するまたは適合した回路となるわけではない。数個のチップ候補が、それらのチップでできた回路が、チップの要件（例えば、最大許容電流）内で機能しないほど重大な欠陥を有する場合がある、また、チップの他のエリアまたは結合された回路に影響を与える場合さえある。致命的な欠陥は、チップの要件内で機能しないチップを生じる欠陥であり、このようなチップは、不適合チップまたはダイ１１２と呼ばれる。図１は、６個の不適合ダイ１１２を有するウエハを示す。
従来、ダイに集積回路を製造するプロセスは、フォトリソグラフィを用いて、基板（例えば、ウエハ）上の感光性化学物質のフォトレジスト（または、単にレジスト）にフォトマスクまたはレチクルから幾何学的パターンを転写することを伴う。フォトマスクまたはレチクルは、穴または透明部分を有する不透明なプレートで、既定のパターンで光を通すのを可能にする。ドーピング、イオン注入、エッチング、及び、蒸着と共に、一連の異なるレチクルを使用して、集積回路を製造してよい。集積回路のフィーチャサイズは、一般に、レチクル、レチクルへの光源の光波長、フォトレジスト、露光時間、及び、エッチングプロセスによって決定される。５０ｎｍ未満のフィーチャの製造に使用できるレチクルもある。従来、レチクルは、ウエハより小さい。例えば、ウエハ１００は、図１に示すように、３００ｍｍの直径を有し、２０ｘ２０ｍｍのレチクルエリア１２０を有してよい。比較的小さいフィーチャ（＜２００ｎｍ幅）を生成する現行の技術は、５０ｍｍ（例えば、４０ｘ４０ｍｍ）以下のレチクル寸法を有する。ステッパを使用して、ウエハ全体にわたってレチクルのイメージを複製する。ステッパは、スライドプロジェクタまたは写真引き伸ばし機と動作が類似したＩＣ製造に使用されるデバイスである。ダイは、レチクルエリアより小さくてもよく、同じサイズでもよく、または大きくてもよい。図１は、ダイ１１０と同じサイズのレチクルエリア１２０を示す。ダイとレチクルは、図示するのが簡単なように正方形として示しているが、長方形または任意の幾何学的形状であってよい。レチクルは、一般に、ウエハの面積を最大にするように長方形である。
図２は、３００ｍｍの直径１３０と、３２個の４０ｍｍ（１３４）の正方形ダイ１１４を有する半導体ウエハ１００の例を示す。レチクルエリア１２２は、ダイ１１４と同じサイズを有する。図３は、３００ｍｍの直径と、多くの５ｍｍの正方形ダイ１１６を有する半導体ウエハ１００の例を示す。レチクルエリア１２４は、ダイ１１６より大きい。図３において、２０ｘ２０ｍｍのレチクルを使用して、レチクルエリア毎に、１６個の５ｘ５ｍｍのダイ１１６を製造する。
図４は、３００ｍｍの直径と、１つの２００ｍｍの正方形ダイ１１８を有する半導体ウエハ１００の例を示す。レチクルエリア１２６は、ダイ１１８より小さい。ダイが、レチクルエリアと同じサイズ、または、レチクルエリアより小さいサイズの時、レチクルエリア間のレチクル境界１２８は、一般に、ソーもしくはレーザを用いて、ウエハダイシング中に切断される、または、そうでない場合、回路機能及び動作で使用されない。レチクルエリア１２６が、ダイ１１８より小さい時、導電体（例えば、アルミニウム、金、銅、または、ポリシリコン）またはトレースは、レチクル境界１２８を超えて伸びてよく、導電体またはトレースを使用して、１つのレチクルエリアから他のレチクルエリアに回路フィーチャを接続できる。本明細書で使用される場合、トレース（または、線）は、集積回路の回路素子（例えば、トランジスタ、ダイオード、コンデンサ、抵抗器、または、インダクタ）またはセルを一緒に接続するのに使用される導電体である。セルは、ＩＣの様々なエリアで複製される回路素子を有する回路またはモジュールである。レチクルエリア内で生じる材料またはプロセスのばらつきが原因の欠陥に加えて、レチクル境界１２８でも欠陥が生じる場合がある。例えば、端部でのフォトレジストの露光過多または露光不足により、エッチング過多またはエッチング不足（または、ドーピング過多またドーピング不足）となり、開放またはショートが起こる。ショートすなわち短絡は、電子回路の２つのノード間の偶発的または意図しない接続であり、意図しない接続を通して過度の電流が流れることがある。開放すなわち開回路は、２つのノード間の無限大の抵抗であり、接続されるはずの回路素子が電気的に切断されることがある。
超大面積集積回路（例えば、レチクルエリアより大きいダイ）、または、ウエハスケールインテグレーション（ＷＳＩ）で生じ得る様々な欠陥により、適合チップがゼロに近い歩留まり、または、許容できない歩留まりとなることがある。ウエハスケールインテグレーションは、半導体ウエハ（例えば、シリコンウエハ）全体を使用して１つのスーパーチップを生産する非常に大きい集積回路である。本開示を通して、超大面積ＣＭＯＳイメージセンサに言及する。この技術（例えば、回路、デバイス、及び、方法）と開示された解決法は、従来のイメージセンサ、ｘ線イメージセンサ、ディスプレイ、メモリアレイ、及び、任意の他のマトリクス型集積回路に適用してもよい。
医用イメージング（例えば、ｘ線イメージング）、天文学、映画撮影、科学的イメージング、及び、他のハイエンドイメージング用途に使用される超大面積ＣＭＯＳイメージセンサ等の適合超大面積集積回路は、より小さい（すなわち、５０ｘ５０ｍｍイメージセンサより小さい）イメージセンサを超える改良されたイメージング性能を有し得る。従来のイメージセンサと超大面積ＩＣは、イメージまたは画素セル素子の二次元（２Ｄ）アレイを含むマトリクス型集積回路である。これらのイメージセル素子はそれぞれ、フォトン（例えば、光またはｘ線のフォトン)を検出し、特定の位置のフォトンを電荷または電流に変換する類似の機能を行う。検出されたフォトンと、アレイ上のフォトンが検出されないエリアとのパターンを使用して、イメージを生成する。イメージセル素子の電子部品は、列及び行に伸びる垂直（ｙ軸）及び水平（ｘ軸）の電気的トレースに、それぞれ、類似の電気的接続を有し得る。列の垂直トレース（例えば、列トレース）と行の水平トレース（例えば、行トレース）を使用して、電力、制御信号、及び、基準信号をイメージセル素子に分配でき、また、イメージセル素子から出力を受信できる。垂直、列、水平、及び、行は、半導体基板の大きい面を相対的に指す。本開示を通して、垂直トレースまたは列に言及する。基板の向きを９０度回転させると、垂直トレースフィーチャは、水平トレースにも適用し得る、また、列フィーチャは、行にも適用し得る。フィーチャの説明を簡単にするために、垂直トレース及び列を使用する。
垂直トレース及び水平トレースは、アレイの端部または周辺のセル素子によって共有される信号分配及び信号処理の回路またはネットワークまで伸びてよい。本明細書で使用される場合、アレイの端部または周辺の複数のセル素子によって共有される信号分配回路または信号処理回路は、共有回路または共有モジュールと呼ばれる。共有モジュールは、電力、制御信号、及び、基準信号をセル素子に提供できる。さらに、共有回路または共有モジュールは、セル素子から出力の信号処理も行ってよい。電力は、セル素子のトランジスタ及び他の電子部品を作動させるのに使用される電位、及び、関連する電流を指し、ＶDDもしくはＶCC（正電位)、接地もしくはＧＮＤ（ゼロに近い電位、約［〜］０ボルト［Ｖ］または電位基準）、及び、ＶSS（負電位）等である。イメージセンサ等の多くのデジタル回路にとって、公称供給電圧または正電圧（ＶDDまたはＶCC）は、１．８Ｖ、２．４Ｖ、３．３Ｖ、または、５．０Ｖであってよい。本明細書で使用される場合、制御信号は、セル素子の機能制御に使用されるデジタル信号を指す。デジタル信号は、一連の離散値を表す信号であり、２つの可能な値を有する論理信号、論理「１」または高電位（例えば、ＶDD／２からＶDDまたは［ＶCC−ＴｈｒｅｓｈｏｌｄHigh値］からＶCC）と、論理「０」または低電位（例えば、〜０ＶからＶDD／２、〜０Ｖから［０Ｖ＋ＴｈｒｅｓｈｏｌｄLow値］、または、ＶSS／２からＶSS）等である。本明細書で使用される場合、基準信号は、アナログ信号を指す。アナログ信号は、信号の時変特徴（変数）が、何らかの他の時変量を表す連続信号である。あるシナリオにおいては、制御信号は、アナログ信号を含むことができ、または、基準信号は、デジタル信号を含むことができるが、本開示においては、用語の一貫性と説明を簡便さのために、制御信号は、デジタル信号とし、基準信号は、アナログ信号とする。
共有モジュールは、４つの端部全て、３つの端部、２つの端部、または、１つの端部のみ等、２Ｄアレイの４つの端部のいずれかに配置できる。軸の１つ（例えば、ｙ軸）の導電トレースは、アレイの端部または周辺に伸びてよい。超大面積集積回路（例えば、超大面積ＣＭＯＳイメージセンサ）の場合、導電トレースは、複数のレチクルエリアを超えて伸び、少なくとも１つのレチクル境界を横切る。例えば、１つの軸に沿った機能する導電トレースは、５０ｍｍより大きくてよい。
図５は、セル素子２１０の２Ｄアレイのマトリクス型集積回路のレチクル境界１２８の拡大図を示す。各セル素子２１０は、垂直な導電トレース２３０Ａ及び２３０Ｂに各セル素子２１０を電気的に結合する少なくとも１つの導電性相互接続２１２を有する。一般的に、レチクルエリア内のフィーチャのアライメントは、レチクルエリア間（すなわち、２つのレチクル１２６Ａと１２６Ｂの間）のフィーチャのアライメントより正確であり得る。レチクルエリア内のレチクルは、互いに光学的に整列できる、一方、隣接するレチクルは、機械的ステッパを介して互いに整列する。図５は、第１のレチクルエリア１２６Ａの垂直導電トレース２３０Ａと、第２のレチクルエリア１２６Ｂの垂直導電トレース２３０Ｂとの間に生じ得る僅かなミスアライメントを示す、このミスアライメントは、レチクル境界の欠陥の可能性も増加させることがある。欠陥２０８（例えば、材料もしくはプロセスのばらつき、または、汚染物質）が、２つの垂直導電トレース２３０Ａ間に示されている。この欠陥２０８は、導電トレース２３０Ａ間にショートを起こすことがある。
上記のように、欠陥は、障害セル素子の原因となる半導体結晶の欠陥、または、導電トレース間の短絡等、様々な原因を有し得る。欠陥は、駆動回路（例えば、行ドライバ）でも生じることがあり、前のドライバからの出力を使用する入力を有する次のドライバの信号の伝達を妨げ得る、これは、駆動回路の誤動作を引き起こすことがある。これらの欠陥のいずれかの欠陥が致命的となって、ダイを不適合にし得る、この結果、歩留まりが低くなる場合があり、超大面積集積回路等、１つのダイまたはごく少数のダイを有するウエハにとっては特に問題となり得る。
ある種の歩留まり強化を達成する技術は、故障した経路からの信号を無視するために使用される多数決スキームと共に信号の冗長並行処理を使用すること、チップ全体の故障の原因となる短絡を防止するローカル電流の制限、及び、イメージから欠陥画素の情報を取り除く外部の欠陥修正を含む。２０１６年１月２７日出願のＵ．Ｓ．特許出願番号１５／００７，３１２「Ｍａｔｒｉｘ Ｔｙｐｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｆａｕｌｔ Ｉｓｏｌａｔｉｏｎ Ｃａｐａｂｉｌｉｔｙ」は、チップ全体の故障の原因となる短絡を防止または低減するためにローカル電流を制限する回路の例を開示しており、参照により、その全体を本明細書に組み込む。
図６及び図７は、故障した経路からの信号を無視するために使用される多数決スキームと共に信号の冗長並行処理に使用できるデジタル論理回路（例えば、論理ステートメントまたは多数決論理モジュール）に結合された行ドライバを含む駆動回路を示す。
図６は、デジタル論理回路（例えば、論理ステートメント）に結合された行ドライバ回路（例えば、行ドライバ）を示す。行ドライバ回路３４０は、各行に対して共有線３６２Ａ及び３６２Ｂによって結合された複数の行ドライバを含む。ここで、各行の行ドライバ回路及び論理ステートメントを行ドライバ論理回路３４２Ａ及び３４２Ｍと呼ぶ。図のように、行ドライバ（ドライバ１〜Ｐ）及び論理ステートメントは、Ｍ行（行１〜Ｍ）に順番に配置され、各行ドライバは、論理ステートメントを伴う。２つの行ドライバと、論理多数決回路とが、行ドライバモジュール３５０を形成してよい。各行ドライバ（ドライバ１〜Ｐ）は、入力（例えば、トークン入力またはＴｏｋｅｎ＿Ｉｎ）と、少なくとも３つの出力（例えば、トークン出力もしくはＴｏｋｅｎ＿Ｏｕｔ、第１の制御信号もしくはＣｏｎｔｒｏｌＳｉｇｎａｌ１、及び、第２の制御信号もしくはＣｏｎｔｒｏｌＳｉｇｎａｌ２）を有する。（行１〜行Ｍ）の各行ドライバの出力ＣｏｎｔｒｏｌＳｉｇｎａｌ１の線は、一緒に結合され、論理ステートメント（例えば、論理多数決回路）の入力に結合される。各行ドライバ（ドライバ１〜Ｐ）の出力ＣｏｎｔｒｏｌＳｉｇｎａｌ２の線は一緒に結合され、論理ステートメント（例えば、論理多数決回路）の入力に結合される。複数の行ドライバ（ドライバ１〜Ｐ）の１つが誤った信号を生成した場合でさえ、複数の行ドライバを使用して、有効な信号を行に提供できる。過半数の行ドライバが、欠陥のある行ドライバからの誤った信号をオーバーライドまたは克服する。例えば、ドライバ２が、高電位に結合される等、欠陥のあるまたは不適合な回路（例えば、行ドライバ）を有する場合、他のドライバ回路（例えば、ドライバ１と、ドライバ３〜ドライバＰ）が、正しい信号を駆動して、ドライバ２からの誤った信号をオーバーライドできる。
図７は、様々な数の制御信号出力（ＣｏｎｔｒｏｌＳｉｇｎａｌ１〜Ｋ）を有する行ドライバ３６０Ａ及び３６０Ｐと、論理ステートメント３７０Ａ及び３７０Ｐとを有する行ドライバモジュール３５２を示す。別の例（図示せず）においては、行ドライバは、複数の非共有出力（例えば、トークン出力）も含んでよい。行ドライバの追加の制御信号出力または追加の非共有出力と、論理ステートメントの追加の非共有出力は、誤りを検出及び訂正するための冗長性をさらに追加できるが、多くの回路部品を追加して、ウエハまたはダイフットプリントをより使うことになる。図６の行ドライバモジュール３５０は、図７の行ドライバモジュール３５２と類似しており、ここで、制御信号出力（ＣｏｎｔｒｏｌＳｉｇｎａｌ１及びＣｏｎｔｒｏｌＳｉｇｎａｌ２）の数は、２つである。別の例においては、図６の行ドライバと論理ステートメントは、行ドライバ３６０Ａ及び３６０Ｐと、論理ステートメント３７０Ａ及び３７０Ｐで置き換えることができる。例えば、行ドライバ論理回路３４２Ａ及び３４２Ｍは、行ドライバ３６０Ａ及び３６０Ｐと、論理ステートメント３７０Ａ及び３７０Ｐを含み得る。
図８は、セル素子のアレイに制御信号を提供するために使用される行ドライバの例を示す。ドライバは、他の回路または構成要素（例えば、セル素子）を制御するために使用される電子回路または他の電子部品である。セル素子のアレイ（例えば、ＭｘＮアレイ）においては、行ドライバが、行のセル素子に制御信号を提供して、列の読み取り、または、列からセル素子への書き込みを行う。イメージングアレイまたはマトリクスを有するイメージングデバイスにおいて、行ドライバは、制御信号を行の画素検出器に提供して、列の出力で画素検出器の値を読み取る。行ドライバからの制御信号は、全ての行が読み出されるまで、アレイの各行を順次、トラバースする。従来、行は、制御信号を提供し、列は、セル素子の出力を生成する。よって、マトリクスイメージャ（または、イメージングアレイ）において、各画素からのデータは、一度に一行、列を通して読み出される。
行ドライバは、デイジーチェーンでつなぐことができ、ある行ドライバから次の行ドライバにトークン（または、トークン信号）を渡して、各画素の読み出しを開始できる。行ドライバが互いに依存していることは、損傷したトークンが致命的なデバイスの故障を生じる場合があるので、行ドライバの信頼性が重要になり得る。トークン信号は、シーケンスまたはループの１つのモジュールから、シーケンスの他のモジュールに制御を転送するために使用される信号である。トークン信号を使用して、動作が互いに干渉しないようにモジュール間の動作を調整できる。従来、ダイまたはチップは、２５６未満の行ドライバを有し得るので、行ドライバの故障の可能性は低い。また、欠陥が行ドライバで生じる時、致命的な欠陥は、候補チップで生じ、候補チップは取り除かれる。ウエハが、多数の（例えば、５０を超える）候補チップを生成する時、行ドライバの欠陥による不適合ダイまたはチップの数は、依然として適合ダイまたはチップの許容可能な歩留まりを生成し得る。超大面積集積回路は、より多くの行ドライバ（例えば、１０００を超える行ドライバ）を有してよい。ある例においては、超大面積集積回路は、４０００を超える行ドライバを有してよい。多数の行ドライバは、行ドライバが致命的な欠陥を生成する可能性を増加させる。さらに、超大面積集積回路のウエハは、ごく少ない候補チップ（例えば、１つまたは４つの候補チップ）を有してよく、これによって、候補チップあたりの価値が高くなる。致命的な欠陥（例えば、行ドライバの欠陥）が原因の多数の行ドライバと低い歩留まりが組み合わさると、行ドライバの欠陥は、超大面積集積回路にとって許容できないものになる。本明細書に記載の技術（回路、デバイス、及び、方法）は、行ドライバ回路を改良する。
図８を参照すると、行ドライバは、入力（例えば、Ｔｏｋｅｎ＿Ｉｎ及びＣｌｋＢ）と、出力（例えば、Ｔｏｋｅｎ＿Ｏｕｔ、ＣｏｎｔｒｏｌＳｉｇｎａｌ１、及び、ＣｏｎｔｒｏｌＳｉｇｎａｌ２）と、回路構成要素（例えば、ＣＭＯＳトランジスタＱｌｌ、Ｑ１２、Ｑ１３［ｎ型ＭＯＳＦＥＴまたはＮＭＯＳトランジスタ］、及び、インバータＵ１１、Ｕ１２、Ｕ１３、Ｕ１４、Ｕ１５）とを含み得る。行ドライバは、（ＣｌｋＢの）クロック信号と（Ｔｏｋｅｎ＿Ｉｎの）トークン制御信号によって作動される。図８に示す行ドライバは、行のセル素子に結合された（ＣｏｎｔｒｏｌＳｉｇｎａｌ１の）第１の制御信号と（ＣｏｎｔｒｏｌＳｉｇｎａｌ２の）第２の制御信号を生成する。ＣｏｎｔｒｏｌＳｉｇｎａｌ１（ＣＳ１）及びＣｏｎｔｒｏｌＳｉｇｎａｌ２（ＣＳ２）は、これらの制御線がセル素子に結合されるので、共有線とも呼ぶことができる。共有線は、複数のモジュール（例えば、行ドライバ、多数決論理モジュール、または、セル素子）と共有または結合される制御線である。ある例においては、共有線は、セル素子に結合された制御線である。
図８に示す行ドライバは、シーケンスの次の行ドライバに渡される（Ｔｏｋｅｎ−Ｏｕｔの）トークン制御信号を生成する。トークン信号を使用して、行のセル素子を制御（例えば、行の画素検出器の読み取りを開始）する。Ｔｏｋｅｎ−Ｏｕｔの制御線はセル素子に結合されていないので、または、Ｔｏｋｅｎ−Ｏｕｔは、１つのモジュール（例えば、次の行ドライバ）に結合されているので、Ｔｏｋｅｎ−Ｏｕｔは、非共有線（図６及び図７の３７２を参照）と呼ぶことができる。非共有線は、共有線でない（すなわち、共有線に結合されていない）制御線である。ある例においては、非共有線は、行ドライバと多数決論理モジュールの間のトークン線、または、２つの行ドライバ間のトークン線等、２つのモジュールを直接、結合する制御線である。
図８は、（２本の共有線と１本の非共有線で）３つの制御信号を生成する行ドライバの一例を示す。他の例においては（図示せず）、行ドライバは、（３つの共有線と１つの非共有線で）３つの制御信号等、（共有線及び非共有線の組み合わせで）少なくとも３つの制御信号を生成できる。図８においては（適切な動作で、ほぼ欠陥なく）、ＣｏｎｔｒｏｌＳｉｇｎａｌ１とＴｏｋｅｎ＿Ｏｕｔの出力は、同じ論理値を有し、ＣｏｎｔｒｏｌＳｉｇｎａｌ２は、ＣｏｎｔｒｏｌＳｉｇｎａｌ１とＴｏｋｅｎ＿Ｏｕｔの逆論理値を有する（例えば、Ｔｏｋｅｎ＿Ｏｕｔ＝ｌ、ＣｏｎｔｒｏｌＳｉｇｎａｌ１＝１、及び、ＣｏｎｔｒｏｌＳｉｇｎａｌ２＝０、または、Ｔｏｋｅｎ＿Ｏｕｔ＝０、ＣｏｎｔｒｏｌＳｉｇｎａｌ１＝０、及び、ＣｏｎｔｒｏｌＳｉｇｎａｌ２＝ｌ）。行ドライバで欠陥が生じる場合、Ｔｏｋｅｎ＿Ｏｕｔ、ＣｏｎｔｒｏｌＳｉｇｎａｌ１、及び、ＣｏｎｔｒｏｌＳｉｇｎａｌ２は、無効な値を生成することがあり、これは、様々なエラーを生じ得る。
図９は、イメージングデバイスのイメージングマトリクスまたはアレイの行回路の例を示す。各列（例えば、列１−Ｎ）は、画素回路（例えば、フォトダイオードを含むＵｌ〜ＵＮ）に結合され、出力（例えば、出力１−Ｎ）を画素回路から読み取るイメージデータに提供する。画素回路は、ｎ型ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）ＱＮ１、ＱＮ２、及び、ＱＮＮとｐ型ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）ＱＰ１、ＱＰ２、及び、ＱＰＮとによって制御される。ＣｏｎｔｒｏｌＳｉｇｎａｌ１（ＣＳ１）は、ＮＭＯＳトランジスタ（スイッチ）ＱＮ１、ＱＮ２、及び、ＱＮＮのゲートに結合され、ＣｏｎｔｒｏｌＳｉｇｎａｌ２（ＣＳ２）は、ＰＭＯＳトランジスタ（スイッチ）ＱＰ１、ＱＰ２、及び、ＱＰＮのゲートに結合される。適切な動作においては、ＣｏｎｔｒｏｌＳｉｇｎａｌ２は、ＣｏｎｔｒｏｌＳｉｇｎａｌ１の逆元である。
本明細書に記載の技術、デバイス、及び、プロセスは、アクティブマトリクスイメージャ等のマトリクス型回路を改良できる。マトリクス型回路においては、行の読み取りは、行ドライバによって制御され、行ドライバは、デイジーチェーンで一緒につながれて、１つの行ドライバから次の行ドライバにトークンを渡して、各線のデータ読み取りを開始する。デイジーチェーンは、複数のモジュール、回路、または、デバイスがシーケンスまたはリング（またはループ）で一緒に配線された配線スキームである。例えば、以前または前の行ドライバのトークン出力は、デイジーチェーンまたはシーケンスの後または次の行ドライバのトークン入力に入力を提供する。本明細書に記載の技術、デバイス、及び、プロセスを用いることによって、チップ全体に致命的な欠陥を生じることなく、数個の行ドライバの欠陥を許容でき、これによって、歩留まりを高くすることができる。
ＩＣの設計段階で、複数の行ドライバ回路が、各行に対して並列に配置され、共有線及び出力制御信号と、個別の（非共有）線及び出力制御信号とが識別される。例えば、真理値表が、共有及び個別の制御信号の異なる状態に基づいて、所望のトークンステータスを用いて構築される。真理値表を使用して、デジタル論理回路（例えば、論理多数決回路または論理ステートメント）が、次の行ドライバ回路の入力で、トークンの正確な状態を決定するように作成される。例えば、２つの共有制御信号とトークン信号がある場合、２ ｏｕｔ ｏｆ ３（ＴＯＯＴ）多数決スキームを使用して、次の行ドライバで正確なトークン状態を決定できる。論理回路は、行ドライバのトークン出力と、次の行ドライバのトークン入力との間に配置される。
表１は、図６及び図８に示す行ドライバの真理値表を提供する。真理値表は、図９に示す行回路で使用できる。太字及びアンダーラインを引いた値は、誤った値を示す。

表１
図１０は、表１に示す真理値表を実施する回路を示す。Ｕ３は、ＣｏｎｔｒｏｌＳｉｇｎａｌ２をＣｏｎｔｒｏｌＳｉｇｎａｌ２Ｂ（または、第２の制御信号バー）に反転するインバータであり、Ｕ４は、出力Ｑｏｕｔを反転するインバータである。Ｑ１〜Ｑ５は、ＰＭＯＳトランジスタであり、Ｑ６〜Ｑ１０は、ＮＭＯＳトランジスタである。図１０は、２ ｏｕｔ ｏｆ ３（ＴＯＯＴ）多数決スキームを提供する。ＴＯＯＴ多数決スキームは、論理多数決回路の無い従来の行ドライバ接続で使用される、間違っている場合もあるトークン出力にのみ依存する代わりに、３つの値のうちの２つを使用して正確な値を決定する。Ｑｏｕｔ＝ＣＳ１＊ＣＳ２Ｂ＋ＴＯ（ＣＳ１＋ＣＳ２Ｂ）で表される等式は、真理値表の公式を示し、ここで、Ｑｏｕｔは、論理多数決回路の出力を表し、ＣＳ１は、ＣｏｎｔｒｏｌＳｉｇｎａｌ１を表し、ＣＳ２Ｂは、ＣｏｎｔｒｏｌＳｉｇｎａｌ２の逆元、ＴＯは、Ｔｏｋｅｎ＿Ｏｕｔまたはトークン出力、Ｑｉｎは、論理多数決回路の入力である。図９は、表１に示す真理値表の回路の一例を示すが、他の回路は、同じまたは類似の結果を生じ得る。さらに、他の回路は、追加の入力または出力を使用してよい。
論理多数決回路は、所定のスキーム（例えば、真理値表）に関して、過半数の一致する（ｃｏｎｇｒｕｅｎｔ）制御信号に基づいて、有効な出力を決定できる。Ｃｏｎｇｒｕｅｎｔは、所定のスキーム（例えば、真理値表）に従って互いに一致する信号を指す。真理値表は、論理で使用される数学表、詳細には、ブール代数、ブール関数、及び、命題計算に関連して、論理式の各関数項に対して、すなわち、論理式の論理変数がとる値の各組み合わせに対して、論理式の関数値を計算するために使用される数学表である。詳細には、真理値表を使用して、命題式が、全ての正当な入力値に対して真であるか否か、すなわち、論理的に有効であるか否かを見分けることができる。
真理値表は、行ドライバ（図示せず）の４つの制御信号出力に対して生成されてもよく、タイブレーカとしての特定の制御信号と共に、３ ｏｕｔ ｏｆ ４（ＴＯＯＦ）スキームを使用してもよく、または、２ ｏｕｔ ｏｆ ４スキーム（２つの誤った信号が生成される必要があるので、これは、まれである）を使用してもよい。
アレイの各セル素子は、類似の機能（例えば、画素検出素子、画素表示素子、または、メモリ素子）を提供する。国際出願第ＷＯ２０１５０３８７０９号及びＵ．Ｓ．特許第９，３８０，２３９号「Ｐｉｘｅｌ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｃｏｎｓｔａｎｔ Ｖｏｌｔａｇｅ Ｂｉａｓｅｄ Ｐｈｏｔｏｄｉｏｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｉｍａｇｉｎｇ Ｍｅｔｈｏｄ」は、セル素子２１０として使用されてよいイメージングアレイまたはマトリクスの画素回路または検出器素子の例を開示しており、参照により、その全体を本明細書に組み込む。図１１は、イメージングアレイまたはマトリクスの画素回路または検出器素子を含むセル素子４１０を示す。各画素回路４１０は、フォトダイオードＰＤ、バイアス回路１０、電荷電圧変換器（コンデンサ）ＣＩ、及び、スイッチＳＷ１、ＳＷ２を含む。スイッチは、トランジスタから形成できる。フォトダイオードは、フォトンを電荷または電流に変換する。バイアス回路１０は、オペアンプ（ｏｐアンプ）２０と電圧源４０を含む。画素回路は、制御信号３１４ＲＥＳＥＴ及びＳＥＬＥＣＴと基準信号３１６ＢＩＡＳとに基づいて、動作するように構成されてよい。ＶＣＣ、ＶＳＳ、及び、ＧＮＤは、電圧または電力３１２をｏｐアンプ２０と画素回路の他の構成要素とに提供し、データ線は、出力３１８を提供する。図６〜図１０の行ドライバ回路の共有線（例えば、ＣｏｎｔｒｏｌＳｉｇｎａｌ１及びＣｏｎｔｒｏｌＳｉｇｎａｌ２）は、図１１、１２、及び、１４の制御信号３１４の少なくとも１つに結合できる。
図１２は、イメージングアレイまたはマトリクスの画素回路または検出器素子を含む他のセル素子４１２を示す。各画素回路４１２は、フォトダイオードＰＤ、バイアス回路１０、ゲイン切替回路５０、電荷電圧変換器（コンデンサ）Ｃ１、Ｃ２、及び、スイッチＳＷ１、ＳＷ２を含む。ゲイン切替回路５０は、電圧比較器５２（例えば、ｏｐアンプ）と、ラッチ５４及びスイッチＳＷ３、ＳＷ４を有する選択回路とを含む。画素回路は、制御信号３１４ＲＥＳＥＴ及びＳＥＬＥＣＴと、基準信号３１６ＢＩＡＳとに基づいて、動作するように構成されてよい。ＶＣＣ、ＶＳＳ、及び、ＧＮＤは、電圧または電力３１２を、ｏｐアンプ２０、電圧比較器５２、ラッチ５４、及び、画素回路の他の構成要素に提供する。データ線及びゲインビット値（ＧＢ）は、出力３１８を提供する。ラッチまたはフリップフロップは、２つの安定した状態を有する回路で、状態情報の記憶に使用できる。
画素回路または検出器素子は、ｘ線検出器アレイまたはマトリクス（すなわち、ｘ線イメージャ）で使用されてよい。ｘ線検出器素子（または、検出器素子）は、ｘ線フォトンを電荷に変換する検出器画素の素子を指す。検出器素子は、光伝導体材料を含んでよく、光伝導体材料は、直接検出スキームにおいて、ｘ線フォトンを電荷（電子と正孔の対）に直接、変換できる。適切な光伝導体材料は、ヨウ化水銀（ＨｇＩ2）、ヨウ化鉛（ＰｂＩ2）、ヨウ化ビスマス（ＢｉI3）、テルル化カドミウム亜鉛（ＣｄＺｎＴｅ）、または、非晶質セレン（ａ−Ｓｅ）を含むが、これらに限らない。ある実施形態においては、検出器素子は、図１３に示すように、ｘ線フォトンを光に変換するシンチレータ材料と、シンチレータ材料に結合されて、その光を電荷に変換する感光性素子とを含んでよい（すなわち、間接的検出スキーム）。図１３は、間接的検出スキームを用いた、ｘ線検出器素子４２０の層に対する放射線源４２２を示し、ｘ線検出器素子４２０は、基板４２４と、感光性素子及び検出器回路４２６と、シンチレータ材料層４２８を含む。ｘ線検出器素子４２０は、他の層を含んでよく、図示の部分が、複数の層を含んでよく（例えば、検出器回路４２６は、複数の処理層を含む）、または、層は、異なる順であってよい。適切なシンチレータ材料は、酸硫化ガドリニウム（Ｇｄ2Ｏ2Ｓ：Ｔｂ）、タングステン酸カドミウム（ＣｄＷＯ4）、ゲルマン酸ビスマス（Ｂｉ4Ｇｅ3Ｏ12またはＢＧＯ）、ヨウ化セシウム（ＣｓＩ）、または、ヨウ化セシウムタリウム（ＣｓＩ：Ｔｌ）を含むが、これらに限らない。適切な感光性素子は、フォトダイオード、フォトゲート、または、フォトトランジスタを含んでよい。
画素回路のための他の回路、または、セル素子を表す検出器素子も使用してよい。セル素子は、発光ダイオード（ＬＥＤ）からの（光を検出する代わりに）光を出すディスプレイアレイで使用される画素表示素子（図示せず）を表してもよい。
図１４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイまたはマトリクスのメモリ素子を含むセル素子４１６を示す。メモリ素子４１６は、６つのトランジスタ（Ｍｌ、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及び、Ｍ６）を含む。トランジスタＭｌ、Ｍ２、Ｍ３、及び、Ｍ４は、ビットを記憶し、トランジスタＭ５及びＭ６は、メモリ素子をビット線ＢＬに結合し、ビット線ＢＬは、書き込みのための入力と、読み取りのための出力として働く。ＶＤＤ及びＧＮＤは、電圧または電力３１２をトランジスタＭｌ、Ｍ２、Ｍ３、及び、Ｍ４に提供する。メモリ素子は、制御信号３１４に基づいて、書き込み時は、ワード線ＷＬ、ビット線ＢＬ、及び、ビット線の反転
を動作させ、読み取り時は、ワード線ＷＬを動作させるように構成される。読み取り時、ＢＬ及び
は出力３１８を提供する。ＳＲＡＭを図に示すが、フラッシュメモリ及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の他のメモリ素子も同様に構成されてよい。
図１１、１２、及び、１４は、マトリクス型ＩＣで使用されてよい異なるタイプのセル素子を提供する。開示の実施形態はマトリクスまたは２Ｄアレイのセル素子を有する他のタイプのＩＣに適用してもよい。
図１５は、行ドライバ論理回路３４２Ａ〜３４２Ｍを有するセル素子４５０のＭ行ｘＮ列の２Ｄアレイを示す。セル素子ＣＥｌ１〜ＣＥＭＮは、（図１１及び１２に示すような）画素検出素子、画素イメージ素子、画素表示素子、または、（図１４に示すような）メモリ素子を含み得る。各行は、行ドライバ論理３４２Ａ〜３４２Ｍを有する。各列は、各列から値を読み出し、各列に値を書き込む出力または入力回路（例えば、Ｏｕｔｌ〜ＯｕｔＮ）を有する。画素検出素子または画素イメージ素子に関しては、出力または入力回路は、各列から値を読み取る読み取り回路またはセンス回路を含み得る。画素表示素子または画素イメージ素子に関しては、出力または入力回路は、信号を各列に駆動する書き込み回路を含み得る。メモリ素子に関しては、出力または入力回路は、各列から読み取り、各列に信号を駆動する両方を行うように、読み取り回路と書き込み回路の両方を含むことができる。
別の実施形態においては、マトリクス型集積回路は、行ドライバモジュール３５０または３５２と、垂直列及び水平行に配置されたセル素子４５０の二次元（２Ｄ）アレイとを含む。２Ｄアレイの各セル素子ＣＥ１１〜ＣＥＭＮは、類似の機能（例えば、画素検出素子、画素イメージ素子、画素表示素子、または、メモリ素子）を提供する。行ドライバモジュールは、少なくとも２つの行ドライバ３６０Ａ及び３６０Ｐと、多数決論理モジュール３７０Ａとを含む。少なくとも２つの行ドライバは、２Ｄアレイの少なくとも１つの行のセル素子の少なくとも２本の共有線３６２Ａ及び３６２Ｋで、制御信号を生成するように構成され、各行ドライバは、少なくとも３本の制御線３６２Ａ、３６２Ｋ、及び、３７２で制御信号を生成するように構成され、少なくとも２つの行ドライバの少なくとも２本の制御線は、共有線であり、各共有線は、少なくとも２つの行ドライバのうち他の行ドライバの対応する共有線に結合される。多数決論理モジュールは、行ドライバの１つの少なくとも３本の制御線に結合され、少なくとも３本の制御線の制御信号に基づいて、出力を生成するように構成される。
ある例においては、マトリクス集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサであり、各セル素子は、画素にフォトダイオードを含む。ＣＭＯＳイメージセンサは、放射線をフォトダイオードの光フォトンに変換するシンチレータ層を含むＸ線イメージセンサであってよい。別の例においては、マトリクス集積回路は、ｘ線イメージセンサであり、各セル素子は、直接検出スキームでｘ線照射またはｘ線フォトンを直接、電荷に変換できる光伝導体材料を含む。
別の例においては、少なくとも３本の制御線のうちの１本の制御線は、行ドライバモジュール３５２の少なくとも２つのドライバ３６０Ａの１つを多数決論理モジュール３７０Ａに結合する非共有線３７２である。各行ドライバは、前の制御信号を受信して、行ドライバの動作を有効にする少なくとも１つのトークン制御入力と、シーケンスの次の行ドライバに制御を渡すための次の制御信号を生成するように構成された少なくとも１つのトークン制御出力とを含む。
別の例においては、マトリクス型集積回路は、複数の行ドライバモジュールをさらに含む。各行ドライバモジュールは、シーケンスまたはデイジーチェーンで、次の行ドライバモジュールに結合され、多数決論理モジュールの出力は、次の行ドライバモジュールの行ドライバの入力に結合される。各ドライバモジュールは、区別可能な行グループのセル素子の共有線で制御信号を生成でき、各区別可能な行グループは、セル素子の少なくとも１つの行を含む。例えば、区別可能な行グループは、マトリクス型集積回路の行のサブセットであってよい。
別の例においては、多数決論理モジュールは、少なくとも３本の制御線の制御信号を比較し、過半数の一致した制御信号に基づいて出力を生成する。多数決論理モジュールは、２ ｏｕｔ ｏｆ ３（ＴＯＯＴ）多数決回路、３ ｏｕｔ ｏｆ ４（ＴＯＯＦ）多数決回路、または、２ ｏｕｔ ｏｆ ４多数決回路を含んでよい。
別の例においては、各行ドライバモジュールは、少なくとも３つの行ドライバを含み、行ドライバの過半数は、セル素子に有効な制御信号を生成して、欠陥のある行ドライバからの少なくとも１つの誤った制御信号を克服する。各共有線は、行ドライバモジュールの行ドライバの出力を並行に結合する。
別の例においては、マトリクス型集積回路は、少なくとも千（１０００）の行ドライバを含む。別の例においては、マトリクス型集積回路の連続エリアは、レチクル境界を越えて伸びる。マトリクス型集積回路の連続エリアは、２５平方センチメートル（ｃｍ２）より大きくてよい。
図１６に示すフローチャートは、マトリクス型集積回路の行ドライバの少なくとも３本の制御線の制御信号から有効なトークン制御信号を生成する方法５００を示す。ある例においては、方法は、機械またはコンピュータ回路の命令として実行されてよく、ここで、命令は、少なくとも１つのコンピュータ可読媒体または少なくとも１つの非一時的機械可読媒体に含まれる。方法は、ステップ５１０のように、行ドライバの少なくとも３本の制御線で制御信号を生成するステップを含み、行ドライバの少なくとも２本の制御線は、共有線であり、少なくとも２本の共有線の制御信号は、二次元（２Ｄ）アレイの少なくとも１つの行のセル素子を制御し、各共有線は、他の行ドライバの対応する共有線に結合される。ステップ５２０のように、行ドライバの１つの少なくとも３本の制御線に結合された多数決論理モジュールを用いて所定のスキームに対して少なくとも３本の制御線の制御信号を比較するステップが続く。方法の次のステップは、ステップ５３０のように、所定のスキームに関して一致する過半数の制御信号に基づいて、多数決論理モジュールの出力で、トークン制御信号を生成することを含む。別の例においては、所定のスキームは、真理値表によって表すことができる。
別の例においては、方法は、次の行ドライバモジュールの行ドライバにトークン制御信号を伝達することと、次の行ドライバモジュールの行ドライバを作動させることと、次の行ドライバモジュールの行ドライバの少なくとも３本の制御線で制御信号を生成することとをさらに含むことができる。
別の例においては、方法は、行ドライバが障害のあるまたは誤った制御信号を共有線の１本で生成（または受信）することと、少なくとも２つの他の行ドライバを用いて、障害のあるまたは誤った制御信号を有する共有線で、有効な制御信号を生成することをさらに含むことができる。有効な制御信号は、障害のあるまたは誤った制御信号をオーバーライドする。方法は、２Ｄアレイの少なくとも１つの行のセル素子を有効な制御信号を用いて制御することをさらに含むことができる。
回路は、ハードウェア、ファームウェア、プログラムコード、実行可能コード、コンピュータ命令、及び／または、ソフトウェアを含み得る。非一時的コンピュータ可読記憶媒体は、信号を含まないコンピュータ可読記憶媒体であってよい。
本明細書に記載の機能ユニットの多くをモジュールとして分類した、より詳しく言うと、その実施の独立性を強調するためにモジュールとして分類したことを理解されたい。例えば、モジュールは、論理チップ、トランジスタ、または、他の構成要素を含むが、これらに限らないカスタムの超大規模集積（ＶＬＳＩ）回路またはゲートアレイを含むハードウェア回路として実施できる。モジュールは、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、プログラム可能アレイ論理回路、プログラム可能論理デバイス、または、類似のデバイスを含むが、これらに限らないプログラム可能ハードウェア装置で実施されてもよい。
本明細書を通して、「例」または「実施形態」と言及することは、例に関連して記載する具体的なフィーチャ、構造、または、特徴は、発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書の様々な箇所に出現する「例」または「実施形態」という語は、全て同じ実施形態を必ずしも指してはいない。
さらに、記載のフィーチャ、構造、または、特徴は、１つまたは複数の実施形態において適切な方法で組み合わされてよい。以下の記載において、発明の実施形態を完全に理解してもらえるように、多くの具体的な詳細（例えば、配置及び設計の例）を提供した。しかしながら、具体的な詳細の１つまたは複数が無くても、または、他の方法、構成要素、配置等を用いて、発明を実践できることを、当業者は認識されよう。他の例において、周知の構造、構成要素、または、動作は、発明の態様をあいまいにしないために、示さず、詳細に記載もしない。
上記の例は、１つまたは複数の用途において発明の原理を説明したものであり、発明の才を用いることなく、また、発明の原理及び概念を逸脱することなく、実施の形態、用法、及び、詳細に多くの修正を行い得ることは、当業者には明らかである。従って、発明を制限することは意図していない。発明の様々なフィーチャ及び利点は、次の請求項に記載する。

Claims (20)

  1. 垂直列と水平行に配置されセル素子であって、各セル素子が類似の機能を提供する、前記セル素子の二次元（２Ｄ）アレイと、
    行ドライバモジュールと、
    を含むマトリクス型集積回路であって、前記行ドライバモジュールは、
    前記２Ｄアレイの少なくとも１つの行のセル素子の少なくとも２つの共有線で制御信号を生成するように構成された少なくとも２つの行ドライバであって、各行ドライバは、少なくとも３本の制御線で制御信号を生成するように構成され、前記少なくとも２つの行ドライバの少なくとも２本の制御線は、前記共有線であり、各共有線は、前記少なくとも２つの行ドライバのうちの他の行ドライバの対応する共有線に結合される、前記少なくとも２つの行ドライバと、
    前記行ドライバの１つの前記少なくとも３本の制御線に結合され、前記少なくとも３本の制御線の前記制御信号に基づいて、出力を生成するように構成された多数決論理モジュールと、
    を含む、前記マトリクス型集積回路。
  2. 前記少なくとも３本の制御線のうちの１本の制御線は、前記行ドライバモジュールの前記少なくとも２つのドライバのうちの１つを前記多数決論理モジュールに結合する非共有線である、請求項１に記載のマトリクス型集積回路。
  3. 各行ドライバは、
    前の制御信号を受信して、前記行ドライバの動作を有効にするように構成されたトークン制御入力と、
    シーケンスの次の行ドライバに、制御を渡すための次の制御信号を生成するように構成されたトークン制御出力と、
    を含む、請求項１に記載のマトリクス型集積回路。
  4. 複数の行ドライバモジュールをさらに含み、各行ドライバモジュールは、シーケンス、またはデイジーチェーンで、次の行ドライバモジュールに結合され、前記多数決論理モジュールの前記出力は、前記次の行ドライバモジュールの行ドライバの入力に結合される、
    請求項１に記載のマトリクス型集積回路。
  5. 各ドライバモジュールは、区別可能な行グループのセル素子の共有線で前記制御信号を生成し、前記各区別可能な行グループは、セル素子の少なくとも１つの行を含む、請求項４に記載のマトリクス型集積回路。
  6. 前記多数決論理モジュールは、前記少なくとも３本の制御線の前記制御信号を比較し、過半数の一致した制御信号に基づいて、出力を生成する、請求項１に記載のマトリクス型集積回路。
  7. 前記多数決論理モジュールは、２ ｏｕｔ ｏｆ ３（ＴＯＯＴ）多数決回路を含む、請求項１に記載のマトリクス型集積回路。
  8. 前記多数決論理モジュールは、相補型金属酸化物半導体（ＣＭＯＳ）回路を含む、請求項１に記載のマトリクス型集積回路。
  9. 前記マトリクス集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサであり、各セル素子は、画素のフォトダイオードを含む、請求項１に記載のマトリクス型集積回路。
  10. 前記ＣＭＯＳイメージセンサは、放射線を前記フォトダイオードのための光フォトンに変換するシンチレータ層を含むＸ線イメージセンサである、請求項９に記載のマトリクス型集積回路。
  11. 各行ドライバモジュールは、少なくとも３つの行ドライバを含み、行ドライバの過半数が、セル素子に対する有効な制御信号を生成し、欠陥のある行ドライバからの少なくとも１つの誤った制御信号を克服する、請求項１に記載のマトリクス型集積回路。
  12. 前記各共有線は、前記行ドライバモジュールの前記少なくとも２つの行ドライバの出力を並行に結合する、請求項１に記載のマトリクス型集積回路。
  13. マトリクス型集積回路は、少なくとも１０００の行ドライバを含む、請求項１に記載のマトリクス型集積回路。
  14. 前記マトリクス型集積回路の連続エリアは、レチクル境界を越えて伸びる、請求項１に記載のマトリクス型集積回路。
  15. マトリクス型集積回路の連続エリアは、２５平方センチメートル（ｃｍ2）より大きい、請求項１に記載のマトリクス型集積回路。
  16. マトリクス型集積回路の行ドライバの少なくとも３本の制御線の制御信号から有効なトークン制御信号を生成する方法であって、
    前記行ドライバの少なくとも３本の制御線で制御信号を生成することであって、前記行ドライバの少なくとも２本の制御線は共有線で、少なくとも２つの共有線の制御信号は二次元（２Ｄ）アレイの少なくとも１つの行のセル素子を制御し、各共有線は、他の行ドライバの対応する共有線に結合される、前記制御信号を生成することと、
    前記行ドライバの１つの前記少なくとも３本の制御線に結合された多数決論理モジュールを用いて、所定のスキームに対して、前記少なくとも３本の制御線の前記制御信号を比較することと、
    前記所定のスキームに対して一致した過半数の制御信号に基づいて、前記多数決論理モジュールの出力でトークン制御信号を生成することと、
    を含む、前記方法。
  17. 前記所定のスキームは、真理値表によって表すことができる、請求項１６に記載の方法。
  18. 前記トークン制御信号を次の行ドライバモジュールの行ドライバに伝えることと、
    前記次の行ドライバモジュールの前記行ドライバを作動させることと、
    前記次の行ドライバモジュールの前記行ドライバの少なくとも３本の制御線で制御信号を生成することと、
    をさらに含む、請求項１６に記載の方法。
  19. 前記共有線の１つで障害のあるまたは誤った制御信号を前記行ドライバが生成することと、
    前記障害のあるまたは誤った制御信号を有する前記共有線で、少なくとも２つの他の行ドライバを用いて、有効な制御信号を生成することと、をさらに含み、前記有効な制御信号は、前記障害のあるまたは誤った制御信号をオーバーライドする、
    請求項１６に記載の方法。
  20. 前記２Ｄアレイの前記少なくとも１つの行の前記セル素子を前記有効な制御信号を用いて制御することを
    さらに含む、請求項１９に記載の方法。
JP2018539267A 2016-01-29 2017-01-28 マトリクス型集積回路の行ドライバ障害分離回路 Active JP6490876B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662288431P 2016-01-29 2016-01-29
US62/288,431 2016-01-29
PCT/US2017/015524 WO2017132633A1 (en) 2016-01-29 2017-01-28 Row driver fault isolation circuitry for matrix type integrated circuit

Publications (2)

Publication Number Publication Date
JP2019506806A JP2019506806A (ja) 2019-03-07
JP6490876B2 true JP6490876B2 (ja) 2019-03-27

Family

ID=58044166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018539267A Active JP6490876B2 (ja) 2016-01-29 2017-01-28 マトリクス型集積回路の行ドライバ障害分離回路

Country Status (6)

Country Link
US (1) US10055316B2 (ja)
EP (1) EP3409009B1 (ja)
JP (1) JP6490876B2 (ja)
KR (1) KR102065288B1 (ja)
CN (1) CN108605108B (ja)
WO (1) WO2017132633A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687713A (zh) * 2017-09-29 2021-04-20 索尼半导体解决方案公司 光检测器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5985153A (ja) * 1982-11-08 1984-05-17 Hitachi Ltd 冗長化制御装置
US4979136A (en) * 1988-03-01 1990-12-18 Transitions Research Corporation Processing system and method for enhancing image data
US4873685A (en) * 1988-05-04 1989-10-10 Rockwell International Corporation Self-checking voting logic for fault tolerant computing applications
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
TW223688B (ja) * 1992-04-08 1994-05-11 Fu Chieh Hsu
JPH08222648A (ja) * 1995-02-14 1996-08-30 Canon Inc 記憶装置
US5886353A (en) 1995-04-21 1999-03-23 Thermotrex Corporation Imaging device
US6734897B1 (en) * 1999-08-10 2004-05-11 Agilent Technologies, Inc Digital imaging circuit and method
US7852391B2 (en) * 2004-12-14 2010-12-14 Bae Systems Information And Electronic Systems Integration Inc. Substitution of defective readout circuits in imagers
US7539931B2 (en) * 2005-04-08 2009-05-26 Hewlett-Packard Development Company, L.P. Storage element for mitigating soft errors in logic
JP4965931B2 (ja) * 2005-08-17 2012-07-04 キヤノン株式会社 放射線撮像装置、放射線撮像システム、その制御方法、及び制御プログラム
US7870471B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Methods and apparatus for employing redundant arrays to configure non-volatile memory
KR100895065B1 (ko) * 2007-03-26 2009-05-04 삼성전자주식회사 리페어 데이터의 신뢰성을 높일 수 있는 플래시 메모리장치 및 그것의 리페어 방법
US7958394B1 (en) * 2007-04-04 2011-06-07 Xilinx, Inc. Method of verifying a triple module redundant system
US8064269B2 (en) * 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
US7974805B2 (en) * 2008-10-14 2011-07-05 ON Semiconductor Trading, Ltd Image sensor and method
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置
KR20130040483A (ko) * 2011-10-14 2013-04-24 삼성전자주식회사 이미지 센서 및 상기 이미지 센서를 포함하는 이미지 처리 장치
US8885085B2 (en) * 2012-02-01 2014-11-11 Omnivision Technologies, Inc. Variable voltage row driver for CMOS image sensor
US9380239B2 (en) * 2013-09-11 2016-06-28 Varian Medical Systems, Inc. Pixel circuit with constant voltage biased photodiode and related imaging method

Also Published As

Publication number Publication date
US20170223283A1 (en) 2017-08-03
EP3409009A1 (en) 2018-12-05
EP3409009B1 (en) 2022-12-21
US10055316B2 (en) 2018-08-21
CN108605108A (zh) 2018-09-28
KR102065288B1 (ko) 2020-01-10
CN108605108B (zh) 2020-05-01
KR20180104634A (ko) 2018-09-21
WO2017132633A1 (en) 2017-08-03
JP2019506806A (ja) 2019-03-07

Similar Documents

Publication Publication Date Title
JP6542482B2 (ja) 障害隔離機能を有するマトリクス型集積回路
TWI446406B (zh) 形成微影光罩之方法、形成微影光罩資料之方法、製造背照明固態成像裝置之方法、背照明固態成像裝置和電子裝置
JP6490876B2 (ja) マトリクス型集積回路の行ドライバ障害分離回路
EP2076018B1 (en) Pixel array with reduced sensitivity to defects
JP6104819B2 (ja) 信頼性が向上した電子部品マトリックス及びマトリックス内の不良位置を特定する方法
TWI743230B (zh) 自恢復數位鎖存器
JP6397927B2 (ja) 複数の識別された同一のブロックを有する集積回路
JP2006511077A (ja) テスト構造を用いた半導体素子の製造方法
Audet et al. Design of a self-correcting active pixel sensor
US10153279B2 (en) Compact and reliable changeable negative voltage transmission circuit
KR20170080196A (ko) 엑스레이 검출기용 어레이기판 및 이를 포함하는 엑스레이 검출기
Djaja et al. Implementation and testing of fault-tolerant photodiode-based active pixel sensor (APS)
Lauxtermann Radiation Hard CMOS Sensors for Detector at High Energy Colliders
CN108807205A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190227

R150 Certificate of patent or registration of utility model

Ref document number: 6490876

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250