JP6104819B2 - 信頼性が向上した電子部品マトリックス及びマトリックス内の不良位置を特定する方法 - Google Patents

Description

本発明は、電子素子のマトリックスにおける信頼性の向上と、マトリックス内の不良位置を特定する方法とに関する。本発明は特に、撮像装置、より詳細には画像捕捉が可能な検出器に有用である。

この種の装置は、マトリックス又はストリップとして一般に組織されるピクセルと呼ばれる高感度ドットを多数含む。画像検出器では、ピクセルは検出器の基本的な高感度素子である。各ピクセルは、それが受ける入射信号、例えば電磁放射線などを電気信号に変換する。マトリックスの様々なピクセルが発した電気信号は、読取段階中に連続して収集され、その結果、処理及び記憶して画像を形成することができる。各ピクセルからの信号は、ピクセル内部でデジタル化することができ、その場合はピクセルがデジタル情報を送る。又は、ピクセルの下流でデジタル化を行うこともでき、次いでピクセルがアナログ情報を送る。

ピクセルは例えば、受け取る光子流の関数としての電荷の流れを送る感光性領域と、この流れを処理するための電子回路とからなる。感光性領域は一般に、感光性素子又は光検出器を含み、例えばフォトダイオード、フォトレジスタ若しくはフォトトランジスタがあり得る。光検出器は、ピクセル内部の電子回路に接続され、即ちリードバスの上流に配置されており、リードバスは隣接するピクセルから情報を収集することができる。一般に、ピクセルとリードバスとの接続は、各ピクセルの読み取りが組織化されるように制御される。このようにピクセルは、前記接続の上流に配置された電子素子と同様に光検出器を含む。数百万個のピクセルを有することができる大きな寸法の感光性マトリックスが存在する。

放射線検出器は、放射線像を検出するために、医療分野又は、産業分野での非破壊試験の領域において、電離放射線、特に、Ｘ線若しくはγ線を撮像するのに使用することができる。感光性素子により、可視又は近可視電磁放射線を検出することができる。これらの素子は、検出器に入射する放射線に対しては感受性がない、又は、殆ど感受性を示さない。このために、シンチレータとして知られている放射線変換器が使用されることが多い。シンチレータは、入射放射線、例えばＸ線を、ピクセル内の感光性素子が感受性を示す波長帯域にある放射線に変換する。代替方法には、Ｘ線を電荷に直接変換する別の材料から感光性素子を製造するものがある。例えば、テルル化カドミウム（ＣｄＴｅ）からなる第１のピクセル化基板がピクセルごとにＣＭＯＳ読取回路に接続されているマトリックスも同様であり、そのため、もはや検出機能は有していない。

各ピクセルは、比較的複雑になり得る電子部品のブロックからなる。このブロックは、マトリックスの行及び列の配列に連結されている。これらの行及び列は、必要なバイアス、制御及び、ピクセルによって検出される情報のための出力経路を保証する。

マトリックス内の不良は、行及び列の配列（短絡若しくは開回路）又は、電子部品のブロック内部の何れかに影響し得る。

いわゆる重要部品がピクセルに組み込まれている場合、即ち、より標準的な部品よりも故障のリスクが高い部品の場合、ブロックの故障のリスクは増加する。これらは、例えば、ある特定の技術的処理を用いたり、又は特定の表面を利用したりする部品であり得るであろう。例えば、高い電気容量のコンデンサは、薄い誘電体膜を使用することができるが、誘電体膜は局所欠陥を示す場合があったり、又は広面積であったりする場合がある。次いで、この場合には、製造中にダストによって影響を受けるリスクがある。当然、ピクセル数を増加することによって、ピクセル故障のリスクは増加する。

このリスクを低減するために、最小の設計基準に関して安全裕度をもってブロック内部の部品又は接続を設計することができる。しかしながら、このことは、１つのピクセル当たりの受け入れ可能な部品の数、ひいては達成可能な動作を制限する。

しかしながら、孤立したピクセル内の故障を許容することができる。例えば、画像検出器では、あるピクセルが不良である場合、隣接するピクセルが発した情報の項目を平均化することにより、欠落情報を再構築することができる。

しかしながら、孤立したピクセル内の故障、例えば短絡は、１行若しくは１列の隣接するピクセルを汚染したり、又はマトリックスにおける全体の動作を妨げたりさえし得る。

この悪影響を回避するために、一般にレーザー照射にて、影響を受けたブロックを行又は列バスに連結している接続をカットすることによって欠陥ピクセルを孤立させるために、欠陥ピクセルの位置を特定する努力がなされている。しかしながら、この技術はいくつかの限界がある。
・装置及び時間を必要とし、ひいてはコストを招く、付加的な技術ステップである。
・レーザー照射を使用するには、不良ピクセルの位置を知っていることが前提である。しかしながら、不良が電力供給のブレークダウンを引き起こす場合、修正する前に不良がマトリックスの大部分、又はマトリックス全体の機能の損失を引き起こし得る。そして、位置の特定は困難又は不可能である。
・レーザー照射を用いるには、レーザーカット専用のスペースを備える必要がある。従って、これはピクセル内にスペースを取る。
・レーザー照射は工場内で用いることができるが、実際、販売後は実行可能ではない。従って、レーザー照射は装置の寿命の間に現れる不良に対処するために用いることはできない。

レーザー照射の代替として、各ピクセルに組み込まれたヒューズを使用し得る。この限界は、レーザー照射とほぼ同じである。

本発明は、電子部品の複数のブロックを含む装置であって、これらのブロックがマトリックスとして組織され、ブロック各々の独立した切断をプログラムすることができる装置を提供することにより、上述の問題の全て又はいくつかを軽減することを目的とする。

この目的のために、本発明の一主題は、複数のピクセルを含む電子撮像装置であって、ピクセルの各々が電子部品の第１のブロックを含み、第１のブロックがマトリックスとして組織され、且つ、その定格動作のために第１のブロックの各々に電力を供給し、制御することを可能にするマトリックスの行バス及び列バスへのリンクによって連結された、電子撮像装置であって、ピクセルの各々が、第１のブロックに関連する、バスのうちの少なくとも１つから第１のブロックを切断するためのプログラム可能手段を更に含むことと、切断のためのプログラム可能手段の各々が、プログラム可能電子部品の第２のブロック及び、第２のブロックによって操作され、且つ、バスのうちの少なくとも１つから第１の関連ブロックを孤立させることができる少なくとも１つのスイッチを含むこととを特徴とする、電子撮像装置である。

本発明の別の主題は、本発明による装置において、第１のブロックのうちの１つに生じ、且つ、複数の第１のブロック内の全体的不良を導く不良の位置を特定する方法であって、
・全体的不良によって影響を受けた全ての第１のブロックを切断することと、
・全体的不良が現れるまで、第１の切断されたブロックを再接続することと、
・一旦再接続して全体的不良が現れたブロックの中から不良ブロックを特定することと
からなることを特徴とする、方法である。

例として挙げた実施形態の詳細な説明を読めば、発明がよりよく理解され、他の利点が明白になるであろう。記述は添付図によって図解している。

本発明による、マトリックスとして組織された電子部品の複数の第１のブロックと、第１のブロックを切断するためのプログラム可能手段とを含む電子装置の図である。 切断するためのプログラム可能手段に属する電子部品の例示的第２のブロックの図である。 第２のブロックによって制御された電子スイッチに関連する例示的第１のブロックの図である。 図３の第１のブロックにおける第１の変形例の図である。 図３の第１のブロックにおける第２の変形例の図である。

理解を容易にするために、同じ要素は、様々な図において同じ識別符号をつけている。

図１は、理解しやすいように、２行及び２列のマトリックスによって形成された電子装置の図を示す。有利には同一である４つのピクセルがそれぞれ、行及び列の交点に形成されている。当然、実際のマトリックスは一般に、はるかに大きい。各ピクセルは、ピクセルの定格動作を実行することができる電子部品のブロックＡ（ｉ，ｊ）を含む。（ｉ，ｊ）は、マトリックス内のピクセルの座標を示し、ｉは行で、ｊは列である。例えば、装置が画像検出器である場合、ピクセルの各々は、各々が受ける電磁放射線の関数としての電気信号を生成することができる感光性素子を含む。より一般的には、表現「定格動作」は、不良によって妨害されていない時に電子部品ブロックが行う動作を意味すると理解される。

動作するために、ブロックＡ（ｉ，ｊ）の各々は電力供給を必要とし、電力供給は、例えば正電力供給Ｖｄｄ及び、負又は地上電力供給Ｖｓｓがあり、全てのブロックＡ（ｉ，ｊ）に共通にすることができる。電力供給は行バス、列バス、又はゲートのいずれによって送られてもよい。図１では、行バスで送られた供給電圧Ｖｄｄ、及び列バスで送られた供給電圧Ｖｓｓの例を選択した。動作中、ブロックＡ（ｉ，ｊ）の各々は、例えばその選択のために、情報収集のために、又は、帰零若しくは段階の選択など、ピクセルの取得若しくは読み取りなどの、再度特定の制御のために、他のバスを必要としてもよい。図１は、例として、ブロックＡ（ｉ，ｊ）の各々によって使用される３つの行バスＬ＿ｉ２、Ｌ＿ｉ３及びＬ＿ｉ４、並びに２つの列バスＣ＿ｊ２及びＣ＿ｊ３を示す。バスの数は、ブロックＡ（ｉ，ｊ）の各々の複雑さに依存する。用語バスは導電体を意味する。

本発明によれば、各ピクセルは、バスのうちの少なくとも１つからブロックを切断するためのプログラム可能手段を含む。これらの手段は、第１のブロックＡ（ｉ，ｊ）の各々に関連するプログラム可能な電子部品の第２のブロックＭ（ｉ，ｊ）を含む。装置は、切断のためのプログラム可能手段をマトリックス内でアドレス指定するための少なくとも１つのバスと、切断のためのプログラム可能手段をプログラムするためのバスとを含む。更に正確には、ブロックＭ（ｉ，ｊ）の各々は、行バスＬ＿ｉ１及び列バスＣ＿ｊ１に連結され、アドレス指定することができる。ブロックＭ（ｉ，ｊ）の各々はまた、行バスＥ＿ｉにも連結されており、プログラムすることができる。或いは、このプログラミングは、列バスによって達成することができるであろう。プログラム可能ブロックＭ（ｉ，ｊ）の各々によって、その定格動作中にプログラム可能ブロックＭ（ｉ，ｊ）の各々が連結されている様々なバスから、関連ブロックＡ（ｉ，ｊ）を切断することができる。具体的には、各ピクセル内部で、ブロックＡ（ｉ，ｊ）と、ブロックＡ（ｉ，ｊ）を連結しているバスうちの１つとの間の各接続を、関連ブロックＭ（ｉ，ｊ）によって制御されたスイッチで切断してもよい。言い換えれば、ブロックＭ（ｉ，ｊ）はスイッチを操作して、残りのマトリックスからブロックＡ（ｉ，ｊ）を孤立させることができる。

ブロックＭ（ｉ，ｊ）及び、ブロックＭ（ｉ，ｊ）の動作を可能にするバスは、マトリックスの動作を制御するための要素を構成する。ブロックＭ（ｉ，ｊ）及びバスにより、ブロックＡ（ｉ，ｊ）内の不良を許容することはできるが、それら自体が、いかなる場合も不良を含んではならない、又はできるだけ含んではならない。本発明を実施するには、ブロックＭ（ｉ，ｊ）並びに、アドレス指定及びプログラミングのための複数のバスを導入する必要がある。ブロックＡ（ｉ，ｊ）がブロックＭ（ｉ，ｊ）より著しく複雑である場合、これらの追加分は実際の利益を提供するのみであるため、なし得る最良の設計基準、即ち、大きく、十分間隔を置いた部品で製造しなければならない。言い換えれば、ブロックＭ（ｉ，ｊ）は、ブロックＡ（ｉ，ｊ）より著しく信頼性がなければならない。この信頼性は、２回の故障間の平均時間（ＭＴＢＦ、即ち「平均故障間隔」）で決定することができる。

ブロックＭ（ｉ，ｊ）と、ブロックＭ（ｉ，ｊ）が連結されているバスとからなるアセンブリが、できる限り最も確実であることが望ましい。即ち、アセンブリは最小で、ブロックＡ（ｉ，ｊ）及びそれらの制御から、できるだけ独立していなければならない。しかしながら、時には妥協しなければならず、例えば、ブロックＡ（ｉ，ｊ）をアドレス指定可能にする行バスは、ブロックＭ（ｉ，ｊ）を選択する行バスと時々融合させることができる。

ブロックＡ（ｉ，ｊ）及びＭ（ｉ，ｊ）への電圧供給について、同じことが当てはまる。示した例において、ブロックＡ（ｉ，ｊ）及びＭ（ｉ，ｊ）は同じ電圧供給バスＶｄｄ及びＶｓｓに連結されている。ブロックＭ（ｉ，ｊ）の独立性を高めるために、ブロックＭ（ｉ，ｊ）の電圧供給バスからブロックＡ（ｉ，ｊ）の電圧供給バスを分離することは十分可能である。

可能な限り最も単純なブロックＭ（ｉ，ｊ）を製造するためには、プログラミングは可能な限り最も単純であること、できれば２進情報の１つの単一項目に減らすことが望ましい。結果として、ブロックＭ（ｉ，ｊ）が複数のバスから、影響を受けたブロックＡ（ｉ，ｊ）を切断可能でなければならない場合、これらの切断を可能にする１組のスイッチの制御は単一である。ブロックＭ（ｉ，ｊ）を使用中、バスの中から選択して切断することはできないだろう。

対照的に、装置の設計中、ブロックＡ（ｉ，ｊ）と、ブロックＡ（ｉ，ｊ）が接続されているバスとの間のリンクを選択することができ、断線させることが望ましい。例えば、ブロックＡ（ｉ，ｊ）と電圧Ｖｄｄを送るバスとの間に単一のスイッチを配置することができる。言い換えれば、プログラム可能手段により、正電力供給Ｖｄｄの切断のみ可能である。この解決策により、切断のためのプログラム可能手段を最大まで単純化することができる。また、対象のブロックＡ（ｉ，ｊ）がもはやその電圧Ｖｄｄに連結されていない場合、ブロックＡ（ｉ，ｊ）の設計により、他のバスへのリンクがグランド電位に至るならば、この解決策は適切である。

対照的に、電力供給Ｖｄｄが中断すると、他のバス上にランダムドリフトを導き得る。この場合、ブロックＡ（ｉ，ｊ）を完全に孤立させることが好ましい。言い換えれば、プログラム可能手段により、対象のブロックＡ（ｉ，ｊ）の定格動作のための全てのバスを切断することができる。

感光性マトリックスについては、取得段階、読取段階及び帰零段階は、一般に連続して実行される。ブロックＭ（ｉ，ｊ）は、装置の定格動作における他の段階とは別の専用の段階でプログラムされる。このプログラミング段階以外では、ブロックＭ（ｉ，ｊ）は、それらのメモリ内に関連ブロックＡ（ｉ，ｊ）を孤立させるための順番を保持し、スイッチの制御に静的にバイアスをかけることができる。従って、ブロックＭ（ｉ，ｊ）は低いエネルギー消費又は少ない速度制約で設計することができる。

１つのブロックＡ（ｉ，ｊ）上の不良は、複数のブロックＡ（ｉ，ｊ）、例えば、１行若しくは１列の全てのブロックＡ（ｉ，ｊ）、又は、マトリックスの全てのブロックＡ（ｉ，ｊ）などの電力供給のブレークダウンを導き得る。不良ブロックＡ（ｉ，ｊ）は、先行技術では位置を特定することが困難である。本発明による切断のためのプログラム可能手段を実行することによって、この不良位置を特定することが可能になる。

ブロックＡ（ｉ，ｊ）内で生じ、且つ、複数のブロックＡ（ｉ，ｊ）上の全体的不良を導く不良の位置を特定する方法は、まず、全体的不良によって影響を受けた全てのブロックＡ（ｉ，ｊ）を切断することにある。この切断は、影響を受けた行若しくは列上で、又は再度マトリックス全体上で行ってもよい。次に、切断されたＡ（ｉ，ｊ）は、全体的不良が現れた不良ブロックＡ（ｉ，ｊ）を特定するために、全体的不良が現れるまで再接続する。言い換えれば、撮像装置では、１つのピクセル上の不良は、他の複数の隣接するピクセルに広がり得る。不良位置を特定する方法は、全体的不良が現れた不良ピクセルを特定するために、不良によって影響を受けた全てのピクセルを切断することと、次いで全体的不良が現れるまで、切断されたピクセルを再接続することとにある。

切断されたブロックＡ（ｉ，ｊ）の再接続は、全体的不良が現れるまで一つずつ行うことができる。次いで、ブロックＡ（ｉ，ｊ）は、全体的不良が現れた最後に再接続されたブロックＡ（ｉ，ｊ）であるとして特定される。

或いは、二分法によって進めることができる。更に正確には、切断されたブロックをサブセットによって再接続する。例えば、最初に切断されたブロックＡ（ｉ，ｊ）を含むセットの基数の約半分である基数のサブセット２つを画定することができる。次に、全体的不良が現われるサブセットを特定する。次に、方法の第１のステップを繰り返すが、特定されたサブセットのブロックのみを切断し、再度、サブセットによって方法の一連のステップを行い、不良ブロックＡ（ｉ，ｊ）を特定するまで、サブセットの基数を減少させる。この代替方法は、実行するのがより複雑であるが、より迅速に不良ブロックＡ（ｉ，ｊ）の特定を達成することができる。

図２は、マトリックス内でブロックＭ（ｉ，ｊ）のアドレス指定を実行するための手段と、関連ブロックＡ（ｉ，ｊ）を、関連ブロックＡ（ｉ，ｊ）が連結されている様々なバスから切断することができるスイッチを操作するための手段とを含むブロックＭ（ｉ，ｊ）の一例の図を示す。この例において、ブロックＭ（ｉ，ｊ）は、ＡＮＤゲート及びフリップフロップＤを含む。ＡＮＤゲートの２つの入力は、２つのバスＬ＿ｉ１及びＣ＿ｊ１に連結されている。ＡＮＤゲートは、ブロックＭ（ｉ，ｊ）をアドレス指定するために、行バスＬ＿ｉ１及び列バスＣ＿ｊ１上に送られた論理情報の項目についての論理的な「ＡＮＤ」演算を行う。ＡＮＤゲートの出力は、フリップフロップＤのクロック入力に連結されている。フリップフロップＤの入力Ｄは、バスＥ＿ｉに連結され、制御コマンドを受け取り、関連ブロックＡ（ｉ，ｊ）を切断するようになっている。フリップフロップＤの出力Ｑ又は

はスイッチを操作し、ブロックＡ（ｉ，ｊ）を残りのマトリックスから孤立させることができる。

図３は、マトリックスのバスからブロックＡ（ｉ，ｊ）を切断することができる電子スイッチに関連する例示的ブロックＡ（ｉ，ｊ）の図を示す。この例において、ブロックＡ（ｉ，ｊ）は以下を含む。
・詳細ではないが、電圧情報を供給するサブブロックＢ（ｉ，ｊ）。装置が画像検出器である場合、電圧情報は例えば、ピクセルが受け取った照明に比例した電圧である。図２の図を、バスについての情報のデジタル項目、又は、一連の出力バスについての情報の一連のデジタル、アナログ若しくは混合項目を送るピクセルに置き換えることは当然可能である。
・２つのＮＭＯＳ型トランジスタ、Ｍ１及びＭ２からなる電圧フォロワステージであって、トランジスタＭ２のゲートは一定電圧Ｖ０に連結されているため、トランジスタＭ２は電流源として動作する、電圧フォロワステージ。電圧Ｖ０は、ここで列バスによって供給される。
・列バスＣｏｌ＿ｊ２を、前述のフォロワステージの出力を形成する２つのトランジスタＭ１及びＭ２に共通のポイントと連結するＰＭＯＳ Ｍ３及びＮＭＯＳ Ｍ４型のダブルスイッチ。行バスＬ＿ｉ２が高いロジックで作動する場合、スイッチＭ４はオン状態にある。
・ＮＭＯＳ Ｍ６及びＰＭＯＳ Ｍ５型の２つのトランジスタからなるインバータ。このインバータにより、ブロックＡ（ｉ，ｊ）内で、スイッチＭ４と同時にスイッチＭ３をオンにすることができるスイッチＭ３のためのインバータ制御を行うことができる。

本発明によれば、図２に示したブロックＭ（ｉ，ｊ）によって操作されるスイッチは、ブロックＡ（ｉ，ｊ）の各出力と、これらの出力が接続されている行又は列バスとの間に配置される。このように、以下が加えられる。
・トランジスタＭ２のソースを、電位Ｖｓｓを送るバスに連結するリンク内のＮＭＯＳ型のスイッチＭＩ２。
・トランジスタＭ４のドレインを列バスＣｏｌ＿ｊ２に連結するリンク内のＮＭＯＳ型のスイッチＭＩ４。
・トランジスタＭ２のゲートを、電圧Ｖ０を送る列バスに連結するリンク内のＮＭＯＳ型のスイッチＭＩ７。
・トランジスタＭ１のドレインを電位Ｖｄｄに連結するリンク内のＰＭＯＳ型のスイッチＭＩ１。
・トランジスタＭ３のソースを列Ｃｏｌ＿ｊ２に連結するリンク内のＰＭＯＳ型のスイッチＭＩ３。
・トランジスタＭ４、Ｍ５及びＭ６のゲートを列バスＬ＿ｉ２に連結する、ＮＭＯＳ型ＭＩ５及びＰＭＯＳ型ＭＩ６のダブルスイッチ。

ＮＭＯＳ型のトランジスタは、例えば図２に示したようなブロックＭ（ｉ，ｊ）の出力Ｑによって操作される。ＰＭＯＳ型のトランジスタは、同じブロックＭ（ｉ，ｊ）の出力

によって操作される。

ＮＭＯＳ型スイッチ又はＰＭＯＳ型のスイッチの選択は、これらのスイッチが配置されるリンクの電圧レベルに応じて行う。ＮＭＯＳ型のトランジスタは、低電位に適しており、それらのゲートが高レベルである時、オン状態にある。対照的に、ＰＭＯＳ型のトランジスタは、高電位に適しており、それらのゲートが低レベルにある時、オン状態にある。ＮＭＯＳ及びＰＭＯＳ型のダブルスイッチは、高電位と低電位との両方を同時に通すことができる。

ＮＭＯＳ型のトランジスタはネガティブ型のＩＧ−ＦＥＴトランジスタであり、ＰＭＯＳ型のトランジスタはポジティブ型のＩＧ−ＦＥＴトランジスタであることを忘れてはならない。

図４は、前に示したブロックＡ（ｉ，ｊ）の第１の変形例の図を示す。図３の例では、あるブロックＡ（ｉ，ｊ）が不良である場合、行及び列バスに連結する１組のスイッチを、オフ状態に設定する。次いで、ブロックＡ（ｉ，ｊ）をフローティング状態にしておくが、装置内の全ての電圧を制御するために、ブロックＡ（ｉ，ｊ）のフローティング状態を避けるのが望ましいであろう。

ブロックＡ（ｉ，ｊ）をフローティング状態にしておくのを避けるために、装置は、各ブロックＡ（ｉ，ｊ）に関連する、切断されたリンクを一定電圧に再接続するためのプログラム可能手段を含む。この目的のために、逆相で操作され、且つ、フローティング状態のままになっていただろうブロックＡ（ｉ，ｊ）の出力リンクを例えば電圧Ｖｓｓの一定電圧に接続する１つのスイッチを、各スイッチＭＩ１からＭＩ７に連結することができる。当然、電圧について別の選択も可能である。

図４では、ＮＭＯＳ型の６つのスイッチ、ＭＪ１、ＭＪ２、ＭＪ３、ＭＪ４、ＭＪ５及びＭＪ７を加えた。これらのスイッチはＮ型で、ブロックＡ（ｉ，ｊ）の出力リンクを電圧Ｖｓｓに接続するため、それらのゲート制御は

である。しかしながら、ブロックＡ（ｉ，ｊ）の出力リンクをＶｓｓより高い電圧に接続することにより、出力Ｑで制御されるＰＭＯＳ型のスイッチを使用する図に、図４を置き換えることは当然可能である。

図５は、前に示したブロックＡ（ｉ，ｊ）の第２の変形例の図を示す。この変形例は、ブロックＡ（ｉ，ｊ）を切断するためのプログラム可能手段のいかなる起こり得る故障をも軽減することができる。

上記で分かったように、ブロックＭ（ｉ，ｊ）と、ブロックＭ（ｉ，ｊ）を操作するバスの信頼性を向上させるために、これらの要素を最良の設計基準で製造しなければならない。別の不良リスクは、スイッチ、ＭＩｘ又はＭＪｘに影響を与える。ｘは、影響を受けたスイッチの識別符号の数字部分を示す。特に、それらスイッチのゲートとソースとの間、若しくは、スイッチのゲートとドレインとの間で漏電（又は短絡）があり得る。そのような不良は、第１に、全く電力を消費することなく、トランジスタゲートにバイアスをかけるために単に事前にブロックＭ（ｉ，ｊ）が備えられている場合、ブロックＭ（ｉ，ｊ）に電力を消費させ、第２に、電流をブロックＡ（ｉ，ｊ）の出力バス、例えばバスＣｏｌ＿ｊ１に注入し、ひいては隣接するピクセルからの情報を汚染し得る。

それを避けるために、マトリックスの正常な読取時間よりはるかに長くなり得るプログラミング段階中を除いて、オン状態又はオフ状態で、スイッチＭＩｘ又はＭＪｘに常に静的にバイアスをかけることに留意されたい。

従って、ブロックＡ（ｉ，ｊ）の出力Ｑ及び

と、スイッチＭＩｘのゲートとの間に、例えば約数キロオームの高い値の抵抗器ＲＩｘを直列に挿入することができる。図５が込み入るのを避けるためにスイッチＭｊｘは示さなかったが、各スイッチＭｊｘを制御しながら、抵抗器ＲＪｘを直列に都合良く配置することができる。

スイッチＭＩｘ及びＭＪｘが正常に動作する場合、直列抵抗器ＲＩｘ及びＲＪｘは役割をせず、特に、電流が直列抵抗器を交差しないため装置の動作を妨げない。

スイッチＭＩｘ又はＭＪｘに欠陥があれば、対応する直列抵抗器ＲＩｘ又はＲＪｘは、ブロックＭ（ｉ，ｊ）によって送られる電流を制限し、それによって、欠陥スイッチに接続されたブロックＭ（ｉ，ｊ）の電力供給がブレークダウンすること、ひいては不良が隣接するピクセルへ広まることを回避する。

同様に、直列抵抗器ＲＩｘ又はＲＪｘは、例えば出力バス（Ｌ＿ｉｘ又はＣｏｌ＿ｊｘ）上に送られる漏れ電流、及び例えばバスＬ＿ｉ１用のマトリックス端部から、又は例えばＣｏｌ＿ｊ１の他のピクセルから始まるバイアスを制限し、妨害に耐えることができるようにする。

Claims (8)

1. 複数のピクセルを含む電子撮像装置であって、前記ピクセルの各々が電子部品の第１のブロック（Ａ（ｉ，ｊ））を含み、前記第１のブロック（Ａ（ｉ，ｊ））がマトリックスとして組織され、且つ、取得段階、読取段階及び帰零段階を含むその定格動作のために前記第１のブロック（Ａ（ｉ，ｊ））の各々に電力を供給し、制御することを可能にする前記マトリックスの行バス（Ｌ＿ｉｘ、Ｖｄｄ）及び列バス（Ｃ＿ｊｘ、Ｖｓｓ）へのリンクによって連結された、電子撮像装置であって、前記ピクセルの各々が、前記第１のブロック（Ａ（ｉ，ｊ））に関連する、前記バスのうちの少なくとも１つから前記第１のブロック（Ａ（ｉ，ｊ））を切断するプログラム可能手段（Ｍ（ｉ，ｊ））を更に含むことと、切断のための前記プログラム可能手段の各々が、プログラム可能電子部品の第２のブロック（Ｍ（ｉ，ｊ））及び、前記第２のブロック（Ｍ（ｉ，ｊ））によって操作され、且つ、前記バスのうちの前記少なくとも１つから前記第１のブロック（Ａ（ｉ，ｊ））を孤立させることができる少なくとも１つのスイッチ（Ｍｉｘ）を含むことと、前記第２のブロック（Ｍ（ｉ，ｊ））が、デバイスメモリ内に前記第１のブロック（Ａ（ｉ，ｊ））を孤立させるための順番を保持するように定格動作以外でプログラムするためのものであることとを特徴とする、電子撮像装置。
2. 切断のための前記プログラム可能手段を前記マトリックス内でアドレス指定するための少なくとも１つのバス（Ｌ＿ｉ１、Ｃ＿ｊ１）と、切断のための前記プログラム可能手段をプログラムするための１つのバス（Ｅ＿ｉ）とを含むことを特徴とする、請求項１に記載の装置。
3. 前記第１のブロック（Ａ（ｉ，ｊ））が、正供給電圧（Ｖｄｄ）及び負供給電圧（Ｖｓｓ）によって電力が供給され、前記供給電圧（Ｖｄｄ、Ｖｓｓ）が全ての前記第１のブロック（Ａ（ｉ，ｊ））に共通であることと、前記プログラム可能手段（Ｍ（ｉ，ｊ））が前記正供給電圧（Ｖｄｄ）の切断のみを可能にすることとを特徴とする、請求項１又は２に記載の装置。
4. 前記プログラム可能手段（Ｍ（ｉ，ｊ））が、対象の前記第１のブロック（Ａ（ｉ，ｊ））が動作するための全ての前記バスの切断を可能にすることを特徴とする、請求項１又は２に記載の装置。
5. 各第１のブロック（Ａ（ｉ，ｊ））に関連する、前記切断されたリンク又はリンクを一定電圧に再接続するためのプログラム可能手段（ＭＪ１、ＭＪ２、ＭＪ３、ＭＪ４、ＭＪ５、ＭＪ７）を更に含むことを特徴とする、請求項１〜４の何れか一項に記載の装置。
6. 請求項１〜５の何れか一項に記載の装置において、前記第１のブロック（Ａ（ｉ，ｊ））のうちの１つに生じ、且つ、複数の第１のブロック（Ａ（ｉ，ｊ））内の全体的不良を導く不良の位置を特定する方法であって、
   前記全体的不良によって影響を受けた全ての前記第１のブロック（Ａ（ｉ，ｊ））を切断することと、
   前記全体的不良が現れるまで、切断された前記第１のブロック（Ａ（ｉ，ｊ））を再接続することと、
   一旦再接続して前記全体的不良が現れたブロックの中から、前記全体的不良が現れたブロック（Ａ（ｉ，ｊ））を特定することと
   を特徴とする、方法。
7. 前記全体的不良が現れるまで、切断された前記第１のブロック（Ａ（ｉ，ｊ））を一つずつ再接続することと、
   前記全体的不良が現れたブロック（Ａ（ｉ，ｊ））を、前記全体的不良が現れた最後に再接続されたブロックであるとして特定することと
   を特徴とする、請求項６に記載の方法。
8. サブセットによって、前記切断されたブロックを再接続することと、
   前記全体的不良が現れた前記サブセットを特定することと、
   前記特定されたサブセットの前記ブロックのみを切断することと、切断された前記ブロック（Ａ（ｉ，ｊ））を再接続することとを再度繰り返し、不良が現れた前記第１のブロック（Ａ（ｉ，ｊ））を特定するまで、前記サブセットの基数を減少させることと
   を特徴とする、請求項６に記載の方法。

Images