KR102065288B1 - 매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로 - Google Patents

매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로 Download PDF

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Abstract

행 구동기로부터의 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 기술이 기재된다. 일례에서, 매트릭스 유형 집적 회로는 행 구동기 모듈 및 셀 요소들의 2D 어레이를 포함한다. 행 구동기 모듈은 투표 논리 모듈과, 2D 어레이의 행의 셀 요소에 대한 적어도 2개의 공동 라인 상에 제어 신호를 생성하도록 구성된 적어도 2개의 행 구동기를 포함한다. 각 행 구동기는 적어도 3개의 제어 라인 상에 제어 신호를 생성하도록 구성되며, 여기서 적어도 2개의 제어 라인은 공동 라인이고 다른 행 구동기의 대응하는 공동 라인에 결합된다. 투표 논리 모듈은 행 구동기 중 하나의 행 구동기의 적어도 3개의 제어 라인에 결합되고 적어도 3개의 제어 라인 상의 제어 신호에 기초하여 출력을 생성하도록 구성된다.

Description

매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로
본 발명은 매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로에 관한 것이다.
본 명세서에서 달리 지시되지 않는 한, 이 단락에 기재된 접근법은 본 개시의 청구범위에 대한 종래 기술이 아니며, 이 단락에 포함되는 것에 의해 종래 기술인 것으로 인정되지 않는다.
전형적으로, 이미지 센서는 실리콘 웨이퍼와 같은 반도체 기판 상에 집적 회로(IC)로서 제조된 픽셀 요소들의 어레이를 포함한다. VLSI(Very-Large-scale Integration)는 수천 개의 트랜지스터와 다른 회로 요소를 단일 칩 또는 다이로 결합하여 IC를 만드는 프로세스이다. 웨이퍼는 웨이퍼 안과 위에 설치된 마이크로 전자 디바이스(예컨대, 이미지 센서)용 기판으로서 기능하며, 도핑 또는 이온 주입, 에칭, 다양한 재료의 피착, 및 포토리소그래피 패터닝과 같은 많은 미세제조 프로세스 단계를 거친다. 웨이퍼가 처리된 후, 개별 미소회로 또는 다이는 (예컨대, 웨이퍼 다이싱을 사용하여) 분리되고 패키징된다. 반도체 웨이퍼는 다수의 다이를 포함할 수 있다. 예를 들어, 300 밀리미터(㎜)(130) 웨이퍼(100)(즉, 11.811 인치["] 또는 대략[~] 12")는, 도 1에 도시된 바와 같이, 148 내지 20㎜(132) 정사각형 다이(110)를 포함할 수 있다. 다이는 전형적으로 물리적인 손상과 부식을 방지하는 지지 케이스(예컨대, 플라스틱) 내에 패키징되어 넣어지기 전의 IC를 지칭한다. 칩은 전형적으로 IC가 다른 전자 구성요소에 결합될 수 있게 하는 전기 리드를 포함하는 패키징된(또는 조립된) 후의 IC를 지칭한다.
종래의 이미지 센서는 비교적 작은 다이 크기(예컨대, 5Х5 센티미터[㎝] 미만[＞])를 가지며, 유사한 기능을 수행하는 센서 요소(또는 픽셀)의 2차원(2D) 어레이를 포함한다. 초대면적의 상보형 금속 산화물 반도체(CMOS) 이미지 센서(예컨대, 5x5cm 이상[≤])는 의료용 이미징(예컨대, X선 이미징)뿐만 아니라, 천문학, 영화 촬영, 및 다른 과학 이미징에서의 다른 하이 엔드 이미징 적용예와 같은 일부 시나리오에 대해 종래의 이미지 센서에 비해 개선된 이미징 성능을 제공할 수 있다. 초대면적의 CMOS 이미지 센서는 종래의 CMOS 이미저(imager) 제조 프로세스가 개발한 디바이스보다 적어도 열배(10x) 더 큰 크기이다. CMOS 이미저 제조 프로세스는 종종 칩에 사용된 직사각형 다이가 통상적으로 1 내지 25㎜ 크기 범위인 실리콘 웨이퍼 기반 반도체 칩 제조를 위해 개발된 노하우에 의존한다. 따라서, 초대면적의 CMOS 이미지 센서는 반도체 제조 기술 분야에서 통상적으로 사용되는 칩 크기 범위 밖에 있다. 본 명세서에 기재된 기술(회로, 디바이스, 및 방법)은 종래의 이미지 센서뿐만 아니라 초대면적의 CMOS 이미지 센서 회로 설계의 개선을 제공한다.
본 발명이 해결하고자 하는 과제는, 매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로를 제공하는 것이다.
본 발명의 실시예에 따르면, 매트릭스 유형 집적 회로가 제공된다. 상기 매트릭스 유형 집적 회로는, 각 셀 요소가 유사한 기능을 제공하는, 수직 열 및 수평 열로 배열된 셀 요소들의 2차원(2D) 어레이; 및 행 구동기 모듈을 포함한다.
상기 행 구동기 모듈은, 상기 2D 어레이의 적어도 하나의 행의 셀 요소에 대한 적어도 2개의 공동 라인 상에 제어 신호를 생성하도록 구성된 적어도 2개의 행 구동기로서, 각 행 구동기가 적어도 3개의 제어 라인 상에 제어 신호를 생성하도록 구성되며, 상기 적어도 2개의 행 구동기의 적어도 2개의 제어 라인이 상기 공동 라인이고, 각 공동 라인이 상기 적어도 2개의 행 구동기 중 다른 행 구동기의 대응하는 공동 라인에 결합되는, 상기 적어도 2개의 행 구동기; 및 상기 행 구동기 중 하나의 행 구동기의 상기 적어도 3개의 제어 라인에 결합되고 상기 적어도 3개의 제어 라인 상의 상기 제어 신호에 기초하여 출력을 생성하도록 구성된 투표 논리 모듈을 포함할 수 있다.
또한 본 발명의 다른 실시예에 따르면, 매트릭스 유형 집적 회로 내의 행 구동기의 적어도 3개의 제어 라인 상의 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 방법이 제공된다. 상기 유효 토큰 제어 신호를 생성하기 위한 방법은, 상기 행 구동기의 적어도 3개의 제어 라인 상에 제어 신호를 생성하는 단계로서, 상기 행 구동기의 적어도 2개의 제어 라인은 공동 라인이고, 적어도 2개의 공동 라인 상의 제어 신호는 2차원(2D) 어레이의 적어도 하나의 행의 셀 요소를 제어하며, 각 공동 라인은 다른 행 구동기의 대응하는 공동 라인에 결합되는, 상기 제어 신호를 생성하는 단계; 상기 행 구동기 중 하나의 행 구동기의 상기 적어도 3개의 제어 라인에 결합 된 투표 논리 모듈을 사용하여 사전에 정의된 방식에 대해 상기 적어도 3개의 제어 라인의 제어 신호를 비교하는 단계; 및 상기 사전에 정의된 방식에 대한 다수의 합동 제어 신호에 기초하여 상기 투표 논리 모듈의 출력 상에 토큰 제어 신호를 생성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로가 제공될 수 있다.
도 1은 다수의 20㎜ 정사각형 다이를 포함하는 예시적인 300㎜ 반도체 웨이퍼의 블록도를 도시한다.
도 2는 다수의 40㎜ 정사각형 다이를 포함하는 예시적인 300㎜ 반도체 웨이퍼의 블록도를 도시한다.
도 3은 20㎜ 정사각형 레티클을 사용하는 5㎜ 정사각형 다이를 포함하는 예시적인 300㎜ 반도체 웨이퍼의 블록도를 도시한다.
도 4는 20㎜ 정사각형 레티클을 사용하는 200㎜ 정사각형 다이를 포함하는 예시적인 300㎜ 반도체 웨이퍼의 블록도를 도시한다.
도 5는 예시적인 레티클 경계의 확대도를 도시한다.
도 6은 디지털 논리 회로(예컨대, 논리 스테이트먼트(logic statement))에 결합된 예시적인 행(row) 구동 회로(예컨대, 행 구동기)의 개략도를 도시한다.
도 7은 예시적인 행 구동기 모듈의 개략도를 도시한다.
도 8은 3개의 제어 라인 출력(예컨대, 제어 신호 1, 제어 신호 2, 및 토큰 출력(token out))을 갖는 예시적인 행 구동기의 개략도를 도시한다.
도 9는 이미징 디바이스를 위한 예시적인 행 회로의 개략도를 도시한다.
도 10은 3개의 제어 라인을 위한 예시적인 디지털 논리 투표 회로의 개략도를 도시한다.
도 11은 어레이를 위한 예시적인 이미징 셀 요소의 개략도를 도시한다.
도 12는 어레이를 위한 예시적인 이미징 셀 요소의 개략도를 도시한다.
도 13은 X선 검출기 어레이 내의 예시적인 X선 검출기 요소 내의 층의 측면도를 도시한다.
도 14는 어레이를 위한 예시적인 6개의 트랜지스터 정적 랜덤 액세스 메모리(SRAM) 셀 요소의 개략도를 도시한다.
도 15는 행 구동기 로직을 갖는 셀 요소들의 예시적인 2차원(2D) 어레이의 개략도를 도시한다.
도 16은 매트릭스 유형 집적 회로 내의 행 구동기의 적어도 3개의 제어 라인 상의 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 방법의 일례를 도시하는 흐름도이다.
본 발명의 임의의 실시형태를 상세히 설명하기 전에, 본 발명은 그 적용에 있어서 다음의 설명에서 제시되거나 다음의 도면에 도시된 구성요소의 구성 및 배치의 상세에 한정되지 않음이 이해되어야 한다. 본 발명은 다른 실시형태가 가능하고 다양한 방법으로 실행되거나 실시될 수 있다. 흐름도 및 프로세스에 제공된 숫자는 단계 및 동작을 도시함에 있어서 명확화를 위해 제공되며, 반드시 특정 순서 또는 시퀀스를 나타내지는 않는다. 달리 정의되지 않는 한, 용어 "또는"은 대안의 선택(예컨대, 분리 연산자, 배타적 논리합) 또는 대안의 조합(예컨대, 결합 연산자, 및/또는, 논리합, 또는 부울 OR)을 지칭할 수 있다.
개시된 실시형태는 일반적으로 초대면적의 상보형 금속 산화물 반도체(CMOS) 매트릭스 유형 집적 회로에 관한 것으로, 보다 구체적으로 전력, 제어, 및 기준 신호를 분배하는 것과, 매트릭스 유형 집적 회로의 장애를 검출하고 이들 분산 신호를 무능화(disabling)하기 위한 방법에 관한 것이다. 매트릭스 유형 집적 회로 내의 행 구동기의 적어도 3개의 제어 라인 상의 제어 신호 또는 행 구동기의 공동 라인(communal line) 상의 유효 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 기술이 설명된다.
CMOS는 논리 기능을 위해 p형 및 n형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 상보 및 대칭 쌍을 사용하는 집적 회로(IC)를 구성하기 위한 기술이다. CMOS 디바이스는 이 디바이스가 상태를 변경하지 않을 때에도 일반적으로 일부 스탠딩 전류를 갖는 다른 형태의 로직, 예를 들어 트랜지스터-트랜지스터 로직(TTL) 또는 N형 금속 산화물 반도체(NMOS) 로직과 같이 많은 에너지를 소비하지 않는다.
표준 제조 프로세스에서는, 오염물과 함께 재료 및 프로세스 변경으로 인해 웨이퍼당 다수의 치명적인 결함을 갖는 것이 일반적이다. 이러한 결함은 불량 디바이스 또는 금속 전도체들 사이의 단락을 초래하는 반도체 결정 결함을 포함할 수 있다. 일부 결함은, 전형적으로 허용되는 것으로 간주되는 칩 후보를 결함이 있거나 부적합한 것으로 만들 수 있는데, 이는 각 웨이퍼가 많은 수의 칩 후보를 포함하고, 결함으로 인한 이들 후보 중 일부의 손실이 최소화되고 적합 칩을 제조하는 수율 및 비용에 감안되기 때문이다. 수율은 적합 칩의 수를 후보 칩의 총수로 나눈 것을 지칭한다.
그러나, 이러한 치명적인 결함(즉, 부적합 칩의 원인) 수는 웨이퍼가 하나 또는 매우 적은 개별 후보 칩만을 포함할 수 있는 매우 큰 센서(예컨대, 5x5cm 이상)에서는 허용될 수 없다. 예를 들어, 단 하나의 후보 칩에 의한 웨이퍼 상의 단일의 단락(예컨대, 2개의 전력 공급 도전체 사이)은 전체 웨이퍼를 스크랩(scrap)으로 만들 수 있다. 다른 예에서는, 단 하나의 후보 칩에 의해, 커플링이 다른 구동기에 제어를 전달하는 토큰을 제공하는 다른 구동기와 데이지 체인(daisy chain)으로 결합된 구동기(예컨대, 행 구동기) 내의 결함이 또한 전체 웨이퍼를 스크랩으로 만들 수 있다. 결과적으로, 적합 칩의 거의 영(zero) 수율은 종래의 반도체 제조 프로세스 및 설계를 사용할 경우에 공산이 큰 결과일 수 있다.
치명적인 디바이스 고장을 초래하는 웨이퍼 결함의 수를 줄이기 위해 취해진 회로 또는 단계에 구성요소가 추가될 수 있다. 예를 들어, 일 실시형태에서, 매트릭스 유형 집적 회로는 행 구동기 모듈 및 수직 열 및 수평 행으로 배열된 셀 요소들의 2차원(2D) 어레이를 포함한다. 2D 어레이 내의 각 셀 요소는 유사한 기능을 제공한다(예컨대, 픽셀 검출기 요소, 픽셀 이미지 요소, 픽셀 표시 요소, 또는 메모리 요소). 행 구동기 모듈은 적어도 2개의 행 구동기 및 투표 논리 모듈을 포함한다. 적어도 2개의 행 구동기는 2D 어레이의 적어도 하나의 행의 셀 요소에 대한 적어도 2개의 공동 라인 상에 제어 신호를 생성하도록 구성되며, 여기서 각 행 구동기는 적어도 3개의 제어 라인 상에 제어 신호를 생성하도록 구성되고, 적어도 2개의 행 구동기의 적어도 2개의 제어 라인은 공동 라인이며, 각 공동 라인은 적어도 2개의 행 구동기 중 다른 행 구동기의 대응하는 공동 라인에 결합된다. 투표 논리 모듈은 행 구동기 중 하나의 행 구동기의 적어도 3개의 제어 라인에 결합되고 적어도 3개의 제어 라인 상의 제어 신호에 기초하여 출력을 생성하도록 구성된다.
이하의 설명은 추가 상세와 예를 제공한다. 도 1은 300㎜ 직경(130)을 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 웨이퍼는 300㎜, 200㎜, 150㎜, 125㎜, 및 100㎜와 같은 다양한 직경을 가질 수 있다. 웨이퍼가 생성할 수 있는 최대 다이 수는 웨이퍼 직경 및 다이의 치수에 의존한다. 예를 들어, 300㎜ 웨이퍼(100)는 148 내지 20㎜ 정사각형 다이(110)를 생성할 수 있다. 통상적으로, 각 다이는 개별적으로 패키징되거나 다른 전기 구성요소 및 회로에 결합될 수 있는 별도의 기능 회로로서 동작하도록 설계된다. 상기한 바와 같이, 오염물과 함께 고유한 재료 및 프로세스 변경으로 인해, 모든 제조된 다이 또는 칩 후보는 전형적으로 기능 또는 적합 회로가 되지 않는다. 일부 칩 후보는 해당 칩의 회로가 칩의 요구 사항(예컨대, 최대 허용 전류) 내에서 수행하지 않을 만큼 심각한 결함을 가질 수 있으며 심지어 칩 또는 결합 회로의 다른 영역에도 영향을 줄 수 있다. 치명적인 결함은 부적합 칩 또는 다이(112)라고 지칭되는, 칩의 요구 사항 내에서 수행하지 않는 칩을 초래하는 결함이다. 도 1은 6개의 부적합 다이(112)를 갖는 웨이퍼를 도시한다.
통상적으로, 다이 상에 집적 회로를 제조하는 프로세스는 포토리소그래피를 사용하여 포토 마스크 또는 레티클로부터의 기하학적 패턴을 기판(예컨대, 웨이퍼) 상의 감광성 화학 포토레지스트(또는 단순히 레지스트)로 전사하는 것을 포함한다. 포토마스크 또는 레티클은 정의된 패턴으로 광을 조사할 수 있게 하는 구멍 또는 투명도를 갖는 불투명 플레이트이다. 도핑, 이온 주입, 에칭, 및 피착과 함께 일련의 상이한 레티클이 집적 회로를 제조하는 데 사용될 수 있다. 집적 회로의 피처(feature) 크기는 전형적으로 레티클, 레티클에 대한 광원의 광 파장, 포토레지스트, 노출 시간, 및 에칭 프로세스에 의해 결정된다. 일부 레티클은 50nm 미만인 피처를 제조하는 데 사용될 수 있다. 통상적으로, 레티클은 웨이퍼보다 작다. 예를 들어, 웨이퍼(100)는, 도 1에 도시된 바와 같이, 300㎜ 직경 및 20x20㎜인 레티클 영역(120)을 가질 수 있다. 비교적 작은 피처(< 200nm 폭)를 생산하기 위한 현재 기술은 50㎜까지의 레티클 치수(예컨대, 40x40㎜)를 갖는다. 스테퍼(stepper)가 웨이퍼 전체에 걸쳐 레티클의 이미지를 복제하는 데 사용된다. 스테퍼는 슬라이드 프로젝터 또는 사진 확대기(photographic enlarger)와 유사한 동작을 하는 IC의 제조에 사용되는 디바이스이다. 다이는 레티클 영역보다 크기가 작거나, 그와 유사하거나, 그보다 클 수 있다. 도 1은 다이(110)와 유사한 크기를 갖는 레티클 영역(120)을 도시한다. 다이와 레티클은 설명의 간략화를 위해 정사각형으로 도시되어 있지만, 다이와 레티클은 또한 직사각형 또는 임의의 기하학적 형상일 수 있다. 레티클은 전형적으로 웨이퍼의 면적을 최대화하기 위해 직사각형이다.
도 2는 300㎜ 직경(130) 및 32 내지 40㎜(134) 정사각형 다이(114)를 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 레티클 영역(122)은 다이(114)와 유사한 크기를 갖는다. 도 3은 300㎜ 직경 및 다수의 5㎜ 정사각형 다이(116)를 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 레티클 영역(124)은 다이(116)보다 크다. 도 3에서, 20x20㎜ 레티클은 레티클 영역당 16 내지 5x5㎜ 다이(116)를 제조하는 데 사용된다.
도 4는 300㎜ 직경 및 단일의 200㎜ 정사각형 다이(118)를 갖는 예시적인 반도체 웨이퍼(100)를 도시한다. 레티클 영역(126)은 다이(118)보다 작다. 다이가 레티클 영역과 유사한 크기이거나 그보다 작은 경우, 레티클 영역들 사이의 레티클 경계(128)는 전형적으로 톱 또는 레이저를 사용하는 웨이퍼 다이싱 동안에 절단되거나, 그렇지 않으면 회로 기능 및 동작에서 사용되지 않는다. 레티클 영역(126)이 다이(118)보다 작을 때, 전기 전도체(예컨대, 알루미늄, 금, 구리, 또는 폴리실리콘) 또는 트레이스(trace)가 레티클 경계(128)를 가로 질러 연장될 수 있고, 회로 피처를 하나의 레티클 영역으로부터 다른 레티클 영역까지 연결하는 데 사용될 수 있다. 본 명세서에 사용되는 바와 같이, 트레이스(또는 라인)는 집적 회로의 회로 요소(예컨대, 트랜지스터, 다이오드, 커패시터, 저항기 및 인덕터) 또는 셀을 함께 연결하는 데 사용되는 전기 전도체이다. 셀은 IC의 여러 영역에 복제되는 회로 요소를 갖는 회로 또는 모듈이다. 레티클 영역 내에서 발생하는 재료 및 프로세스 변경에 의해 야기되는 결함 외에도, 개방 및 단락을 야기하는 오버 에칭 또는 언더 에칭(또는 오버 도핑 또는 언더 도핑)을 초래하는 에지 상의 포토레지스트의 과다 노출 또는 부족 노출과 같은 결함이 또한 레티클 경계(128) 상에서 발생할 수도 있다. 쇼트 또는 단락은 의도하지 않은 연결을 통해 과도한 전류가 흐를 수 있게 하는 전기 회로의 2개의 노드 사이의 우발적인 또는 의도하지 않은 연결이다. 개방 또는 개방 회로는, 달리 연결되는 회로 요소를 전기적으로 분리할 수 있는 2개의 노드 사이의 무한 저항이다.
초대면적의 집적 회로(예컨대, 레티클 영역보다 큰 다이) 또는 웨이퍼 규모 집적(wafer-scale integration: WSI)에서 발생할 수 있는 다양한 결함은 적합 칩의 거의 영 수율 또는 허용할 수 없는 수율을 생성할 수 있다. 웨이퍼 규모 집적은 전체 반도체 웨이퍼(예컨대, 실리콘 웨이퍼)를 사용하여 단일의 수퍼 칩을 생산하는 매우 큰 집적 회로이다. 본 개시 전반에 걸쳐서, 초대면적의 CMOS 이미지 센서에 대한 언급이 이루어지며; 개시된 기술(예컨대, 회로, 디바이스, 및 방법) 및 해결책은 또한 종래의 이미지 센서, X선 이미지 센서, 디스플레이, 메모리 어레이, 및 임의의 다른 매트릭스 유형 집적 회로에 적용될 수도 있다.
의료용 이미징(예컨대, X선 이미징), 천문학, 영화 촬영, 과학 이미징, 및 다른 고급 이미징 적용예에 사용되는 초대면적의 CMOS 이미지 센서와 같은 초대면적의 집적 회로를 적합화하는 것은 더 작은 이미지 센서(즉, 50x50㎜ 미만의 이미지 센서)에 비해 향상된 이미징 성능을 얻을 수 있다. 종래의 이미지 센서 및 초대면적의 IC는 이미지 또는 픽셀 셀 요소의 2차원(2D) 어레이를 포함하는 매트릭스 유형 집적 회로이다. 이들 이미지 셀 요소 각각은 광자(예컨대, 광 또는 X선 광자)를 검출하고 특정 위치 내의 광자를 전하 또는 전류로 변환하는 유사한 기능을 수행한다. 검출된 광자의 패턴 및 어레이 상에 광자가 검출되지 않은 영역이 이미지를 생성하는 데 사용된다. 이미지 셀 요소의 전기 구성요소는 열과 행으로 각각 연장되는 수직(y축) 및 수평(x축) 전기 트레이스와 유사한 전기 연결을 가질 수 있다. 열의 수직 트레이스(예컨대, 열 트레이스) 및 행의 수평 트레이스(예컨대, 행 트레이스)는 이미지 셀 요소에 전력, 제어 신호, 및 기준 신호를 분배할 뿐만 아니라 이미지 셀 요소로부터의 출력을 수신하는 데 사용될 수 있다. 수직, 열, 수평, 및 행은 반도체 기판의 큰 평면에 대한 상대적인 기준이다. 본 개시 전반에 걸쳐서, 수직 트레이스 또는 열에 대한 언급이 이루어지며; 기판의 배향이 90도 회전된 경우, 수직 트레이스 피처는 수평 트레이스에 적용될 수도 있고, 열 피처는 행에 적용될 수도 있다. 피처의 설명을 쉽게 하기 위해 수직 트레이스와 열이 사용된다.
수직 및 수평 트레이스는 어레이의 에지 또는 주변부에서 셀 요소에 의해 공유되는 신호 분배 및 신호 처리 회로 또는 네트워크로 연장될 수 있다. 본 명세서에 사용되는 바와 같이, 어레이의 에지 또는 주변부에서 복수의 셀 요소에 의해 공유되는 신호 분배 회로 또는 신호 처리 회로는 공동 회로 또는 공동 모듈이라고 지칭된다. 공동 모듈은 셀 요소에 전력, 제어 신호, 및 기준 신호 입력을 제공할 수 있다. 또한, 공동 회로 또는 공동 모듈은 셀 요소로부터의 출력의 신호 처리를 또한 제공할 수 있다. 전력은 VDD 또는 VCC(양의 전압 전위), 접지 또는 GND(거의 영의 전압 전위, 대략[~] 0 볼트[0 V], 전압 전위 기준), 및 VSS(음의 전압 전위)와 같은 셀 요소 내의 트랜지스터 및 다른 전기 구성요소를 활성화하는 데 사용되는 전압 전위 및 관련 전류를 지칭한다. 이미지 센서와 같은 많은 디지털 회로에 대하여, 공칭 공급 전압 또는 양의 전압(VDD 또는 VCC)은 1.8 V, 2.4 V, 3.3 V, 또는 5.0 V일 수 있다. 본 명세서에서 사용되는 바와 같이, 제어 신호는 셀 요소의 기능을 제어하는 데 사용되는 디지털 신호를 지칭한다. 디지털 신호는 2개의 가능한 값, 즉 논리 "1" 또는 고 전압 전위(예컨대, VDD/2 내지 VDD 또는 [VCC - 역치고 값] 내지 VCC) 및 논리 "0" 또는 저 전압 전위(예컨대, 대략 0 V 내지 VDD/2, 대략 0 V 내지 [0 V + 역치저 값], 또는 VSS/2 내지 VSS)를 갖는 논리 신호와 같은 이산 값의 시퀀스를 나타내는 신호이다. 본 명세서에서 사용되는 바와 같이, 기준 신호는 아날로그 신호를 지칭한다. 아날로그 신호는 신호의 시변 특징(변수)이 일부 다른 시변 수량의 표현인 연속 신호이다. 일부 시나리오에서는 제어 신호가 아날로그 신호를 포함할 수 있거나 또는 기준 신호가 디지털 신호를 포함할 수 있지만, 용어의 일관성 및 본 개시의 용이한 설명을 위해, 제어 신호는 디지털 신호이고 기준 신호는 아날로그 신호이다.
공동 모듈은 모든 4개의 에지, 3개의 에지, 2개의 에지, 또는 단 1개의 에지와 같은 2D 어레이의 4개의 에지 중 임의의 에지에 위치할 수 있다. 하나의 축(예컨대, y축)에서의 전도성 트레이스는 어레이의 에지 또는 주변부로 연장될 수 있다. 초대면적의 집적 회로(예컨대, 초대면적의 CMOS 이미지 센서)의 경우, 전도성 트레이스는 다수의 레티클 영역 위로 연장되고 적어도 하나의 레티클 경계를 교차한다. 예를 들어, 하나의 축을 따라 기능하는 전도성 트레이스는 50㎜보다 클 수 있다.
도 5는 셀 요소(210)의 2D 어레이의 레티클 경계(128)에서의 매트릭스 유형 집적 회로의 확대도를 도시한다. 각 셀 요소(210)는 각 셀 요소(210)를 수직 전도성 트레이스(230A 및 230B)에 전기적으로 결합하는 적어도 하나의 전도성 상호연결부(212)를 갖는다. 전형적으로, 레티클 영역 내의 피처들의 정렬은 레티클 영역들 사이(즉, 2개의 레티클(126A 및 126B) 사이)의 피처들의 정렬보다 더 정밀할 수 있다. 레티클 영역 내의 레티클은 서로 광학적으로 정렬될 수 있는 한편, 인접하는 레티클은 기계적 스테퍼를 통해 서로 정렬된다. 도 5는 제1 레티클 영역(126A)의 수직 전도성 트레이스(230A)와 제2 레티클 영역(126B)의 수직 전도성 트레이스(230B) 사이에서 발생할 수 있는 약간의 오정렬을 도시하며, 이러한 오정렬은 또한 레티클 경계 상의 결함 가능성을 증가시킬 수도 있다. 전도성 트레이스들(230A) 사이에서 단락을 일으킬 수 있는 2개의 수직 전도성 트레이스(230A) 사이에 결함(208)(예컨대, 재료 또는 프로세스 변경 또는 오염물)이 도시되어 있다.
상기한 바와 같이, 결함은 불량 셀 요소를 초래하는 반도체 결정 결함 또는 전도성 트레이스들 사이의 단락과 같은 다양한 원인을 가질 수 있다. 결함은 또한 앞의 구동기로부터의 출력을 사용하는 입력을 갖는 후속 구동기에서 신호가 전파되는 것을 차단할 수 있는 구동 회로(예컨대, 행 구동기)에서 발생할 수도 있고, 이는 구동 회로의 에러 동작을 초래할 수 있다. 이들 결함 중 임의의 하나는 치명적이어서 다이를 부적합하게 할 수 있어, 수율 저하를 초래할 수 있고, 이는 초대면적의 집적 회로와 같은 단일 다이 또는 매우 적은 다이를 갖는 웨이퍼에 대해 특히 문제가 될 수 있다.
일종의 수율 향상을 달성하기 위한 기술은 고장난 경로로부터의 신호를 무시하는 데 사용되는 투표 방식에 의한 신호의 용장(redundant) 병렬 처리의 사용, 단락으로 인해 전체 칩 고장을 초래하는 것을 방지하기 위한 국부적인 전류 제한, 이미지로부터 결함이 있는 픽셀의 정보를 제거하기 위한 외부 결함 보정을 포함한다. "장애 분리 능력을 갖는 매트릭스 유형 집적 회로(Matrix Type Integrated Circuit with Fault Isolation Capability)"라는 발명의 명칭으로 2016년 1월 27일자로 출원된 미국 특허 출원 제15/007,312호는 단락으로 인해 전체 칩 고장을 초래하는 것을 방지하거나 감소시키기 위한 국부적인 전류 제한을 위한 예시적인 회로를 개시하고 있고, 그 전체 내용이 참조로 본 명세서에 포함된다.
도 6 및 도 7은 고장난 경로로부터의 신호를 무시하는 데 사용되는 투표 방식에 의한 신호의 용장 병렬 처리를 위해 사용될 수 있는 디지털 논리 회로(예컨대, 논리 스테이트먼트 또는 투표 논리 모듈)에 결합된 행 구동기를 포함하는 구동 회로를 도시한다.
도 6은 디지털 논리 회로(예컨대, 논리 스테이트먼트)에 결합된 행 구동기 회로(예컨대, 행 구동기)를 도시한다. 행 구동기 회로(340)는 각 행에 대한 공동 라인(362A 및 362B)에 의해 결합된 복수의 행 구동기를 포함하며, 여기서 각 행에 대한 행 구동기 회로 및 논리 스테이트먼트는 행 구동기 로직(342A 및 342M)이라고 지칭된다. 도시된 바와 같이, 행 구동기(구동기 1 내지 P) 및 논리 스테이트먼트는 M개의 행(행 1 내지 행 M)에 대해 순차적인 패턴으로 배열되고, 각 행 구동기 다음에 논리문이 따른다. 2개의 행 구동기 및 하나의 논리 투표 회로는 행 구동기 모듈(350)을 형성할 수 있다. 각 행 구동기(구동기 1 내지 P)는 입력(예컨대, 토큰 입력 또는 토큰-인(Token_In)) 및 적어도 3개의 출력(예컨대, 토큰 출력 또는 토큰-아웃(Token_Out), 제1 제어 신호 또는 제어신호(ControlSignal)1, 및 제2 제어 신호 또는 제어신호2)을 갖는다. 각 행 구동기(행 1 내지 행 M)의 출력 제어신호1 라인은 함께 결합되어 논리 스테이트먼트(예컨대, 논리 투표 회로)의 입력에 결합된다. 각 행 구동기(구동기 1 내지 P)의 출력 제어신호2 라인은 함께 결합되어 논리 스테이트먼트(예컨대, 논리 투표 회로)의 입력에 결합된다. 다수의 행 구동기(구동기 1 내지 P)는 행 구동기 중 하나가 에러 신호를 생성할 때에도 유효 신호를 행에 제공하는 데 사용될 수 있다. 다수의 행 구동기는 결함이 있는 행 구동기로부터의 에러 신호를 무시하거나 극복한다. 예를 들어, 구동기 2가 고 전압 전위에 연결된 것과 같이 결함이 있거나 부적합한 회로(예컨대, 행 구동기)를 갖는 경우, 다른 구동기 회로(예컨대, 구동기 1 및 구동기 3 내지 구동기 P)가 정확한 신호를 구동하여 구동기 2로부터의 에러 신호를 무시할 수 있다.
도 7은 가변 수의 제어 신호 출력(제어신호1 내지 K) 및 논리 스테이트먼트(370A 및 370P)를 갖는 행 구동기(360A 및 360P)를 구비한 행 구동기 모듈(352)을 도시한다. 다른 예(미도시)에서, 행 구동기는 1개 초과의 비공동(non-communal) 출력(예컨대, 토큰 출력)을 또한 포함할 수 있다. 행 구동기의 추가 제어 신호 출력 또는 추가 비공동 출력 및 논리 스테이트먼트의 추가 비공동 출력은 에러를 검출하고 보정하기 위해 더 많은 용장을 추가할 수 있지만, 더 많은 웨이퍼 또는 다이 풋프린트를 사용할 수 있는 더 많은 회로 구성요소를 추가할 수도 있다. 도 6에서의 행 구동기 모듈(350)은 도 7에서의 행 구동기 모듈(352)과 유사하며, 여기서 제어 신호 출력(제어신호1 및 제어신호2)의 수는 2개이다. 다른 예에서, 도 6의 행 구동기 및 논리 스테이트먼트는 행 구동기(360A 및 360P) 및 논리 스테이트먼트(370A 및 370P)로 대체될 수 있다. 예를 들어, 행 구동기 로직(342A 및 342M)은 행 구동기(360A 및 360P) 및 논리 스테이트먼트(370A 및 370P)를 포함할 수 있다.
도 8은 셀 요소들의 어레이에 대한 제어 신호를 제공하는 데 사용되는 예시적인 행 구동기를 도시한다. 구동기는 다른 회로 또는 구성요소(예컨대, 셀 요소)를 제어하는 데 사용되는 전기 회로 또는 다른 전자 구성요소이다. 셀 요소들의 어레이(예컨대, MxN 어레이)에서, 행 구동기는 행 내의 셀 요소에 제어 신호를 제공하여 열을 판독하거나 열로부터 셀 요소에 기록한다. 이미징 어레이 또는 매트릭스를 갖는 이미징 디바이스에서, 행 구동기는 픽셀 검출기에 제어 신호를 제공하여 열 출력에서 그 값을 판독한다. 행 구동기로부터의 제어 신호는 모든 행을 판독할 때까지 어레이의 각 행을 순차적으로 트래버싱한다(traverse). 통상적으로, 행은 제어 신호를 제공하고 열은 셀 요소에 대한 출력을 생성한다. 따라서, 매트릭스 이미저(또는 이미징 어레이)에서 각 픽셀로부터의 데이터는 한 번에 한 행씩 열을 통해 판독된다.
행 구동기는 함께 데이지 체인으로 연결될 수 있고, 하나의 행 구동기로부터의 토큰(또는 토큰 신호)을 다음의 행 구동기로 전달하여 각 픽셀의 판독을 개시한다. 행 구동기들의 서로에 대한 의존성은, 손상된 토큰이 치명적인 디바이스 고장을 초래할 수 있으므로 행 구동기의 신뢰성을 중요하게 할 수 있다. 토큰 신호는 시퀀스 또는 루프에서의 하나의 모듈로부터 시퀀스에서의 다른 모듈로 제어를 전송하는 데 사용되는 신호이다. 토큰 신호는 모듈들 간의 동작을 조정하는 데 사용될 수 있어, 동작이 서로 간섭하지 않게 한다. 통상적으로, 다이 또는 칩은 256개 미만의 행 구동기를 가질 수 있고, 행 구동기 고장 가능성은 낮다. 그리고, 행 구동기에 결함이 발생할 때, 후보 칩에 치명적인 결함이 발생하여 후보 칩이 제거된다. 웨이퍼가 다수의 후보 칩(예컨대, 50개 초과)을 생성할 때, 행 구동기 결함으로 인한 부적합 다이 또는 칩의 수는 여전히 허용 가능한 수율의 적합 다이 또는 칩을 생산할 수 있다. 초대면적의 집적 회로는 더 많은 행 구동기(예컨대, 1000개 초과의 행 구동기)를 가질 수 있다. 일부 예에서, 초대면적의 집적 회로는 4000개를 넘는 행 구동기를 가질 수 있다. 행 구동기의 수가 많을수록 행 구동기가 치명적인 결함을 생성할 가능성이 증가한다. 또한, 초대면적의 집적 회로의 웨이퍼는 후보 칩당 더 높은 값을 갖는 매우 적은 후보 칩(예컨대, 1개 또는 4개의 후보 칩)을 가질 수 있다. 다수의 행 구동기와 치명적인 결함(예컨대, 행 구동기 결함)으로 인한 낮은 수율의 조합은 초대면적의 집적 회로에서 행 구동기 결함을 허용할 수 없게 한다. 본 명세서에 기재된 기술(회로, 디바이스 및 방법)은 행 구동기 회로의 개선을 제공한다.
도 8을 다시 참조하면, 행 구동기는 입력(예컨대, 토큰_인 및 ClkB), 출력(예컨대, 토큰_아웃, 제어신호1, 및 제어신호2), 및 회로 구성요소(예컨대, CMOS 트랜지스터(Q11, Q12 및 Q13)[n형 MOSFET 또는 NMOS 트랜지스터], 및 인버터(U11, U12, U13, U14, 및 U15))를 포함할 수 있다. 행 구동기는 클록 신호(ClkB 상) 및 토큰 제어 신호(토큰_인 상)에 의해 활성화된다. 도 8에 도시된 행 구동기는 행 내의 셀 요소에 결합되는 (제어신호1 상의) 제1 제어 신호 및 (제어신호2 상의) 제2 제어 신호를 생성한다. 제어신호1(CS1) 및 제어신호2(CS2)는 이들 제어 라인이 셀 요소에 결합되어 있기 때문에 공동 라인이라고 지칭될 수 있다. 공동 라인은 1개 초과의 모듈(예컨대, 행 구동기, 투표 논리 모듈, 또는 셀 요소)과 공유되거나 결합된 제어 라인이다. 일례에서, 공동 라인은 셀 요소에 결합되는 제어 라인이다.
도 8에 도시된 행 구동기는 시퀀스에서의 다음의 행 구동기에 전달되는 (토큰-아웃 상의) 토큰 제어 신호를 생성한다. 토큰 신호는 행 내의 셀 요소를 제어(예컨대, 행 내의 픽셀 검출기의 판독을 개시)하는 데 사용된다. 토큰-아웃은, 이 제어 라인이 셀 요소에 결합되지 않기 때문에 또는 토큰-아웃이 단일의 모듈(예컨대, 다음의 행 구동기)에 결합되지 않기 때문에 비공동 라인(도 6 및 도 7에서의 372 참조)이라고 지칭될 수 있다. 비공동 라인은 공동 라인이 아닌(즉, 공동 라인에 연결되지 않은) 제어 라인이다. 일례에서, 비공동 라인은 행 구동기와 투표 논리 모듈 사이의 토큰 라인, 또는 2개의 행 구동기 사이의 토큰 라인과 같은, 2개의 모듈을 직접 결합하는 제어 라인이다.
도 8은 (2개의 공동 라인 및 1개의 비공동 라인 상의) 3개의 제어 신호를 생성하는 행 구동기의 일례를 도시한다. 다른 예(미도시)에서, 행 구동기는 (3개의 공동 라인 및 1개의 비공동 라인 상의) 3개의 제어 신호와 같은 (공동 라인 및 비공동 라인의 조합 상의) 적어도 3개의 제어 신호를 생성할 수 있다. 도 8에서(적절한 동작 또는 실질적으로 결함이 없는 상태에서), 제어신호1 및 토큰_아웃의 출력은 동일한 논리 값을 갖고, 제어신호2는 제어신호1 및 토큰_아웃의 역 논리 값을 갖는다(예컨대, 토큰_아웃=1, 제어신호1=1, 및 제어신호2=0; 또는 토큰_아웃=0, 제어신호1=0, 및 제어신호2=1). 행 구동기에서 결함이 발생한 경우, 토큰_아웃, 제어신호1, 및 제어신호2는 다양한 에러를 생성할 수 있는 무효 값을 생성할 수 있다.
도 9는 이미징 디바이스의 이미징 매트릭스 또는 어레이에 대한 예시적인 행 회로를 도시한다. 각 열(예컨대, 열 1 내지 N)은 픽셀 회로(예컨대, 포토다이오드를 포함하는 U1 내지 UN)에 결합되어 픽셀 회로로부터 판독될 이미지 데이터에 대한 출력(예컨대, 출력 1 내지 N)을 제공한다. 픽셀 회로는 n형 MOSFET(NMOS 트랜지스터)(QN1, QN2, 및 QNN) 및 p형 MOSFET(PMOS 트랜지스터)(QP1, QP2, 및 QPN)에 의해 제어된다. 제어신호1(CS1)은 NMOS 트랜지스터(스위치)(QN1, QN2, 및 QNN)의 게이트에 결합되고, 제어신호2(CS2)는 PMOS 트랜지스터(스위치)(QP1, QP2, 및 QPN)의 게이트에 결합된다. 적절한 동작에서, 제어신호2는 제어신호1의 반대이다.
본 명세서에 기재된 기술, 디바이스, 및 프로세스는, 데이지 체인으로 함께 연결되는 행 구동기에 의해 행 판독이 제어되고 하나의 행 구동기로부터 다음의 행 구동기로 토큰을 전달하여 각 라인의 데이터 판독을 개시하는 액티브 매트릭스 이미저와 같은 매트릭스 유형 회로의 개선을 제공할 수 있다. 데이지 체인은 다수의 모듈, 회로, 또는 디바이스가 시퀀스로 또는 링(또는 루프)으로 함께 배선되는 배선 방식이다. 예를 들어, 이전 또는 앞의 행 구동기의 토큰 출력은 데이지 체인 또는 시퀀스로 이후 또는 다음의 행 구동기의 토큰 입력에 입력을 제공한다. 본 명세서에 기재된 기술, 디바이스, 및 프로세스를 사용하는 것은 전체 칩에 치명적인 결함을 발생시키지 않으면서 소수의 행 구동기가 결함이 있는 것을 허용하여, 수율을 더 높일 수 있다.
IC의 설계 단계 동안, 다수의 행 구동기 회로가 각 행에 대해 병렬로 배치되고, 공동 라인 및 출력 제어 신호 및 개별(비공동) 라인 및 출력 제어 신호가 식별된다. 예를 들어, 공동 및 개별 제어 신호의 상이한 상태에 기초하여 원하는 토큰 상태를 사용하여 진리표가 구축된다. 진리표를 사용하여, 다음의 행 구동기 회로의 입력에서 토큰의 정확한 상태를 결정하기 위해 디지털 논리 회로(예컨대, 논리 투표 회로 또는 논리 스테이트먼트)가 생성된다. 예를 들어, 2개의 공동 제어 신호 및 토큰 신호가 있는 경우, 3개 중 2개(TOOT(two out of three))의 투표 방식이 다음의 행 구동기에서 정확한 토큰 상태를 결정하는 데 사용될 수 있다. 논리 회로는 행 구동기의 토큰 출력과 다음의 행 구동기의 토큰 입력 사이에 위치한다.
표 1은 도 9에 도시된 행 회로 상에서 사용될 수 있는 도 6 및 도 8에 도시된 행 구동기에 대한 진리표를 제공한다. 굵고 밑줄친 값은 에러 값을 나타낸다.
토큰_아웃 또는 Qin 제어신호1 제어신호2 Qout 예상
0 0 0 0 CS2에서의 에러
0 0 1 0 유효
0 1 0 1 TO/Qin에서의 에러
0 1 1 0 CS1에서의 에러
1 0 0 1 CS1에서의 에러
1 0 1 0 TO/Qin에서의 에러
1 1 0 1 유효
1 1 1 1 CS2에서의 에러
도 10은 표 1에 나타낸 진리표를 구현하는 회로를 도시한다. U3는 제어신호2를 제어신호2B(또는 제2 제어 신호 바)로 반전시키는 인버터이고, U4는 출력 Qout을 반전시키는 인버터이다. Q1 내지 Q5는 PMOS 트랜지스터이고, Q6 내지 Q10은 NMOS 트랜지스터이다. 도 10은, 논리 투표 회로 없이 종래의 행 구동기 접속에서 사용되는 바와 같이, 에러가 될 수도 있는 토큰 출력에 단순 의존하는 대신에 정확한 값을 결정하기 위해 3개의 값 중 2개를 사용하는 3개 중 2개(TOOT)의 투표 방식을 제공한다. Qout = CS1*CS2B+TO(CS1+CS2B)로 나타낸 식은 진리표를 위한 공식을 예시하며, 여기서 Qout은 논리 투표 회로 출력을 나타내며, CS1은 제어신호1이고, CS2B는 제어신호2의 역이며, TO는 토큰_아웃 또는 토큰 출력이고, Qin은 논리 투표 회로 입력이다. 도 9가 표 1에 나타낸 진리표에 대한 하나의 예시적인 회로를 제공하지만, 다른 회로가 동일하거나 유사한 결과를 생성할 수도 있다. 또한, 다른 회로는 추가 입력 또는 출력을 사용할 수 있다.
논리 투표 회로는 사전에 정의된 방식(예컨대, 진리표)과 관련하여 다수의 합동 제어 신호에 기초하여 유효 출력을 결정할 수 있다. 합동(congruent)은 사전에 정의된 방식(예컨대, 진리표)에 따라 서로 일치하는 신호를 지칭한다. 진리표는, 각각의 함수 인수(functional argument)에 대한, 즉 그들의 논리 변수에 의해 취해진 값들의 각 조합에 대한 논리식의 함수 값을 계산하기 위해 논리에서, 구체적으로 부울 대수, 부울 함수, 및 명제 계산에 관한 논리에서 사용되는 수학 표이다. 특히, 진리표는 명제식(propositional expression)이 모든 정당한 입력 값에 대해 참인지, 즉 논리적으로 유효한지의 여부를 알려 주는 데 사용될 수 있다.
진리표는 또한 행 구동기(미도시)의 4개의 제어 신호 출력에 대해서 생성될 수도 있고, 4개 중 3개(TOOF(three out of four))의 방식이 사용될 수 있거나 4개 중 2개의 방식(2개의 에러 신호가 생성될 필요가 있기 때문에 희박함)이 타이 브레이커(tie breaker)로서의 특정 제어 신호와 함께 사용될 수 있다.
어레이 내의 각 셀 요소는 유사한 기능을 제공한다(예컨대, 픽셀 검출기 요소, 픽셀 이미지 요소, 픽셀 표시 요소, 또는 메모리 요소). 발명의 명칭이 "정전압 바이어싱된 포토다이오드를 구비한 픽셀 회로 및 관련 이미징 방법(Pixel Circuit with Constant Voltage Biased Photodiode and Related Imaging Method)"인 WO2015038709호 및 미국 특허 제9,380,239호는 셀 요소(210)로서 사용될 수 있는 이미징 어레이 또는 매트릭스를 위한 예시적인 픽셀 회로 또는 검출기 요소를 개시하며, 그 전체 내용이 참조로 본 명세서에 포함된다. 도 11은 이미징 어레이 또는 매트릭스를 위한 픽셀 회로 또는 검출기 요소를 포함하는 셀 요소(410)를 도시한다. 픽셀 회로(410) 각각은 포토다이오드(PD), 바이어싱 회로(10), 전하-전압 변환기(커패시터)(C1), 및 스위치(SW1 및 SW2)를 포함한다. 스위치는 트랜지스터로 형성될 수 있다. 포토다이오드는 광자를 전하 또는 전류로 변환한다. 바이어싱 회로(10)는 연산 증폭기(op amp)(20) 및 전압원(40)을 포함한다. 픽셀 회로는 제어 신호(314)(RESET 및 SELECT) 및 기준 신호(316)(바이어스(BIAS))에 기초하여 동작하도록 구성될 수 있다. VCC, VSS 및 GND는 전압 또는 전력(312)을 연산 증폭기(20) 및 픽셀 회로의 다른 구성 요소에 제공하고, 데이터 라인은 출력(318)을 제공한다. 도 6 내지 도 10에서의 행 구동기 회로의 공동 라인(예컨대, 제어신호1 및 제어신호2)은 도 11, 도 12 및 도 14에서의 제어 신호(314) 중 적어도 하나에 결합될 수 있다.
도 12는 이미징 어레이 또는 매트릭스를 위한 픽셀 회로 또는 검출기 요소를 포함하는 다른 셀 요소(412)를 도시한다. 픽셀 회로(412) 각각은 포토다이오드(PD), 바이어싱 회로(10), 이득 스위칭 회로(50), 전하-전압 변환기(커패시터)(C1 및 C2), 및 스위치(SW1 및 SW2)를 포함한다. 이득-스위칭 회로(50)는 전압 비교기(52)(예컨대, 연산 증폭기) 및 래치(54)와 스위치(SW3 및 SW4)를 갖는 선택 회로를 포함한다. 픽셀 회로는 제어 신호(314)(RESET 및 SELECT) 및 기준 신호(316)(BIAS)에 기초하여 동작하도록 구성될 수 있다. VCC, VSS, 및 GND는 연산 증폭기(20), 전압 비교기(52), 래치(54), 및 픽셀 회로의 다른 구성요소에 전압 또는 전력(312)을 제공한다. 데이터 라인 및 이득 비트 값(GB)은 출력(318)을 제공한다. 래치 또는 플립플롭은 2개의 안정 상태를 가지며 상태 정보를 저장하는 데 사용될 수 있는 회로이다.
픽셀 회로 또는 검출기 요소는 X선 검출기 어레이 또는 매트릭스(즉, X선 이미저)에 사용될 수 있다. X선 검출기 요소(또는 검출기 요소)는 X선 광자를 전하로 변환하는 검출기 픽셀 내의 요소를 지칭한다. 검출기 요소는 X선 광자를 직접 검출 방식으로 전하(전자-정공 쌍)로 직접 변환할 수 있는 광전도체 재료를 포함할 수 있다. 적합한 광전도체 재료는 요오드화제이수은(HgI2), 요오드화납(PbI2), 요오드화비스무트(BiI3), 텔루르화카드뮴아연(CdZnTe), 또는 비정질 셀레늄(a-Se)을 포함하며, 이들에 한정되지 않는다. 일부 실시형태에서, 검출기 요소는, 도 13에 도시된 바와 같이, X선 광자를 광으로 변환하는 신틸레이터(scintillator) 재료 및 신틸레이터 재료에 결합되어 광을 전하로 변환하는(즉, 간접 검출 방식) 감광성 요소를 포함할 수 있다. 도 13은, 기판(424), 감광성 요소와 검출기 회로(426), 및 신틸레이터 재료(428)의 층을 포함하는, 간접 검출 방식을 사용하는 X선 검출기 요소(420)의 층에 대한 방사선원(422)을 도시한다. X선 검출기 요소(420)는 다른 층을 포함할 수 있고, 도시된 섹션은 다수의 층을 포함(예컨대, 검출기 회로(426)가 다수의 처리 층을 포함)할 수 있거나, 또는 층들이 다른 순서로 존재할 수 있다. 적합한 신틸레이터 재료는 가돌리늄 옥시설파이드(Gd2O2S:Tb), 텅스텐산카드뮴(CdWO4), 게르마늄산비스무트(Bi4Ge3O12 또는 BGO), 요오드화세슘(CsI) 또는 요오드화세륨탈륨(CsI:Tl)을 포함하며, 이들에 한정되지 않는다. 적합한 감광성 요소는 포토다이오드, 포토게이트, 또는 포토트랜지스터를 포함할 수 있다.
셀 요소를 나타내는 픽셀 회로 또는 검출기 요소를 위한 다른 회로가 또한 사용될 수도 있다. 셀 요소는 또한 발광 다이오드(LED)로부터 (검출 광 대신에) 광을 방출하기 위해 표시 어레이에 사용되는 픽셀 표시 요소(미도시)를 나타낼 수도 있다.
도 14는 정적 랜덤 액세스 메모리(SRAM) 어레이 또는 매트릭스를 위한 메모리 요소를 포함하는 셀 요소(416)를 도시한다. 메모리 요소(416)는 6개의 트랜지스터(M1, M2, M3, M4, M5 및 M6)를 포함한다. 트랜지스터(M1, M2, M3 및 M4)는 비트를 저장하고, 트랜지스터(M5 및 M6)는 메모리 요소를 기록용 입력 및 판독용 출력으로서 작용하는 비트 라인(BL)에 결합한다. VDD 및 GND는 트랜지스터(M1, M2, M3 및 M4)에 전압 또는 전력(312)을 제공한다. 메모리 요소는 제어 신호(314)에 기초하여 워드 라인(WL) 및 비트 라인(BL) 및 기록용 역비트 라인(
Figure 112018074406330-pct00001
) 및 판독용 워드 라인(WL)을 동작시키도록 구성된다. 판독 시, BL 및
Figure 112018074406330-pct00002
은 출력(318)을 제공한다. SRAM이 도시되어 있지만, 플래시 메모리 및 동적 랜덤 액세스 메모리(DRAM)와 같은 다른 메모리 요소가 마찬가지로 구성될 수 있다.
도 11, 도 12 및 도 14는 매트릭스 유형 IC에서 사용될 수 있는 상이한 유형의 셀 요소를 제공한다. 개시된 실시형태는 또한 매트릭스 또는 2D 어레이의 셀 요소를 갖는 다른 유형의 IC에 대한 적용예를 가질 수도 있다.
도 15는 행 구동기 로직(342A 내지 M)를 갖는 셀 요소(450)의 M행ХN열 2D 어레이를 도시한다. 셀 요소(CE11 내지 CEMN)는 픽셀 검출기 요소(도 11 및 도 12에 도시된 바와 같이), 픽셀 이미지 요소, 픽셀 표시 요소, 또는 메모리 요소(도 14에 도시된 바와 같이)를 포함할 수 있다. 각 행은 행 구동기 로직(342A 내지 M)을 갖는다. 각 열은 각 열로부터의 값을 판독하거나 각 열에 값을 기록하기 위한 출력 또는 입력 회로(예컨대, Out1 내지 OutN)를 갖는다. 픽셀 검출기 요소 또는 픽셀 이미지 요소에 대하여, 출력 또는 입력 회로는 각 열로부터의 값을 판독하기 위한 판독 또는 감지 회로를 포함할 수 있다. 픽셀 표시 요소 또는 픽셀 이미지 요소에 대하여, 출력 또는 입력 회로는 신호를 각 열에 구동시키기 위한 기록 회로를 포함할 수 있다. 메모리 요소에 대하여, 출력 또는 입력 회로는 각 열로부터 판독하기도 하고 신호를 각 열에 구동시키기 위한 판독 및 기록 회로를 포함할 수 있다.
다른 실시형태에서, 매트릭스 유형 집적 회로는 행 구동기 모듈(350 또는 352) 및 수직 열 및 수평 행으로 배열된 셀 요소들(450)의 2차원(2D) 어레이를 포함한다. 2D 어레이에서의 각 셀 요소(CE11 내지 CEMN)는 유사한 기능을 제공한다(예컨대, 픽셀 검출기 요소, 픽셀 이미지 요소, 픽셀 표시 요소, 또는 메모리 요소). 행 구동기 모듈은 적어도 2개의 행 구동기(360A 및 360P) 및 투표 논리 모듈(370A)을 포함한다. 적어도 2개의 행 구동기는 2D 어레이의 적어도 하나의 행의 셀 요소에 대한 적어도 2개의 공동 라인(362A 및 362K) 상에 제어 신호를 생성하도록 구성되며, 여기서 각 행 구동기는 적어도 3개의 제어 라인(362A, 362K 및 372) 상에 제어 신호를 생성하도록 구성되고, 적어도 2개의 행 구동기의 적어도 2개의 제어 라인은 공동 라인이며, 각 공동 라인은 적어도 2개의 행 구동기 중 다른 행 구동기의 대응하는 공동 라인에 결합된다. 투표 논리 모듈은 행 구동기 중 하나의 행 구동기의 적어도 3개의 제어 라인에 결합되고 적어도 3개의 제어 라인 상의 제어 신호에 기초하여 출력을 생성하도록 구성된다.
일례에서, 매트릭스 집적 회로는 상보형 금속 산화물 반도체(CMOS) 이미지 센서이고, 각 셀 요소는 픽셀용 포토다이오드를 포함한다. CMOS 이미지 센서는 방사선을 포토다이오드용 광자로 변환하는 신틸레이터 층을 포함하는 X선 이미지 센서일 수 있다. 다른 예에서, 매트릭스 집적 회로는 X선 이미지 센서이고, 각 셀 요소는 직접 검출 방식으로 X선 방사선 또는 X선 광자를 직접 전하로 변환할 수 있는 광전도체 재료를 포함한다.
다른 실시형태에서, 적어도 3개의 제어 라인 중 하나의 제어 라인은 행 구동기 모듈(352)의 적어도 2개의 구동기(360A) 중 하나를 투표 논리 모듈(370A)에 결합하는 비공동 라인(372)이다. 각 행 구동기는 이전의 제어 신호를 수신하여 행 구동기의 동작을 가능하게 하도록 구성된 적어도 하나의 토큰 제어 입력, 및 시퀀스에서의 다음의 행 구동기에 제어를 전달하기 위해 다음의 제어 신호를 생성하도록 구성된 적어도 하나의 토큰 제어 출력을 포함한다.
다른 예에서, 매트릭스 유형 집적 회로는 복수의 행 구동기 모듈을 더 포함한다. 각 행 구동기 모듈은 시퀀스 또는 데이지 체인으로 다음의 행 구동기 모듈에 결합되고, 투표 논리 모듈의 출력은 다음의 행 구동기 모듈의 행 구동기의 입력에 결합된다. 각 구동기 모듈은 구별 가능한 행 그룹 내의 셀 요소를 위한 공동 라인 상에 제어 신호를 생성할 수 있고, 각 구별 가능한 행 그룹은 셀 요소의 적어도 하나의 행을 포함한다. 예를 들어, 구별 가능한 행 그룹은 매트릭스 유형 집적 회로의 행들의 서브세트일 수 있다.
다른 예에서, 투표 논리 모듈은 적어도 3개의 제어 라인 상의 제어 신호를 비교하고, 다수의 합동 제어 신호에 기초하여 출력을 생성한다. 투표 논리 모듈은 3개 중 2개(TOOT)의 투표 회로, 4개 중 3개(TOOF)의 투표 회로, 또는 4개 중 2개의 투표 회로를 포함할 수 있다.
다른 예에서, 각 행 구동기 모듈은 적어도 3개의 행 구동기를 포함하고, 다수의 행 구동기는 셀 요소에 대한 유효 제어 신호를 생성하여 결함이 있는 행 구동기로부터의 적어도 하나의 에러 제어 신호를 극복한다. 각 공동 라인은 행 구동기 모듈 내의 행 구동기의 출력을 병렬로 결합한다.
다른 예에서, 매트릭스 유형 집적 회로는 적어도 천(1000)개의 행 구동기를 포함한다. 다른 예에서, 매트릭스 유형 집적 회로의 연속 영역은 레티클 경계 위로 연장된다. 매트릭스 유형 집적 회로의 연속 영역은 25 제곱센티미터(cm2)보다 클 수 있다.
도 16에 도시된 흐름도는 매트릭스 유형 집적 회로 내의 행 구동기의 적어도 3개의 제어 라인 상의 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 방법(500)을 도시한다. 일례에서, 상기 방법은 기계 또는 컴퓨터 회로 상에서 명령어(instruction)로서 실행될 수 있고, 여기서 명령어는 적어도 하나의 컴퓨터 판독가능 매체 또는 적어도 하나의 비일시적 기계 판독가능 저장 매체 상에 포함된다. 상기 방법은, 단계 510에서와 같이, 행 구동기의 적어도 3개의 제어 라인 상에 제어 신호를 생성하는 단계를 포함하고, 행 구동기의 적어도 2개의 제어 라인은 공동 라인이며, 여기서 적어도 2개의 공동 라인 상의 제어 신호는 2차원(2D) 어레이의 적어도 하나의 행의 셀 요소를 제어하고, 각 공동 라인은 다른 행 구동기의 대응하는 공동 라인에 결합된다. 단계 520에서와 같이, 행 구동기 중 하나의 행 구동기의 적어도 3개의 제어 라인에 결합된 투표 논리 모듈을 사용하여 사전에 정의된 방식에 대해 적어도 3개의 제어 라인의 제어 신호를 비교하는 단계가 뒤따른다. 상기 방법의 다음 단계는, 단계 530에서와 같이, 사전에 정의된 방식에 대한 다수의 합동 제어 신호에 기초하여 투표 논리 모듈의 출력 상에 토큰 제어 신호를 생성하는 것을 포함한다. 다른 예에서, 사전에 정의된 방식은 진리표로 나타낼 수 있다.
다른 예에서, 상기 방법은 토큰 제어 신호를 다음의 행 구동기 모듈 내의 행 구동기에 전파하는 것, 다음의 행 구동기 모듈 내의 행 구동기를 활성화하는 것, 및 다음의 행 구동기 모듈 내의 행 구동기의 적어도 3개의 제어 라인 상에 제어 신호를 생성하는 것을 더 포함할 수 있다.
다른 예에서, 상기 방법은 행 구동기에 의해 공동 라인 중 하나의 공동 라인 상에 불량 또는 에러 제어 신호를 생성(또는 수신)하는 것, 및 적어도 2개의 다른 행 구동기를 사용하여 불량 또는 에러 제어 신호를 갖는 공동 라인 상에 유효 제어 신호를 생성하는 것을 더 포함할 수 있다. 유효 제어 신호는 불량 또는 에러 제어 신호를 무시한다. 상기 방법은 유효 제어 신호로 2D 어레이의 적어도 하나의 행의 셀 요소를 제어하는 것을 더 포함할 수 있다.
회로는 하드웨어, 펌웨어, 프로그램 코드, 실행가능 코드, 컴퓨터 명령어, 및/또는 소프트웨어를 포함할 수 있다. 비일시적 컴퓨터 판독가능 저장 매체는 신호를 포함하지 않는 컴퓨터 판독가능 저장 매체일 수 있다.
본 명세서에 기재된 많은 기능 유닛은 그들의 구현 독립성을 더욱 강조하기 위해 모듈로서 표기되어 있음이 이해되어야 한다. 예를 들어, 모듈은 논리 칩, 트랜지스터, 또는 다른 구성요소를 포함하지만 이들에 한정되지 않는 주문형 VLSI(very-large-scale integration) 회로 또는 게이트 어레이를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 또한 필드 프로그래머블 게이트 어레이(FPGA), 프로그래머블 어레이 로직, 프로그래머블 논리 디바이스 또는 유사한 디바이스를 포함하지만 이들에 한정되지 않는 프로그래머블 하드웨어 디바이스로 구현될 수 있다.
본 명세서 전반에 걸쳐서 "예" 또는 "실시형태"에 대한 언급은 예와 관련하여 기재된 특정한 특징, 구성, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함되는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐서 다양한 곳에서 "예" 또는 "실시형태"라는 단어의 출현은 반드시 동일한 실시형태를 모두 지칭하는 것은 아니다.
또한, 기재된 특징, 구성, 또는 특성은 하나 이상의 실시형태에서 적합한 방식으로 조합될 수 있다. 다음의 설명에서, 본 발명의 실시형태의 완전한 이해를 제공하기 위해 다수의 특정한 상세(예컨대, 레이아웃 및 디자인의 예)가 제공된다. 그러나, 관련 기술의 숙련자는 본 발명이 하나 이상의 특정한 상세 없이 또는 다른 방법, 구성요소, 레이아웃 등과 함께 실시될 수 있음을 인식할 것이다. 다른 예에서는, 잘 알려진 구성, 구성요소 또는 동작이 본 발명의 모호한 양태를 피하기 위해 상세하게 도시 또는 기재되지 않는다.
상기한 예는 하나 이상의 특정 적용예에서 본 발명의 원리를 예시하는 것이지만, 발명의 능력의 실시 없이, 그리고 본 발명의 원리 및 개념으로부터의 이탈 없이 구현예의 형태, 사용 및 상세의 다양한 변경이 이루어질 수 있음이 당업자에게는 명백할 것이다. 따라서, 본 발명이 한정되는 것으로 의도된 것은 아니다. 본 발명의 다양한 특징 및 이점은 다음의 청구범위에 제시되어 있다.

Claims (20)

  1. 매트릭스 유형 집적 회로로서,
    각 셀 요소가 유사한 기능을 제공하는, 수직 열 및 수평 열로 배열된 셀 요소들의 2차원(2D) 어레이; 및
    행 구동기 모듈을 포함하되, 상기 행 구동기 모듈은,
    상기 2D 어레이의 적어도 하나의 행의 셀 요소에 대한 적어도 2개의 공동 라인 상에 제어 신호를 생성하도록 구성된 적어도 2개의 행 구동기로서, 각 행 구동기가 적어도 3개의 제어 라인 상에 제어 신호를 생성하도록 구성되며, 상기 적어도 2개의 행 구동기의 적어도 2개의 제어 라인이 상기 공동 라인이고, 각 공동 라인이 상기 적어도 2개의 행 구동기 중 다른 행 구동기의 대응하는 공동 라인에 결합되는, 상기 적어도 2개의 행 구동기; 및
    상기 행 구동기 중 하나의 행 구동기의 상기 적어도 3개의 제어 라인에 결합되고 상기 적어도 3개의 제어 라인 상의 상기 제어 신호에 기초하여 출력을 생성하도록 구성된 투표 논리 모듈을 포함하는, 매트릭스 유형 집적 회로.
  2. 제1항에 있어서,
    상기 적어도 3개의 제어 라인 중 하나의 제어 라인은 상기 행 구동기 모듈의 상기 적어도 2개의 구동기 중 하나의 구동기를 상기 투표 논리 모듈에 결합하는 비공동 라인인,
    매트릭스 유형 집적 회로.
  3. 제1항에 있어서,
    각 행 구동기는,
    이전의 제어 신호를 수신하여 상기 행 구동기의 동작을 가능하게 하도록 구성된 토큰 제어 입력; 및
    시퀀스에서의 다음의 행 구동기에 제어를 전달하기 위해 다음의 제어 신호를 생성하도록 구성된 토큰 제어 출력을 포함하는,
    매트릭스 유형 집적 회로.
  4. 제1항에 있어서,
    복수의 행 구동기 모듈을 더 포함하되, 각 행 구동기 모듈은 시퀀스 또는 데이지 체인(daisy chain)으로 다음의 행 구동기 모듈에 결합되고, 상기 투표 논리 모듈의 출력은 상기 다음의 행 구동기의 행 구동기의 입력에 결합되는,
    매트릭스 유형 집적 회로.
  5. 제4항에 있어서,
    각 구동기 모듈은 구별 가능한 행 그룹 내의 셀 요소를 위한 공동 라인 상에 제어 신호를 생성하고, 상기 각각의 구별 가능한 행 그룹은 셀 요소의 적어도 하나의 행을 포함하는,
    매트릭스 유형 집적 회로.
  6. 제1항에 있어서,
    상기 투표 논리 모듈은 상기 적어도 3개의 제어 라인 상의 상기 제어 신호를 비교하고, 다수의 합동(congruent) 제어 신호에 기초하여 출력을 생성하는,
    매트릭스 유형 집적 회로.
  7. 제1항에 있어서,
    상기 투표 논리 모듈은 3개 중 2개(TOOT)의 투표 회로를 포함하는,
    매트릭스 유형 집적 회로.
  8. 제1항에 있어서,
    상기 투표 논리 모듈은 상보형 금속 산화물 반도체(CMOS) 회로를 포함하는,
    매트릭스 유형 집적 회로.
  9. 제1항에 있어서,
    상기 매트릭스 유형 집적 회로는 상보형 금속 산화물 반도체(CMOS) 이미지 센서이고, 각 셀 요소는 픽셀용 포토다이오드를 포함하는,
    매트릭스 유형 집적 회로.
  10. 제9항에 있어서,
    상기 CMOS 이미지 센서는 방사선을 상기 포토다이오드용 광자로 변환하는 신틸레이터 층을 포함하는 X선 이미지 센서인,
    매트릭스 유형 집적 회로.
  11. 제1항에 있어서,
    각 행 구동기 모듈은 적어도 3개의 행 구동기를 포함하되, 다수의 행 구동기는 상기 셀 요소에 대한 유효 제어 신호를 생성하여 결함이 있는 행 구동기로부터의 적어도 하나의 에러 제어 신호를 극복하는,
    매트릭스 유형 집적 회로.
  12. 제1항에 있어서,
    상기 각 공동 라인은 상기 행 구동기 모듈 내의 상기 적어도 2개의 행 구동기의 출력을 병렬로 결합하는,
    매트릭스 유형 집적 회로.
  13. 제1항에 있어서,
    상기 매트릭스 유형 집적 회로는 적어도 1000개의 행 구동기를 포함하는,
    매트릭스 유형 집적 회로.
  14. 제1항에 있어서,
    상기 매트릭스 유형 집적 회로의 연속 영역은 레티클 경계 위로 연장되는,
    매트릭스 유형 집적 회로.
  15. 제1항에 있어서,
    상기 매트릭스 유형 집적 회로의 연속 영역은 25 제곱센티미터(cm2)보다 큰,
    매트릭스 유형 집적 회로.
  16. 매트릭스 유형 집적 회로 내의 행 구동기의 적어도 3개의 제어 라인 상의 제어 신호로부터 유효 토큰 제어 신호를 생성하기 위한 방법으로서,
    상기 행 구동기의 적어도 3개의 제어 라인 상에 제어 신호를 생성하는 단계로서, 상기 행 구동기의 적어도 2개의 제어 라인은 공동 라인이고, 적어도 2개의 공동 라인 상의 제어 신호는 2차원(2D) 어레이의 적어도 하나의 행의 셀 요소를 제어하며, 각 공동 라인은 다른 행 구동기의 대응하는 공동 라인에 결합되는, 상기 제어 신호를 생성하는 단계;
    상기 행 구동기 중 하나의 행 구동기의 상기 적어도 3개의 제어 라인에 결합 된 투표 논리 모듈을 사용하여 사전에 정의된 방식에 대해 상기 적어도 3개의 제어 라인의 제어 신호를 비교하는 단계; 및
    상기 사전에 정의된 방식에 대한 다수의 합동 제어 신호에 기초하여 상기 투표 논리 모듈의 출력 상에 토큰 제어 신호를 생성하는 단계를 포함하는, 유효 토큰 제어 신호를 생성하기 위한 방법.
  17. 제16항에 있어서,
    상기 사전에 정의된 방식은 진리표(true table)로 나타낼 수 있는,
    유효 토큰 제어 신호를 생성하기 위한 방법.
  18. 제16항에 있어서,
    상기 토큰 제어 신호를 다음의 행 구동기 모듈 내의 행 구동기에 전파하는 단계;
    상기 다음의 행 구동기 모듈 내의 상기 행 구동기를 활성화하는 단계; 및
    상기 다음의 행 구동기 모듈 내의 상기 행 구동기의 적어도 3개의 제어 라인 상에 제어 신호를 생성하는 단계를 더 포함하는,
    유효 토큰 제어 신호를 생성하기 위한 방법.
  19. 제16항에 있어서,
    상기 행 구동기에 의해 상기 공동 라인 중 하나의 공동 라인 상에 불량 또는 에러 제어 신호를 생성하는 단계; 및
    적어도 2개의 다른 행 구동기를 사용하여 상기 불량 또는 에러 제어 신호를 갖는 상기 공동 라인 상에 유효 제어 신호를 생성하는 단계를 더 포함하되, 상기 유효 제어 신호는 상기 불량 또는 에러 제어 신호를 무시하는,
    유효 토큰 제어 신호를 생성하기 위한 방법.
  20. 제19항에 있어서,
    상기 유효 제어 신호로 상기 2D 어레이의 상기 적어도 하나의 행의 상기 셀 요소를 제어하는 단계를 더 포함하는,
    유효 토큰 제어 신호를 생성하기 위한 방법.
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