JP2008523772A - 撮像装置の中の欠陥のある読み出し回路の代用 - Google Patents

Abstract

冗長な読み出し能力を有するイメージングシステムは、複数の検出器列と、列ステアリングモジュールとを含む。該列ステアリングモジュールは該検出器列のそれぞれから出力を受け取り、該検出器列のそれぞれからの出力を２つ以上の読み出し回路に切り替えるように構成されている。該システムは、該列ステアリングモジュールに動作可能に結合された多くの読み出し回路をさらに含み、読み出し回路の数は検出器列の数よりも少なくとも１大きい。

Description

本発明は、撮像装置に関し、さらに詳細にはイメージングシステムの欠陥のある読み出し回路の代用に関する。

焦点面アレイ及び他のこのような撮像素子は一般的に読み出し回路と関連付けられている。イメージングアレイは検出器の列に分割され、各検出器はアレイのピクセルを表している。検出器は、例えば量子井戸型赤外線センサ（ＷＱＩＰ）、電荷結合素子（ＣＣＤ）、又はマイクロボロメータであってもよい。アレイの任意の１つの列の中の検出器のそれぞれは共通読み出し回路と関連付けられている。アレイ及び読み出し回路は、典型的には別々のチップ上に実現される。

動作中、光（例えば赤外線）はアレイに衝突し、それによってアレイの照らし出されているピクセルのそれぞれにアナログ検出信号を発生させる。各アナログ検出信号は、次に対応する読み出し回路に送信され、そこで該信号は処理される（例えば、統合される、増幅される、フィルタリングされる、及び該信号のデジタル同等物に変換される）。デジタル化されたピクセルデータは次に、必要に応じて、従来行われているように、処理され得る（例えば、画像形成及びアーチファクト除去）。該画像処理回路は、通常別のチップ上に実現される。

従来のアレイ及び読み出し回路の設計での共通した問題は、１列の検出器と関連付けられている共通読み出し回路に関係している。特に、共通読み出し回路における機能上の欠陥は、この共通読み出し回路と関連付けられている列の中のすべての検出器又はピクセルから、事実上データを排除する。このように列の機能が停止しても全体的なアレイは依然として機能できるが、検出された場面からの画像データは失われ、それにより画像品質が悪化する。加えて軍事部門及び商業部門（例えば、目的を定め、監視すること）における一定のイメージング適用例はこのようなデータ損失を許容することができない。

したがって、必要とされているのは、欠陥のある読み出し回路に起因してデータを失いにくいイメージングシステムである。

本発明の一実施形態は、冗長な読み出し能力を有するイメージングシステムを提供する。前記システムは、複数の検出器列を有する焦点面アレイと、列ステアリングモジュールとを含む。前記列ステアリングモジュールは、前記検出器列のそれぞれから出力を受け取り、前記検出器列のそれぞれからの出力を２つ以上の読み出し回路に切り替えるように構成されている。前記システムは前記列ステアリングモジュールに動作可能なように結合されている多くの読み出し回路をさらに含んでもよく、読み出し回路の数は検出器列の数よりも少なくとも１大きい。

前記システムは、読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに含んでもよい。前記システムは、欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに含んでもよい。前記システムは前記列ステアリングモジュールによって実行される切り替えを制御するように適応された制御プロセッサをさらに含んでもよい。前記システムは、例えば、集積回路チップ又はチップセットとして実現できる。

本発明の別の実施形態は、冗長な読み出し能力を有するイメージングシステムを提供する。前記システムは、スイッチ選択回路と、前記スイッチ選択回路に応えてイメージングアレイの各検出器列出力を、２つ以上の読み出し回路に選択的に結合する複数のスイッチとを含む。前記システムは、前記複数のスイッチに動作可能に結合された多くの読み出し回路をさらに含んでもよく、読み出し回路の数が検出器列の数よりも少なくとも１大きい。

前記システムは、読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに含んでもよい。前記システムは、前記スイッチ選択回路に動作可能に結合され、欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに含んでもよい。ある特定の実施形態では、前記スイッチ選択回路は、読み出し回路に対する検出器列出力の選択的な結合を制御するように適応された制御プロセッサを含む。

前記システムは、例えば、集積回路チップ又はチップセットとして実現されることができ、読み出し回路の出力を受け取り、画像処理を実行するように適応されたオンチップ画像プロセッサと、前記スイッチ選択回路に動作可能に結合され、読み出し回路に対する検出器列出力の選択的な結合を制御するように適応されたオンチップ制御プロセッサと、をさらに含む。前記システムのある特定の構成は、前記複数のスイッチに動作可能に結合された多くの読み出し回路（読み出し回路の数は、検出器列の数よりも少なくとも１大きい）と、読み出し回路の出力を受け取り、画像処理を実行するように適応されたオンチップ画像プロセッサを含む。

本発明の別の実施形態は、イメージングアレイから画像データを受け取り、処理するように適応された一次読み出し回路と、前記一次読み出し回路が故障した場合に前記一次読み出し回路を置換するための冗長な読み出し回路とを含むイメージングシステムを提供する。前記システムは場面の画像データを生成するように適応されたイメージングアレイをさらに含んでもよい。前記システムは読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに含んでよい。前記システムは、欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに含んでもよい。前記システムは、前記冗長な読み出し回路が前記一次読み出し回路をいつ置換するかを制御するように適応された制御プロセッサをさらに含んでもよい。ある特定の構成は、読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサと、前記冗長な読み出し回路が前記一次読み出し回路をいつ置換するかを制御するように適応された制御プロセッサとを含む。

本明細書に説明されている特長及び優位点は包括的ではなく、特に多くの追加の特長及び優位点は、図面、明細書、及びクレームの観点から当業者に明らかになるであろう。さらに、明細書中で使用される用語は、本発明の主題の範囲を制限するためではなく、主に読みやすさ、及び、教示の目的のために選択されていることが留意されなければならない。

本発明の実施形態は、焦点面アレイの検出器列を操作読み出し回路に選択的に接続するための機構を提供する。検出器列のアドレス指定により、特定の列からのピクセルデータを、欠陥のある読み出し回路を迂回するようにステアリングし、代替読み出し回路にマッピングすることが可能になる。このようにして、一般的に、共通の列回路欠陥をより受けやすい、より大きなイメージングアレイが使用可能に（enable)なる。加えて、やはり共通の列回路欠陥をより受けやすい、重要なオンチップ信号処理で構成されるイメージングシステムが使用可能になる。

本明細書に説明されている原則は、単一チップ又はチップセット上に実現できる。列ステアリング機構は、効果的に読み出し回路に冗長性を与え、列全体からの損失ピクセルデータの発生は大きく削減され、それによってイメージングシステムの全体的な操作性及び歩留まりを高める。従来のイメージング技法と連動して使用される列ステアリング回路は、商業的目的及び軍事目的のために使用されるカメラなどにおける多くの適用例で効果的に配置される。

システム概要
図１ａは、本発明の実施形態による読み出し回路冗長性をもって構成され、欠陥のある読み出し回路が存在しない状態で動作するイメージングシステムのブロック図である。該システムは検出器のイメージングアレイと、列ステアリングモジュールと、多くの列読み出し回路とを含む。

図から分かるように、アレイは多くの列から形成されており、列Ｙ−２からＹ＋２が示されている。各列はアドレス指定可能な多くの（×個）の検出器を有する。特定の適用例に応じて、任意の数の列を使用でき、列ごとに任意の数の検出器を使用できることが理解されるであろう。各検出器は、アレイのピクセルを表す。一般的には、より大きいイメージングアレイは、より小さいアレイより、多くの数の列及び／又は列ごとにより多くの検出器を有するであろう。典型的なアレイサイズは２５６×２５６から、１０２４×１０２４、１０２４×４０９６、１６３８４×１６３８３のピクセルの範囲にある。Ｘ−Ｙ対称が必要ではないことに留意せよ。

検出器は、例えば量子井戸型赤外線センサ（ＷＱＩＰ）、量子ドット赤外線センサ（ＱＤＩＰ）、電荷結合素子（ＣＣＤ）、又はマイクロボロメータであってもよい。検出器のそれぞれは個別に、あるいはグループの一部としてアドレス指定可能である。Ｘ−Ｙ制御バスは、従来実行されるように読み出しのために選択された検出器内で切り替える制御信号を提供し、各選択されたピクセルは共通バス、及び列バスに電気的に結合されている。次に、各検出器によって取得される電荷は、列ステアリングモジュールを介して読み出し回路に提供される。

列ステアリングモジュールは、（例えば、各読み出し回路の操作ステータスを判断するように構成されるローカルプロセッサによって）モジュールに適用される列ステアリング制御データに応えて機能する。この制御データ入力に基づき、列ステアリングモジュールは、検出器のどの列がある特定の読み出し回路と組になるのかを選択する。

図１ａに示されている例では、検出器の各列は、この列に直に隣接する共通読み出し回路に電気的に接続されている。検出器列と隣接する読み出し回路とのこの対応付けは一次構成又はデフォルト構成となるであろう。このようなデフォルト構成は、例えば読み出し回路のどれも欠陥がないときに使用できるであろう。しかしながら、多数のデフォルト構成がここで考えられることに留意せよ。

読み出し回路は、従来の技術で実現でき、例えば増幅器、積分器、オフセット回路、アドレスレジスタ、及びＡ／Ｄ変換器を含んでいてもよい。他の所望される従来の信号調整回路、及び多様な所望される機能性を実施するためのカスタム回路を含む、追加の回路も読み出し回路に含まれてもよい。

図１ｂは、欠陥のある読み出し回路を有しているにも関わらず全ピクセル読み出しで動作している図１ａのイメージングシステムのブロック図である。図から分かるように、読み出し回路の内の２つに欠陥がある（つまり、読み出し回路Ｎ−１とＮ＋１）。これらの欠陥がある読み出し回路は、試験セッション及び／又はトラブルシューティングセッションの間にオフラインで実行されるか、あるいは読み出し回路のそれぞれの操作ステータスを定期的に判断するよう、現場においてリアルタイムで実行される、任意の診断手段によって特定することができる。本開示の観点から多数の試験方式が明らかとなるであろう。

いずれにせよ、列ステアリングモジュールは、検出器列を選択的にステアリングし(steer)、特定された、あるいは公知の欠陥のある読み出し回路を迂回するように構成され、これにより、各検出器列は取得されたデータを報告することができる。列ステアリングモジュールの制御データ入力は、あらゆる、欠陥のある読み出し回路の認識を反映し、それにより該選択的なステアリングを効果的に導く。制御データ入力は、実現により必要なクロック信号とイネーブル(enable)信号とをさらに含んでもよいよいことに留意せよ。前述されたように、欠陥のある読み出し回路の認識はオフライン試験中に、又はリアルタイムで取得できる。

例えば、制御データ入力において表されている欠陥のある読み出し回路情報は、オフライン試験及び／又は製造プロセス完了後のトラブルシーティングの間に取得できる。代わりに、制御データ入力で表されている欠陥のある読み出し回路情報は、オンボード診断プロセッサを使用してリアルタイムで獲得できる。いったん制御データが獲得されると、該制御データは列ステアリングモジュール（例えばＥＰＲＯＭ）に局所的に記憶され得る。代わりに、列ステアリングモジュールは、該制御データが該モジュールの中に効果的に配線で組み込まれる(hardwired)ように構成できる。イメージングシステムがフィールドに配置された後に読み出し回路が故障した場合でも、オンボード診断機能があればリアルタイムのフェイルオーバ(failover)が可能であることに留意せよ。

該オプションのオンボード診断プロセスは、（例えば、該読み出し回路が、強制された入力状態に対応する２つの公知の状態の間で切り替わることを確実にするために）例えばイメージングセッションとイメージングセッションの間、又は事前に設定されたときに、各読み出し回路入力に既知の試験信号を適用し、それぞれの出力信号を監視することによって定期的に実行できるであろう。監視と出力信号分析は、例えば、プログラマブルＤＳＰプロセッサ又は他の適切な処理環境によって実施できるであろう。いずれの場合でも、機能している読み出し回路から出力される試験信号は、既知の積分処理、増幅処理、デジタル化処理、及び読み出し回路によって実行される他の処理に基づいて、予測可能なパラメータ値（例えば、起動電圧レベルと停止電圧レベル、振幅、立ち上がり時間と立下り時間、及び周波数／期間）を有するであろう。このようにして不適合な出力を提供する読み出し回路は欠陥があるとして特定できるであろう。ここで多数の診断技法及び方式が利用できる。

図１ｂに示されている例のケースでは、検出器列Ｙ−１とＹ＋１が（欠陥がある）それらのそれぞれの一次読み出し回路を迂回するようにステアリングされ、隣接する又は予備の読み出し回路に接続されている。隣接する又は予備の読み出し回路が現在検出器列に割り当てられている場合には、この検出器列は次に選択された、あるいはそれ以外の場合利用可能な読み出し回路等（左方向又は右方向にある場合がある）にステアリングされることができる。

予備の読み出し回路は一次読み出し回路の線路全体に設けることが可能で、これによりそれぞれの一次読み出し回路がバックアップ回路を有することに留意せよ。代わりに、予備は読み出し回路の総数の部分集合に制限されてもよい。本開示の観点から明らかとなるように、ここでは多様な一次／バックアップ及び予備回路方式が使用できる。いずれの場合にも、欠陥のある読み出し回路とは関係なく、理想的にはすべての検出器列からのデータが検索される。

アレイ、列ステアリングモジュール、及び読み出し回路は、単一チップ又はチップセット上に実現できることに留意せよ。同様に、いかなる診断プロセッサ及び／又は制御回路だけでなく画像処理も、該単一チップ又はチップセット上に実現できる。代わりに、アレイ、列ステアリングモジュール、読み出し回路、及び画像処理のそれぞれを別々に実現することが可能で、制御信号は遠隔から提供され、あるいはオフライン診断に基づいて事前にプログラミングされることができる。多くのこのような構成のいずれかがここで実現できる。

システムアーキテクチャ
図２ａは、本発明の一実施形態による読み出し回路冗長性を有するイメージングシステムを提供するよう構成された列ステアリングモジュールの概略図である。この列ステアリングモジュールは、例えば図１ａと図１ｂに示されるように使用できるであろう。集積のレベル、全体的な回路領域の制約、使いやすさ及びクロック要件に応じて、このステアリングモジュールの他の多くの実施形態が使用できることに留意せよ。代替のステアリングモジュールは本開示の観点から明らかとなり、デジタル論理回路及び任意の数の切り替え方式／多重化方式を使用して実現できる。

分かるように、列ステアリングモジュールの全体は、サブモジュール／読み出し回路の組の数が（欠陥のある読み出し回路のための冗長性を提供するために）検出器列の数より少なくとも１大きい、多くの列ステアリングサブモジュールから構成されている。ステアリングサブモジュールＮとＮ＋１（及び該サブモジュールに対応する読み出し回路）だけが図示されている。追加のステアリングサブモジュールの使用と電気的な接続は、本開示の観点から明らかとなるであろう。

すべての検出器列が読み出されることを確実にするために、理想的には欠陥のある読み出し回路ごとに追加のサブモジュール／読み出し回路の組があるべきである。例えば、１００個の検出器列から構成されたアレイを有するイメージングシステムを仮定する。この特定のイメージングシステムにおいて１０個までの欠陥のある読み出し回路を保護することが所望される場合には、１００の一次サブモジュール／読み出し回路の組に加えて、１０個の追加の、又は予備の列ステアリングサブモジュール／読み出し回路の組があるべきであり、合計１１０組のサブモジュール／読み出し回路の組が必要となる。

用語「一次」及び「予備」は、どの検出器列も、該検出器列がアクセスできる任意の列ステアリングサブモジュール／読み出し回路の組に接続できるという点で、固定された構成を意味することを目的としているのではないことに留意せよ。本発明の実施形態は、所望されるようにフェイルオーバプロセスを実施する上で任意の度合いの柔軟性を提供するように構成できる。

たとえ理想的なケースが、すべての検出器列が読み取られるケースであるとして示されていても、この結果を達成できない例がある可能性があることにさらに留意せよ。例えば、欠陥のある読み出し回路の数が予備の列ステアリングサブモジュール／読み出し回路の組の数を超えるケースを考える。本発明は、すべての検出器列が読み取られるケースに限定されることを意図しておらず、欠陥のある読み出し回路に起因して失われた検出器列データを排除する、あるいはそうでなくても低減することを目的とする任意のケースに適用できる。

図２ａに示されている実施形態では、各サブモジュールはスイッチバンク（例えば８個のスイッチ）と、水平アドレスレジスタと、３ビットデータラッチと、３から８のラインデコーダとを含んでいる。各水平アドレスレジスタは、全体的な列ステアリングモジュールに含まれているシフトレジスタの１つのユニット又はブロックであることが効果的である。制御データは、ロードされてから、シフトレジスタを通してクロックされて（clocked)、サブモジュール／読み出し回路の組のそれぞれが検出器列読み出しプロセスを実施することを可能にする。繰り返すが、制御データは、例えばオンチップ診断プロセスによってリアルタイムで提供できる。代わりに、例えばいったん欠陥のある読み出し回路がオフライン試験中に特定されると、制御データは、ローカルメモリに事前プログラミングできる。

３ビットラッチは、例えば、３つの従来の１ビットデータラッチで実現することができ、列ステアリング制御データバスによって提供される３ビット列選択コードを記憶する。３から８ラインデコーダは（例えば、７４ＬＳ１３８ ３から８ラインデコーダに使用される論理回路のような）従来のデジタル論理回路で実現できる。ここでは、カスタム設計を含む他のデコーダ及びデマルチプレクサも同様に使用でき、結果として生じる機能性により３ビットの列選択コードをスイッチ選択イネーブル信号に変換できる。

スイッチバンクのスイッチはそれぞれ、検出器列の内の１つからの出力を提供する列バスに結合する。スイッチは、例えばチップ設計の中に容易に統合される電界効果トランジスタ（ＦＥＴ）であってもよい。列のバスはねじれ式で各サブモジュールのスイッチに接続されていることに留意せよ。ねじれとは、列ステアリングサブモジュールに接続されている列バスのグループ化された前進（ａｄｖａｎｃｅｍｅｎｔ）を指す。このねじれスイッチ方式は、図示されていない連続する列ステアリングサブモジュールのそれぞれに一貫している。

例えば、列バスＹ−３からＹ＋３はサブモジュールＮに接続されている。列バスＹ−２からＹ＋４はサブモジュールＮ＋１に接続されている。列バスＹ−１からＹ＋５はサブモジュールＮ＋２に接続されている。列バスＹからＹ＋６はサブモジュールＮ＋３に接続されている、等である。特定のサブモジュールに接続されている検出器バスのいずれかを、該サブモジュールと関連付けられている読み出し回路に結合できることにさらに留意せよ。このようにして、任意の１つの検出器列バスは、対応する列ステアリングサブモジュールのスイッチバンクによってこの検出器列に接続されている７個の読み出し回路の内のいずれか１つに選択的に接続される、又は「ステアリングされる」。欠陥のあるいかなる読み出し回路も、検出器列によって使用されない。

動作中、イネーブルコードが（シフトレジスタの第１のブロックである）第１の水平アドレスレジスタにクロックされる(clocked)。該クロックされた(clocked-in)イネーブルコードは、対応するサブモジュールの３ビットラッチを効果的にアドレス指定する、あるいはイネーブルにする。次に列ステアリング制御データバスで利用可能な３ビット列選択コードは３ビットデータラッチにラッチされる。ローカルプロセッサ又はメモリによって制御データバスに提供することができる３ビット列選択コードは、イメージングシステムと関連付けられる、欠陥のある読み出し回路に関する認識を反映し、予備によって補正されるシステム内のそれぞれの欠陥のある読み出し回路について調整される。３から８ラインデコーダが（制御データバスからのデコーダイネーブルラインに基づいて）イネーブルにされる場合、ラッチされた３ビット列選択コードによって指定される検出器列バスからのピクセルデータは読み出し及び画像処理のためのバンクを通してスイッチされる。現在の読み出し回路に欠陥がある場合には、３から８ラインデコーダはディスエーブルになり、スイッチバンクのいずれのスイッチも活性化されないようにスイッチ選択ラインをトライステート（ｔｒｉ−ｓｔａｔｅ）又は高インピーダンスモードにすることに留意せよ。このケースでは、欠陥のあるサブモジュール／読み出し回路の組は単に通り越される（ｐａｓｓｅｄ ｏｖｅｒ）。

列ステアリングモジュールのシフトレジスタは次に再度クロックされ、これにより、現在第１の水平アドレスレジスタ内にあるイネーブルコードが（シフトレジスタの第２のブロックである）第２の水平アドレスレジスタの中にクロックされる。イネーブルコードにクロックされたものは、対応するサブモジュールの３ビットラッチをイネーブルにする。現在、列ステアリング制御データバス上で利用可能な３ビット列選択コードは３ビットデータラッチの中にラッチされる。３から８ラインデコーダが（制御データバスからのデコーダイネーブルラインに基づいて）イネーブルにされると、ラッチされた３ビット列選択コードによって指定された検出器列バスからのピクセルデータは、次に読み出し及び画像処理のためにバンクを通してスイッチされる。現在の読み出し回路に欠陥がある場合には、３から８ラインデコーダがディセーブルにされ、これにより、サブモジュール／読み出し回路の組が通り越される(passed over)。この検出器列のための３ビット列選択コードは、間にあり、欠陥のある読み出し回路が通り越されない場合には、処理された最後の検出器列からのコードと同じとなることに留意せよ。しかしながら、コードは、通り越される欠陥のある読み出し回路ごとに１ビット増分（又は、シフトの観点によって減分）する。

クロック／イネーブルプロセスは、各サブモジュール／読み出し回路の組が、イメージングのためにピクセルデータの全セットを提供するためにアドレス指定されるまで繰り返される。

説明を容易にするためだけに、構成要素はサブモジュールとして示されており、本発明が１つの特定の実現例に限定されることを目的としていないことに留意せよ。むしろ、本発明の実施形態はチップ又はチップセット（チップ上のイメージングシステム）として、あるいは多くの動作可能なように結合されている別々のモジュール及び／又はサブモジュールとして実現することができる。

列選択コード
図２ｂは、３ビット列選択コード、及び本発明の実施形態に従って構成された列ステアリングモジュールのための対応するスイッチ位置を例示していている。このケースでは、列ステアリングモジュールによってサポートされているイメージングシステムは一次列ステアリングサブモジュール／読み出し回路の６つの組、及び予備の列ステアリングサブモジュール／読み出し回路の６つの組を有する。サブモジュール／読み出し回路の組、及び検出器の列は、理解を簡単にするために検出器列バス、Ｙに対応するサブモジュール／読み出し回路の組Ｎを用いて符号が付されている。列選択コードは０００又は１００であり、中心スイッチ位置（この例の構成ではともに結び付けられているスイッチ０、４）が、列バスＹをサブモジュール／読み出し回路の組Ｎに接続するために使用されることを意味する。

図２ｂで分かるように、列選択コードの最上位ビット（ａ）は該中心スイッチ位置０、４を基準にしたシフトの方向を示している。例えば、列選択コードのＭＳＢが論理値１である場合には、シフト方向は読み出し回路Ｎ−５に向かう。他方、列選択コードのＭＳＢが論理値０である場合には、シフト方向は読み出し回路Ｎ＋６に向かう。列選択コードの２個の最下位ビット（ｂとｃ）は、該中心スイッチ位置０、４を基準にしたシフトの大きさを示している。遭遇された欠陥のある読み出し回路ごとに、シフトの大きさが１、増分する（又は減分する）ことを思い出してほしい。

例えば、サブモジュール／読み出し回路の組Ｎ−１とＮ−２に欠陥があり、Ｎ−３が読み出し回路Ｎを基準にした方向における、最初の機能している読み出し回路であることに留意せよ。したがって、読み出し回路Ｎを基準にしたシフトの大きさは２（つまり、次の機能している読み出し回路に到達するために通り越される欠陥のある読み出し回路の数）である。このように、読み出し回路Ｎ−３に対する列選択コードの２個のＬＳＢはそれぞれ論理値１と０（バイナリでは２）である。同様に、読み出し回路Ｎ−４にも欠陥があり、それにより機能している読み出し回路Ｎ―５に達するために、通り越される欠陥のある読み出し回路の総数は３になる。このようにして、読み出し回路Ｎ−５に対する列選択コードの２個のＬＳＢは、それぞれ論理値１と１（バイナリでは３である）である。

（Ｎ＋６に向かう）反対方向における、最初の欠陥のある読み出し回路はＮ＋１であり、最初の機能している読み出し回路はＮ＋２である。したがって、読み出し回路Ｎを基準にしたシフトの大きさは１である。このように、読み出し回路Ｎ＋２に対する列選択コードの２個のＬＳＢはそれぞれ論理値０と１（バイナリでは１）である。この方向における次の欠陥のある読み出し回路はＮ＋３であり、次の機能している読み出し回路はＮ＋４である。したがってシフトの大きさは２になる。このようにして、読み出し回路Ｎ＋４に対する列選択コードの２個のＬＳＢはそれぞれ論理値１と０（バイナリでは２）である。この方向における最後の欠陥のある読み出し回路はＮ＋５であり、最後の機能している読み出し回路はＮ＋６である。したがって、シフトの大きさは３になる。このようにして、読み出し回路Ｎ＋２に対する列選択コードの２個のＬＳＢはそれぞれ論理値１と１（バイナリでは３）である。

理解されるように、スイッチ選択ラインは１度に１つだけアクティブとなる。３ビット列選択コードの１０進(decimal)同等値は、デコーダ出力（０から７）のどれがアクティブであるのかを示す。例えば、読み出し回路Ｎ＋５のための選択コードは論理値１１１である。したがって、他のデコーダ出力０から６がインアクティブ（例えば、論理値低）のままである一方、デコーダの出力７がアクティブ（例えば、論理値高）となる。次に、スイッチ選択ライン７は、バンクのスイッチ７を活性化し、それにより検出器列バスＹ−２を読み出しのために読み出し回路５に切り替える。欠陥のある読み出し回路に対しては、デコーダがイネーブルとされないことを思い出してほしい。したがって、特定のサブモジュールに対しては検出器出力０から７のすべてが高インピーダンスモードに入れられ、したがってスイッチ選択ライン０から７はすべてインアクティブ（例えば、論理値低）のままとなる。

イネーブルコード
図２ｃは、イネーブルコードのシーケンスが、どのようにして列ステアリングモジュールのシフトレジスタ全体を構成する水平アドレスレジスタを通してクロックさせる（clocked)かを描いている。

前述されたように、イネーブルコードのシーケンスは配置の前にロードでき、及び／又は配置後にリアルタイムで更新できる。この特定の実施形態では、イネーブルコードは２ビット長（論理値１ １）である。シーケンスの他のビットは論理値ゼロに設定され、これによりイネーブルコード１ １をその水平アドレスレジスタに有するサブモジュールだけがイネーブルにされる。論理値０ ０は、他のサブモジュールをディスエーブルにする。シフトレジスタのブロックを通してイネーブルコードシーケンスを進めるために二重クロックサイクルが使用され、それによって各サブモジュールを順番にイネーブルにし、その結果検出器列読み出しが行われる。所望される場合には、イネーブルコードシーケンスの最後がシーケンスの始まりに循環して戻され、これによって、シフトプロセスを継続的に実行できることに留意せよ。

イネーブルコードシーケンスの各ブロックの２個のビット（ａ ｂ）は、ＡＮＤゲートに提供され、出力が３ビットラッチイネーブルに適用される。このようにして、サブモジュールアドレスレジスタのａとｂがともに論理値１であるときだけ、サブモジュールがイネーブルとなり、検出器列データを通して読み出し回路に切り替える。イネーブルコードは、適用例に応じて長さ及び複雑度において変化し得ることに留意せよ。例えば、イネーブルコードは、各サブモジュールブロック（各水平アドレスレジスタ）の長さが単一ビットである適用例においては１ビットになり得る。代わりに、論理値１１００１０のように、より長いイネーブルコードが、各サブモジュールブロックの長さが６ビットである適用例に使用できる。イネーブルコードの複雑さは、シフトレジスタの「偽の（ｆａｌｓｅ）」イネーブル化及びシフトレジスタのサイズを低減する要望のような、要因の数に依存する。

図３ａは、本発明の別の実施形態による読み出し回路冗長性を有するイメージングシステムを提供するよう構成された列ステアリングモジュールの概略図である。このケースでは、デコーダイネーブルコード及び３ビット列選択コードが配線で組み込まれている(hardwired)。この構成の１つの適用例は以下の通りである。列ステアリングモジュールによってサポートされているイメージングシステムが製造されてから、欠陥のあるサブモジュール／読み出し回路の組を特定するために性能が試験される。

次に欠陥のある読み出し回路と関連付けられているサブモジュールのそれぞれは、検出器イネーブルがディスエーブルレベルになるように配線され、構成されている。したがって、イネーブルコードが、該イネーブルコードのそれぞれの水平アドレスレジスタを通してクロックされるとしても、これらのサブモジュールはバンクのスイッチのいずれも選択せず、効果的に通り越される。さらに、３ビット列選択コードが３ビットラッチ入力に入るように配線される。

例えば、図２ｂに示されている表の最初の２つの列がイメージングシステムの性能試験結果を表すと仮定する。ここでは、システムは１２組のサブモジュール／読み出し回路の組を含み、その内の６個に欠陥がある。したがって、サブモジュール／読み出し回路の組Ｎ−４、Ｎ−２、Ｎ−１、Ｎ＋１、Ｎ＋３、Ｎ＋５はそれぞれ、該組のそれぞれのデコーダイネーブルラインがディスエーブルレベル（例えば、論理値０又は接地）になるように配線されている。さらに、Ｎ−５のための３ビット列選択コードは論理値１ １ １になるよう配線されるであろう。Ｎ−３のための３ビット列選択コードは、論理値１ １ ０になるよう配線されるであろう。Ｎのための３ビット列選択コードは、論理値１ ０ ０又は０ ０ ０になるよう配線されるであろう。Ｎ＋２のための３ビット列選択コードは論理値０ ０ １になるよう配線されるであろう。Ｎ＋４のための３ビット列選択コードは論理値０ １ ０になるように配線されるであろう。そして、Ｎ＋６のための３ビット列選択コードは論理値０ １ １になるよう配線されるであろう。

検出器列の並列読み出し
列ステアリングモジュールの他の機能態様が、図２ａに示されている実施形態に関して説明されるのと同じであり得ることに留意せよ。

代わりに、図３ｂに示されるように双方向シフト方式を利用することができる。ここでは、検出器列のそれぞれは、１度に１つずつ、とは対照的に並列して読み取ることができる。さらに詳細には、及び図３ａに関して説明されるように、イネーブルにされたサブモジュールは、欠陥のあるサブモジュール読み出し回路組に関する認識に基づいて配線されている、配線されているデコーダイネーブル入力及び３ビット列選択コードによって決定される。加えて、各水平アドレスレジスタは非制御位置（ａ）と制御位置（ｂ）を含む。イネーブルコードシーケンスは、一方向の１ビットシフトが各制御位置に論理値１をロードするように設定され、それによって検出器列の並列読み出しが可能となる。次に、反対方向での１ビットシフトは各制御位置に論理値０をロードし直し、それにより検出器列の並列読み出しを不可能にする。

前述されたように、各水平アドレスレジスタは、シフトレジスタ全体の１ブロックである。このシフトレジスタは、例えば、標準的な汎用レジスタ又はカスタムレジスタを使用して標準的な双方向シフトレジスタ設計の全体的なチップ上で実現できる。双方向シフトレジスタに提供されるシフト制御信号はシフトの方向を決定する。例えば、論理値１が制御位置にクロックされるときにシフト方向が右シフトに設定され、それによって検出器列の読み出しを可能にする。その後、論理値０が制御位置にクロックし戻されるときにシフト方向は左シフトに設定され、それにより読み出しを不可能にする。シフト制御信号は、例えば、ローカル制御プロセッサによって制御データバスで提供され得る。代わりに、リモートプロセッサが制御信号を提供するために使用され得る。

図４は、本発明の別の実施形態によるオンボード読み出し回路診断及び冗長性をもって構成されているイメージングシステムのブロック図である。該システムは集積回路チップもしくはチップセットとして、又は１枚以上のプリント配線板上に装着される多くの別々の構成要素として実現できる。該システムの適用例は、例えば、カメラ機能や標的を定め追跡する機能を含み得る。

図から分かるように、システムは複数の検出器列から構成され、各列は対応する列バスで該検出器列の出力を提供するようになっている焦点面アレイを含む。検出器列出力はグループに分かれて結合され、各グループは、本明細書に説明されているようにねじれ式でＮ個の列ステアリングサブモジュールの１つに切り替え可能に結合されている。列ステアリングサブモジュールのそれぞれは対応する読み出し回路（１からＮ）に動作可能に結合されている。したがって、検出器列出力のそれぞれは少なくとも２つの異なる読み出し回路に切り替えることができ、それにより読み出し回路故障が検出された場合の冗長性を提供する。

診断制御プロセッサは、サブモジュール及び読み出し回路のそれぞれに動作可能に結合され、（リアルタイムの診断試験によって）各サブモジュール／読み出し回路の組のステータスを周期的に判断し、列ステアリングサブモジュールに制御データを提供するようにプログラミングされている、あるいは、そうでなければ構成されており、それによって読み出されるピクセルデータを最大にする。イネーブルにされた読み出し回路のそれぞれから読み出しを受け取り、従来行われているように所望されている画像処理を実行するように構成されている画像プロセッサも提供される。

これらの２つのプロセッサは、図解の目的のために別々として示されているが、単一のプロセッサが機能の両方のセットを実施するように構成できることが理解されることに留意せよ。プロセッサは、例えば診断試験及び／又は列サブモジュール制御を実施するための、Ｉ／Ｏ機能と、多くのプログラミングされたルーチンとともに構成される、マイクロコントローラ又は他の適切な処理環境を用いて実現され得るであろう。

診断制御プロセッサは、サブモジュールを診断モードに切り替えるようにプログラミングされ得る（例えば、これにより入力信号が列バスではなく、プロセッサから取得され得る）であろう。いったん診断モードになると、プロセッサは次に列選択コード、イネーブルシーケンス及びクロックの完全な補完物を提供することができ、その結果各サブモジュールの切り替え経路及び全体的な機能性は動作可能として確認され得るであろう。加えて、プロセッサは、読み出し回路の操作ステータスを確認するために各読み出し回路に対して試験入力を（直接的に、又は対応する列ステアリングサブモジュールを介してのどちらかで）提供するようにプログラミングされ得る。

（オンボード診断処理によって実行されるのか、あるいはオフラインで実行されるのかに関係なく）いったん診断試験が完了すると、あらゆる欠陥のあるサブモジュール及び／又は読み出し回路が知られる。この情報に基づき、イネーブルコードシーケンスとデコーダイネーブル方式だけでなく、診断制御プロセッサは列選択コードも生成するようにさらに構成され得る。いったんコード及びイネーブル方式が実施されると、イメージングシステムはフィールドで使用するために配置されることができる。

オフライン試験がサブモジュール／読み出し回路の組の機能ステータスを判断した後に、列選択コード、イネーブルコードシーケンス及びデコーダイネーブル方式が配線で組み込まれている、あるいはそうでなければイメージングシステムに内蔵される場合には、所望されるならば該診断制御プロセッサを排除できることに留意せよ。

本発明の実施形態の上記の説明は、図解及び説明のために提示されてきた。説明は網羅的であること、あるいは本発明を開示されている正確な形式に限定することを目的としていない。本開示の観点から多くの改良及び変形が可能である。

例えば、必ずしもすべての実施形態が３ビットラッチ及び３から８ラインデコーダを必要としているわけではない。このようなあるケースでは、以前の列がシフトされたのかどうかに依存して、列をシフトする必要があるかどうかを示すために単一ビットが使用され得る。ここでは、それぞれの読み出し回路は、欠陥のある読み出し回路の認識を反映する単一ビットを含むシフトレジスタと関連付けることができる。このような構成は、ユーザが１度に１つずつ、欠陥のある読み出し回路を迂回することを可能にするが、冗長性は有さない。しかしながら、該構成は低電力を使用し、ほとんどチップ面積を占有せず、（シフトレジスタに記憶されている）１つの単純なシーケンスで命令されるため、該構成は、ほとんどシステムオーバヘッドを必要としない（例えば、クロック、デコーダイネーブル、又は列選択コード無し）。最終的には、選択される列ステアリングモジュール構成は、手元にあるシステムについて、使用可能なチップ面積、所望されるインタフェース、及び回路複雑さ、冗長性（又は冗長性がないこと）、及び電力消費量等の制約について適切でなければならない。

本発明の範囲はこの詳細な説明によってではなく、むしろ本明細書に添付される、請求項によって制限されることが意図されている。

本発明の一実施形態による読み出し回路冗長性を備え、欠陥のある読み出し回路が存在しない状態で動作するイメージングシステムのブロック図である。 欠陥のある読み出し回路を有するにも関わらず、全ピクセル読み出しで動作する図１ａのイメージングシステムのブロック図である。 本発明の一実施形態による読み出し回路冗長性を備えるイメージングシステムを提供するように構成された列ステアリングモジュールの概略図である。 本発明の一実施形態に従って構成された列ステアリングモジュールのための、検出器列選択コードと、対応する切り替え位置とを例示する表である。 図２ａに示された列ステアリングモジュールのためのシフトレジスタ構造及び機能を例示する。 本発明の別の実施形態による読み出し回路冗長性を備えるイメージングシステムを提供するように構成された列ステアリングモジュールの概略図である。 図３ａに示された列ステアリングモジュールのためのシフトレジスタ構造及び機能性を例示する。 本発明の別の実施形態によるオンボード読み出し回路診断及び冗長性を有して構成されたイメージングシステムのブロック図である。

Claims (20)

1. 複数の検出器列を有する焦点面アレイと、
   前記検出器列のそれぞれから出力を受け取り、前記検出器列のそれぞれからの出力を２つ以上の読み出し回路に切り替えるように構成された列ステアリングモジュールと、
   を備える冗長読み出し能力を有するイメージングシステム。
2. 前記列ステアリングモジュールに動作可能に結合された多くの読み出し回路をさらに備え、読み出し回路の数が検出器列の数よりも少なくとも１大きい、請求項１に記載のシステム。
3. 読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに備える、請求項１に記載のシステム。
4. 欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに備える、請求項１に記載のシステム。
5. 前記列ステアリングモジュールによって実行される切り替えを制御するように適応された制御プロセッサをさらに備える、請求項１に記載のシステム。
6. 前記システムは集積回路チップ又はチップセットとして実現される、請求項１に記載のシステム。
7. 読み出し回路の数が検出器列の数よりも少なくとも１大きい、前記列ステアリングモジュールに動作可能に結合された多くの読み出し回路と、
   前記読み出し回路から出力を受け取り、画像処理を実行するように適応された画像プロセッサと、
   前記列ステアリングモジュールによって実行される切り替えを制御するように適応された制御プロセッサと、
   を備える、請求項１に記載のシステム。
8. スイッチ選択回路と、
   前記スイッチ選択回路に応えて、イメージングアレイの各検出器列出力を、２つ以上の読み出し回路に選択的に結合する複数のスイッチと、
   を備える冗長読み出し能力を有するイメージングシステム。
9. 前記複数のスイッチに動作可能に結合された多くの読み出し回路をさらに備え、読み出し回路の数が検出器列の数よりも少なくとも１大きい、請求項８に記載のシステム。
10. 読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに備える、請求項８に記載のシステム。
11. 前記スイッチ選択回路に動作可能に結合され、欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに備える、請求項８に記載のシステム。
12. 前記スイッチ選択回路は、読み出し回路に対する検出器列出力の選択的な結合を制御するように適応された制御プロセッサを含む、請求項８に記載のシステム。
13. 前記システムは集積回路チップ又はチップセットとして実現され、
    読み出し回路の出力を受け取り、画像処理を実行するように適応されたオンチップ画像プロセッサと、
    前記スイッチ選択回路に動作可能に結合され、読み出し回路に対する検出器列出力の選択的な結合を制御するように適応されたオンチップ制御プロセッサと、
    をさらに含む、請求項８に記載のシステム。
14. 読み出し回路の数が検出器列の数よりも少なくとも１大きい、前記複数のスイッチに動作可能に結合された多くの読み出し回路と、
    読み出し回路の出力を受け取り、画像処理を実行するように適応されたオンチップ画像プロセッサと、
    を備える、請求項８に記載のシステム。
15. イメージングアレイから画像データを受け取り、処理するように適応された一次読み出し回路と、
    前記一次読み出し回路が故障した場合に前記一次読み出し回路を置換するための冗長読み出し回路と、
    を備えるイメージングシステム。
16. 場面の画像データを生成するように適応されたイメージングアレイをさらに備える、請求項１５に記載のシステム。
17. 読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサをさらに備える、請求項１５に記載のシステム。
18. 欠陥のある読み出し回路を特定するように適応された診断プロセッサをさらに備える、請求項１５に記載のシステム。
19. 前記冗長な読み出し回路が前記一次読み出し回路をいつ置換するかを制御するように適応された制御プロセッサをさらに備える、請求項１５に記載のシステム。
20. 読み出し回路の出力を受け取り、画像処理を実行するように適応された画像プロセッサと、
    前記冗長な読み出し回路が前記一次読み出し回路をいつ置換するかを制御するように適応された制御プロセッサと、
    を備える、請求項１５に記載のシステム。

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