JP2007518066A - 電子ユニットをアドレッシングするための回路 - Google Patents

Abstract

本発明は、例えば、Ｘ線検出器のピクセルであり得る電子ユニット（１０１）のアレイ装置（１００）のためのアドレッシング回路に関する。全てのピクセル（１０１）が空間的に隣り合うシフトレジスタ（１１０）に接続され、このシフトレジスタ（１１０）が、直列に列方向に順次接続されると共に、共通のクロックライン（１１１，１１４）にも接続されている。外部トリガライン（１１３）を介して入力されるトリガ信号は、各クロックライン（１１１，１１４）のクロック信号ごとに行から行へ、シフトレジスタ（１１０）によって渡される。このプロセスでは、トリガされたシフトレジスタ（１１０）が、関連のピクセル（１０１）を活性化するので、これらのピクセルは、列方向に延在する読み出しライン（１０５）を介して読み出されることができる。

Description

本発明は、放射線センサのような電子ユニットの少なくとも１つのグループ及びアドレッシング回路を有し、このアドレッシング回路を介して、活性化信号がそのグループの当該ユニットにシーケンシャルに供給されることができるアレイ装置に関する。本発明は、更に、このようなアレイ装置を有する放射線検出器に関し、例えば、特に、このようなアレイ装置を有するディスプレイデバイスにも関する。

電子ユニットのアレイ装置、即ち、空間的に二次元又は三次元に分配された電子部品からなる装置（arrangement，配列、構成）は、さまざまな電子システムに見られる。これらの装置は、例えば、アクティブ発光素子又はデジタルカメラのＣＣＤチップをもつマトリックスディスプレイを包含する。光又はＸ線を感知する感知検出器素子（ピクセル）が１つの平面に分配されて構成されるフラットダイナミックＸ線検出器（ＦＤＸＤ）（例えば、欧州特許出願公開第４３４１５４号明細書又は欧州特許出願公開第４４０２８２号明細書参照）が、代表例として以下で考察される。本発明にとって関心のあるこのようなＸ線検出器の相互接続が、図１に概略的に示される。この図では、個別の検出器素子又はピクセル１０１がグリッド形式で構成されることが見られ、明瞭にするために、通常は数百又は数千もある列及び行のうち、８つずつだけ示されている。検出器素子１０１のフィールドの片側にアドレッシング回路１０３があり、このアドレッシング回路から、各ラインが検出器素子の１つの行に沿って延び、この行に含まれる検出器素子全てと接触するアドレッシングライン１０２が出ている。更に、検出器素子１０１は、それぞれ、読み出し回路１０４へルーティングされる読み出しライン１０５に列方向に（column-wise，列状に、列ごとに）接続される。このような装置の動作中にピクセル１０１において生成されたセンサ信号（例えば、蓄積された電荷）を読み出すために、個々のラインに接続されるピクセル１０１を誘起して、それらのピクセルの信号を関連の読み出しライン１０５に付与する活性化信号又はアドレッシング信号が、アドレッシング回路１０３を介してアドレッシングライン１０２にシーケンシャルに付与される。このようにして、検出器アレイ全体が、行ごとに読み出されることができる。

知られている構造の欠点は、ライン（行）の数に等しい非常に多数の外部アドレスラインが供給されなければならないことである。更に、アドレッシング回路が検出器アレイの少なくとも１つの縁部を占めるので、一致する方向において３つ以上の検出器アレイを隙間なく（gap-free）隣接させることはできない。

この背景に対して、本発明の目的は、電子ユニットのアレイ装置のための代替の活性化又はアドレッシング方法を提供することにあり、この方法は、ワイヤリングの複雑さに対してより簡単に実現されることができる。

この目的は、請求項１の特徴をもつアレイ装置によって、請求項１０の特徴をもつ放射線検出器によって、更に、請求項１１の特徴をもつディスプレイデバイスによって達成される。従属請求項は有利な改良例を示す。

本発明によるアレイ装置は、電子ユニットの少なくとも１つのグループ（例えば、１列のセンサピクセル）及びアドレッシング回路も有し、このアドレッシング回路を介して、活性化信号が少なくとも１つのグループの当該ユニットにシーケンシャルに入力されることができる。このアレイにおいて、アドレッシング回路は、以下の構成要素を有する：
ａ）ドライバユニット。各ドライバユニットが、（少なくとも）１つの電子ユニットに空間的に近くに隣り合って配置されると共にこのユニットに電気的に接続される。これに関して「近くに隣り合って」とは、特に、ドライバユニットと電子ユニットとの間の結合ラインが短いことを意味し、例えば、他の電子ユニットを通って伸びていない（又はせいぜい数ユニットを通って伸びている）ことを意味する。通常、ドライバユニットが、２つの隣り合う電子ユニットの間のスペースに位置する。更に、どのドライバユニットも、少なくとも１つの接続入力部及び少なくとも１つの接続出力部をもち、接続入力部に付与されるトリガ信号を受け取り、このトリガ信号を受け取った後に、或る持続時間の間（for a certain time duration）、活性化信号をドライバユニットに接続される少なくとも１つの電子ユニットに送り、更に、トリガ信号を接続出力部に渡すように設計される。
ｂ）ドライバユニットの接続入力部及び接続出力部を互いに直列に結合させる接続ライン。即ち、あるグループに割り当てられた全てのドライバユニットが直列に接続され、先行のドライバユニットの接続出力部が、後続のドライバユニットの接続入力部に結合される。これに関して、直列接続の最後のドライバユニットの場合、他のドライバユニットが後に続かないので、接続出力部はなくてもよい接続ラインと、を含む。

説明されたアレイ装置では、あるグループの電子ユニットが、トリガ信号を直列に接続された第１のドライバユニットの接続入力部に付与することによって、シーケンシャルに活性化され得る。このトリガ信号に基づいて、第１のドライバユニットは、活性化信号をその関連の電子ユニットに（又は複数の関連のユニットに）送り、トリガ信号をその直列接続のすぐ次のドライバユニットに渡し、ここで説明されたプロセスが繰り返される。このように、トリガ信号はドライバユニットの直列接続に沿って渡され、ドライバユニットごとに接続された電子ユニットの活性化を起動し、このプロセスが自律的に（autonomously）又は外部クロックの制御の下で進行することが可能になる。これに関する利点は、起動用のトリガ信号は、そのグループの第１の素子にだけ外部から入力されればよいということである。その後、アレイ装置内での内部的な電子ユニットのシーケンシャルな活性化は、なお必要とされる外部から入力されるトリガ信号がなくても進行する。知られているＸ線検出器の場合に必要である、あるグループの素子ごとの外部アドレッシングラインの代わりに、ただ１つだけのこのようなラインのみが結果的に必要とされる。全体的な制御ラインのより少ない数及びアレイ装置の専ら局所的な相互接続によって、このような状況下では、簡略化されたレイアウトの回路及び結果的により高いプロセス歩留りがもたらされる。同時に、各個に配された（distributively arranged）ドライバユニットと電子ユニットとの間のラインが短く、その結果として、個々のドライバ段について低い容量性負荷のみが生じる。従って、後者のドライバ段はより小さい設計であってもよい。他の利点は、外部にルーティングされるべき制御ラインの数がアレイサイズとは無関係であり、制御回路のためにアレイの縁部で利用可能にしておかなければならないスペースがなくてもよく、このことは、複数のアレイ装置を隙間なく隣接させることを容易にする。

ドライバユニットによって始められるトリガ信号の処理は、既述されたように、「自律的に」行なわれてもよく、即ち、単に、トリガ信号自体の発生によって及びドライバユニットの内部パラメータによって、決定されてもよい。それゆえ、例えば、トリガ信号を受け取った後にドライバユニットが活性化信号を送る持続時間は、ドライバユニットの内部で生成され又は「測定される」ことができる。但し、好ましくは、ドライバユニットは、外部クロック信号が入力される共通のクロックラインに接続される。一方で、このことはドライバユニットの回路の複雑さを簡略化し、他方で、種々の異なるグループの電子ユニット（例えば、ある検出器アレイの種々の異なる列）のシーケンシャルな活性化の正確な同期が確実にとられる。任意で、クロック信号がスーパーインポーズされる電圧供給ライン（又は接地ライン）が、クロックラインとして使用されてもよい。

更に、ドライバユニットは、任意で、これらの機能がよりシステマティックなやり方で影響を及ぼされ得る他の当該端子を内蔵してもよい。従って、そのようなドライバユニットは、特に、活性化信号が電子ユニットに送られる持続時間を制御するためのイネーブルラインを含んでもよい。更に、ドライバユニットは、少なくとも１つの（アナログ）制御電圧を供給するための少なくとも１つのラインに接続されてもよい。このような制御電圧は、特に、電子ユニットのための活性化信号として使用されることができ、（例えば、ドライバユニットの動作電圧と比較して）低ノイズ形式で調整されることができるという利点をもつ。

電子ユニットは、原則として、空間的に望ましいとおりに配置されてもよい。但し、これらのユニットは、規則的なパターンで二次元的に配置されることが好ましい。これの通常の実施例は、フラットダイナミックＸ線検出器におけるセンサ素子の矩形グリッドタイプ装置又は六角形装置によって用意される。

好ましくは、アレイ装置は、電子ユニットの２つ以上のグループを含み、あるグループの各部が、アドレッシング回路によってシーケンシャルに活性化されることが可能である。とりわけ、アレイ装置が複数の均等な大きさのグループを含む（即ち、同じ数の電子ユニットを含んでいる）場合、そのグループの電子ユニットは、それぞれ同じ態様で配置されていることが好ましい。この場合、同じ内部結合パターンが、どのグループについても使用されることができる。

特に、上述された場合には、あるグループの電子ユニットが、直線状に（例えば、列状に（図２参照）、例えば、六角形の装置のラインがジグザグ状に延在することも可能であるように）配置され、又はブロック形式で（図４参照）配置されてもよい。

あるグループの電子ユニットは、特に、共通の読み出しラインに接続されるセンサ素子であってもよく、例えば、電磁放射線（光、Ｘ線、γ線など）又は粒子放射線などに対する放射線センサであってもよい。このグループのユニットは、アドレス回路を介して連続的に活性化されるので、これらのユニットは、互いに影響を及ぼすことなく同じ読み出しラインを介してシーケンシャルに読み出されることができ、そのためには、活性化している間に当該ユニットがその信号を読み出しラインに付与することが必要条件である。

アレイ装置の他の改良例によれば、電子ユニットは、アクティブ発光体（active light radiator）、例えば、マトリックスディスプレイの発光ダイオードである。この場合、アドレッシング回路によるシーケンシャルなアドレッシングは、表示されるべき輝度値を個々のユニットにシステマティックに伝送するために使用される。代替例として、電子ユニットは、例えば、液晶ディスプレイ（ＬＣＤ）に見られるような電子的に制御される光スイッチであってもよい。

回路に関して、アドレッシング回路のドライバユニットは、さまざまなやり方で実現されることができる。好ましくは、そうしたドライバユニットは、少なくとも１つのシフトレジスタを含み、このシフトレジスタが、あるクロック信号の間に接続入力部に存在する信号を受け取り、その信号を直ちに又は最小限の遅延で出力部に渡す。ただ１つのシフトレジスタがある場合、次のクロックで信号を受け取るすぐ次のシフトレジスタは、通常、その（接続）出力部に接続される。他方で、ドライバユニットが、互いの前後に接続される２つのシフトレジスタを有する場合、このドライバユニットは、第１のクロック信号の間に接続入力部からトリガ信号を受け取り、活性化信号を供給することができる。第２のクロック信号の間に、このドライバユニットは、次いで、活性化信号を第２のシフトレジスタに渡し、その活性化信号を再び取り戻すことができる。この実施形態において次の電子ユニットが活性化されるのは、第３のクロック信号の間だけである。この事例の利点は、活性化の持続時間が、第１のクロック信号と第２のクロック信号との間のインターバルによって決定され、そのため、２つの連続する電子ユニットの活性化に要する時間とは無関係に選択されることができるという事実である。この活性化は、第２のクロック信号と第３のクロック信号との間のインターバルによって規定される。

このアレイ装置は、特に（例えば、アモルファス、多結晶又は単結晶シリコンによる）シリコン技術における超小型電子集積回路として実現されることができる。

更に、本発明は、特に、位置分解のやり方で放射線（電磁放射線、粒子など）を検出するのに役立ち、上述されたタイプのアレイ装置を内蔵するＸ線検出器のような放射線検出器であって、個々の放射線センサがアレイ装置の電子ユニットを形成する放射線検出器に関する。

更に、本発明は、例えば、上述されたタイプのアレイ装置を内蔵するマトリックスディスプレイのようなディスプレイデバイスであって、アレイ装置の電子ユニットがアクティブ発光体又は光スイッチによって形成されるディスプレイデバイスにも関する。

本発明のこれら及び他の実施態様は、以下に説明される実施形態から明らかとなり、これらの実施形態を参照してより明瞭に説明される。

図１に概略的に示され、従来技術から知られるフラットＸ線検出器ＦＤＸＤ１００’の構造は、本明細書の冒頭に既に記載されている。この既知の構造は、マトリックスの形式で配置される画像センサ又はピクセル１０１が、アドレッシング回路１０３の外部からルーティングされるアドレスライン１０２を介して、シーケンシャルにアドレッシングされ又は活性化され、それらのピクセルの信号が、列の形式で延在する読み出し回路１０４の読み出しライン１０５を介して検出され得ることを特徴とする。

図２は、Ｘ線検出器１００に対する図１のアドレッシング回路の本発明による変更例を示す。この場合、本事例ではシフトレジスタとして設計されるドライバユニット１１０が、どのピクセル１０１にも配置されている。各シフトレジスタ１１０は列方向に延びるライン１１１を介してクロック信号に接続され、このクロック信号はクロックライン１１４を介して外部から入力される。更に、各シフトレジスタ１１０は、列方向に延びる接続ライン１１２を介して同じ列の隣り合うシフトレジスタに接続され、（この図では何れの場合にもドライバユニット１１０の先端に位置する）ドライバユニット１１０の接続出力部は、何れの場合にも、すぐ次のより上位のドライバユニット１１０の接続入力部に接続されている。図２の最下位の周辺行（the lowest peripheral row）では、シフトレジスタ１１０の接続入力部が全て外部トリガライン１１３に接続されている。任意で、複数の外部トリガラインが、このために用意されてもよい。

図１の場合と同様に、全てのピクセル１０１は、更に、列形式で読み出しライン１０５を介して読み出し回路１０４に結合されている。

Ｘ線照射中にピクセル１０１に蓄積された信号（例えば、電荷）の読み出しは、行１１３の外部トリガ信号（例えば、高電圧レベル）によって起動される。このトリガ信号は、まず、検出器素子１００の最下位の行のシフトレジスタ１１０のみに達し、そこで、第１の後続のクロック信号の間に当該トリガ信号が受け取られ、その後、活性化又はアドレッシング信号（例えば、高電圧レベル）を、シフトレジスタが結合されるピクセル１０１に送る原因となる。これに関して、図２に示されるものとは異なり、シフトレジスタは、更に、複数のピクセル１０１に接続され、特に、同じ行の２つの隣り合うピクセルに接続されることが可能である。その場合、シフトレジスタが２つのピクセルを同時に活性化することができるので、アドレッシング回路は、約半分の数のシフトレジスタで完全に操作されるであろう。

最下位の行において、上述されたように活性化されたピクセル１０１は、その活性化のために、個々の読み出しライン１０５に対する接続部になり、その結果として、ビデオ信号が読み出し回路１０４によって読み出されることができる。

その後、残りの行の読み出しは、外部クロックライン１１４及び内部クロックライン１１１のクロック信号によって段階的に制御される。第１のクロック信号の間に、最下位の行のシフトレジスタが、説明されたようにトリガ信号を受け取っており、この信号を直ちに又は最小限の遅延で第２の行のシフトレジスタに渡している。次のクロック信号の間に、トリガ信号は第２の行のシフトレジスタによって受け取られ（次いで第３の行に渡され）そこで、これらのシフトレジスタは読み出しを行なうために第２の行のピクセルを活性化する。どの他のクロック信号についても、アレイ１００全体がカバーされるまで同様のやり方で、ピクセルの次の行はアドレッシングされ読み出される。

図２に示されるものの他に、各ドライバユニット１１０が、任意で、接続入力部及びクロック信号に加えて、他の端子を備えることもできる。特に、これらのユニットは、シフトレジスタに記憶される活性化情報に結合され、イネーブル信号が当該シフトレジスタにある場合にのみ、活性化信号の生成を可能にするであろう「出力イネーブル」又は「イネーブル入力」をもつことができる。このように、活性化の持続時間は、トリガ信号の進行とは関係なく（即ち、オプションとして、連続する行の活性化に要する時間より短く）選択されることができる。更に、「アナログ制御電圧」が、ドライバユニットによってピクセルに送られる信号レベルとして使用されるために、ドライバユニットに入力されることもできる。ドライバユニットの動作電圧とは対照的に、このような制御電圧は、ノイズが非常に低くなるように調整されることができる。

説明されたアドレッシングのタイプの利点は、アレイ１００を読み出すために、周辺行のピクセル又は全てのピクセルに端から端まで接続されなければならないラインの数は、ほんの僅か（図示される実施例では２つだけ）であることである。結果的に、外部に引き出されるラインの数は、アレイのサイズに依存しない。僅かな数の外部ラインを実現することは、概して、 図１による装置のラインのような多くの別個のラインを実現することよりも技術的により一層簡単である。

図３は、Ｘ線検出器ＦＤＸＤ２００’ （欧州特許出願公開第１３１３３０７号明細書又は欧州特許出願公開第１３１２９３８号明細書参照）に対する従来技術によるアドレッシングの他のタイプを示す。この検出器では、同じ読み出しライン２０５に接続されている複数のピクセル２０１が、いわゆる、スーパーピクセル２０６の二次元領域を形成する。図３に示される実施例において、（破線で囲まれている）４つのこのようなスーパーピクセル２０６は、それぞれが４×４＝１６ピクセルを備えている。スーパーピクセルによってシーケンシャルに形成された、あるグループ２０６のピクセル２０１を活性化するために、二次元アドレッシングシステムが用いられる。この場合、各ピクセル２０１が、例えば、ＡＮＤゲート（図示略）のような制御素子にピクセル内で接続される２つのアドレッシングライン２０２ａ，２０２ｂに結合されている。アドレッシングライン２０２ａ，２０２ｂは、アドレッシング回路２０３ａ，２０３ｂを介して検出器素子２００’の縁部から制御される。例えば、アドレッシング信号が「１」により特徴付けられる２つのライン上にセットされる場合、これらの２つのラインに接続される全てのピクセル２０１は、活性化される（即ち、関連の読み出しライン２０５に接続される）。図３において、この最初に接続されるピクセルは、どの場合においても、スーパーピクセル２０６の左側上方角に位置するピクセルである。アドレッシングのこのタイプでは、「外部」アドレッシングラインの数は、図１によるアドレッシングシステムの場合におけるラインの数よりは少ないが、アクティブ領域内における複数のラインのルーティングはより複雑である。

図４は、本発明によって変更されたアドレッシングシステムをもつ検出器装置２００を示す。この場合、ピクセルを活性化し又はアドレッシングすることを可能にするために、ピクセル２０１に接続されるシフトレジスタ２１０が、ここでもピクセル２０１ごとに配置されている。各スーパーピクセル２０６の何れの場合においても、チップ表面を通って外部トリガライン２１３が第１のピクセル２０１にルーティングされている。図示される実施例では、このルーティングが最初に向けられるのは、スーパーピクセル２０６の左側上方角に位置するピクセル２０１である。更に、スーパーピクセル２０６の全てのシフトレジスタ２１０は、内部接続ライン２１２によって直列回路内で相互接続され、これらの内部接続ラインは、例えば、蛇行するようにスーパーピクセル２０６の表面にわたって延びている。

全てのシフトレジスタ２１０は、更に、内部クロックライン２１１を介して外部クロックライン２１４に接続されている。最後に、あるスーパーピクセル２０６のピクセルは、図３の場合と同様に、同じ読み出しライン２０５に全て接続されている。

検出器２００の読み出しは、ここでも、外部トリガライン２１３のトリガ信号によって開始する。このことが各スーパーピクセル２０６の第１のピクセル２０６全てに伝達され、そこで、当該ピクセルが読み出されることができる。その後、クロックライン２１４，２１１のどのクロック信号についても、クロック信号はシフトレジスタによって次のシフトレジスタに伝達され、その結果として、あらゆるスーパーピクセル２０６のピクセル２０１全てが、順次「走査」されることができる。

説明されたアドレッシングのやり方は、原則として、通常の（複数の）ＦＤＸＤの場合と同じ技術、即ち、薄膜エレクトロニクスと同じ技術により達成されることができる。但し、このやり方は、結晶シリコン（例えば、ＣＭＯＳ）又は多結晶シリコン技術に基づく検出器に特に適している。

従来技術によるアドレッシングシステムを有するＸ線検出器を示す図である。 本発明によるアドレッシングシステムを有する図１のＸ線検出器を示す図である。 従来技術による二次元アドレッシングシステムを有するＸ線検出器を示す図である。 本発明によるアドレッシングシステムをもつ図３によるＸ線検出器を示す図である。

Claims (11)

1. 電子ユニットの少なくとも１つのグループ及びアドレッシング回路を有し、前記アドレッシング回路を介して、活性化信号が前記グループの前記ユニットにシーケンシャルに入力されることができるアレイ装置において、前記アドレッシング回路は、
   ａ）各ドライバユニットが、前記電子ユニットに隣り合って配置されると共に前記電子ユニットに接続され、どのドライバユニットも、少なくとも１つの接続入力部及び少なくとも１つの接続出力部をもち、前記接続入力部に付与されるトリガ信号を受け取り、前記トリガ信号の受け取り後、或る持続時間の間、前記活性化信号を関連の電子ユニットに送り、更に、前記トリガ信号を前記接続出力部に渡すように設計されるドライバユニットと、
   ｂ）前記ドライバユニットの前記接続入力部及び前記接続出力部に互いに直列に結合させる接続ラインと、を含むアレイ装置。
2. 前記ドライバユニットが、他のラインに接続され、好ましくは、クロック信号を伝送するためのクロックラインに、前記活性化信号の前記持続時間を制御するためのイネーブルラインに、及び／又は前記活性化信号として作用する少なくとも１つの制御電圧を供給するための少なくとも１つのラインに接続されることを特徴とする、請求項１に記載のアレイ装置。
3. 前記電子ユニットが、規則的なパターンで二次元的に配置されることを特徴とする、請求項１に記載のアレイ装置。
4. 各電子ユニットが同じ態様で配置される複数の均等な大きさのグループを含むことを特徴とする、請求項１に記載のアレイ装置。
5. あるグループの前記電子ユニットが、線形に配置され、又はブロック形式で配置されることを特徴とする、請求項１に記載のアレイ装置。
6. あるグループの前記電子ユニットが、読み出しラインに接続されるセンサ素子であり、特に、放射線センサであることを特徴とする、請求項１に記載のアレイ装置。
7. 前記電子ユニットが、アクティブ発光体又は光スイッチであることを特徴とする、請求項１に記載のアレイ装置。
8. 前記ドライバユニットが、少なくとも１つのシフトレジスタを含むことを特徴とする、請求項１に記載のアレイ装置。
9. 特にシリコン技術における集積回路として実現されることを特徴とする、請求項１に記載のアレイ装置。
10. 電子ユニットとしてセンサ素子を具えるアレイ装置を有し、前記アレイ装置が請求項１に記載されるように構成される、特にＸ線検出器である、放射線検出器。
11. 電子ユニットとしてアクティブ発光体又は光スイッチを具えるアレイ装置を有し、前記アレイ装置が請求項１に記載されるように構成される、ディスプレイデバイス。
    

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