JP6143379B2 - 汎用性相互接続性能を有するイメージセンサおよびそのイメージセンサを操作する方法 - Google Patents

Description

本出願は、２０１２年８月２２日に出願された米国特許出願整理番号13/591,642および２０１１年９月２１日に出願された米国仮特許出願整理番号61/537,537の優先権を享受する利益を主張し、これらは、参照によってその全体が本明細書に組み込まれる。

本発明は、概して、イメージングデバイスに関し、より詳細には、構成可能な相互接続構造を有するイメージングデバイスに関する。

携帯電話、カメラおよびコンピュータなどの現代の電子デバイスは、イメージ（画像）を捕捉するために、デジタルイメージセンサをしばしば使用する。典型的な配置においては、イメージセンサを有する電子デバイスは、ピクセル行および列に配列されたイメージセンサピクセル（ときには、イメージピクセルとも称される）のアレイで提供される。行制御回路は、リセットおよび転送制御信号などの、行制御信号をイメージピクセルへと提供するために、各ピクセル行へと結合される。列回路は、典型的には、イメージピクセルからのイメージ信号を読み出すために各列へと結合される。

特開２０００−０３２３４４号公報 特開２００１−１８９８９１号公報 国際公開第２００６／１２９７６２号パンフレット 特表２０１０−５３０６３３号公報 特開２００２−０４４５２７号公報 特開２０１１−０２３９１７号公報 特開２００８−１１８４３４号公報

従来のイメージセンサは、典型的には、イメージピクセルアレイから逐次イメージ信号を読み出すために、ラスタスキャン技術を実施する行回路を特徴とする。ラスタスキャンを実施するとき、列回路は、全イメージピクセルアレイに対して、１行毎にイメージ信号の読み出しを処理する。行回路および列回路を使用して、１行毎にイメージピクセルにアクセスすることは、個々のイメージピクセル信号に対して調整がなされる前に、全イメージピクセルアレイをスキャンする必要とする。この方法でイメージデータを処理することは、イメージセンサの性能を大きく制限する。

したがって、より汎用性のあるピクセルアクセス性能を有するイメージングデバイスを提供できることが望ましい。

構成可能なイメージセンサピクセル相互接続を有するイメージセンサを示す種々の実施形態が記述される。イメージセンサは、イメージセンサピクセルの行および列から形成されるイメージセンサアレイを含みうる。アナログ制御回路は、イメージセンサピクセルアレイにおけるイメージセンサピクセルを制御し、読み出してもよい。アナログ制御回路は、イメージセンサピクセルアレイに対して垂直に積層されてもよい。構成可能な相互接続回路は、アナログ制御回路と、イメージセンサピクセルアレイとの間に挿入されうる。アナログ制御回路は、アナログ回路ブロックグループに配置される多数のアナログ回路ブロックを含みうる。構成可能な相互接続回路は、イメージセンサピクセルアレイにおける各イメージセンサピクセルを、対応するアナログ回路ブロックグループにおける少なくとも一つのアナログ回路ブロックへと結合する、構成可能なパスを含みうる。構成可能な相互接続回路は、イメージセンサピクセルと、各アナログ回路ブロックグループにおける特定のアナログ回路ブロックとの間の接続を再度確立するように制御されてもよい。

適切な一配置においては、アナログ回路ブロックは、構成可能な相互接続回路を介して、イメージセンサアレイに配列されたイメージセンサピクセルのグループへと結合されてもよい。イメージセンサピクセルのグループは、イメージセンサアレイの一部から形成されてもよい。アドレシング回路は、構成可能な相互接続回路へと制御信号を供給し、第１の構成可能な相互接続構造における構成可能なパスを再度通すことによって、対応するイメージセンサピクセルへとアナログ回路ブロックを選択的に通す。イメージセンサピクセルグループにおけるイメージセンサピクセルの一部への信号、および、イメージセンサピクセルの一部からの信号は、アナログ回路ブロックグループにおける第１のアナログ回路ブロックへと通され、イメージセンサピクセルグループにおけるイメージセンサピクセルの別の部分への信号、および、イメージセンサピクセルの別の部分からの信号は、アナログ回路ブロックグループにおける第２のアナログ回路ブロックへと通されてもよい。構成可能な相互接続構造は、イメージピクセルグループにおける各イメージピクセルに対応する、構成可能な相互接続回路を含んでもよい。

イメージピクセルグループにおける各イメージピクセルは、対応する構成可能な相互接続回路を介して、アナログ回路ブロックグループによって、同時にアクセスされてもよい。アクセスされるイメージセンサピクセルの各グループは、例えば、イメージセンサアレイにおける少なくとも二つの隣接する行、少なくとも二つの隣接する列、少なくとも二つの隣接していない行、もしくは少なくとも二つの隣接していない列に配列されたイメージピクセルから形成されてもよい。イメージセンサアレイは、イメージセンサピクセルの第１のグループと、イメージセンサピクセルの第２のグループとを含んでもよい。第１のグループにおけるイメージセンサピクセルは、第１の期間に同時にアクセスされ、第２のグループにおけるイメージセンサピクセルは、第１の期間とは異なる、第２の期間に同時にアクセスされてもよい。イメージセンサアレイにおけるイメージセンサピクセルの選択されたグループは、選択されたグループとは異なるイメージセンサピクセルの別のグループの一部である、少なくとも二つの行における、少なくとも幾つかのイメージセンサピクセルにアクセスすることなく、同時にアクセスされてもよい。

イメージセンサは、構成可能な相互接続回路が、第１の制御信号を、第１のアナログ制御回路ブロックから、イメージセンサアレイにおける第１のイメージセンサピクセルへと通し、かつ、構成可能な相互接続回路が、第１の制御信号を、イメージセンサアレイにおける第２のイメージセンサピクセルへと通す、第１の構成で配置されてもよい。イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、例えば、第１のイメージセンサピクセルへと第２の制御信号を通すことなく、第１のイメージセンサピクセルへと第１の制御信号を通してもよい。イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、第１のイメージセンサピクセルから生成されたピクセル出力信号を、第１のアナログ回路ブロックへと通してもよい。

イメージセンサは、構成可能な相互接続回路が、第２の制御信号を、第２のアナログ制御回路ブロックから、第１のイメージセンサピクセルへと通し、構成可能な相互接続回路が、第１のイメージセンサピクセルから生成されたピクセル出力信号を、第２の制御回路へと通す、第２の構成で配置されてもよい。

構成可能な相互接続回路は、制御信号をアナログ回路ブロックグループにおけるアナログ回路ブロックから、対応するイメージピクセルへと通すのに役立つ、ピクセル制御信号ルーティングマルチプレクサを含んでもよい。構成可能な相互接続回路は、ピクセル出力信号を、対応するイメージピクセルから、アナログ回路ブロックグループへと通すのに役立つ、ピクセル出力信号ルーティングマルチプレクサを含んでもよい。

構成可能な相互接続回路は、対応するピクセルのアドレスで、そのデータ入力へと配線で接続（ハードワイヤード）されたマルチプレクサと、マルチプレクサに結合された論理ＸＯＲゲートとを含んでもよい。アドレシング回路は、ピクセル出力信号ルーティングマルチプレクサとピクセル制御信号ルーティングマルチプレクサを制御するために、セレクタおよび反転制御信号を、マルチプレクサおよびＸＯＲゲートへと提供してもよい。アドレシング回路は、マルチプレクサおよびＸＯＲゲートへと提供される制御信号を調整することによって、ピクセル出力信号およびピクセル制御信号のルーティングを制御してもよい。

一実施例として、４個のアナログ制御ブロックが、構成可能なパスを介して、イメージピクセルグループにおける６４個のイメージピクセルへと結合されてもよい。６個のデータ入力を有する２個のマルチプレクサと２個のＸＯＲゲートは、４個のアナログ回路ブロックのうちの一つへと、６４個のイメージピクセルの各々をルーティングするために、制御信号を提供されてもよい。

別の実施例として、４個のアナログ制御ブロックが、構成可能なパスを介して、イメージピクセルグループにおける１６個のイメージピクセルへと結合されてもよい。４個のデータ入力を有する２個のマルチプレクサと２個のＸＯＲゲートは、４個のアナログ回路ブロックのうちの一つへと、１６個のイメージピクセルの各々をルーティングするために、制御信号を提供されてもよい。

イメージセンサデジタル処理および制御回路は、イメージセンサピクセルアレイにおけるイメージセンサピクセルを制御し、アナログ制御回路からイメージ信号を受信してもよい。イメージセンサデジタル処理および制御回路は、アナログ制御回路に対して垂直に積層されてもよい。第２の構成可能な相互接続回路は、アナログ制御回路と、デジタル回路との間に挿入されてもよい。デジタル回路は、デジタル回路ブロックグループへと配置された多数のデジタル回路ブロックを含んでもよい。第２の構成可能な相互接続構造は、アナログ回路ブロックグループにおける各アナログ回路ブロックを、対応するデジタル回路ブロックグループにおける少なくとも１つのデジタル回路ブロックへと結合する構成可能な多数のパスを含んでもよい。デジタル回路は、メモリ回路ブロックを介して、処理回路へと結合されてもよい。

デジタル処理および制御回路、アナログ制御回路、第１の構成可能な相互接続回路および第２の構成可能な相互接続回路は、共用の集積回路もしくは分離された集積回路上に形成されてもよい。集積回路は、垂直に積層されてもよい。アナログ制御回路における少数のアナログ回路ブロックへと結合された、イメージセンサピクセルアレイにおける多数のイメージセンサピクセルが存在し、アナログ制御回路は、デジタル制御回路におけるさらに少数のデジタル回路ブロックへと結合される。ピクセルレベルでの相互接続の配線の複雑性および相互接続の数は、デジタルブロックレベルでの相互接続の数よりも実質的には大きい可能性がある。

構成可能なピクセル相互接続を有するイメージセンサは、中央処理装置、メモリ、入力−出力回路およびイメージングデバイスを含むシステムにおいて実装されてもよい。イメージングデバイスは、ピクセルアレイ、ピクセルアレイ上の光を焦点に集めるためのレンズおよびデータ変換回路をさらに含む。

行ラインおよび列ラインに接続されたイメージセンサピクセルを有する従来のイメージセンサの図である。 本発明の一実施形態に従い、階層的な方法でイメージデータを処理するための回路を有する例示的なイメージセンサの図である。 本発明の一実施形態に従い、構成可能な相互接続構造を介して、お互いに結合される多数の回路層を有する、例示的なイメージセンサの図である。 本発明の一実施形態に従い、垂直に、かつ水平に積層された回路を有する例示的なイメージセンサの図である。 本発明の一実施形態に従い、構成可能なピクセル相互接続を有する例示的なイメージセンサの図である。 本発明の一実施形態に従う、構成可能なピクセルアクセスパスの回路図である。 本発明の一実施形態に従う、ユーザが指定した制御信号の関数としての、イメージピクセル相互接続を要約する表である。 本発明の一実施形態に従い、回路および種々のレベルの相互接続を有する例示的なイメージセンサの図である。 本発明の一実施形態に従い、図２−図８のイメージセンサを使用するプロセッサシステムのブロック図である。

デジタルカメラ、コンピュータ、携帯電話および他の電子デバイスなどの電子デバイスは、イメージを捕捉するために、入射光を集めるイメージセンサを含む。イメージセンサは、イメージセンサピクセル（ときには、イメージピクセルと称される）の大きなアレイを含みうる。イメージピクセルは、入射光を電荷に変換するフォトダイオードなどの感光性素子を含みうる。イメージセンサは、任意の数（例えば、数百、数千もしくはそれ以上）のイメージピクセルを有しうる。典型的なイメージセンサは、例えば、数百もしくは数百万のイメージピクセル（例えば、メガピクセル）を有しうる。イメージセンサは、イメージピクセルを操作するための回路などの制御回路と、感光性素子を使用して集められた電荷に対応するイメージ信号を読み出すための読み出し回路とを含みうる。

図１は、イメージピクセル制御および読み出し用の従来のイメージセンサ回路の図である。イメージセンサ３１６は、行および列に配列されたイメージセンサピクセル３９０を含むイメージセンサピクセルアレイ３００を含む。処理回路１８は、行制御回路３９４および列読み出し回路３０４へと結合される。行制御回路３９４は、処理回路１８から行アドレスを受信し、制御パス３０６を介して、対応する行制御信号をイメージピクセル３９０へと供給する。イメージピクセルアレイ３００の各列におけるイメージピクセル３９０は、対応する列ライン４０へと接続される。イメージピクセル読み出し動作の間に、イメージピクセルアレイ３００におけるピクセル行は、行制御回路３９４によって選択され、そのピクセル行におけるイメージピクセル３９０に関連付けられるイメージデータは、列ライン４０を介して読み出される。

イメージセンサ３１６は、典型的には、イメージピクセル３９０を制御し、読み出すために、ラスタスキャンを実施する。ラスタスキャンの間に、行制御回路３９４は、読み出し用のイメージピクセル３９０のある行を選択する。行制御回路３９４は、その後、読み出し用に、イメージピクセルアレイ３００におけるイメージピクセル３９０の次の行を選択する。全体のイメージピクセルアレイ３００が読み出されるまで、アレイ３００における各行は、逐次アクセスされる。同一行に沿って配列された各ピクセル３９０は、共通の行制御ライン３０６に接続されているが、同一列に沿って配列された各ピクセル３９０は、共通の列ライン４０へと接続される。この配置を使用して接続されると、イメージピクセル３９０を読み出すことができる汎用性が限定される。ラスタスキャンの実施は、任意の個々のピクセルからイメージ信号に対して利得調整できる前に、全体のイメージピクセルアレイを読み出すことを必要とする。したがって、構成可能な相互接続を介して、イメージピクセルの所望のサブセットにアクセスすることが可能であることが望ましい。

図２は、本発明の一実施形態に従って、構成可能な相互接続を介してイメージピクセルアレイを制御し、読み出すことを可能にする回路を有する、例示的なイメージセンサのブロック図である。イメージセンサ１６は、構成可能なパス１１２を介して、アナログ処理および制御回路１２０へと結合されるイメージピクセルアレイ１００を含みうる。アナログ処理および制御回路１２０は、イメージピクセルアレイ１００へと制御信号を送信し、其々のパス１１２を介してイメージピクセルアレイ１００からイメージ信号を受信しうる。パス１１２の現在の構成に依存して、アレイ１００における各イメージセンサピクセルは、回路１２０における選択されたアナログブロックへと結合されてもよい。

アナログ処理および制御回路１２０は、構成可能なパス１１４を介して、デジタル処理および制御回路１４０へと結合されてもよい。アナログ処理および制御回路１２０は、デジタル処理および制御回路１４０へとイメージ信号を伝達する前に、イメージ信号を処理（例えば、アナログデジタル変換を実施）してもよい。デジタル処理および制御回路１４０は、イメージピクセルアレイ１００と同様、アナログ処理および制御回路１２０へと、制御信号を送信してもよい。

回路１４０は、メモリ回路１５０へと結合されてもよい。デジタル処理および制御回路１４０は、メモリ回路１５０へとイメージ信号を転送する前に、アナログ処理および制御回路１２０から受信されたイメージ信号をさらに処理してもよい。

メモリ回路１５０は、処理回路１６０へと結合されてもよい。メモリ回路１５０は、処理回路１６０へとイメージ信号を送信する前に、デジタル処理および制御回路１４０から受信されたイメージ信号を一時的に格納してもよい。処理回路１６０は、メモリ回路１５０から受信されたイメージ信号をさらに処理してもよい。

図２の回路は、本発明の一実施形態に従い、図３で示されるような積層された層構造で配置されてもよい。イメージセンサ１６は、イメージピクセルアレイ１００とアナログ処理および制御回路１２０との間に挿入された、第１の構成可能な相互接続構造１１０を介して、アナログ処理および制御回路１２０へと結合された、イメージピクセルアレイ１００を含みうる。アナログ処理および制御回路１２０は、アナログ処理および制御回路１２０とデジタル処理および制御回路１４０との間に挿入された、第２の構成可能な相互接続構造１３０を介して、デジタル処理および制御回路１４０へと結合されてもよい。メモリ１５０は、デジタル処理および制御回路１４０と処理回路１６０との間のバッファとして機能してもよい。

イメージピクセルアレイ１００は、行および列に配列された、数百もしくは数千ものイメージピクセル１９０を含みうる。イメージピクセル１９０は、イメージ信号を生成するために光を集めてもよい。イメージピクセル１９０によって生成されたイメージ信号は、読み出され、メモリに格納され、もしくはさらに処理されてもよい。アナログ処理および制御回路１２０ならびにデジタル処理および制御回路１４０は、少なくとも幾つかのイメージピクセル１９０へと制御信号（例えば、ピクセルリセット信号、電荷転送ゲート制御信号、ピクセル選択信号など）を供給してもよい。

第１の相互接続構造１１０は、イメージピクセルアレイ１００の必須部分として、アナログ処理および制御回路１２０の必須部分として、または、それ自体が分離された集積回路において、形成されてもよい。例えば、アレイ１００が第１の集積回路上に形成され、回路１２０は第２の集積回路上に形成される一実施例を考える。ある適切な配置においては、構造１１０は、第１の集積回路上に形成されてもよい。別の適切な配置においては、構造１１０は、第２の集積回路上に形成されてもよい。さらに別の適切な配置においては、構造１１０は、第１の集積回路と第２の集積回路の間に挿入された第３の集積回路上に形成されてもよく、ここで、３個の全デバイスはともに積層される。

アナログ処理および制御回路１２０は、第１の相互接続構造１１０を介してイメージピクセル１９０へと結合された多数のアナログ回路ブロック１２２を含みうる。アナログ回路ブロック１２２は、制御回路、データサンプリング回路（例えばサンプルアンドホールド回路）、読み出し回路、データ変換回路、もしくは、第１の相互接続構造１１０を介してピクセルアレイ１００とのインターフェイスとして機能する他の回路を含みうる。第１の相互接続構造１１０は、イメージピクセル１９０をアナログ回路ブロック１２２へと結合する、構成可能なパス１１２（図２を参照）を含みうる。パス１１２は、アナログ回路ブロック１２２とイメージピクセル１９０との間の電気的な接続を変更するために構成されてもよい。

例えば、パス１１２は、第１の構成に配置されて、第１のアナログ回路ブロック１２２をイメージピクセルアレイ１００におけるイメージピクセル１９０の第１のサブセットへと結合するか、または、第２の構成に配置されて、第１のアナログ回路ブロック１２２をイメージピクセルアレイ１００におけるイメージピクセル１９０の第２のサブセットへと結合する。パス１１２は、所望の構成でパス１１２を配置するための制御信号を供給されてもよい。

イメージセンサアレイ１００は、イメージピクセルの其々のグループへと分割され、イメージピクセルの各グループは、イメージピクセルグループ１９６と称されてもよい。一実施例においては、イメージピクセルグループ１９６は、イメージセンサアレイ１００における少なくとも二つの隣接する行と、少なくとも二つの隣接する列に沿って配列されたイメージピクセル１９０から形成されてもよい。別の実施例においては、イメージピクセルグループ１９６は、イメージセンサアレイ１００における隣接していない行と隣接していない列に沿って配列されたイメージピクセル１９０から形成されてもよい。同様に、回路１２０は、アナログ回路ブロックの其々のグループへと分割された多数のアナログ回路ブロック１２２を含み、ここで、アナログ回路ブロック１２２の各グループは、アナログ回路ブロックグループ１２６と称されてもよい。各イメージピクセル１９０は、第１の相互接続構造１１０における構成可能なパス１１２を介して、対応するグループ１２６における少なくとも一つのアナログ回路ブロック１２２へと結合されてもよい。パス１１２は、アナログ回路ブロックグループ１２６における少なくとも一つのアナログ回路ブロック１２２が、各イメージピクセル１９０へと制御信号を提供し、かつ、イメージピクセルグループ１９６における各イメージピクセルからイメージ信号を受信することが選択的に可能なように構成されてもよい。

図３の実施例においては、イメージピクセルグループ１９６は、６４個のイメージピクセル１９０を含み、アナログ回路ブロックグループ１２６は、４個のアナログ回路ブロック１２２を含む。パス１１２の第１の構成は、イメージピクセルグループ１９６におけるイメージピクセル１９０の一部を、アナログ回路ブロックグループ１２６における各アナログ回路ブロック１２２へと結合することを可能にしてもよい。（例えば、イメージピクセルグループ１９６におけるイメージピクセル１９０の第１部分は、アナログ回路ブロックグループ１２６における第１のアナログ回路ブロック１２２へと結合され、イメージピクセル１９０の第２部分は、第２のアナログ回路ブロック１２２へと結合されうるなど。）パス１１２の第２の構成は、イメージピクセルグループ１９６におけるイメージピクセル１９０の各グループを、４個のアナログ回路ブロック１２２の各々のうちの異なる一つへと結合することを可能にしてもよい。（例えば、イメージピクセル１９０の第１グループは、第２のアナログ回路ブロック１２２へと結合され、イメージピクセル１９０の第２グループは、第１のアナログ回路ブロックへと結合されうるなど。）この方法においては、一つ以上のイメージピクセル１９０は、各アナログ回路ブロック１２２を使用して、制御、かつ読み出され、各アナログ回路ブロック１２２とイメージピクセル１９０との間の接続は、パス１１２の構成が変更されるにつれて、再度確立されてもよい。

第２の相互接続構造１３０は、アナログ処理および制御回路１２０の一部として、デジタル処理および制御回路１４０の一部として、もしくはそれ自体が分離された集積回路において、形成されてもよい。例えば、回路１２０が集積回路Ｘ上に形成され、回路１４０は集積回路Ｙ上に形成される一実施例を考える。ある適切な配置においては、構造１３０は、集積回路Ｘ上に形成されてもよい。別の適切な配置においては、構造１３０は、集積回路Ｙ上に形成されてもよい。さらに別の適切な配置においては、構造１３０は、集積回路Ｘと集積回路Ｙの間に挿入された分離された集積回路Ｚ上に形成されてもよく、ここで、全ての３個のデバイスはともに積層される。

デジタル処理および制御回路１４０は、第２の相互接続構造１３０における構成可能なパス１１４を介して、アナログ回路ブロック１２２へと結合されたデジタル回路ブロック１４２を含みうる（図２を参照）。パス１１４は、アナログ回路ブロック１２２とデジタル回路ブロック１４２との間の構成可能な相互接続パスとして機能しうる。デジタル回路ブロック１４２は、制御回路、読み出し回路、変換回路、もしくはイメージピクセル１９０の制御およびイメージピクセル１９０からのイメージ信号の処理に関連する他の回路を含みうる。

デジタル回路ブロック１４２は、多数のアナログ回路ブロック１２２へと結合されてもよい。図３の実施例においては、アナログ回路ブロックグループ１２６における４個のアナログ回路ブロック１２２は、対応するパス１１４を介して、１個のデジタル回路ブロック１４２へと結合されてもよい。この方法で結合されると、多数のアナログ回路ブロック１２２は、唯一つのデジタル回路ブロック１２２を使用して制御され読み出されてもよい。

デバイス１６の配線複雑性は、層１００から層１６０へと進歩することによって、劇的に減少する可能性がある。（例えば、ピクセルレベルでの相互接続数は、デジタルブロックレベルでの相互接続数よりも実質的に大きい可能性がある。）例えば、少数のデジタル回路ブロック１４２は、多数のアナログ回路ブロック１２２へと結合されてもよい。多数のアナログ回路ブロック１２２は、さらに多数のイメージピクセル１９０へと結合されてもよい。このタイプの相互接続配置は、少数のデジタルならびにアナログ制御および処理回路ブロックが多数のイメージピクセル１９０を直接制御することを可能にする。アナログ処理および制御回路１２０とイメージピクセル１９０との間の接続は、パス１１２を再構成することによって調整でき、デジタル回路１４０とアナログ回路１２０との間の接続は、パス１１４を再構成することによって調整でき、それによってイメージセンサ１６における汎用性のあるイメージピクセル制御および読み出しプロセスが可能となる。

図３のイメージセンサ１６は、単に例示的なものである。所望の場合には、イメージピクセル１９０は、イメージピクセルアレイ１００における任意の適切な配置で形成されてもよい。イメージピクセルグループ１９６は、任意の数のイメージピクセル１９０を含みうる。アナログ回路ブロックグループ１２６は、任意の数のアナログ回路ブロック１２２を含みうる。任意の数のイメージピクセル１９０は、プログラマブル相互接続構造１１０を介して、任意の数のアナログ回路ブロック１２２へと結合され、任意の数のアナログ回路ブロック１２２は、プログラマブル相互接続構造１３０を介して、任意の数のデジタル回路ブロック１４２へと結合されうる。

イメージピクセルアレイ１００、相互接続構造１１０および１３０、アナログ処理および制御回路１２０、デジタル処理および制御回路１４０、メモリ回路１５０、ならびに処理回路１６０は、任意の適切な数の集積回路を使用して形成されてもよい。例えば、デジタル処理および制御回路１４０は、本発明の別の実施形態における図４に示されるように、メモリ回路１５０と同一の集積回路層上に形成されてもよい。処理回路１６０と、デジタル処理および制御回路１４０ならびにメモリ回路１５０を含む集積回路層との間に挿入された第３の相互接続構造１３４など、さらなる相互接続構造の層が使用されてもよい。相互接続構造１３４は、メモリ回路１５０ならびにデジタル処理および制御回路１４０の一部として、もしくは処理回路１６０の一部として、もしくはそれ自体が分離された集積回路上に形成されてもよい。

アナログ処理および制御回路１２０をイメージセンサ１６におけるイメージピクセル１９０へと結合する相互接続構造の、ある適切な配置が、図５に示される。アナログ回路ブロック１２２は、相互接続入力ライン５０および相互接続出力ライン５２を介して、第１の相互接続構造１１０へと結合されうる。第１の相互接続構造１１０は、相互接続入力ライン５０および相互接続出力ライン５２へと結合された構成可能な相互接続回路２１２を含みうる。ピクセル１９０は、構成可能な相互接続回路２１２を使用してパス１１２を再度通すことによって、アナログ回路ブロックグループ１２６における一つのアナログ回路ブロック１２２へと選択的に通されてもよい。

アナログ回路ブロックグループ１２６は、相互接続入力ライン５０を介して、構成可能なルーティング回路２１２へと、ピクセル制御信号Ｖｃを供給してもよい。例えば、相互接続回路２１２へと、第１のアナログブロック１２２−０は、第１のピクセル制御信号Ｖｃ＜０＞を供給し、第２のアナログブロック１２２−１は、第２のピクセル制御信号Ｖｃ＜１＞を供給し、第３のアナログブロック１２２−２は、第３のピクセル制御信号Ｖｃ＜２＞を供給し、第４のアナログブロック１２２−３は、第４のピクセル制御信号Ｖｃ＜３＞を供給してもよい。ピクセル制御信号Ｖｃは、ピクセルリセット信号、電荷転送ゲート制御信号およびイメージピクセル１９０を制御するための他の適切な信号を含みうる。相互接続回路２１２は、相互接続出力パス５２を介して、ピクセル出力信号Ｖｏｕｔをアナログ回路ブロック１２２へと伝達しうる。ピクセル出力信号Ｖｏｕｔは、リセットレベルもしくはイメージレベル信号を含みうる。

デバイス１６は、ライン７２および７４を其々介して、構成可能な相互接続回路２１２へと、第１のセレクタビットｆ１＿ｓｅｌおよび第１の反転ビットｆ１＿ｉｎｖを供給するために使用されるアドレシング回路１１６をも含みうる。さらには、アドレシング回路１１６は、ライン７６および７８を其々介して、構成可能な相互接続回路２１２へと、第２のセレクタビットｆ０＿ｓｅｌおよび第２のビット反転信号ｆ０＿ｉｎｖを供給してもよい。アドレシング回路１１６は、アナログ処理および制御回路１２０、デジタル処理および制御回路１４０、処理回路１６０の一部として、もしくは、それ自体独立した集積回路として形成されてもよい。相互接続回路２１２は、ピクセル制御ライン５４およびピクセル出力ライン５６を介して、複数のイメージピクセル１９０へと、構成可能なパス１１２を通してもよい。

図５の実施例においては、アナログ回路ブロックグループ１２６は、４個のアナログ回路ブロック１２２（例えば、第１のアナログ回路ブロック１２２−０、第２のアナログ回路ブロック１２２−１など）を含み、対応するイメージピクセルグループ１９６は、ルーティングパス１１２を介して、アナログ回路ブロックグループ１２６へと結合された６４個のイメージピクセル１９０を含みうる。アナログ回路ブロック１２２は、相互接続入力ライン５０を介して、構成可能な相互接続回路２１２へと、ピクセル制御信号Ｖｃを送信しうる。アドレシング回路１１６は、構成可能な相互接続回路２１２へと、第１のセレクタビットｆ１＿ｓｅｌ、第１の反転ビットｆ１＿ｉｎｖ、第２のセレクタビットｆ０＿ｓｅｌおよび第２の反転ビットｆ０＿ｉｎｖを提供して、ピクセル制御ライン５４を介して、相互接続入力ライン５０から、選択されたイメージピクセル１９０へと、ピクセル制御信号Ｖｃを選択的に通す。第１のセレクタビットｆ１＿ｓｅｌ、第１の反転ビットｆ１＿ｉｎｖ、第２のセレクタビットｆ０＿ｓｅｌおよび第２の反転ビットｆ０＿ｉｎｖは、各イメージピクセル１９０が、ブロック１２２のうちの選択されたブロックから制御信号Ｖｃを受信するように、パス１１２をプログラムするのに役立つ可能性がある。

構成可能な相互接続回路２１２は、ピクセル出力ライン５６を介して、イメージピクセル１９０からピクセル出力信号Ｖｏｕｔを受信しうる。アドレシング回路１１６は、第１のセレクタビットｆ１＿ｓｅｌ、第１の反転ビットｆ１＿ｉｎｖ、第２のセレクタビットｆ０＿ｓｅｌおよび第２の反転ビットｆ０＿ｉｎｖを、相互接続回路２１２へと提供して、相互接続出力ライン５２を介して、ピクセル出力ライン５６から、選択されたアナログ回路ブロック１２２へとピクセル出力信号Ｖｏｕｔを選択的に通す。（例えば、プログラマブルパス１１２は、ピクセル出力信号Ｖｏｕｔをアナログ回路ブロック１２２−０へと通し、ピクセル出力信号Ｖｏｕｔをアナログ回路ブロック１２２−１へと通す、など。）構成可能な相互接続回路２１２は、特定のイメージピクセル１９０へとピクセル制御信号Ｖｃを通し、かつ、特定のイメージピクセル１９０から、関連付けられたアナログ回路ブロック１２２へとピクセル出力信号を通すように、パス１１２をプログラムしてもよい。この方法においては、イメージセンサ１６は、イメージピクセルグループ１９６におけるどのイメージピクセル１９０が、アナログ回路ブロック１２２によって制御され、読み出されるかを、柔軟に選択する可能性がある。

図６は、本発明の一実施形態に従って、パス１１２に挿入された構成可能な一組のルーティング回路２１０の可能性のある一実装を示す回路図である。各イメージピクセル１９０は、構成可能な相互接続回路２１２に形成された構成可能なルーティング回路２１０のそれ自体が関連付けられた組を有しうる。構成可能な相互接続ルーティング回路２１０は、第１のマルチプレクサ８０、第２のマルチプレクサ８２、第１の論理ＸＯＲゲート８４、第２の論理ＸＯＲゲート８６、ピクセル制御信号ルーティングマルチプレクサ８８およびピクセル出力信号ルーティングマルチプレクサ９０（ときには、デマルチプレクサと称される）を含みうる。図６の実施例においては、第１のマルチプレクサ８０および第２のマルチプレクサ８２は、データ入力端子０、データ入力端子７、データ入力＜６：１＞、出力、ならびにデータ入力のうちの一つを出力へと通すための制御信号を受信する制御入力を有しうる。ピクセル制御信号ルーティングマルチプレクサ８８は、データ入力＜３：０＞、出力、ならびにデータ入力のうちの一つを出力へと通すための制御信号を受信する第１および第２の制御入力を有しうる。ピクセル出力信号ルーティングマルチプレクサ９０は、データ出力＜３：０＞、入力、ならびにデータ出力のうちの一つを入力へと通すための制御信号を受信する第１および第２の制御入力を有しうる。

第１のマルチプレクサ８０の制御入力は、図５に示されたように、パス７２を介して、アドレシング回路１１６へと結合されてもよい。第１のマルチプレクサ８０の制御入力は、アドレシング回路１１６から第１のセレクタビットｆ１＿ｓｅｌを受信しうる。第１のマルチプレクサ８０のデータ入力端子０は、一定の接地信号を受信しうる。第１のマルチプレクサ８０のデータ入力端子７は、一定のハイ信号を受信しうる。第１のマルチプレクサ８０のデータ入力＜６：１＞は、ピクセルアドレスビットｐｉｘ＜５：０＞を受信しうる（各ピクセルグループ１９６が６４個のイメージピクセルを含むと仮定する）。ピクセルアドレスビットｐｉｘ＜５：０＞は、各相互接続回路２１０においてハードワイヤードされ、イメージピクセルグループ１９６における対応する各イメージピクセル１９０に対して、具体的なアドレスを提供する。例えば、アレイ１００における０番目のピクセルは、予め決められた“００００００”のピクセルアドレスを指定されてもよい。別の実施例として、アレイ１００における３番目のピクセルは、予め決められた“００００１１”のピクセルアドレスを与えられてもよい。別の実施例として、アレイ１００における３４番目のピクセルは、固定された“１０００１０”のピクセルアドレスを与えられてもよい。第１のセレクタビットｆ１＿ｓｅｌに基づいて、第１のマルチプレクサ８０の入力のうちの選択された入力における信号は、第１のマルチプレクサ８０の出力へと通されてもよい。

第１のマルチプレクサ８０の出力は、第１のＸＯＲゲート８４の入力へと結合されてもよい。第１のＸＯＲゲート８４の入力は、アドレシング回路１１６へと結合されてもよい。第１のＸＯＲゲート８４の入力は、アドレシング回路１１６から第１の反転ビットｆ１＿ｉｎｖを受信してもよい。第１のＸＯＲゲート８４の出力は、ピクセル制御信号ルーティングマルチプレクサ８８およびピクセル出力デマルチプレクサ９０の第１の制御入力へと結合されてもよい。

第２のマルチプレクサ８２の制御入力は、パス７２を介してアドレシング回路１１６へと結合されてもよい。第２のマルチプレクサ８２の制御入力は、アドレシング回路１１６から第２のセレクタビットｆ０＿ｓｅｌを受信してもよい。第２のマルチプレクサ８２のデータ入力端子０は、一定の接地信号を受信してもよい。第２のマルチプレクサ８２のデータ入力端子７は、一定のハイ信号を受信してもよい。第２のマルチプレクサ８２のデータ入力＜６：１＞は、ピクセルアドレスビットｐｉｘ＜５：０＞を受信してもよい（各ピクセルグループ１９６が６４個のイメージピクセルを含むと仮定する）。ピクセルアドレスビットｐｉｘ＜５：０＞は、各相互接続回路２１０においてハードワイヤードされて、イメージピクセルグループ１９６における対応する各イメージピクセル１９０に対して具体的なアドレスを提供する。例えば、アレイ１００における０番目のピクセルは、予め決められた“００００００”のピクセルアドレスを指定されてもよい。別の実施例として、アレイ１００における３番目のピクセルは、予め決められた“００００１１”のピクセルアドレスを与えられてもよい。別の実施例として、アレイ１００における３４番目のピクセルは、固定された“１０００１０”のピクセルアドレスを与えられてもよい。第２のセレクタビットｆ０＿ｓｅｌに基づいて、第２のマルチプレクサ８２の入力のうちの選択された入力における信号は、第２のマルチプレクサ８２の出力へと通されてもよい。

第２のマルチプレクサ８２の出力は第２のＸＯＲゲート８６の入力へと結合されてもよい。第２のＸＯＲゲート８６の入力は、アドレシング回路１１６へと結合されてもよい。第２のＸＯＲゲート８６の入力は、アドレシング回路１１６から第２の反転ビットｆ０＿ｉｎｖを受信してもよい。第２のＸＯＲゲート８６の出力は、ピクセル制御信号ルーティングマルチプレクサ８８およびピクセル出力デマルチプレクサ９０の第２の制御入力へと結合されてもよい。ピクセル制御信号ルーティングマルチプレクサ８８のデータ入力＜３：０＞は、相互接続入力ライン５０を介して、アナログ回路ブロックグループ１２６へと結合されてもよい。ピクセル制御信号ルーティングマルチプレクサ８８の出力は、ピクセル制御ライン５４を介して、イメージピクセルグループ１９６におけるイメージピクセル１９０へと結合されてもよい。ピクセル出力デマルチプレクサ９０のデータ入力は、ピクセル出力ライン５６を介して、イメージピクセル１９０へと結合されてもよい。ピクセル出力デマルチプレクサ９０の出力＜３：０＞は、相互接続出力ライン５２を介して、アナログ回路ブロックグループ１２６へと結合されてもよい。

アナログ回路ブロックグループ１２６における４個のアナログ回路ブロック１２２は、図５に示されるように、ピクセル制御信号ルーティングマルチプレクサ８８のデータ入力＜３：０＞およびピクセル出力デマルチプレクサ９０の出力＜３：０＞へと結合されてもよい。ピクセル制御マルチプレクサ８８の出力およびピクセル出力デマルチプレクサ９０の入力は、イメージピクセルグループ１９６における６４個のイメージピクセル１９０のうちの一つへ、各々結合されてもよい。第１のマルチプレクサ８０および第２のマルチプレクサ８２のデータ入力＜６：０＞へと供給されるピクセルアドレスビットｐｉｘ＜５：０＞は、イメージピクセルグループ１９６における各イメージピクセル１９０へと対応してもよい。第１のセレクタビットｆ１＿ｓｅｌは、アドレシング回路１１６から供給されて、第１のマルチプレクサ８０のデータ入力＜６：０＞のうちの一つからの信号を、第１のＸＯＲゲート８４の入力へと通す。第２のセレクタビットｆ０＿ｓｅｌは、アドレシング回路１１６から供給されて、第２のマルチプレクサ８２のデータ入力＜６：０＞のうちの一つからの信号を、第２のＸＯＲゲート８６の入力へと通す。第１の反転ビットｆ１＿ｉｎｖは、第１のマルチプレクサ８０から第１のＸＯＲゲート８４へと供給されるビットを選択的に反転するために使用されてもよい。第２の反転ビットｆ０＿ｉｎｖは、第２のマルチプレクサ８２から第２のＸＯＲゲート８６へと供給されるビットを選択的に反転するために使用されてもよい。

第１のＸＯＲゲート８４および第２のＸＯＲゲート８６からの出力ビットは、マルチプレクサ８８の制御入力を形成してもよい。出力ビットは、特定のアナログ回路ブロック１２２によって、関連付けられたイメージピクセル１９０へと供給される制御信号Ｖｃを通すために、マルチプレクサ８８を制御してもよい。第１のＸＯＲゲート８４および第２のＸＯＲゲート８６からの出力ビットは、ピクセル出力デマルチプレクサ９０の制御入力を形成してもよい。出力ビットは、関連付けられたイメージピクセル１９０から特定のアナログ回路ブロック１２２へのピクセル出力信号Ｖｏｕｔを通すためにデマルチプレクサ９０を制御してもよい。この方法においては、第１のセレクタビットｆ１＿ｓｅｌ、第２のセレクタビットｆ０＿ｓｅｌ、第１の反転ビットｆ１＿ｉｎｖ、および第２の反転ビットｆ０＿ｉｎｖは、パス１１２を再度通すことによって、各構成可能な相互接続回路２１０に関連付けられるイメージピクセルを、アナログ回路ブロックグループ１２６における個々のアナログ回路ブロック１２２へと選択的に通すために使用されてもよい。アナログ回路ブロック１２２とイメージピクセル１９０との間のＶｃおよびＶｏｕｔのルーティングは、ピクセルアドレスビットｐｉｘ＜５：０＞、ｆ１＿ｓｅｌ、ｆ０＿ｓｅｌ、ｆ１＿ｉｎｖ、ｆ０＿ｉｎｖに基づいて制御されてもよい。

図５および図６のプログラマブルパス１１２は、単に例示的なものにすぎない。所望の場合には、アナログ回路ブロックグループ１２６は、任意の数のアナログ回路ブロック１２２を含み、イメージピクセルグループ１９６は、任意の数のイメージピクセル１９０を含みうる。しかしながら、構成可能な相互接続回路２１０における第１のマルチプレクサ８０および第２のマルチプレクサ８２は、イメージピクセルグループ１９６における各ピクセルに対して、一意的なアドレスを提供するために必要とされる限り、多数のデータ入力、ピクセルアドレシングビットｐｉｘ、第１のセレクタビットｆ１＿ｓｅｌ、第２のセレクタビットｆ０＿ｓｅｌを含んでもよい。ピクセル制御信号ルーティングマルチプレクサ８８は、アナログ回路ブロックグループ１２６における各アナログ回路ブロック１２２に対応するデータ入力で形成されてもよい。ピクセル出力デマルチプレクサ９０は、ピクセル制御マルチプレクサ８８で使用される各データ入力に対応するデータ出力で形成されてもよい。適切な数の制御入力がピクセル制御マルチプレクサ８８およびピクセル出力デマルチプレクサ９０に供給されることを確保するために、さらなるマルチプレクサおよびＸＯＲゲートが形成されてもよい。相互接続回路２１０へと結合される各アナログ回路ブロック１２２は、それによって、対応するイメージピクセル１９０へと接続されてもよい。図５および図６に示されるタイプの構成可能なパス１１２は、図２に示されるような第２の相互接続構造１３０のパス１１４上に形成されてもよく、アナログ処理および制御回路１２０とデジタル処理および制御回路１４０との間の類似の相互接続を提供する。

図７は、本発明の一実施形態に従い、第１のセレクタビットｆ１＿ｓｅｌおよび第２のセレクタビットｆ０＿ｓｅｌが供給されるときの、アナログ回路ブロック１２２とイメージピクセル１９０との間の相互接続を示す表である。図７の実施例においては、イメージピクセルグループ１９６は、１６個のイメージピクセル１９０を含み、アナログ回路ブロックグループ１２６は、４個のアナログ回路ブロック１２２を含む。第１のマルチプレクサ８０および第２のマルチプレクサ８２は、一定の接地信号を受信するデータ入力端子０、一定のハイ信号を受信するデータ入力端子５、ならびにピクセルアドレスビットｐｉｘ＜３：０＞を受信するデータ入力＜１：４＞を含む。

列５００に示されるように、第１のセレクタビットｆ１＿ｓｅｌが数値５を有し、第２のセレクタビットｆ０＿ｓｅｌが数値４を有するとき、イメージピクセル０−１５は、アナログ回路ブロック１２２−０へと接続される（例えば、グループ１９６における全てのピクセルは、第１のブロック１２２−０へと結合される）。列５０２に示されるように、第１のセレクタビットｆ１＿ｓｅｌが数値４を有し、第２のセレクタビットｆ０＿ｓｅｌが数値３を有するとき、イメージピクセル０−７は、アナログ回路ブロック１２２−０へ接続され、イメージピクセル８−１５は、アナログ回路ブロック１２２−１へと接続される。列５０４に示されるように、第１のセレクタビットｆ１＿ｓｅｌが数値３を有し、第２のセレクタビットｆ０＿ｓｅｌが数値２を有するとき、イメージピクセル０−３は、アナログ回路ブロック１２２−０へと接続され、イメージピクセル４−７はアナログ回路ブロック１２２−１へと接続され、イメージピクセル８−１１はアナログ回路ブロック１２２−２へと接続され、イメージピクセル１２−１５は、アナログ回路ブロック１２２−３へと接続される。列５０６に示されるように、第１のセレクタビットｆ１＿ｓｅｌが数値１を有し、第２のセレクタビットｆ０＿ｓｅｌが数値０を有するとき、イメージピクセル０はアナログ回路ブロック１２２−０へと接続され、イメージピクセル１はアナログ回路ブロック１２２−１へと接続され、イメージピクセル２はアナログ回路ブロック１２２−２へと接続され、イメージピクセル３はアナログ回路ブロック１２２−３へと接続される。４個の連続する各イメージピクセルは、この方法で接続される。

列５０８に示されるように、第１のセレクタビットｆ１＿ｓｅｌが数値１を有し、第２のセレクタビットｆ０＿ｓｅｌが数値０を有し、第２のピクセル反転ビットｆ０＿ｉｎｖが、第２のマルチプレクサ８２からの出力を反転するために適用されるとき、イメージピクセル０はアナログ回路ブロック１２２−０へと接続され、イメージピクセル１はアナログ回路ブロック１２２−１へと接続され、イメージピクセル２はアナログ回路ブロック１２２−２へと接続され、イメージピクセル３はアナログ回路ブロック１２２−３へと接続される。４個の連続する各イメージピクセルは、この方法で接続される。第１の反転ビットｆ１＿ｉｎｖ、第２の反転ビットｆ０＿ｉｎｖは、イメージピクセルグループ１９６におけるイメージピクセル１９０とアナログ回路ブロックグループ１２６におけるアナログ回路ブロック１２２との間の相互接続を変更するために適用される。図７の表は、単に相互接続回路２１０へと適用されるセレクタビットｆ１＿ｓｅｌおよびｆ０＿ｓｅｌの可能性のある幾つかの構成を示すものである。反転ビットｆ１＿ｉｎｖおよびｆ０＿ｉｎｖと同様に、セレクタビットｆ１＿ｓｅｌおよびｆ０＿ｓｅｌの任意の適切な組み合わせは、構成可能な相互接続２１０によって実施される可能性がある。

図８は、本発明の一実施形態に従う、イメージセンサ１６の相互接続の層の図を示す。イメージセンサ１６は、第１の数のイメージピクセル１９０を含むイメージピクセルアレイ１００を含みうる。イメージピクセル１９０は、第１の相互接続構造１１０に形成された構成可能なパス１１２へと結合されてもよい。アナログ処理および制御回路１２０は、第１の数よりも小さい第２の数のアナログ回路ブロック１２２を含みうる。各アナログ回路ブロック１２２は、パス１１２を介して、各イメージピクセル１９０へと選択的に結合されてもよい。アナログ回路ブロック１２２は、イメージ信号をデジタル信号へと変換するためのアナログデジタルコンバータ１２８を含みうる。アナログ回路ブロック１２２は、第２の相互接続構造１３０に形成されたパス１１４へと結合されてもよい。デジタル処理および制御回路１４０は、第２の数よりも小さい第３の数のデジタル回路ブロック１４２を含みうる。各デジタル回路ブロック１４２は、プログラマブルパス１１２を介して、各アナログ回路ブロック１２２２へと選択的に結合されてもよい。デジタル回路ブロック１４２は、メモリ回路１５０へと結合されてもよい。メモリ回路１５０は、処理回路１６０へと結合されてもよい。

イメージピクセル１９０とアナログ回路ブロック１２２との間に構成可能なパス１１２を形成することによって、多数のイメージピクセル１９０は、少数のアナログ回路ブロック１２２およびさらに少数のデジタル回路ブロック１４２によって、制御され、読み出されてもよい。さらに、イメージピクセル１９０とアナログ回路ブロック１２２との間の特定の相互接続は、イメージセンサ１６を操作する間に、変更できる。この方法においては、イメージピクセル１９０は、パス１２２の構成に基づいた任意の適切な方法で、制御され読み出されてもよい。パス１１２は、例えば、ＨＤＲイメージング、光照射野カメラ、マイクロサッケードイメージングでの使用のために、イメージセンサ１６がイメージピクセル１９０を柔軟に制御し、読み出すことができるように構成されてもよい。イメージセンサ１６は、イメージピクセルアレイ１００における全てのイメージピクセル１９０を読み出す必要なく、イメージピクセルサブセット１９６におけるエラーを訂正するためのローカルエラー訂正を可能にしうる。それによって、装荷問題およびタイミング問題をより少なくする。

図９は、イメージングデバイス２０００（例えば、上述されたような、汎用性があり、高度に相互接続されたイメージピクセルアレイを使用する、図２−図８のイメージングセンサ１６などのイメージングデバイス２０００）を含むデジタルカメラなどの、典型的なプロセッサシステム３００の簡略化された形態を示す。プロセッサシステム３００は、イメージングデバイス２０００を含む可能性があるデジタル回路を有する典型的なシステムである。限定することなく、このようなシステムは、コンピュータシステム、スチールもしくはビデオカメラシステム、スキャナ、マシンビジョン、自動車ナビゲーション、ビデオ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動作検出システム、手ぶれ補正システム、およびイメージングデバイスを使用する他のシステムを含む可能性がある。

プロセッサシステム３００、例えば、デジタルスチールもしくはビデオカメラシステムは、概して、シャッターボタン３９７が押されたとき、ピクセルアレイ１００上のイメージに焦点を合わせるためのレンズ３９６、カメラを制御するマイクロプロセッサなどの中央処理装置（ＣＰＵ）３９５、ならびに、バス３９３を介して一つ以上の入力／出力（Ｉ／Ｏ）デバイス３９１と通信する一つ以上のイメージフロー機能を含む。イメージングデバイス２０００は、バス３９３によってＣＰＵ３９５とも通信する。システム３００も、ランダムアクセスメモリ（ＲＡＭ）３９２を含み、バス３９３を介してＣＰＵ３９５と通信するフラッシュメモリなどのリムーバブルメモリ３９４を含みうる。イメージングデバイス２０００は、ＣＰＵと組み合わせられてもよいし、単一の集積回路上もしくは異なるチップ上のメモリストレージと組み合わせられてもよいし、メモリストレージがなくてもよい。バス３９３は、単一バスとして示されているが、一つ以上のバス、ブリッジもしくはシステムコンポーネントを相互接続するために使用される他の通信パスであってもよい。

一実施形態に従い、イメージセンサを操作する方法が提供され、本方法は、行および列に配列されたイメージセンサピクセルのアレイで光を検知するステップを含む。ここで、イメージセンサピクセルのアレイは、イメージセンサピクセルの其々のグループへと組織化され、イメージセンサピクセルの其々のグループの各々は、少なくとも二つの行および少なくとも二つの列からなるイメージセンサピクセルを含む。本方法は、イメージセンサピクセルの其々のグループのうちの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップを含む。

別の実施形態に従い、イメージセンサピクセルの其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、少なくとも二つの隣接する行からなるイメージセンサピクセルに同時にアクセスするステップを含む。

別の実施形態に従い、イメージセンサピクセルの其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、少なくとも二つの隣接する列からなるイメージセンサピクセルに同時にアクセスするステップを含む。

別の実施形態に従い、イメージセンサピクセルの其々のグループは、イメージセンサピクセルの第１のグループおよび第１のグループとは異なるイメージセンサピクセルの第２のグループを含み、本方法は、第１の期間に第１のグループにおける各イメージセンサピクセルに同時にアクセスするステップと、第１の期間とは異なる第２の期間に、第２のグループにおける各イメージセンサピクセルに同時にアクセスするステップとをさらに含む。

別の実施形態に従い、イメージセンサは、各々がアレイにおける各イメージセンサピクセルにアクセスするように動作可能な複数の制御回路をさらに含み、其々のグループにおける選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、選択されたグループにおけるイメージセンサピクセルのうちの少なくとも第１の部分に、複数の制御回路における第１の制御回路からの制御信号を選択的に通すステップと、第１の制御回路へとイメージセンサピクセルの第１部分からのピクセル出力信号を選択的に通すステップとを含む。

別の実施形態に従い、其々のグループにおける選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、第１の部分とは異なる、選択されたグループにおけるイメージセンサピクセルのうちの少なくとも第２の部分に、複数の制御回路における第２の制御回路からの制御信号を選択的に通すステップと、第２の制御回路へとイメージセンサピクセルの第２部分からのピクセル出力信号を選択的に通すステップとを含む。

別の実施形態に従い、本方法は、構成可能な相互接続回路で、複数の制御回路と、選択されたグループにおけるイメージセンサピクセルとの間の制御信号およびピクセル出力信号を通すステップをさらに含む。

別の実施形態に従い、イメージセンサピクセルの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、選択されたグループとは異なるイメージセンサピクセルの別のグループの一部である、少なくとも二つの行における少なくとも幾つかのイメージセンサピクセルにアクセスすることなく、イメージセンサピクセルの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップを含む。

一実施形態に従い、イメージセンサは、イメージセンサピクセルの複数のグループと、ピクセル出力信号を受信するように動作可能な複数の制御回路であって、イメージセンサピクセルに関して垂直に積層された制御回路と、イメージセンサピクセルと制御回路との間に挿入された構成可能な相互接続回路であって、イメージセンサピクセルの選択されたグループからのピクセル出力信号を、制御回路のうちの少なくとも一つへと選択的に通すように動作可能な構成可能な相互接続回路と、を含むように提供される。

別の実施形態に従い、制御回路は、アナログ制御回路を含み、イメージセンサは、アナログ制御回路に関して垂直に積層されたイメージセンサデジタル処理回路をさらに含む。

別の実施形態に従い、イメージセンサは、アナログ制御回路とイメージセンサデジタル処理回路との間に挿入された、さらなる構成可能な相互接続回路をさらに含む。

別の実施形態に従い、イメージセンサは、構成可能な相互接続回路に結合され、構成可能な相互接続回路をプログラミングするための制御信号を生成するアドレシング回路をさらに含む。

別の実施形態に従い、構成可能な相互接続回路は、イメージセンサピクセルの選択されたグループからのピクセル信号を、制御回路の少なくとも一つへと選択的に通すように動作可能な第１のマルチプレクサと、制御回路のうちの少なくとも一つからのピクセル制御信号を、イメージセンサピクセルの選択されたグループへと選択的に通すように動作可能な第２のマルチプレクサとを含む。

別の実施形態に従い、構成可能な相互接続回路は、アドレシング回路から制御信号を受信し、第１および第２のマルチプレクサを制御するための制御ビットを生成する第３のマルチプレクサをさらに含む。

別の実施形態に従い、構成可能な相互接続回路は、第３のマルチプレクサの出力へと結合された排他的ＯＲゲートをさらに含み、第１および第２のマルチプレクサは、排他的ＯＲゲートを介して、第３のマルチプレクサを使用して生成される制御ビットを受信する。

一実施形態に従い、システムは、中央処理装置と、メモリと、入力出力回路と、ピクセルアレイ、ピクセルアレイ上のイメージに焦点を合わせるレンズ、イメージセンサを含むイメージングデバイスと、を含むものとして提供される。イメージセンサは、第１の制御信号を生成する第１の制御回路と、第２の制御信号を生成する第２の制御回路と、構成可能な相互接続回路と、複数のイメージセンサピクセルとを含み、イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、第１の制御信号を、複数のイメージセンサピクセルにおける第１のイメージセンサピクセルへと通し、イメージセンサが第２の構成で配置されるとき、構成可能な相互接続回路は、第２の制御信号を第１のイメージセンサピクセルへと通す。

別の実施形態に従い、イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、第１の制御信号を複数のイメージセンサピクセルにおける第２のイメージセンサピクセルへと通す。

別の実施形態に従い、イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、第２の制御信号を第１のイメージセンサピクセルへと通すことなく、第１の制御信号を第１のイメージセンサピクセルへと通す。

別の実施形態に従い、イメージセンサが第１の構成で配置されるとき、構成可能な相互接続回路は、第１のイメージセンサピクセルから生成されたピクセル出力信号を、第１の制御回路へと通し、イメージセンサが第２の構成で配置されるとき、構成可能な相互接続回路は、第１のイメージセンサピクセルから生成されたピクセル出力信号を第２の制御回路へと通す。

別の実施形態に従い、構成可能な相互接続回路は、第１のイメージセンサピクセルと、第１および第２の制御回路のうちの少なくとも一つとの間に挿入される複数のマルチプレクサを含む。

前述したことは、単に、他の実施形態で実践することが可能な、本発明の原則の例示にすぎない。

１８ 処理回路
４０ 列ライン
１００ イメージセンサアレイ
１１６ アドレシング回路
１２２−０〜１２２−３ アナログ回路ブロック
１９０ イメージピクセル
１９６ イメージピクセルグループ
２１２ 構成可能な相互接続回路
３００ イメージセンサピクセルアレイ
３０４ 列読み出し回路
３０６ 行制御ライン
３１６ イメージセンサ
３９０ イメージピクセル
３９４ 行制御回路

Claims (19)

1. イメージセンサを操作する方法において、
   行および列に配列されたイメージセンサピクセルのアレイで光を検知するステップであって、前記イメージセンサピクセルのアレイは、イメージセンサピクセルの其々のグループへと組織化され、前記イメージセンサピクセルの其々のグループの各々は、少なくとも２つの行および少なくとも２つの列からなるイメージセンサピクセルを含む、ステップと、
   前記イメージセンサピクセルの其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップと、を含み、
   前記イメージセンサは複数の制御回路をさらに含み、その各々が前記アレイにおける各イメージセンサピクセルにアクセスするように動作可能であり、
   前記其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、
   選択されたグループにおけるイメージセンサピクセルの少なくとも第１の部分へと、前記複数の制御回路における第１の制御回路からの制御信号を選択的に通すステップと、前記第１の制御回路へと、前記イメージセンサピクセルの第１の部分からのピクセル出力信号を選択的に通すステップと、を含むことを特徴とする方法。
2. 前記イメージセンサピクセルの其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、少なくとも２つの隣接する行からなるイメージセンサピクセルに同時にアクセスするステップを含むことを特徴とする請求項１記載の方法。
3. 前記イメージセンサピクセルの其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、少なくとも２つの隣接する列からなるイメージセンサピクセルに同時にアクセスするステップを含むことを特徴とする請求項２記載の方法。
4. 前記イメージセンサピクセルの其々のグループは、第１のイメージセンサピクセルのグループと、前記第１のグループとは異なる、第２のイメージセンサピクセルのグループとを含み、前記方法は、
   第１の期間に、前記第１のグループにおける各イメージセンサピクセルに同時にアクセスするステップと、
   前記第１の期間とは異なる第２の期間に、前記第２のグループにおける各イメージセンサピクセルに同時にアクセスするステップと、
   をさらに含むことを特徴とする請求項１記載の方法。
5. 前記其々のグループの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、
   前記第１の部分とは異なる前記選択されたグループにおけるイメージセンサピクセルの少なくとも第２の部分へと、前記複数の制御回路における第２の制御回路からの制御信号を選択的に通すステップと、
   前記第２の制御回路へと、前記イメージセンサピクセルの第２の部分からのピクセル出力信号を選択的に通すステップと、
   をさらに含むことを特徴とする請求項１記載の方法。
6. 構成可能な相互接続回路で、前記複数の制御回路と前記選択されたグループにおける前記イメージセンサピクセルとの間で、前記制御信号および前記ピクセル出力信号を通すステップをさらに含むことを特徴とする請求項１記載の方法。
7. 前記イメージセンサピクセルの選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップは、
   前記選択されたグループとは異なる、イメージセンサピクセルの別のグループの一部である、前記少なくとも２つの行における少なくとも幾つかのイメージセンサピクセルにアクセスすることなく、イメージセンサピクセルの前記選択されたグループにおける各イメージセンサピクセルに同時にアクセスするステップを含む、
   ことを特徴とする請求項１記載の方法。
8. 第１および第２のイメージピクセルのグループからなり、複数の制御回路に結合されたイメージセンサを操作する方法において、
   前記第１および第２のイメージピクセルのグループを用いてイメージ信号を生成するステップと、
   前記複数の制御回路のうちの選択された制御回路からの信号を、構成可能な相互接続回路を用いて、前記第１および第２のイメージピクセルのグループのうちの選択されたグループの各イメージピクセルに同時に通すステップと、
   前記第１のイメージピクセルのグループの各イメージピクセルによって生成された前記イメージ信号を、前記構成可能な相互接続回路を用いて、前記複数の制御回路のうちの選択されたさらなる制御回路に同時に通すステップと、
   を含むことを特徴とするイメージセンサを操作する方法。
9. アドレス生成マルチプレサの制御入力でセレクタビットを受信するステップと、
   前記アドレス生成マルチプレサのデータ入力で前記第１および第２のイメージピクセルのグループのうちの選択されたグループ中の所定のピクセルに対応するピクセルアドレスビットを受信するステップと、
   前記セレクタビットに基づいて前記ピクセルアドレスビットの選択されたピクセルアドレスビットを出力するために前記アドレス生成マルチプレサを用いるステップと、
   をさらに含むことを特徴とする請求項８記載のイメージセンサを操作する方法。
10. 前記選択されたピクセルアドレスビットを論理回路で受信するステップと、
    前記ピクセルアドレスビットに基づいて選択信号を出力するために前記論理回路を用いるステップと、
    をさらに含むことを特徴とする請求項９記載の方法。
11. 前記選択されたピクセルアドレスビットを論理回路で受信するステップは、
    前記選択されたピクセルアドレスビットを反転回路で受信するステップ、
    を含むことを特徴とする請求項１０記載の方法。
12. 前記選択されたピクセルアドレスビットを論理回路で受信するステップは、
    前記選択されたピクセルアドレスビットをＸＯＲゲートの入力で受信するステップ、
    を含むことを特徴とする請求項１０記載の方法。
13. 前記選択された制御回路からの信号を前記選択されたイメージピクセルのグループに通すステップは、
    前記論理回路からの前記選択信号を制御信号ルーティングマルチプレサの制御入力で受信するステップと、
    前記複数の制御回路からのピクセル制御信号を受信するステップと、
    前記選択された制御回路のピクセル制御信号を前記選択信号に基づいて前記選択されたイメージピクセルのグループに通すために前記制御信号ルーティングマルチプレサを用いるステップと、
    を含むことを特徴とする請求項１０記載の方法。
14. 前記第１のイメージピクセルのグループによって生成された前記イメージ信号を前記選択されたさらなる制御回路に通すステップは、
    前記制御回路からの前記選択信号を前記複数の制御回路に結合された出力を有するデマルチプレクサの制御入力で受信するステップと、
    前記第１のイメージピクセルのグループ中の所定のピクセルからのイメージ信号を前記デマルチプレクサの入力で受信するステップと、
    前記所定のピクセルからの前記イメージ信号を前記選択信号に基づいて前記選択されたさらなる制御回路に通すために前記デマルチプレクサを用いるステップと、
    を含むことを特徴とする請求項１０記載の方法。
15. 前記第２のイメージピクセルのグループによって生成された前記イメージ信号を、前記第１のイメージピクセルのグループによって生成された前記イメージ信号を前記選択されたさらなる制御回路に通している間、前記選択されたさらなる制御回路に通すステップ、
    をさらに含むことを特徴とする請求項８記載の方法。
16. 前記第２のイメージピクセルのグループによって生成された前記イメージ信号を、前記第１のイメージピクセルのグループによって生成された前記イメージ信号を前記選択されたさらなる制御回路に通している間、前記選択された制御回路に通すステップ、
    をさらに含むことを特徴とする請求項８記載の方法。
17. 第１および第２のイメージピクセルのグループからなるイメージピクセルアレイと、
    複数のアナログ回路であって、前記複数のアナログ回路は、前記イメージピクセルアレイ中の前記イメージピクセルによって生成されたイメージピクセル信号を読み出すために構成され、かつ前記複数のアナログ回路は、制御信号を前記イメージピクセルアレイ上の前記イメージピクセルに提供するために構成される、複数のアナログ回路と、
    前記イメージピクセルアレイと前記複数のアナログ回路との間に挿入された構成可能な相互接続回路であって、前記構成可能な相互接続回路は、前記第１のイメージピクセルのグループを前記複数のアナログ回路中の第１のアナログ回路に結合し、かつ前記第２のイメージピクセルのグループを前記複数のアナログ回路中の第２のアナログ回路に同時に結合するために動作可能である、構成可能な相互接続回路と、を含み、 前記第１のイメージピクセルのグループは、前記第１のアナログ回路に同時に導かれる複数のピクセル出力信号を生成し、
    前記第２のイメージピクセルのグループは、前記第２のアナログ回路に同時に導かれる追加の複数のピクセル出力信号を生成する、
    ことを特徴とするイメージングシステム。
18. 前記構成可能な相互接続回路に結合されたアドレシング回路であって、
    ピクセルアドレスビットを受信するマルチプレクサ、および
    前記ピクセルアドレスビットの選択されたビットに基づいて選択信号を前記構成可能な相互接続回路に提供する論理回路であって、前記論理回路は前記マルチプレクサに結合されている、論理回路を含む前記アドレシング回路、
    をさらに含むことを特徴とする請求項１７記載のイメージングシステム。
19. 前記構成可能な相互接続回路は、
    前記選択信号を受信するデマルチプレクサ回路であって、前記第１のイメージピクセルのグループ中のピクセルを前記第１のアナログ回路に接続するために構成されるデマルチプレクサ回路、
    を含むことを特徴とする請求項１８記載のイメージングシステム。

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