JP2772135B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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  • Microelectronics & Electronic Packaging (AREA)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係り、特に高集積、高速DR
AMのアドレスのデコード機能に関するもので、特に画像
用のデュアルポートメモリのRAM部に好適なものであ
る。
（従来の技術） デュアルポートメモリは、ランダムアクセスが可能な
RAM部と、シリアルアクセスが可能なシリアルアクセス
メモリ部（以下SAM部という）とを備えている。そして
デュアルポートメモリは、CADやワークステーション（W
S）等の画像処理にきわめて有用なメモリであって、画
像システムの高速化、多機能化に伴ない高機能とアクセ
ス時間の短縮がますます要求されるようになって来た。
最も基本的なデュアルポートメモリの使い方のひとつ
に、リアルタイムリード転送がある。これは、例えばSA
M側はシリアルにレジスタの内容を出力している一方
で、RAM側はある行に一連のデータをページモードで書
き込み、そしてその行のデータを一斉にRAM部からSAM部
へ転送し、SAM側は転送時に与えられたアドレスから間
断なく転送されたデータを出力し続けるというものであ
る。
この場合、転送後一回目に出力するデータだけは、時
間的な制約から２回目以降に出力するデータとデータパ
スが異なる。２回目以降のデータは、RAMのある行から
一旦同じ列アドレスのレジスタへ格納された後、SAMを
制御するシリアルクロック（SC）のトグルによってシリ
アルにアクセスされ出力される。しかし１回目だけは、
SAMレジスタに転送されたデータでなく、別に設けられ
た１ビットのテンポラリレジスタに格納されたデータを
直接出力バッファに転送して出力するようになってい
る。
それ故に、RAM側では転送時に与えられた、列アドレ
スのデータをセルから読み出して、１ビットのテンポラ
リレジスタに格納しなければならない。以上のことは
「日経エレクトロニクス 1985年８月12日号」（日経マ
グロウヒル社出版）に示されている。
まず第７図を用いて、１ビットのデータをテンポラリ
レジスタに格納する場合の動作について説明する。この
第７図には、列アドレスデコード系およびI/O線系の構
成が示されている。但し、ここでは説明を解り易くする
ために、１本の列選択線で同時に選択する列アドレスの
数を２個とし列アドレスを０〜255としている。またビ
ット線やデータ出力線I/Oなどは、通常相補線であって
２本１組となっているが、この第７図ではこれらを１本
の線で表現してある。また、行アドレスに関しては任意
であるため、選択されるワード線WLmとそれに接続され
たメモリセル群のみを示す。
列アドレス信号が外部から与えられ、列アドレスバッ
ファ70で増幅されて信号線700に転送される。この列ア
ドレスが例えば３であると、列アドレスが２又は３の時
選択される列デコーダCD1が選択されることになる。列
デコーダCD1の列選択線CSL1が自動的に選択され、カラ
ムゲートトランジスタG2及びG3が導通し、メモリセルMC
2とメモリセルMC3の２ビットのデータが各々データ出力
線I/O0及びI/O1に読み出される。そして、I/O線選択バ
ッファ10でデコードおよび増幅がなされ、この場合はI/
O1、つまり列アドレス３のデータがデータ線400に出力
される。
通常の読み出し動作の時は、ゲート60が開きデータ線
400のデータはｎアドレスデータ線対410を経て出力バッ
ファ50に転送された後、外部へ出力される。読み出し転
送モードの時には、ゲート60は閉じられゲート65が開い
ており、ｎアドレスデータ線対400にあるデータは、ｎ
アドレスデータ線対420を介してテンポラリレジスタ90
へ転送され格納される。このような動作は、列アドレス
が３の場合に限らず他の列アドレスに対しても同様であ
る。
ところで、SAMシリアル出力のアクセルの高速化の要
求が高まるにつれ、新しい高速化技術が提案されて来て
いる。その中のひとつに、「パイプライン・インターリ
ーブ方式SAM」と呼ばれるデータ読み出し技術がある。
この方式では、データを出力するSCサイクルの２サイク
ル前からアクセスを開始する。これを上記のリアルタイ
ムリード転送に適用した場合について、各制御信号の動
作波形を示した第８図を用いて説明する。行アドレスス
トローブ（▲▼）信号の立ち下がりで行アドレス
信号が読み込まれ、列アドレスストローブ（▲
▼）信号の立ち下がりで列アドレス信号が読み込まれ
る。ここで列アドレス信号のうち、SAMのシリアルアク
セス開始アドレス（以下、TAPアドレスと呼ぶ）をｎと
する。またデータ転送／出力イネーブル（▲▼／▲
▼）信号が立ち上がるタイミングで、データの転送
が行われる。シリアルクロック（SC）信号は、シリアル
アクセスを行なう際のサイクルを規定するものである。
またアドレスデータ信号とシリアルI/O信号は、シリア
ルにデータが出力されるよりも、２つ前のSCサイクルか
らアクセスが開始されることを示している。転送直後の
１回目のSCサイクルでは、列アドレス信号ｎ＋２のデー
タをSAMレジスタよりアクセスしつつ、列アドレス信号
ｎのデータを出力しなければならず、２回目のSCサイク
ルでは列アドレス信号ｎ＋３のデータをSAMレジスタよ
りアクセスしつつ、列アドレス信号ｎ＋１のデータを出
力しなければならない。
つまり、列アドレス信号ｎ及びｎ＋１の２ビットのデ
ータは、SAMレジスタからではなく、RAM側から直接SAM
側の出力バッファへ送られなければならないので、この
２ビットを同時に読み出す機能と、格納するための２ビ
ットのテンポラリレジスタがRAM側に必要となる。
ここで、第７図に示された従来の装置では、例えば列
アドレス２及び３のデータを同時に各々データ出力線I/
O0及びI/O1へ読み出し、最終的にテンポラリレジスタ90
（２ビットのレジスタとする）に格納することはでき
る。しかしながら、列アドレス３と列アドレス４では列
選択線がCSL1とCSL2の２本にまたがるので、同時選択は
不可能である。つまり、この第２図に示された従来の装
置では、列アドレスｎ及びｎ＋１のデータを同時に読み
出すことはできない。
このような欠点を除去するために、いくつかの改良技
術が提案されるに至っている。それらを以下に示す。ま
ず改良された従来の装置を第９図を用いて説明する。こ
こで、第７図に示された構成要素と同一のものには、同
じ番号を付している。
ある列アドレスｎおよびｎ＋１のデータを読み出す場
合は、列アドレスｎによって列デコーダCDnが選択され
る。仮に、列アドレスｎが255の場合は、列デコーダCD2
55及びCD−１が選択されるようになっている。列アドレ
スｎが偶数の場合、列えばｎが２の時には列デコーダCD
2が選択され、LSB選択回路20によって信号線SL0が高電
位になることにより、２つのカラムゲートトランジスタ
G2およびG3が開く。これによって、メモリセルMC2およ
びMC3のデータが各々データ出力線I/O0およびI/O1へ読
み出される。列アドレスｎが奇数の時、例えばｎが１の
場合には、列デコーダCD1が選択され、さらに信号線SL1
が高電位になることにより、２つのカラムゲートトラン
ジスタG1およびG2が開く。これによってメモリセルMC1
およびMC2のデータが各々データ出力線I/O1およびI/O2
へ読み出される。このように、列デコーダCDnと信号線S
L0（列アドレスｎが偶数の時）または信号線LS1（列ア
ドレスｎが奇数の時）が選択されることにより、所望の
列アドレスｎおよびｎ＋１のデータを、同時にI/O線選
択バッファ10まで読み出すことができる。
さらに、リード転送モードで２ビットのデータをテン
ポラリレジスタ90へ転送したい時には、I/O線選択バッ
ファ10でデコードは行なわれず、列アドレスｎが偶数の
時はデータ出力線I/O0及びI/O1が各々データ線400及び
データ線450に接続され、列アドレスｎが奇数の場合は
データ出力線I/O0及びI/O1が各々データ線450及びデー
タ線400に接続される。そして、ゲート60が閉じられゲ
ート65が開かれるので、最終的に列アドレスｎ及びｎ＋
１のデータが、テンポラリレジスタ90に同時に転送され
格納される。
また通常の読み出しモードの場合には、列アドレスｎ
のデータのみ出力バッファ50へ転送できれば良い。従っ
て、I/O線選択バッファ10で列アドレス信号の最下位ビ
ット（LSB）によるデコードが行なわれ、最終的にデコ
ードされたデータがデータ線400に転送される。ゲート6
0は開かれ、ゲート65は閉じられているので、列アドレ
スｎのデータのみが出力バッファ50へ送られて外部へ出
力されることになる。
さらに第10図に示されるような装置も提案されてい
る。この装置では、制御部100は第９図の装置と同一で
ある。列アドレスｎが与えられると、列デコーダCDnが
選択されて列選択線CSLnが高電位になる。列選択線CSLn
は、２対のカラムゲートトランジスタGAnおよびGBnを導
通状態にし、メモリセルMCnおよびMCn+1のデータが、各
々データ出力線I/O0およびI/O1（ｎが偶数のとき）また
は各々I/O1およびI/O0（ｎが偶数の時）に読み出され
る。この後の動作は、第９図の装置において述べたもの
と同様である。
このように、第９図と第10図に示された改良された従
来の装置は、列アドレスｎ毎に、メモリセルMCn及びMC
n+1がそれぞれ接続されたビット線群BLn及びBLn+1をデ
ータ出力線I/O0またはI/O1に直接接続するものであり、
１つのビット数BLnに対し２つの列デコーダCDn及びCD
n-1が接続され得るところに特徴がある。従って、これ
らの装置では列アドレスｎおよびｎ＋１のみに限らず任
意のビット数を読み出せるようにすることが原理的には
可能である。
ところが、この２つの改良された装置には以下に述べ
るような問題があった。
第１に、列アドレスの数をＮとした場合に、2Nだけ列
デコーダが必要となり、高集積化の妨げとなる。さらに
第２に、原理的に一部分をスペアに置換することが不可
能である。
まず第１の問題から説明する。これらの２つの改良さ
れた装置では、列デコーダで完全にすべてのビット線を
デコードしなければならない。よって列アドレスと同数
の列デコーダが必要となり、高集積化の妨げとなる。特
に、デュアルポートメモリのRAM部では、2i（ｉは１以
上の整数）ビットの列に同時に同一のデータを書き込む
ブロックライトができるように要求されることが多い。
このため、１本の列選択線CSLで2iビットの列を選択し
て、2i対のデータ出力I/O0線にデータを読み出し、I/O
線選択バッファ10で1/2iのデコードをする構成になるこ
とが多い。しかし、１本の列選択線CSLに属する列アド
レスｎは２個のみであるから、一般にブロックライトは
上述の改良された装置では不可能となる。
次に第２の問題として、１本の列選択線CSLで強制的
に２ビットを選択する構成なので、例えば列アドレス４
〜７がスペアに置換されている場合には、列アドレスが
３であるとすると、正常なノーマル列のメモリセルMC3
とスペアメモリセルの第１列のメモリセルのデータを同
時にアクセスする必要が生じるが、従来の装置では不可
能である。
以上述べたように、第７図に示された装置にはバイプ
ライン・インターリーブ方式に対応できず、その点を改
良した第９図又は第10図に示された装置では、高集積化
の妨げとなったり、不良セルからスペアセルへ置換がで
きないという、デュアルポートメモリのRAM部としては
致命的な問題を持っていた。
（発明が解決しようとする課題） 本発明は上記事情に鑑み、どのような列アドレスｎに
対しても、列アドレスｎと列アドレスｎ＋１の２ビット
のデータを同時に読み出すパイプライン・インターリー
ブ方式の採用が可能であり、また一部の列に不良があ
り、スペアセルに置換した場合にも２ビットのデータを
支障なく読み出すことが可能な半導体記憶装置を提供す
ることを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体記憶装置は、メモリセルがマトリクス
状に配置されたメモリセルアレイと、メモリセルに不良
セルがある場合、この不良セルに代わって用いられるス
ペアセルが配置された冗長メモリセルアレイと、メモリ
セルを列方向に接続するビット線対と、スペアセルを列
方向に接続するスペアビット線対と、不良セルの列アド
レスと不良セルに置き換わって用いられるスペアセルの
列アドレスの情報を記憶しており列アドレス信号を入力
されこの列アドレスｎ及びｎ＋１に不良セルが属しない
場合には列デコーダを選択し、この列アドレスｎ及びｎ
＋１に共に不良セルが属する場合にはスペア列デコーダ
を選択し、この列アドレスｎ又はｎ＋１のいずれか一方
に不良セルが属する場合には列デコーダ及びスペア列デ
コーダを選択する列アドレス情報記憶回路と、列アドレ
ス情報記憶回路により選択されると列アドレス信号を与
えられて解読し第１又は第２の列選択線を選択する列デ
コーダと、列デコーダにより選択された第１の列選択線
により制御されてビット線対と第１のデータ出力線対と
を接続する第１の列選択ゲートと、列デコーダにより選
択された第２の列選択線により制御されて、ｍ−１（ｍ
は２以上の整数）おきにビット線対と第２のデータ出力
線対とを接続する第２の列選択ゲートと、列アドレス情
報記憶回路により選択されると、第３又は第４の列選択
線を選択するスペア列デコーダと、スペア列デコーダに
より選択された第３の列選択線により制御されてスペア
ビット線対と第１のデータ出力線対とを接続する第３の
列選択ゲートと、スペア列デコーダにより選択された第
４の列選択線により制御されてスペアビット線対と第２
のデータ出力線対とを接続する第４の列選択ゲートと、
第１のデータ出力線対からｍビットのデータを与えられ
るとこのうち列アドレスｎ、又はｎ及びｎ＋１のデータ
を選択して増幅し出力する第１のバッファと、第２のデ
ータ出力線対から１ビットのデータを与えられるとこの
データを増幅し出力する第２のバッファと、第１又は第
２のバッファから出力されたデータを与えられて格納す
るレジスタとを備えており、 連続した列アドレスｎ及びｎ＋１がいずれも１本の第
１の列選択線に属しさらに不良セルが属しない場合に
は、列アドレス情報記憶回路により列デコーダが選択さ
れこの第１の列選択線に接続されたｍビットのデータ
が、第１の列選択ゲート、第１のデータ出力線対を介し
て第１のバッファに与えられ、このうち列アドレスｎ及
びｎ＋１のデータが選択されて増幅された後レジスタに
格納され、連続した列アドレスｎ及びｎ＋１が第１の列
選択線のうち２本に跨がって属しさらに不良セルが属し
ない場合には、列アドレス情報記憶回路により列デコー
ダが選択され、この列アドレスｎが属する第１の列選択
線に接続されたｍビットのデータが第１の列選択ゲー
ト、第１のデータ出力線対を介して前記第１のバッファ
に与えられ、このうち列アドレスｎのデータが選択され
て増幅された後レジスタに格納され、さらに列アドレス
ｎ＋１のデータが第２の列選択ゲート、第２のデータ出
力線対を介して第２のバッファに与えられ、増幅されて
レジスタに格納され、連続した列アドレスｎ及びｎ＋１
がいずれも１本の第１の列選択線に属し、さらに不良セ
ルが属する場合には、列アドレス情報記憶回路によりス
ペア列デコーダが選択され、この第３の列選択線に接続
されたｍビットのデータが、第３の列選択ゲート、第１
のデータ出力線対を介して第１のバッファに与えられ、
このうち列アドレスｎ及びｎ＋１のデータが選択されて
増幅された後、レジスタに格納され、連続した列アドレ
スｎ及びｎ＋１が第１の列選択線のうち２本に跨がって
属し、列アドレスｎに不良セルが属さず列アドレスｎ＋
１に不良セルが属する場合には、列アドレス情報記憶回
路により列デコーダが選択され、この列アドレスｎが属
する第１の列選択線に接続されたｍビットのデータが、
第１の列選択ゲート、第１のデータ出力線対を介して前
記第１のバッファに与えられ、このうち列アドレスｎの
データが選択されて増幅された後レジスタに格納され、
さらに列アドレスｎ＋１のデータが第４の列選択ゲー
ト、第２のデータ出力線対を介して第２のバッファに与
えられ、増幅されてレジスタに格納され、連続した列ア
ドレスｎ及びｎ＋１が第１の列選択線のうち２本に跨が
って属し、列アドレスｎに不良セルが属し、列アドレス
ｎ＋１に不良セルが属さない場合には、列アドレス情報
記憶回路によりスペア列デコーダが選択され、この列ア
ドレスｎが属する第３の列選択線に接続されたｍビット
のデータが、第３の列選択ゲート、第１のデータ出力線
対を介して第１のバッファに与えられ、このうち列アド
レスｎのデータが選択されて増幅された後レジスタに格
納され、さらに列アドレスｎ＋１のデータが第２の列選
択ゲート、第２のデータ出力線対を介して第２のバッフ
ァに与えられ増幅されてレジスタに格納されることを特
徴としている。
ここで列アドレス情報記憶回路は、不良セルが列アド
レスｎから列アドレスｎ＋ｍ−１までに属する場合、こ
の列アドレスｎないしｎ＋ｍ−１のいずれかを入力され
た場合にのみ出力が変化する第１の記憶回路と、この列
アドレスｎないしｎ＋ｍ−１よりさらにそれぞれｍだけ
小さい列アドレスｎ−ｍないしｎ−１のいずれかを入力
された場合にのみ出力が変化する第２の記憶回路とを備
えたものであってもよい。
あるいは列アドレス情報記憶回路は、この第１の記憶
回路と、列アドレスを入力されるとｍを加算した値にし
て出力する加算器と、加算器から列アドレスｎ＋ｍない
しｎ＋2m−１を入力された場合にのみ出力が変化する第
２の記憶回路とを備えたものであってもよい。
（作用） 連続した列アドレスｎ及びｎ＋１がいずれも１本の第
１の列選択線に属し、さらに不良セルが属しない場合
は、列アドレス情報記憶回路により列デコーダが選択さ
れる。この列デコーダにより、この列アドレスｎ及びｎ
＋１が属する第１の列選択線が選択され、この第１の列
選択線により制御される第１の列選択ゲートによって、
ｍ本のビット線対と第１のデータ線対とが接続される。
これにより、ｍビットのデータが第１のデータ出力線対
を介して第１のバッファに与えられ、このうち列アドレ
スｎ及びｎ＋１のデータが選択されて増幅された後、レ
ジスタに格納される。
連続した列アドレスｎ及びｎ＋１が第１の列選択線の
うち２本に跨がって属し、さらに不良セルが属しない場
合には、列アドレス情報記憶回路により列デコーダが選
択される。列アドレスデコーダにより、列アドレスｎが
属する第１の列選択線が選択され、この第１の列選択線
により制御される第１の列選択ゲートによって、ｍ対の
ビット線対と第１のデータ線対とが接続される。これに
より、ｍビットのデータが第１のデータ出力線対を介し
て第１のバッファに与えられ、このうち列アドレスｎの
データが選択されて増幅された後、レジスタに格納され
る。さらに列デコーダにより、列アドレスｎ＋１が属す
る第２の列選択線が選択され、この第２の列選択線によ
り制御される第２の列選択ゲートによって、１対のビッ
ト線対と第２のデータ線対とが接続される。これによ
り、１ビットのデータが第２のデータ出力線対を介して
第２のバッファに与えられ、増幅された後レジスタに格
納される。
連続した列アドレスｎ及びｎ＋１がいずれも１本の第
１の列選択線に属し、さらに不良セルが属する場合に
は、列アドレス情報記憶回路によりスペア列デコーダが
選択される。このスペア列デコーダにより、この列アド
レスｎ及びｎ＋１に置き換って選択されるべき第３の列
選択線が選択され、この第３の列選択線により制御され
る第３の列選択ゲートによって、ｍ本のスペアビット線
対と第１のデータ線対とが接続される。これにより、ｍ
ビットのデータが第１のデータ出力線対を介して第１の
バッファに与えられ、このうち列アドレスｎ及びｎ＋１
のデータが選択されて増幅された後、レジスタに格納さ
れる。
連続した列アドレスｎ及びｎ＋１が第１の列選択線の
うち２本に跨がって属し、さらにいずれかに不良セルが
属する場合には、列アドレス情報記憶回路により列デコ
ーダとスペア列デコーダとが選択される。２本の第１の
列選択線のうち、列アドレスｎの属する方に不良セルが
存在する場合は、スペア列デコーダにより列アドレスｎ
が属する第１の列選択線に代わって選択されるべき第３
の列選択線が選択され、この第３の列選択線により制御
される第３の列選択ゲートによって、ｍ対のビット線対
と第１のデータ線対とが接続される。これにより、ｍビ
ットのデータが第１のデータ出力線対を介して第１のバ
ッファに与えられ、このうち列アドレスｎのデータが選
択されて増幅された後、レジスタに格納される。さら
に、他方の正常なセルが属する列アドレスｎ＋１に関
し、列デコーダにより、列アドレスｎ＋１が属する第２
の列選択線が選択され、この第２の列選択線により制御
される第２の列選択ゲートによって、１対のビット線対
と第２のデータ線対とが接続される。これにより、１ビ
ットのデータが第２のデータ出力線対を介して第２のバ
ッファに与えられ、増幅された後レジスタに格納され
る。
逆に、２本の第１の列選択線のうち、列アドレスｎ＋
１の属する方に不良セルが存在する場合は、スペア列デ
コーダにより列アドレスｎ＋１が属する第２の列選択線
に代わって選択されるべき第４の列選択線が選択され、
この第４の列選択線により制御される第４の列選択ゲー
トによって、ｍ対のビット線対と第２のデータ線対とが
接続される。これにより、１ビットのデータが第２のデ
ータ出力線対を介して第２のバッファに与えられ、増幅
された後レジスタに格納される。さらに、他方の正常な
セルが属する列アドレスｎに関し、列デコーダによっ
て、列アドレスｎが属する第１の列選択線が選択され、
この第１の列選択線により制御される第１の列選択ゲー
トによって、ｍ対のビット線対と第１のデータ線対とが
接続される。これにより、ｍビットのデータが第１のデ
ータ出力線対を介して第１のバッファに与えられ、増幅
された後レジスタに格納される。このように、列アドレ
スｎ及びｎ＋１が２本のアドレス選択線に跨がる場合に
も支障なくデータを読み出すことができる。さらに不良
セルをスペアセルに置き換えている場合には、列アドレ
スによって幾つかの組み合わせが生じるが、いずれも場
合にも支障なくデータの読み出しが可能である。
ここで、不良セルが列アドレスｎと列アドレスｎ＋１
のいずれが一方にのみ存在する場合には、組み合わせと
して二通り考えられる。そこで、列アドレス情報記憶回
路として第１及び第２の記憶回路を備えることにより、
列アドレスｎの方に不良セルが存在する場合には第１の
記憶回路のみが出力が変化し、列アドレスｎ＋１の方に
不良セルが存在する場合には第２の記憶回路のみが出力
が変化するため、両者の区別が可能となる。
列アドレス情報記憶回路が、第１の記憶回路と、加算
器を介してｍの値を加算された列アドレスを入力される
第２の記憶回路とを備える場合にも同様に、列アドレス
ｎの方に不良セルが存在する場合には第１の記憶回路の
みが出力が変化し、列アドレスｎ＋１の方に不良セルが
存在する場合には第２の記憶回路のみが出力が変化する
ため、両者の区別がやはり可能となる。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。第１図に、本実施例による半導体記憶装置の列ア
ドレスデコード系及びデータ出力線I/O系の回路構成を
示す、列方向に、メモリセルMC0〜MC255が配置されてお
り、それぞれ列アドレス０〜255に対応している。この
ようなメモリセルが各行毎に配置されているが、この第
１図では省略されている。そしてこの行のメモリセルMC
0〜MC255は、複数本のワード線のうちのワード線WLmに
より選択される。またメモリセルMC0〜MC255は、列方向
に読み出されたデータが転送されるビット線BL0〜BL255
に接続されている。通常は、各メモリセル毎に２本のビ
ット線対が接続されているが、この図では簡略化し１本
ずつの配線として表示されている。
各ビット線対BL0〜BL255には、列選択ゲート200及び3
00がそれぞれ並列に接続されている。列選択ゲート200
には、各列毎にカラムゲートトランジスタG0〜G255が設
けられており、それぞれドレインがビット線BL0〜BL255
に接続されている。このカラムゲートトランジスタG0〜
G255のソースは、例えばカラムゲートトランジスタG0〜
G3、あるいはG4〜G7というように、それぞれそれぞれ４
つのトランジスタを一つの単位として列選択線CSL0〜63
によりデータ出力線I/O0〜３に接続されている。
またカラムゲートトランジスタG0〜G255のゲートは、
例えばカラムゲートトランジスタG0〜G3は全てカラムデ
コータCD0に、カラムゲートトランジスタG4〜G7は全て
カラムデコーダCD1というように、４つのトランジスタ
を一単位として同一のデコーダに、それぞれ列選択線CS
L0〜CSL63を介して接続されている。
また列選択ゲート300には、カラムゲートトランジス
タTG−１〜TG62が設けられている。各ビット線BL0〜BL2
55のうち、例えばビット線BL0がカラムゲートトランジ
スタTG−１に，ビット線BL4がカラムゲートトランジス
タTG0に，またビット線BL8がカラムゲートトランジスタ
TG1のドレインにというように、３つおきにカラムゲー
トトランジスタのドレインに接続されている。
カラムゲートトランジスタTG−１〜TG62のソースは、
全てデータ出力線TI/Oに接続されている。カラムゲート
トランジスタTG−１〜TG62のゲートは、それぞれ列選択
線TSL−１〜TSL62を介してカラムデコーダCD−１〜CD62
に接続されている。さらにカラムデコーダCD−１〜CD63
は、信号線700及び800にそれぞれ接続されている。
データ出力線I/O0〜I/O3、及びTI/O、信号線700及び8
00は、制御部100に接続されている。この制御部100は、
出力バッファ50、ゲート60及び65、I/O線選択バッファ1
0、ｎ＋１アドレスデータ専用バッファ40、テンポラリ
レジスタ90、列アドレスバッファ70、列デコーダ制御回
路80を備えている。I/O線選択バッファ10はデータ出力
線I/O0〜I/O3に接続されており、データ線400a及び400b
を介してゲート60及び65に接続されている。ゲート60
は、データ線410により出力バッファ50に接続されてい
る。またI/O線選択バッファ10は、データ線450aにより
ゲート65に接続され、さらにデータ線450bを介してｎ＋
１アドレスデータ専用バッファ40に接続されている。ゲ
ート65は、テンポラリレジスタ90にデータ線420及び460
を介して接続されている。列アドレスバッファ70は信号
線700に、列デコーダ制御回路80は信号線デコーダ制御
線800にそれぞれ接続されており、さらに列アドレスバ
ッファ70と列デコーダ制御回路80は信号線750により接
続されている。
ここで、I/O線選択バッファ10の具体的な回路構成を
第２図に示す。外部より、選択信号Y0〜Y3を生成するた
めの４つの信号A1C,▲▼,A0C及び▲▼のう
ち、▲▼と▲▼とを入力されるNAND回路NA
1、▲▼とA0Cとを入力されるNAND回路NA2、A1Cと
▲▼とを入力されるNAND回路NA3、A1CとA0Cとを
入力されるNAND回路NA4とが並列に設けられ、このNAND
回路NA1〜NA4の出力端にそれぞれインバータINV31〜INV
34の入力端が接続されている。インバータINV31の出力
端はトランジスタGC00及びGC10のゲートに接続され、イ
ンバータINV32の出力端はトランジスタGC11及びGC21の
ゲートに接続されている。またインバータINV33の出力
端はトランジスタGC22及びGC32のゲートに接続され、イ
ンバータINV34の出力端はトランジスタGC33のゲートに
接続されている。
トランジスタGC00のドレインはデータ出力線I/O0に接
続され、トランジスタGC11及びGC10のドレインはデータ
出力線I/O1に接続されている。トランジスタGC21及びGC
22のドレインはデータ出力線I/O2に接続され、トランジ
スタGC32及びGC33のドレインはデータ出力線I/O3に接続
されている。
トランジスタGC00、GC11、GC22及びGC33のソースはI/
Oバッファ20の入力端に接続され、トランジスタGC10、G
C21、GC32のソースはI/Oバッファ30の入力端に接続され
ている。そして、I/Oバッファ20及び30の出力端は、そ
れぞれ出力線400及び450に接続されている。またI/Oバ
ッファ30には、NAND回路NA11及びNA12、インバータINV3
5を有する回路10aが信号線860を介して接続されてい
る。NAND回路NA11の二つの入力端には、上述した信号A0
C及びA1Cが入力され、このNAND回路NA11の出力端はNAND
回路NA12の一方の入力端に接続されている。NAND回路NA
12の他の入力端には信号RTが入力され、このNAND回路NA
12の出力端にはインバータINV35の入力端が接続され、
インバータINV35の出力端は信号線860に接続されてい
る。ここで、NAND回路NA12に入力される信号RTは、リー
ド転送モードの場合にのみハイレベルになり、インバー
タINV35から出力される信号860は、リード転送モードで
あってかつ列アドレスｎが4j＋３の場合にのみI/Oバッ
ファ30を動作させるレベルに変化する制御信号である。
このI/O線選択バッファ10は、次のように動作する。I
/O線選択バッファ10には、後述するようにデータ出力線
群I/Oから４つのデータが入力される。このデータのう
ち、選択信号Y0〜Y3によって該当するデータが１ないし
２つ選択されて、I/Oバッファ20または30により増幅さ
れる。
列アドレスｎが4j＋３以外の場合、例えば4iの場合
は、A0C及びA1Cが共に０であり、選択信号Y0のみハイレ
ベルで他の信号Y1〜Y3はロウレベルとなる。これによ
り、トランジスタGC00及びGC10のみが導通し、データ出
力線I/O0及びI/O1より与えられたデータが、それぞれI/
Oバッファ20及び30に入力される。さらに、列アドレス
ｎが4j＋１の場合は、トランジスタGC11及びGC21が導通
してデータ出力線I/O1及びI/O2が転送されてきたデータ
がそれぞれI/Oバッファ20及び30に入力され、列アドレ
スｎが4j＋２の場合は、トランジスタGC22及びGC32が導
通してデータ出力線I/O2及びI/O3を経たデータがそれぞ
れI/Oバッファ20及び30に入力される。
このように、列アドレスｎが4j＋３以外であって読み
出しモードあるいはリード転送モードのときは、列アド
レスｎとｎ＋１のデータが、４つのデータのなかから選
択増幅されて、データ線400及び450に転送される。そし
て通常の読みだしモードでは、回路10aの制御によりI/O
バッファ30に動作せず、列アドレスｎのデータのみがI/
Oバッファ20よりデータ線400へ転送される。
逆に、列アドレスｎが4j＋３の場合には選択信号Y3の
みがハイレベルになる。これにより、トランジスタGC33
のみが導通し、データ出力線I/O3から転送されてきたデ
ータがI/Oバッファ20へ入力される。このデータは、I/O
バッファ20で増幅された後、データ線400へ出力され
る。この場合には、回路10aの制御によりI/Oバッファ30
は動作せず、データ線450へはデータの転送が行われな
い。
このように、I/O線選択バッファ10はデータ出力線群I
/Oから与えられたデータのうち、列アドレスｎ、又はｎ
及びｎ＋１のデータを、動作モード及び列アドレスｎに
応じて選択して増幅する機能を有している。
このような構成を備えた本実施例の回路の動作につい
て、第１図を参照して説明する。先ず、列アドレスｎの
１つのデータを読み出す通常の読み出しモード時では、
以下のように動作する。列アドレスｎが３であるとする
と、列アドレスバッファ70に入力された３の列アドレス
信号が増幅され、信号線700を経て列デコーダCD0が選択
される。列デコーダCD0には、列選択線CSL0及びTSL0が
接続されている。しかし、転送モードの場合を除いて、
列選択線TSL0によって列選択ゲート300のカラムゲート
トランジスタTG0が導通することがないように、列デコ
ーダ制御回路80により制御されている。
従ってこの場合は、列デコーダCD0からは列選択線CSL
0を介して列選択ゲート200のカラムゲートトランジスタ
G0〜G3が導通する。これにより、列アドレスが０〜３の
メモリセルMC0〜MC3のデータが読み出され、それぞれデ
ータ出力線I/O0〜I/O3を経てI/O線選択バッファ10に入
力される。
I/O線選択バッファ10において、上述したようにメモ
リセルMC0〜MC3のデータのうちメモリセルMC3のデータ
のみが選択されて増幅され、データ線400に出力され
る。読み出し動作の場合は、ゲート60及び65のうち、ゲ
ート60のみが開き、このデータはデータ線400a、410を
介して出力バッファ50より外部へ出力される。このよう
な読み出し動作は、列アドレスが３以外の場合でも同様
である。
次に、リード転送モードであって、かつ二つの連続し
た列アドレスｎ及びｎ＋１のデータを読み出して、テン
ポラリレジスタ90に格納する動作について説明する。先
ず、列アドレスｎ及びｎ＋１が同じ列選択線CSLに属す
る場合、即ちｎが4j＋３（ｉは０以上の整数）以外の場
合について述べる。列アドレスｎが５の場合を例にとる
と、列デコーダCD1が選択される。列デコーダCD1には、
列選択線CSL1及びTSL1が接続されているが、列デコーダ
制御回路800の制御によりｎが4j＋３の場合を除いて列
選択ゲート300は開くことはない。列選択ゲート200のカ
ラムゲートトランジスタG4〜G7が導通し、４ビットのデ
ータがデータ出力線I/O0〜I/O3に読み出される。
読み出されたデータは、I/O線選択バッファ10により
列アドレスｎ及びｎ＋１のデータのみが増幅され、デー
タ線400及び450に出力される。また列デコーダ制御回路
80により、ｎ＋１アドレスデータ専用バッファ40及びゲ
ート60は動作しない状態にある。ゲート65は開いた状態
にあり、この二つのデータはゲート65を介してデータ線
420及び460へ転送される。これにより、２ビットのテン
ポラリレジスト90に、列アドレスｎ及びｎ＋１のデータ
が格納されることになる。このようにして、列アドレス
ｎが4j＋３以外の場合に、データ出力線I/Oに読み出さ
れたデータのうち２ビットが選択増幅された後、テンポ
ラリレジスタ90へ格納される。
読み出し転送モードであって、アドレスｎ及びｎ＋１
が異なる列選択線CSLに跨がって接続されている場合、
即ちｎが4j＋３の場合には、以下のように動作する。例
えば列アドレスｎが７であるとすると、列デコーダCD1
が選択される。そして、読み出しモードでかつ列アドレ
スｎが4j＋３のときは、列デコーダCD1の出力による列
選択ゲート200のカラムゲートトランジスタG4〜G7と、
列選択ゲート300のカラムゲートトランジスタTG1が共に
選択される。これにより、列アドレスｎが４〜７のメモ
リセルMC4〜MC7に格納されているデータは、データ出力
線I/O0〜I/O3に読み出され、列アドレスｎが８のメモリ
セルMC8に格納されているデータは、データ出力線I/Oに
読み出される。
そして読み出された列アドレス４〜７のデータはI/O
線選択バッファ10に与えられ、列アドレス８のデータは
ｎ＋１アドレスデータ専用バッファ40に与えられる。列
アドレス７のデータのみが、I/O線選択バッファ10にお
いて選択されて増幅される。また列アドレス８のデータ
が、ｎ＋１アドレスデータ専用バッファ40により増幅さ
れる。
増幅された列アドレス７のデータは、データ線400に
出力される。この場合には、ゲート60及び65のうち、ゲ
ート60は閉じた状態にあり、ゲート65が開いている。こ
れにより、列アドレス７のデータはデータ線420を介し
てテンポラリレジスタ90へ送られ格納される。一方、列
アドレス８のデータは、ｎ＋１アドレスデータ専用バッ
ファ40から出力されてゲート65を介してデータ線460に
転送され、テンポラリレジスタ90に列アドレス７のデー
タと同時に格納される。
列アドレスｎが最も大きい場合、即ちここでは255の
場合には、同時に読み出すべき列アドレスｎ＋１は０と
なる。列アドレスｎが252〜255の場合には、対応する列
デコーダは列デコーダCD63である。ところが、列アドレ
ス255及び列アドレス０とでは距離が大きく離れてお
り、列デコーダCD63から列アドレス０のメモリセルMC0
をアクセスすることはできない。そこで、列アドレス０
のデータを読み出せるように、列デコーダCD−１が専用
に設けられ、さらにこの列デコーダCD−１の出力が与え
られる列選択ゲート300にカラムゲートトランジスタTG
−１が設けられている。
これにより、読みだし転送モードであって列アドレス
ｎが255の場合には、列デコーダCD63及びCD−１の両者
が列デコーダ制御回路80により選択される。メモリセル
MC252〜MC255のデータがデータ出力線I/O0〜I/O3に読み
出され、列アドレス０のデータがデータ出力線TI/O0に
読み出される。以降の動作は、列アドレスｎが255以外
の場合と同様であり、列アドレス255のデータと列アド
レス０のデータがテンポラリレジスタ90に格納される。
このように、いかなる列アドレスｎ及びｎ＋１に対し
ても支障なくデータを読み出すことができるだけでな
く、第９図及び第10図に示された従来の装置と異なり列
デコーダCDの数を大幅に減少させることができる。これ
により、高集積化が達成される。
次に本実施例において、不良セルが存在する場合のア
ドレスデコーダ系統の構成について、第３図を用いて説
明する。ここで、データ出力線I/O線、TI/O線や制御部
については第１図に示された構成と同様であり、第３図
においては省略されている。普通列として、列アドレス
４（ｊ−１）〜４（ｊ−１）＋３、4j〜4j＋３、４（ｊ
＋１）〜４（ｊ＋１）＋３、…が設けられている。普通
列のうち４（ｊ−１）〜４（ｊ−１）＋３、及び４（ｊ
＋１）〜４（ｊ＋１）＋３、…は正常に動作するノーマ
ル列であり、4j〜4j＋３は不良セルが存在する不良列で
あるとする。この不良列が、スペア列S0〜S3に置換され
ている。
普通列のうち、列アドレスが４（ｊ−１）〜４（ｊ−
１）＋３のメモリセルと列デコーダCDj−１が列選択線C
SLj−１により接続され、列アドレスが4jのメモリセル
と列デコーダCDj−１が列選択線TSLj−１により接続さ
れている。同様に、列アドレスが4j〜4j＋３のメモリセ
ルと列デコーダCDjが列選択線CSLjにより接続され、列
アドレスが４（ｊ＋１）のメモリセルと列デコーダCDj
が列選択線TSLjにより接続されている。
列アドレスが４（ｊ＋１）〜４（ｊ＋１）＋３につい
ても、接続関係は同様である。それぞれの列デコーダCD
は、NOR回路NR1及びNR2と、NAND回路NAを有し、例えば
列デコーダCDj−１ではNOR回路NR1の出力端と列選択線C
SLj−１とが接続され、列選択線TSLj−１とNOR回路NR2
の出力端とが接続されている。NOR回路NR1の一方の入力
端は信号線806に接続され、他方の入力端はNOR回路NR2
の一方の入力端とNAND回路NAの出力端とに接続されてい
る。NOR回路NR2の他方の入力端は、信号線807に接続さ
れている。NAND回路NAの二つの入力端は、それぞれ列ア
ドレス線対700に接続されている。信号線806はインバー
タINV1の出力端に接続され、信号線807はインバータINV
2の出力端に接続されている。インバータINV1の入力端
には信号▲▼が入力され、インバータINV2の入
力端には信号NTAPが入力される。
スペア列S0〜S3のうち、列アドレスが０のスペア列S0
は、スペア列選択線STSLによりインバータINV11の出力
端に接続され、このインバータINV11の入力端はインバ
ータINV12の出力端に接続されている。またスペア列S0
〜S3は、いずれもスペア列選択線SCSLによってインバー
タINV13の入力端に接続されている。そして、インバー
タINV12の入力端には信号STAPが入力され、インバータI
NV13の入力端には信号▲▼が入力される。
不良のメモリセルがどの列アドレスに存在するかとい
う情報は、ヒューズ81及び82に書き込まれている。ヒュ
ーズ81及び82のうち、ヒューズ81の方には、4j〜4j＋３
の列アドレス信号が入力されると、ロウレベルの信号▲
▼が出力されるように、予め内部のヒューズが
溶断されてプログラムされている。ヒューズ82には、４
（ｊ−１）〜４（ｊ−１）＋３の列アドレス信号が入力
されると、ロウレベルの信号▲▼が出力される
ようにプログラムされている。
ヒューズ81は、列アドレス信号を入力されると信号▲
▼を出力線806とインバータINV13の入力端に出
力するものである。また、ヒューズ82の出力端は、イン
バータINV21の入力端とNOR回路NR12の一方の入力端に接
続されている。NOR回路NR12の他方の入力端は、NOR回路
NR11の一方の入力端とインバータINV22の出力端に接続
され、さらにNOR回路NR11の他方の入力端にはインバー
タINV21の出力端が接続されている。ここで、インバー
タINV22の入力端には信号CNTLが入力されるが、この信
号は読み出しモードでかつ列アドレスのｎとｎ＋１が二
つの列選択線CSLに跨がる場合、即ち本実施例ではｎが4
i＋３の場合にのみハイレベルになる信号である。
ヒューズ81及び82に、それぞれ不良セルの存在する列
アドレス（ここでは、4j〜4j＋３）の情報を書き込む場
合に、書き込む際に与えるべき列アドレスｎと動作時に
入力すべき列アドレス信号の関係は以下のようである。
上述したように、ヒューズ81は列アドレスｎが4j〜4j＋
３の場合にロウレベルの信号▲▼を出力し、ヒ
ューズ82は列アドレスｎが４（ｊ−１）〜４（ｊ−１）
＋３の場合にロウレベルの信号▲▼を出力す
る。このように、ヒューズ81と82とでは、列アドレスｎ
が４つずつずれた関係にある。
従って、ヒューズ81と82とに動作時に与える列アドレ
スｎを同じにする場合には、第５図に示されたように、
書き込む際にヒューズ81には列アドレス4i〜4i＋３の情
報を与え、ヒューズ82には４つずつずれた情報である列
アドレス４（ｉ−１）〜４（ｉ−１）＋３を与える必要
がある。
逆に、第６図に示された場合のように、書き込み時に
ヒューズ81a及び82aに同じ列アドレスni＋３の情報を与
える場合には、ヒューズ82aの入力端には加算器85を接
続しておく必要がある。加算器85は、列アドレスｎの情
報を入力されて、４を加算した値ｎ＋４の情報をヒュー
ズ２に出力するものである。これにより、ヒューズ82a
は列アドレスｎが４（ｊ−１）〜４（ｊ−１）＋３の場
合、ロウレベルの信号▲▼を出力することがで
きる。
このような構成を備えた第３図の回路は、次のように
動作する。先ず、ノーマル列が選択される場合には、制
御信号CNTLはロウレベルであり、普通列側の列選択線TS
L、及びスペア列側の列選択線STSLは共にロウレベルで
あり、この列線に接続されたメモリセルはいずれもアク
セスされない。列アドレスｎが4j〜4j＋３以外の場合に
は、ヒューズ81の出力信号▲▼はハイレベルで
あり、インバータINV1により反転されてロウレベルの信
号が信号線806に出力される。このロウレベルの信号が
列デコーダCDのNOR回路NR1に与えられる。これにより、
列アドレス信号線対700のレベルに応じて列選択線群CSL
のいずれかが選択されることになる。またこの場合に
は、ハイレベルの信号▲▼がインバータINV13
に入力されて、スペア列選択線SCSLはロウレベルに保持
されている。よって、列アドレスｎを含んだ普通カラム
側の４つのデータが図示されていないデータ出力線群I/
Oに読み出される。この実施例においても、第１図に示
された制御部100と同様のものが設けられている。I/O線
選択バッファ10により、読み出された４つのデータのう
ち、該当する列アドレスｎの１ビットのデータが選択増
幅される。
列アドレスｎが、4j〜4j＋３のいずれかの不良列に相
当する場合には、ヒューズ81からの出力される信号▲
▼はロウレベルである。これにより、普通列側の
列選択線CSLは選択されず、スペア列選択線SCSLが選択
される。スペア列から４つのデータがデータ出力線群I/
Oに読み出されて、I/O線選択バッファ10でこのうち該当
する１ビットのデータが選択増幅される。
このように通常の読みだしモードでは、インバータ22
にはロウレベルの信号CNTLが与えられ、普通列側の列選
択線TSLとスペア列選択線STSLはいずれも選択されな
い。従って、不良列を選択した場合にも、支障なく代わ
りにスペアセルを選択することが可能となる。
次に、読み出しモードで二つの連続した列アドレスの
データを読み出して、テンポラリレジスタ90へ格納する
場合の動作について説明する。この動作では、第４図に
示されたように、列アドレスｎとｎ＋１が普通列がスペ
ア列かによって、次のように（１）〜（４）の４通りに
分類される。
（１）列アドレスｎ及びｎ＋１が、共にノーマル列の場
合（ｎ≦４（ｊ−１）＋２又はｎ≧４（ｊ＋１）） この場合には、ヒューズ81の出力信号▲▼は
ハイレベルに、ヒューズ82の出力信号▲▼は列
アドレスｎが４（ｊ−１）〜４（ｊ−１）＋２の場合に
ロウレベル、他の場合はハイレベルになる。
（２）列アドレスｎがノーマル列で、列アドレスｎ＋１
がスペア列の場合 （ｎ＝４（ｊ−１）＋３） この場合には、ヒューズ81の出力信号▲▼は
ハイレベルに、ヒューズ82の出力信号▲▼はロ
ウレベルになる。
（３）列アドレスｎ及びｎ＋１がいずれもスペア列の場
合であって、ｎが4j＋３以外の場合（4j≦ｎ≦4j＋２） この場合には、ヒューズ81の出力信号▲▼は
ロウレベルに、ヒューズ82の出力信号▲▼はハ
イレベルになる。
（４）列アドレスｎがスペア列で、列アドレスｎ＋１が
ノーマル列の場合（ｎ＝4j＋３） この場合には、ヒューズ81の出力信号▲▼は
ロウレベルに、ヒューズ82の出力信号▲▼はハ
イレベルになる。
以下、（１）〜（４）の各場合の動作について説明す
る。
（１）列アドレスｎ及びｎ＋１が、共に普通列の場合 ヒューズ81の出力信号▲▼、及びヒューズ82
の出力信号▲▼は、共にハイレベルとなる。列
アドレスｎが4j＋３以外の場合は、インバータINV22に
はロウレベルの信号CNTLが入力される。これにより、NO
R回路NR11からの出力信号NTAP、及びNOR回路NR12からの
出力信号STAPは共にロウレベルとなる。これにより、列
選択線TSL、スペア列選択線STSLは共に選択されずロウ
レベルになる。
ヒューズ81からの出力信号▲▼がハイレベル
であるため、列アドレス信号線対700のレベルに応じて
いずれかの列デコーダCDが選択される。選択された列デ
コーダCDに接続されている列選択線CSに接続された４つ
のメモリセルからデータが読み出され、データ出力線群
I/Oに出力される。
以降の動作は、不良セルが存在せず列アドレスｎが4j
＋３以外のときと同様であり、最終的には列アドレスｎ
及びｎ＋１の２ビットのデータがテンポラリレジスタ90
へ格納される。
列アドレスｎが4j＋３の場合にも、同様にヒューズ81
及び82からの出力信号▲▼及び▲▼
は、いずれもハイレベルである。よって列アドレスｎが
4j＋３以外の場合と同様に、列アドレス信号線対700の
レベルに応じて任意の列デコーダCDが選択され、この列
デコーダCD接続されたメモリセルのデータが読み出され
ることになる。
列アドレスｎが4j＋３の場合には、信号CNTLはハイレ
ベルになる。ヒューズ82からの出力信号▲▼の
レベルに応じて、信号NTAP又は信号STAPのいずれかはハ
イレベルとなるが、この場合には信号▲▼がハ
イレベルになるため、信号NTAPもハイレベルになる。そ
して、ハイレベルの信号NTAPがインバータINV2により反
転されて、列選択線CSL及びTSLに接続された５つのメモ
リセルのデータが、データ出力線群I/O及びTI/Oに読み
出される。この後の動作は、不良セルが存在せず列アド
レスｎが4j＋３の場合と同様であって、最終的に列アド
レスｎ及びｎ＋１の２つのデータがテンポラリレジスタ
90に格納される。このように、不良セルが存在する場合
にも支障なくデータの読みだしが可能である。
（２）列アドレスｎがノーマル列で、列アドレスｎ＋１
がスペア列の場合 列アドレスｎは、必然的に４（ｊ−１）＋３の場合に
限られる。この場合には、ヒューズ81からの出力信号▲
▼はハイレベルで、ヒューズ82の出力信号▲
▼はロウレベルである。また、信号CNTLはハイレ
ベルとなる。信号▲▼がハイレベルであるた
め、信号線806の電位はロウレベルとなり、列アドレス
信号線対700によって対応する列デコーダCDj−１が選択
され、列アドレスｎのデータを含んだ４ビットのデータ
がデータ出力線I/O線群に読み出される。
一方、列アドレスｎ＋１のデータは不良列に代えてス
ペア列より読み出さなければならない。信号▲
▼がロウレベルで、信号CNTLがハイレベルであるため、
ロウレベルの信号NTAPとハイレベルの信号STAPが出力さ
れる。信号NTAPがロウレベルであるため、列デコーダCD
j−１より信号TSLj−１はロウレベルとなり、不良列4j
からはデータは読み出されない。代わりに、信号STAPが
ハイレベルであるため、インバータINV11及びINV12を介
してスペア列選択線信STSLはハイレベルとなり、スペア
列S0のデータがデータ出力線TI/Oに読み出される。以降
は（１）の場合と同様に、列アドレスｎ及びｎ＋１のデ
ータがテンポラリレジスタ90へ格納される。
（３）列アドレスｎ及びｎ＋１が、共にスペア列の場合 この場合は、列アドレスｎは4j〜4j＋２となる。信号
▲▼はロウレベル、信号▲▼はハイレ
ベルであり、信号CNTLはロウレベルである。また信号NA
TP及び信号STAPは共にロウレベルとなる。
信号▲▼がロウレベルであるため、信号線80
6の電位はハイレベルになり、列デコーダCDからの列選
択線CSLは常にロウレベルでノーマル列からはデータは
読み出されない。代わりに信号▲▼がインバー
タINV13を介してスペア列選択線SCSLに転送され、ハイ
レベルとなってスペア列S0〜S3に与えられる。これによ
り、スペア列から４ビットのデータがデータ出力線TI/O
へ読み出される。そして、このうちの列アドレスｎ及び
ｎ＋１の２ビットのデータが選択増幅されて、テンポラ
リレジスタ90へ格納される。
（４）列アドレスｎがスペア列で、列アドレスｎ＋１が
ノーマル列の場合 列アドレスｎが4j＋３の場合のみに限られる。信号▲
▼はロウレベル、信号▲▼はハイレベ
ルとなる。信号CNTLはハイレベルであり、スペア列選択
線SCSLはハイレベルとなる。
信号▲▼がロウレベルであるため、列選択線
CSLはロウレベルとなり、ノーマル列からは列アドレス
ｎに相当するデータは読み出されない。信号▲
▼はロウレベルであるため、スペア列選択線SCSLはハイ
レベルとなってスペア列線より４ビットのデータがデー
タ出力線TI/Oに読み出される。
そして列アドレスｎ＋１のデータは、次のようにして
ノーマル列より読み出される。信号CNTLと信号▲
▼が共にハイレベルであるため、信号NTAPはハイレベ
ル、信号STAPはロウレベルとなる。信号NATPがハイレベ
ルであるため、信号線807のレベルはロウレベルとな
り、列アドレスｎに対応して列デコーダCDが選択され
る。この列デコーダCDによって、列選択線TSLがハイレ
ベルとなり、ノーマル列４（ｊ＋１）のデータがデータ
出力線TI/Oに読み出される。
この結果、スペア列S0〜S3とノーマル列４（ｊ＋１）
の５ビットのデータのうち、列アドレスｎ及びｎ＋１の
２ビットのデータが選択増幅され、テンポラリレジスタ
90へ格納される。
このように、不良セルが存在しスペア列に置換されて
いる場合には、選択すべき列アドレスｎと不良セルの存
在する列アドレスによって４通りの場合が生じるが、本
実施例によればいずれの場合にも支障なくアクセスする
ことが可能である。
ここで、不良セルが存在する列アドレスｎを書き込む
回路として、二つのヒューズ81及び82を備えているが、
以下のような理由に基づいている。上述の（１）〜
（４）の場合のうち、（１）及び（３）の場合には列ア
ドレスｎ及びｎ＋１がノーマル列とスペア列とに跨がら
ない。従って、このような場合にはヒューズ81のみを設
けて、出力信号▲▼を生成すれば足りる。とこ
ろが（２）及び（４）の場合には、列アドレスｎとｎ＋
１とでノーマル列とスペア列とに跨がる。従って、列ア
ドレスｎとｎ＋１のうちいずれがノーマル列であるかを
区別する必要が生じ、ヒューズ82をさらに備えなければ
ならない。
即ち、列アドレスｎが不良列を含む列デコーダCDjを
選択する場合にのみロウレベルになる信号CSPNを出力す
るヒューズ81と、前段の列デコーダCDj−１を選択する
列アドレスの場合にのみロウレベルとなる信号▲
▼を出力するヒューズ82とを設ける。これにより、
（２）の場合には信号▲▼はハイレベルで信号
▲▼はロウレベルになり、（４）では信号▲
▼はロウレベルで信号▲▼はハイレベル
になるため、両者の区別が可能となる。
上述した実施例は一例であり、本発明を限定するもの
ではない。例えば、データ出力線群I/Oの本数を４本と
し、I/O線選択バッファ10への入力を４ビットとしてい
るが、８ビットあるいは16ビットというように拡張する
ことは容易であり、本発明を同様に適用することができ
る。また、本発明は１つの列アドレスで複数のデータを
アクセスする多ビット構成のデュアルポートメモリに対
しても適用することができる。
〔発明の効果〕
以上説明したように本発明の半導体記憶装置によれ
ば、列アドレスｎ及びｎ＋１が２本の列選択線に跨がる
場合、列アドレスｎが属する第１の列選択線と列アドレ
スｎ＋１が属する第２の列選択線との制御によりビット
線対とデータ出力線対とを接続して２ビットのデータを
支障なく読み出すことができるため、パイプラインイン
ターリーブ方式を採用して動作を高速化することができ
ると共に、列デコーダの数は各第１の列選択線につき１
つずつで足りるため、列デコーダの数の増大を防止する
ことによって高集積化が可能となる。また、不良セルが
存在しスペアセルに置換した場合であって、列アドレス
ｎ及びｎ＋１が２本の列選択線に跨がる場合にも、列ア
ドレスｎ及びｎ＋１の両者とも不良セルが存在しない場
合、あるいは両者共に不良セルが存在する場合、いずれ
か一方に不良セルが存在する場合のいずれにおいても、
ビット線対又はスペアビット線対とデータ出力線対とを
接続して２ビットのデータを支障なく読み出すことがで
き、歩留まりの向上に寄与することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体記憶装置の列アドレ
スデコード系及びI/O線系の主要な構成を示した回路
図、第２図は同装置におけるI/O線選択バッファの構成
を示した回路図、第３図は同装置における不良列をスペ
ア列に変換するデコード系の構成を示した回路図、第４
図は同装置において、列アドレスｎにより列アドレスｎ
及びｎ＋１がノーマル列とスペア列のいずれであるか、
さらにヒューズからの信号がハイレベルとロウレベルの
いずれになるかを示した説明図、第５図は同装置におけ
るヒューズ81及び82へ不良列の情報を書き込む時の列ア
ドレスと動作時の列アドレスとの関係を示したブロック
図、第６図は同装置におけるヒューズ81a及び82aへ不良
列の情報を書き込む時の列アドレスと動作時の列アドレ
スとの関係を示したブロック図、第７図は従来の半導体
記憶装置の列アドレスデコード系及びI/O線系の主要な
構成を示した回路図、第８図はパイプラインインターリ
ーブ方式によりシリアルアクセスを行う場合の各制御信
号の動作波形を示したタイミングチャート、第９図は第
７図に示された半導体記憶装置を改良した装置の構成を
示した回路図、第10図は第７図に示された半導体記憶装
置を改良した装置の構成を示した回路図である。 10…I/O線選択バッファ、40…ｎ＋１アドレスデータ専
用バッファ、50…出力バッファ、60,65…ゲート、70…
列アドレスバッファ、80…列デコーダ制御回路、90…テ
ンポラリレジスタ、100…制御部、200,300…列選択ゲー
ト、400,400a,400b,410,420,450,450a,450b,460…ｎア
ドレスデータ線対、700…列アドレス線群、800…列デコ
ーダ制御信号群、806,807…データ線、I/O0〜I/O3…デ
ータ出力線群、MC0〜MC255…メモリセル、BL0〜BL255…
ビット線、G0〜G255,TG−１〜TG62…カラムゲートトラ
ンジスタ、CSL,TSL…列選択線、CD−１〜CD63…列デコ
ーダ、NA,NA1〜NA4,NA11,NA12…NAND回路、INV1,INV2,I
NV11〜INV13,INV21,INV22,INV31〜INV35…インバータ、
NR1,NR2,NR11,NR12…NOR回路。
フロントページの続き (72)発明者 戸田 春希 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルがマトリクス状に配置されたメ
    モリセルアレイと、 前記メモリセルに不良セルがある場合、この不良セルに
    代わって用いられるスペアセルが配置された冗長メモリ
    セルアレイと、 前記メモリセルを列方向に接続するビット線対と、 前記スペアセルを列方向に接続するスペアビット線対
    と、 前記不良セルの列アドレスと、前記不良セルに置き換わ
    って用いられるスペアセルの列アドレスの情報を記憶し
    ており、列アドレス信号を入力され、この列アドレスｎ
    （ｎは０以上の整数）及びｎ＋１に前記不良セルが属し
    ない場合には列デコーダを選択し、この列アドレスｎ及
    びｎ＋１に共に前記不良セルが属する場合にはスペア列
    デコーダを選択し、この列アドレスｎ又はｎ＋１のいず
    れか一方に前記不良セルが属する場合には前記列デコー
    ダ及び前記スペア列デコーダを選択する列アドレス情報
    記憶回路と、 前記列アドレス情報記憶回路により選択されると、列ア
    ドレス信号を与えられて解読し、第１又は第２の列選択
    線を選択する列デコーダと、 前記列デコーダにより選択された前記第１の列選択線に
    より制御されて、前記ビット線対と第１のデータ出力線
    対とを接続する第１の列選択ゲートと、 前記列デコーダにより選択された前記第２の列選択線に
    より制御されて、ｍ−１（ｍは２以上の整数）おきに前
    記ビット線対と第２のデータ出力線対とを接続する第２
    の列選択ゲートと、 前記列アドレス情報記憶回路により選択されると、第３
    又は第４の列選択線を選択するスペア列デコーダと、 前記スペア列デコーダにより選択された前記第３の列選
    択線により制御されて、前記スペアビット線対と前記第
    １のデータ出力線対とを接続する第３の列選択ゲート
    と、 前記スペア列デコーダにより選択された前記第４の列選
    択線により制御されて、前記スペアビット線対と前記第
    ２のデータ出力線対とを接続する第４の列選択ゲート
    と、 前記第１のデータ出力線対からｍビットのデータを与え
    られると、このうち列アドレスｎ、又はｎ及びｎ＋１の
    データを選択して増幅し出力する第１のバッファと、 前記第２のデータ出力線対から１ビットのデータを与え
    られると、このデータを増幅し出力する第２のバッファ
    と、 前記第１又は第２のバッファから出力されたデータを与
    えられて格納するレジスタとを備えており、 連続した列アドレスｎ及びｎ＋１がいずれも１本の前記
    第１の列選択線に属し、さらに不良セルが属しない場合
    には、前記列アドレス情報記憶回路により前記列デコー
    ダが選択され、この第１の列選択線に接続されたｍビッ
    トのデータが、前記第１の列選択ゲート、前記第１のデ
    ータ出力線対を介して前記第１のバッファに与えられ、
    このうち列アドレスｎ及びｎ＋１のデータが選択されて
    増幅された後、前記レジスタに格納され、 連続した列アドレスｎ及びｎ＋１が第１の列選択線のう
    ち２本に跨がって属し、さらに不良セルが属しない場合
    には、前記列アドレス情報記憶回路により前記列デコー
    ダが選択され、この列アドレスｎが属する第１の列選択
    線に接続されたｍビットのデータが、前記第１の列選択
    ゲート、前記第１のデータ出力線対を介して前記前記第
    １のバッファに与えられ、このうち列アドレスｎのデー
    タが選択されて増幅された後前記レジスタに格納され、
    さらに列アドレスｎ＋１のデータが前記第２の列選択ゲ
    ート、前記第２のデータ出力線対を介して前記第２のバ
    ッファに与えられ、増幅されて前記レジスタに格納さ
    れ、 連続した列アドレスｎ及びｎ＋１がいずれも１本の前記
    第１の列選択線に属し、さらに不良セルが属する場合に
    は、前記列アドレス情報記憶回路により前記スペア列デ
    コーダが選択され、この第３の列選択線に接続されたｍ
    ビットのデータが、前記第３の列選択ゲート、前記第１
    のデータ出力線対を介して前記第１のバッファに与えら
    れ、このうち列アドレスｎ及びｎ＋１のデータが選択さ
    れて増幅された後、前記レジスタに格納され 連続した列アドレスｎ及びｎ＋１が第１の列選択線のう
    ち２本に跨がって属し、列アドレスｎに不良セルが属さ
    ず、列アドレスｎ＋１に不良セルが属する場合には、前
    記列アドレス情報記憶回路により前記列デコーダが選択
    され、この列アドレスｎが属する第１の列選択線に接続
    されたｍビットのデータが、前記第１の列選択ゲート、
    前記第１のデータ出力線対を介して前記第１のバッファ
    に与えられ、このうち列アドレスｎのデータが選択され
    て増幅された後前記レジスタに格納され、さらに列アド
    レスｎ＋１のデータが前記第４の列選択ゲート、前記第
    ２のデータ出力線対を介して前記第２のバッファに与え
    られ、増幅されて前記レジスタに格納され、連続した列
    アドレスｎ及びｎ＋１が第１の列選択線のうち２本に跨
    がって属し、列アドレスｎに不良セルが属し、列アドレ
    スｎ＋１に不良セルが属さない場合には、前記列アドレ
    ス情報記憶回路により前記スペア列デコーダが選択さ
    れ、この列アドレスｎが属する第３の列選択線に接続さ
    れたｍビットのデータが、前記第３の列選択ゲート、前
    記第１のデータ出力線対を介して前記第１のバッファに
    与えられ、このうち列アドレスｎのデータが選択されて
    増幅された後前記レジスタに格納され、さらに列アドレ
    スｎ＋１のデータが前記第２の列選択ゲート、前記第２
    のデータ出力線対を介して前記第２のバッファに与えら
    れ増幅されて前記レジスタに格納されることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】前記列アドレス情報記憶回路は、不良セル
    が列アドレスｎから列アドレスｎ＋ｍ−１までに属する
    場合、この列アドレスｎないしｎ＋ｍ−１のいずれかを
    入力された場合にのみ出力が変化する第１の記憶回路
    と、この列アドレスｎないしｎ＋ｍ−１よりさらにｍだ
    けそれぞれ小さい列アドレスｎ−ｍないしｎ−１のいず
    れかを入力された場合にのみ出力が変化する第２の記憶
    回路とを備えたことを特徴とする請求項１記載の半導体
    記憶装置。
  3. 【請求項３】前記列アドレス情報記憶回路は、不良セル
    が列アドレスｎから列アドレスｎ＋ｍ−１までに属する
    場合、この列アドレスｎないしｎ＋ｍ−１のいずれかを
    入力された場合にのみ出力が変化する第１の記憶回路
    と、列アドレスを入力されるとｍを加算した値にして出
    力する加算器と、前記加算器から列アドレスｎ＋ｍない
    しｎ＋2m−１を入力された場合にのみ出力が変化する第
    ２の記憶回路とを備えたことを特徴とする請求項１記載
    の半導体記憶装置。
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