JPH04176090A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係り、特に高集積、高速ＤＲ
ＡＭのアドレスのデコード機能に関するもので、特に画
像用のデュアルポートメモリのＲＡＭ部に好適なもので
ある。

（従来の技術） デュアルポートメモリは、ランダムアクセスが可能なＲ
ＡＭ部と、シリアルアクセスが可能なシリアルアクセス
メモリ部（以下ＳＡＭ部という）とを備えている。そし
てデュアルポートメモリは、ＣＡＤやワークステーショ
ン（ＷＳ）等の画像処理にきわめて有用なメモリであっ
て、画像システムの高速化、多機能化に伴ない高機能と
アクセス時間の短縮がますます要求されるようになって
来た。

最も基本的なデュアルポートメモリの使い方のひとつに
、リアルタイムリード転送がある。これは、例えばＳＡ
Ｍ側はシリアルにレジスタの内容を出力している一方で
、ＲＡＭ側はある行に一連のデータをページモードで書
き込み、そしてその行のデータを一斉にＲＡＭ部からＳ
ＡＭ部へ転送し、ＳＡＭ側は転送時に与えられたアドレ
スから間断なく転送されたデータを出力し続けるという
ものである。

この場合、転送後−回目に出力するデータだけは、時間
的な制約から２回目以降に出力するデータとデータバス
が異なる。２回目以降のデータは、ＲＡＭのある行から
一旦同じ列アドレスのレジスタへ格納された後、ＳＡＭ
を制御するシリアルクロック（Ｓ　Ｃ）のトグルによっ
てシリアルにアクセスされ出力される。しかし１回目だ
けは、ＳＡＭレジスタに転送されたデータでなく、別に
設けられた１ビットのテンポラリレジスタに格納された
データを直接出力バッファに転送して出力するようにな
っている。

それ故に、ＲＡＭ側では転送時に与えられた、列アドレ
スのデータをセルから読み出して、１ビットのテンポラ
リレジスタに格納しなければならない。以上のことは［
日経エレクトロニクス１９８５年８月１２日号」　（日
経マグロウヒル社出版）に示されている。

まず第７図を用いて、１ビットのデータをテンポラリレ
ジスタに格納する場合の動作について説明する。この第
７図には、列アドレスデコード系およびＩ１０線系の構
成が示されている。但し、ここでは説明を解り易くする
ために、１本の列選択線で同時に選択する列アドレスの
数を２個とし列アドレスをＯ〜２５５としている。また
ビット線やデータ出力線Ｉ１０などは、通常相補線であ
って２本１組となっているが、この第７図ではこれらを
１本の線で表現しである。また、行アドレスに関しては
任意であるため、選択されるワード線ＷＬ　　とそれに
接続されたメモリセル群のみを■ 示す。

列アドレス信号が外部から与えられ、列アドレスバッフ
ァ７０で増幅されて信号線７００に転送される。この列
アドレスが例えば３であると、列アドレスが２又は３の
時選択される列デコーダＣＤｌが選択されることになる
。列デコーダＣＤ１の列選択線Ｃ５ＬＩが自動的に選択
され、カラムゲートトランジスタＧ２及びＧ３が導通し
、メモリセルＭＣ２とメモリセルＭＣ３の２ビットのデ
ータが各々データ出力線１１００及びｌ１０１に読み出
される。そして、Ｉ１０線選択バッファ１０でデコード
および増幅がなされ、この場合は１１０１、つまり列ア
ドレス３のデータがデータ線４００に出力される。

通常の読み出し動作の時は、ゲート６０が開きデータ線
４００のデータはｎアドレスデータ線対４１０を経て出
力バッファ５０に転送された後、外部へ出力される。読
み出し転送モードの時には、ゲート６０は閉じられゲー
ト６５が開いており、ｎアドレスデータ線対４００にあ
るデータは、ｎアドレスデータ線対４２０を介してテン
ポラリレジスタ９０へ転送され格納される。このような
動作は、列アドレスが３の場合に限らず他の列アドレス
に対しても同様である。

ところで、ＳＡＭシリアル出力のアクセスの高速化の要
求が高まるにつれ、新しい高速化技術か提案されて来て
いる。その中のひとつに、［バイブライン・インターリ
ーブ方式ＳＡＭＪと呼ばれるデータ読み出し技術がある
。この方式では、データを出力するＳＣサイクルの２サ
イクル前からアクセスを開始する。これを上記のリアル
タイムリード転送に適用した場合について、各制御信号
の動作波形を示した第８図を用いて説明する。

行アドレスストローブ（ＲＡＳ）信号の立ち下がりで行
アドレス信号が読み込まれ、列アドレスストローブ（Ｃ
ＡＳ）信号の立ち下がりで列アドレス信号が読み込まれ
る。ここで列アドレス信号のうち、ＳＡＭのシリアルア
クセス開始アドレス（以下、ＴＡＰアドレスと呼ぶ）を
ｎとする。またデータ転送／出力イネーブル（ＤＴｌｏ
Ｅ）信号か立ち上がるタイミングで、データの転送が行
われる。シリアルクロック（Ｓ　Ｃ）信号は、シリアル
アクセスを行なう際のサイクルを規定するものである。

またアドレスデータ信号とシリアルＩ１０信号は、シリ
アルにデータが出力されるよりも、２つ前のＳＣサイク
ルからアクセスが開始されることを示している。転送直
後の１回目のＳＣサイクルでは４列アドレス信号ｎ＋２
のデータをＳＡＭレジスタよりアクセスしつつ、列アド
レス信号ｎのデータを出力しなければならず、２回目の
ＳＣサイクルでは列アドレス信号ｎ＋３のデータをＳＡ
Ｍレジスタよりアクセスしつつ、列アドレス信号ｎ＋１
のデータを出力しなければならない。

つまり、列アドレス信号ｎ及びｎ＋１の２ビットのデー
タは、ＳＡＭレジスタからではなく、ＲＡＭ側から直接
ＳＡＭ側の出力バッファへ送られなければならないので
、この２ビットを同時に読み出す機能と、格納するため
の２ビットのテンポラリレジスタがＲＡＭ側に必要とな
る。

ここで、第７図に示された従来の装置では、例えば列ア
ドレス２及び３のデータを同時に各々データ出力線１１
００及びｌ１０１へ読み出し、最終的にテンポラリレジ
スタ９０（２ビットのレジスタとする）に格納すること
はできる。しかしながら、列アドレス３と列アドレス４
では列選択線かＣ３ＬＩとＣ３Ｌ２の２本にまたがるの
で、同時選択は不可能である。つまり、この第２図に示
された従来の装置では、列アドレスｎ及びｎ＋１のデー
タを同時に読み出すことはできない。

このような欠点を除去するために、いくつかの改良技術
が提案されるに至っている。それらを以下に示す。まず
改良された従来の装置を第９図を用いて説明する。ここ
で、第７図に示された構成要素と同一のものには、同じ
番号を付している。

ある列アドレスｎおよびｎ＋１のデータを読み出す場合
は、列アドレスｎによって列デコーダＣＤ　　が選択さ
れる。仮に、列アドレスｎが２５５の場合は、列デコー
ダＣＤ２５５及びＣＤ−１が選択されるようになってい
る。列アドレスｎが偶数の場合、例えばわが２の時には
列デコーダＣＤ２が選択され、ＬＳＢ選択回路２０によ
りて信号線ＳＬＯが高電位になることにより、２つのカ
ラムゲートトランジスタＧ２およびＧ３が開く。これに
よって、メモリセルＭＣ２およびＭＣ３のデータが各々
データ出力線１１００およびｌ１０１へ読み出される。

列アドレスｎが奇数の時、例えばわが１の場合には、列
デコーダＣＤＩが選択され、さらに信号線ＳＬ１が高電
位になることにより、２つのカラムゲートトランジスタ
Ｇ１およびＧ２が開く。これによってメモリセルＭＣＩ
およびＭＣ２のデータが各々データ出力線１１０１およ
びｌ１０２へ読み出される。このように、列デコーダＣ
Ｄ　　と信号線ＳＬＯ（列アドレスｎが偶数の時）また
は信号ｇｓＬ１（列アドレスｎが奇数の時）か選択され
ることにより、所望の列アドレスｎおよびｎ＋１のデー
タを、同時に１１０線選択バッファ１０まで読み出すこ
とができる。

さらに、リード転送モードで２ビットのデータをテンポ
ラリレジスタ９０へ転送したい時には、Ｉ１０線選択バ
ッファ１０でデコードは行なわれず、列アドレスｎが偶
数の時はデータ出力線■１０Ｏ及びｌ１０１が各々デー
タ線４００及びデータ線４５０に接続され、列アドレス
ｎが奇数の場合はデータ出力線ｌ１００及びｌ１０１が
各々データ線４５０及びデータ線４００に接続される。

そして、ゲート６０か閉じられゲート６５が開かれるの
で、最終的に列アドレスｎ及びｎ＋１のデータが、テン
ポラリレジスタ９０に同時に転送され格納される。

また通常の読み出しモードの場合には、列アドレスｎの
データのみ出力バッファ５０へ転送できれば良い。従っ
て、Ｉ１０線選択バッファ１０で列アドレス信号の最下
位ビット（Ｌ　Ｓ　Ｂ）によるデコードが行なわれ、最
終的にデコードされたデータがデータ線４００に転送さ
れる。ゲート６０は開かれ、ゲート６５は閉じられてい
るので、列アドレスｎのデータのみが出力バッファ５０
へ送られて外部へ出力されることになる。

さらに第１０図に示されるような装置も提案されている
。この装置では、制御部１００は第９図の装置と同一で
ある。列アドレスｎが与えられると、列デコーダＣＤ　
　が選択されて列選択線Ｃ８Ｌｎが高電位になる。列選
択線Ｃ３Ｌｎは、２対のカラムゲートトランジスタＧＡ
　　およびＧＢ。

を導通状態にし、メモリセルＭＣおよびＭ　Ｃｎ＋１の
データが、各々データ出力線ｌ１００およびｌ１０１　
（ｎが偶数のとき）または各々ｌ１０１およびｌ１００
　（ｎが奇数の時）に読み出される。この後の動作は、
第９図の装置において述べたものと同様である。

このように、第９図と第１０図に示された改良された従
来の装置は、列アドレスｎ毎に、メモリセルＭＣｎ及び
Ｍ　Ｃｎｉｌがそれぞれ接続されたビット線群ＢＬ　　
及びＢＬｎ＋１をデータ出力線ｌ／ＯＯまたはｌ１０１
に直接接続するものであり、１つのビット数ＢＬ　　に
対し２つの列デコーダＣＤ　　及びＣＤｎ−１が接続さ
れ得るところに特徴がある。従って、これらの装置では
列アドレスｎおよびｎ＋１のみに限らず任意のビット数
を読み出せるようにすることが原理的には可能である。

ところが、この２つの改良された装置には以下に述べる
ような問題があった。

第１に、列アドレスの数をＮとした場合に、２９だけ列
デコーダが必要となり、高集積化の妨げとなる。さらに
第２に、原理的に一部分をスペアに置換することが不可
能である。

まず第１の問題から説明する。これらの２つの改良され
た装置では、列デコーダで完全にすべてのビット線をデ
コードしなければならない。よって列アドレスと同数の
列デコーダが必要となり、高集積化の妨げとなる。特に
、デュアルポートメモリのＲＡＭ部では、２１　（ｉは
１以上の整数）ビットの列に同時に同一のデ、−夕を書
き込むブロックライトができるように要求されることが
多い。

このため、１本の列選択線ＣＳＬで２ｉビットの列を選
択して、２１対のデータ出力ｌ１００線にデータを読み
出し、Ｉ１０！選択バッファ１０で１／２１のデコード
をする構成になることが多い。

しかし、１本の列選択線ＣＳＬに属する列アドレスｎは
２個のみであるから、一般にブロックライトは上述の改
良された装置では不可能となる。

次に第２の問題として、１本の列選択線Ｃ８Ｌで強制的
に２ビットを選択する構成なので、例えば列アドレス４
〜７がスペアに置換されている場合には、列アドレスが
３であるとすると、正常なノーマル列のメモリセルＭＣ
３とスペアメモリセルの第１列のメモリセルのデータを
同時にアクセスする必要が生じるが、従来の装置では不
可能である。

以上述べたように、第７図に示された装置にはバイブラ
イン・インターリーブ方式に対応できず、その点を改良
した第９図又は第１０図に示された装置では、高集積化
の妨げとなったり、不良セルからスペアセルへ置換がで
きないという、デュアルポートメモリのＲＡＭ部として
は致命的な問題を持っていた。

（発明が解決しようとする課題） 本発明は上記事情に鑑み、どのような列アドレスｎに対
しても、列アドレスｎと列アドレスｎ＋１の２ビットの
データを同時に読み出すパイプライン・インターリーブ
方式の採用か可能であり、また一部の列に不良があり、
スペアセルに置換した場合にも２ビットのデータを支障
なく読み出すことが可能な半導体記憶装置を提供するこ
とを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体記憶装置は、メモリセルがマトリクス状
に配置されたメモリセルアレイと、メモリセルに不良セ
ルがある場合、この不良セルに代わって用いられるスペ
アセルが配置された冗長メモリセルアレイと、メモリセ
ルを列方向に接続するビット線対と、スペアセルを列方
向に接続するスペアビット線対と、不良セルの列アドレ
スと不良セルに置き換わって用いられるスペアセルの列
アドレスの情報を記憶しており列アドレス信号を入力さ
れこの列アドレスｎ及びｎ＋１に不良セルか属しない場
合には列デコーダを選択し、この列アドレスｎ及びｎ＋
１に共に不良セルが属する場合にはスペア列デコーダを
選択し、この列アドレスｎ又はｎ＋１のいずれか一方に
不良セルが属する場合には列デコーダ及びスペア列デコ
ーダを選択する列アドレス情報記憶回路と、列アドレス
情報記憶１回路により選択されると列アドレス信号を与
えられて解読し第１又は第２の列選択線を選択する列デ
コーダと、列デコーダにより選択された第１の列選択線
により制御されてビット線対と第１のデータ出力線対と
を接続する第１の列選択ゲートと、列デコーダにより選
択された第２の列選択線により制御されて、ｍｍ−１（
は２以上の整数）おきにビット線対と第２のデータ出力
線対とを接続する第２の列選択ゲートと、列アドレス情
報記憶回路により選択されると、第３又は第４の列選択
線を選択するスペア列デコーダと、スペア列デコーダに
より選択された第３の列選択線により制御されてスペア
ビット線対と第１のデータ出力線対とを接続する第３の
列選択ゲートと、スペア列デコーダにより選択された第
４の列選択線により制御されてスペアビット線対と第２
のデータ出力線対とを接続する第４の列選択ゲートと、
第１のデータ出力線対からｍビットのデータを与えられ
るとこのうち列アドレスｎ１又はｎ及びｎ＋１のデータ
を選択して増幅し出力する第１のバッファと、第２のデ
ータ出力線対から１ビットのデータを与えられるとこの
データを増幅し出力する第２のバッファと、第１又は第
２のバッファから出力されたデータを与えられて格納す
るレジスタとを備えており、 連続した列アドレスｎ及びｎ＋１がいずれも１本の第１
の列選択線に属しさらに不良セルが属しない場合には、
列アドレス情報記憶回路により列デコーダが選択されこ
の第１の列選択線に接続されたｍビットのデータが、第
１の列選択ゲート、第１のデータ出力線対を介して第１
のバッファに与えられ、このうち列アドレスｎ及びｎ＋
１のデータが選択されて増幅された後レジスタに格納さ
れ、連続した列アドレスｎ及びｎ＋１が第１の列選択線
のうち２本に跨がって属しさらに不良セルが属しない場
合には、列アドレス情報記憶回路により列デコーダが選
択され、この列アドレスｎが属する第１の列選択線に接
続されたｍビットのデータか第１の列選択ゲート、第１
のデータ出力線対を介して前記第１のバッファに与えら
れ、このうち列アドレスｎのデータが選択されて増幅さ
れた後レジスタに格納され、さらに列アドレスｎ＋１の
データが第２の列選択ゲート、第２のデータ出力線対を
介して第２のバッファに与えられ、増幅されてレジスタ
に格納され、連続した列アドレスｎ及びｎ＋１がいずれ
も１本の第１の列選択線に属し、さらに不良セルが属す
る場合には、列アドレス情報記憶回路によりスペア列デ
コーダが選択され、この第３の列選択線に接続されたｍ
ビットのデータが、第３の列選択ゲート、第１のデータ
出力線対を介して第１のバッファに与えられ、このうち
列アドレスｎ及びｎ＋１のデータが選択されて増幅され
た後、レジスタに格納され、連続した列アドレスｎ及び
ｎ＋１が第１の列選択線のうち２本に跨がって属し、列
アドレスｎに不良セルが属さず列アドレスｎ＋１に不良
セルが属する場合には、列アドレス情報記憶回路により
列デコーダが選択され、この列アドレスわが属する第１
の列選択線に接続されたｍビットのデータが、第１の列
選択ゲート、第１のデータ出力線対を介して前記第１の
バッファに与えられ、このうち列アドレスｎのデータが
選択されて増幅された後レジスタに格納され、さらに列
アドレスｎ＋１のデータが第４の列選択ゲート、第２の
データ８力線対を介して第２のバッファに与えられ、増
幅されてレジスタに格納され、連続した列アドレスｎ及
びｎ＋１が第１の列選択線のうち２本に跨がって属し、
列アドレスｎに不良セルが属し、列アドレスｎ＋１に不
良セルが属さない場合には、列アドレス情報記憶回路に
よりスペア列デコーダが選択され、この列アドレスｎが
属する第３の列選択線に接続されたｍビットのデータが
、第３の列選択ゲート、第１のデータ出力線対を介して
第１のバッファに与えられ、このうち列アドレスｎのデ
ータが選択されて増幅された後レジスタに格納され、さ
らに列アドレスｎ＋１のデータが第２の列選択ゲート、
第２のデータ出力線対を介して第２のバッファに与えら
れ増幅されてレジスタに格納されることを特徴としてい
る。

ここで列アドレス情報記憶回路は、不良セルが列アドレ
スｎから列アドレスｎ＋ｍ−１までに属する場合、この
列アドレス口ないしｎ＋ｍ−１のいずれかを入力された
場合にのみ出力が変化する第１の記憶回路と、この列ア
ドレス口ないしｎ＋ｍ−１よりさらにそれぞれｍだけ小
さい列アドレスｎ−ｍないしｎ−１のいずれかを入力さ
れた場合にのる出力が変化する第２の記憶回路とを備え
たものであってもよい。

あるいは列アドレス情報記憶回路は、この第１の記憶回
路と、列アドレスを入力されるとｍを加算した値にして
出力する加算器と、加算器から列アドレスｎ＋ｍないし
ｎ＋２ｍ−１を入力された場合にのみ出力が変化する第
２の記憶回路とを備えたものであってもよい。

（作　用） 連続した列アドレスｎ及びｎ＋１がいずれも１本の第１
の列選択線に属し、さらに不良セルが属しない場合は、
列アドレス情報記憶回路により列デコーダが選択される
。この列デコーダにより、この列アドレスｎ及びｎ＋１
が属する第１の列選択線が選択され、この第１の列選択
線により制御される第１の列選択ゲートによって、ｍ本
のビット線対と第１のデータ線対とが接続される。これ
により、ｍビットのデータが第１のデータ出力線対を介
して第１のバッファに与えられ、このうち列アドレスｎ
及びｎ＋１のデータが選択されて増幅された後、レジス
タに格納される。

連続した列アドレスｎ及びｎ＋１が第１の列選択線のう
ち２本に跨がって属し、さらに不良セルが属しない場合
には、列アドレス情報記憶回路により列デコーダが選択
される。列アドレスデコーダにより、列アドレスｎが属
する第１の列選択線か選択され、この第１の列選択線に
より制御される第１の列選択ゲートによって、ｍ対のビ
ット線対と第１のデータ線対とが接続される。これによ
り、ｍビットのデータが第１のデータ出力線対を介して
第１のバッファに与えられ、このうち列アドレスｎのデ
ータが選択されて増幅された後、レジスタに格納される
。さらに列デコーダにより、列アドレスｎ＋１が属する
第２の列選択線が選択され、この第２の列選択線により
制御される第２の列選択ゲートによって、１対のビット
線対と第２のデータ線対とが接続される。これにより、
１ビットのデータが第２のデータ出力線対を介して第２
のバッファに与えられ、増幅された後レジスタに格納さ
れる。

連続した列アドレスｎ及びｎ＋１がいずれも１本の第１
の列選択線に属し、さらに不良セルが属する場合には、
列アドレス情報記憶回路によりスペア列デコーダが選択
される。このスペア列デコーダにより、この列アドレス
ｎ及びｎ＋１に置き換って選択されるべき第３の列選択
線が選択され、この第３の列選択線により制御される第
３の列選択ゲートによって、ｍ本のスベアビ・シト線対
と第１のデータ線対とが接続される。これにより、ｍビ
ットのデータが第１のデータ出力線対を介して第１のバ
ッファに与えられ、このうち列アドレスｎ及びｎ＋１の
データが選択されて増幅された後、レジスタに格納され
る。

連続した列アドレスｎ及びｎ＋１が第１の列選択線のう
ち２本に跨がって属し、さらにいずれかに不良セルか属
する場合には、列アドレス情報記憶回路により列デコー
ダとスペア列デコーダとか選択される。２本の第１の列
選択線のうち、列アドレスｎの属する方に不良セルが存
在する場合は、スペア列デコーダにより列アドレスｎが
属する第１の列選択線に代わって選択されるべき第３の
列選択線が選択され、この第３の列選択線により制御さ
れる第３の列選択ゲートによって、ｍ対のビット線対と
第１のデータ線対とが接続される。これにより、ｍビッ
トのデータが第１のデータ出力線対を介して第１のバッ
ファに与えられ、このうち列アドレスｎのデータが選択
されて増幅された後、レジスタに格納される。さらに、
他方の正常なセルが属する列アドレスｎ＋１に関し、列
デコーダにより、列アドレスｎ＋１が属する第２の列選
択線が選択され、この第２の列選択線により制御される
第２の列選択ゲートによって、１対のビット線対と第２
のデータ線対とが接続される。これにより、１ビットの
データか第２のデータ出力線対を介して第２のバッファ
に与えられ、増幅された後レジスタに格納される。

逆に、２本の第１の列選択線のうち、列アドレスｎ＋１
の属する方に不良セルが存在する場合は、スペア列デコ
ーダにより列アドレスｎ＋ｌが属する第２の列選択線に
代わって選択されるべき第４の列選択線が選択され、こ
の第４の列選択線により制御される第４の列選択ゲート
によって、ｍ対のビット線対と第２のデータ線対とが接
続される。

これにより、１ビットのデータが第２のデータ出力線対
を介して第２のバッファに与えられ、増幅された後レジ
スタに格納される。さらに、他方の正常なセルが属する
列アドレスｎに関し、列デコーダによって、列アドレス
ｎが属する第１の列選択線が選択され、この第１の列選
択線により制御される第１の列選択ゲートによって、ｍ
対のビット線対と第１のデータ線対とが接続される。こ
れにより、ｍビットのデータが第１のデータ出力線対を
介して第１のバッファに与えられ、増幅された後レジス
タに格納される。このように、列アドレスｎ及びｎ＋１
が２本のアドレス選択線に跨がる場合にも支障なくデー
タを読み出すことができる。さらに不良セルをスペアセ
ルに置き換えている場合には、列アドレスによって幾つ
かの組み合わせが生じるが、いずれも場合にも支障なく
データの読み出しが可能である。

ここで、不良セルが列アドレスｎと列アドレスｎ＋１の
いずれが一方にのみ存在する場合には、組み合わせとし
て二通り考えられる。そこで、列アドレス情報記憶回路
として第１及び第２の記憶回路を備えることにより、列
アドレスｎの方に不良セルが存在する場合には第１の記
憶回路のみが出力が変化し、列アドレスｎ＋１の方に不
良セルが存在する場合には第２の記憶回路のみが出力が
変化するため、両者の区別が可能となる。

列アドレス情報記憶回路が、第１の記憶回路と、加算器
を介してｍの値を加算された列アドレスを入力される第
２の記憶回路とを備える場合にも同様に、列アドレスｎ
の方に不良セルが存在する場合には第１の記憶回路のみ
が出力が変化し、列アドレスｎ＋１の方に不良セルが存
在する場合には第２の記憶回路のみが出力が変化するた
め、両者の区別がやはり可能となる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体記憶装置の列アド
レスデコード系及びデータ出力線Ｉ１０系の回路構成を
示す。列方向に、メモリセルＭＣＯ〜ＭＣ２５５が配置
されており、それぞれ列アドレス０〜２５５に対応して
いる。このようなメモリセルが各行毎に配置されている
が、この第１図では省略されている。そしてこの行のメ
モリセルＭＣＯ〜ＭＣ２５５は、複数本のワード線のう
ちのワード線ＷＬｍにより選択される。またメモリセル
ＭＣＯ〜ＭＣ２５５は、列方向に読み出されたデータが
転送されるビット線ＢＬＯ〜ＢＬ２５５に接続されてい
る。通常は、各メモリセル毎に２本のビット線対が接続
されているが、この図では簡略化し１本ずつの配線とし
て表示されている。

各ビット線対ＢＬＯ〜ＢＬ２５５には、列選択ゲート２
００及び３００がそれぞれ並列に接続されている。列選
択ゲート２００には、各列毎にカラムゲートトランジス
タＧＯ〜Ｇ２５５が設けられており、それぞれドレイン
がビット線ＢＬＯ〜ＢＬ２５５に接続されている。この
カラムゲートトランジスタＧＯ〜Ｇ２５５のソースは、
例えばカラムゲートトランジスタＧｏ−０３、あるいは
６４〜Ｇ７というように、それぞれそれぞれ４つのトラ
ンジスタを一つの単位として列選択線Ｃ５ＬＯ〜６３に
よりデータ出力線ｌ１００〜３に接続されている。

またカラムゲートトランジスタＧＯ〜Ｇ２５５のゲート
は、例えばカラムゲートトランジスタＧＯ〜Ｇ３は全て
力ラムデコータＣＤＯに、カラムゲートトランジスタ０
４〜Ｇ７は全てカラムデコーダＣＤＩというように、４
つのトランジスタを一単位として同一のデコーダに、そ
れぞれ列選択線Ｃ３ＬＯ〜Ｃ５Ｌ６３を介して接続され
ている。

また列選択ゲート３００には、カラムゲートトランジス
タＴＧ−１〜ＴＧ６２が設けられている。

各ビット線ＢＬＯ〜ＢＬ２５５のうち、例えばビット線
ＢＬＯがカラムゲートトランジスタＴＧ−１に、ビット
線ＢＬ４がカラムゲートトランジスタＴＧＯに、またビ
ット線ＢＬ８がカラムゲートトランジスタＴＧ１のドレ
インにというように、３つおきにカラムゲートトランジ
スタのドレインに接続されている。

カラムゲートトランジスタＴＧ−１〜ＴＧ６２のソース
は、全てデータ出力線Ｔｌ１０に接続されている。カラ
ムゲートトランジスタＴＧ−１〜ＴＧ６２のゲートは、
それぞれ列選択線ＴＳＬ−１〜ＴＳＬ６２を介してカラ
ムデコーダＣＤ−１〜ＣＤ６２に接続されている。さら
にカラムデコーダＣＤ−１〜ＣＤ６Ｂは、信号線７００
及び８００にそれぞれ接続されている。

データ出力線ｌ１００〜ｌ１０３、及びＴｌ１０１信号
線７００及び８００は、制御部１００に接続されている
。この制御部１００は、出力バッファ５０、ゲート６０
及び６５、Ｉ１０線選択バッファ１０、ｎ＋１アドレス
データ専用バッファ４０、テンポラリレジスタ９０、列
アドレスバッファ７０、列デコーダ制御回路８０を備え
ている。

１１０１１選択バッファ１０はデータ出力線１１００〜
■１０３に接続されており、データ線４００ａ及び４０
０ｂを介してゲート６０及び６５に接続されている。ゲ
ート６０は、データ線４１０により出力バッファ５０に
接続されている。

またＩ１０線選択バッファ１０は、データ線４５０ａに
よりゲート６５に接続され、さらにデータ線４５０ｂを
介してｎ＋１アドレスデータ専用バッファ４０に接続さ
れている。ゲート６５は、テンポラリレジスタ９０にデ
ータ線４２０及び４６０を介して接続されている。列ア
ドレスバッファ７０は信号線７００に、列デコーダ制御
回路８０は信号線デコーダ制御線８００にそれぞれ接続
されており、さらに列アドレスバッファ７０と列デコー
ダ制御回路８０は信号線７５０により接続されている。

ここで、Ｉ１０線選択バッファ１０の具体的な回路構成
を第２図に示す。外部より、選択信号ＹＯ〜Ｙ３を生成
するための４つの信号ＡＩＣ。

ＡＩＣ，ＡＯＣ及びＡＯＣのうち、ＡＩＣとＡＯＣとを
入力されるＮＡＮＤ回路ＮＡＩ、ＡＩＣとＡＯＣとを入
力されるＮＡＮＤ回路ＮＡ２、ＡＩＣとＡＯＣとを入力
されるＮＡＮＤ回路ＮＡ３、ＡＩＣとＡＯＣとを入力さ
れるＮＡＮＤ回路ＮＡ４とが並列に設けられ、このＮＡ
ＮＤ回路ＮＡＩ〜ＮＡ４の出力端にそれぞれインバータ
ＩＮＶＢ１〜ＩＮＶ３４の入力端が接続されている。イ
ンバータＩＮＶ３１の出力端はトランジスタＧＣＯＯ及
びＧＣＩＯのゲートに接続され、インバータＩＮＶ３２
の出力端はトランジスタＧＣ１１及びＧＣ２１のゲート
に接続されている。またインバータＩＮＶ３３の出力端
はトランジスタＧＣ２２及びＧＣ３２のゲートに接続さ
れ、インバータＩＮＶ３４の出力端はトランジスタＧＣ
３Ｂのゲートに接続されている。

トランジスタＧＣＯＯのドレインはデータ出力１ｌ１１
００に接続され、トランジスタＧＣＩＩ及びＧＣＩＯの
ドレインはデータ出力線１１０１に接続されている。ト
ランジスタＧＣ２１及びＧＣ２２のドレインはデータ出
力線１１０２に接続され、トランジスタＧＣ３２及びＧ
Ｃ３３のドレインはデータ出力線ｌ１０３に接続されて
いる。

トランジスタＧＣＯＯ１にＣ１ｌ、ＧＣ２２及びＧＣ３
ＢのソースはＩ１０バッファ２０の入力端に接続され、
トランジスタＧＣＩＱ、ＧＣ２１、ＧＣ３２のソースは
Ｉ１０バッファ３０の入力端に接続されている。そして
、Ｉ１０バッファ２０及び３０の出力端は、それぞれ出
力線４００及び４５０に接続されている。またＩ１０バ
ッファ３０には、ＮＡＮＤ回路ＮＡＩＬ及びＮＡｌ２、
インバータＩＮＶ３５を有する回路１０ａが信号線８６
０を介して接続されている。ＮＡＮＤ回路ＮＡＩＩの二
つの入力端には、上述した信号ＡＯＣ及びＡＩＣが入力
され、このＮＡＮＤ回路ＮＡＩＩの出力端はＮＡＮＤ回
路ＮＡｌ２の一方の入力端に接続されている。ＮＡＮＤ
回路ＮＡｌ２の他の入力端には信号ＲＴが入力され、こ
のＮＡＮＤ回路ＮＡｌ２の出力端にはインバータＩＮＶ
３５の入力端が接続され、インバータＩＮＶ３５の出力
端は信号線８６０に接続されている。ここで、ＮＡＮＤ
回路ＮＡｌ２に入力される信号ＲＴは、リード転送モー
ドの場合にのみハイレベルになり、インバータＩＮＶ３
５から出力される信号８６０は、リード転送モードであ
ってかつ列アドレスｎが４ｊ＋３の場合にのみＩ１０バ
ッファ３０を動作させるレベルに変化する制御信号であ
る。

このＩ１０線選択バッファ１０は、次のように動作する
。Ｉ１０線選択バッファ１０には、後述するようにデー
タ出力線群Ｉ１０から４つのデータが入力される。この
データのうち、選択信号ＹＯ〜Ｙ３によって該当するデ
ータが１ないし２つ選択されて、Ｉ１０バッファ２０ま
たは３０により増幅される。

列アドレスｎが４ｊ＋３以外の場合、例えば４１の場合
は、ＡＯＣ及びＡＩＣが共に０であり、選択信号ＹＯの
みハイレベルで他の信号Ｙ１〜Ｙ３はロウレベルとなる
。これにより、トランジスタＧＣＯＯ及びＧＣＩＯのみ
が導通し、データ出力線■１００及びｌ１０１より与え
られたデータが、それぞれＩ１０バッファ２０及び３０
に入力される。さらに、列アドレスｎが４ｊ＋１の場合
は、トランジスタＧＣ１１及びＧＣ２１が導通してデー
タ出力線ｌ１０１及びｌ１０２を転送されてきたデータ
がそれぞれＩ１０バッファ２０及び３０に入力され、列
アドレスｎが４ｊ＋２の場合は、トランジスタＧＣ２２
及びＧＣ３２が導通してデータ出力線■１０２及びｌ１
０３を経たデータがそれぞれＩ１０バッファ２０及び３
０に入力される。

このように、列アドレスｎが４ｊ＋３以外であって読み
出しモードあるいはリード転送モードのときは、列アド
レスｎとｎ＋１のデータが、４つのデータのなかから選
択増幅されて、データ線４００及び４５０に転送される
。そして通常の読みだしモードでは、回路１０ａの制御
によりＩ１０バッファ３０は動作せず、列アドレスｎの
デー夕のみがＩ１０バッファ２０よりデータ線４００へ
転送される。

逆に、列アドレスｎが４ｊ＋３の場合には選択信号Ｙ３
のみがハイレベルになる。これにより、トランジスタＧ
Ｃ３３のみが導通し、データ出力線■１０３から転送さ
れてきたデータがＩ１０バッファ２０へ入力される。こ
のデータは、Ｉ１０バッファ２０で増幅された後、デー
タ線４００へ出力される。この場合には、回路１０ｇの
制御によりＩ１０バッファ３０は動作せず、データ線４
５０へはデータの転送が行われない。

このように、Ｉ１０線選択バッファ１０はデータ出力線
群Ｉ１０から与えられたデータのうち、列アドレスｎ１
又はｎ及びｎ＋１のデータを、動作モード及び列アドレ
スｎに応じて選択して増幅する機能を有している。

このような構成を備えた本実施例の回路の動作について
、第１図を参照して説明する。先ず、列アドレスｎの１
つのデータを読み出す通常の読み出しモード時では、以
下のように動作する。列アドレスｎが３であるとすると
、列アドレスバッファ７０に入力された３の列アドレス
信号か増幅され、信号線７００を経て列デコーダＣＤＯ
か選択される。列デコーダＣＤＯには、列選択線Ｃ３Ｌ
Ｏ及びＴＳＬＯが接続されている。しかし、転送モード
の場合を除いて、列選択線ＴＳＬＯによって列選択ゲー
ト３００のカラムゲートトランジスタＴＧＯが導通する
ことがないように、列デコーダ制御回路８０により制御
されている。

従ってこの場合は、列デコーダＣＤＯからは列選択線Ｃ
３ＬＯを介して列選択ゲート２００のカラムゲートトラ
ンジスタＧＯ〜Ｇ３か導通ずる。

これにより、列アドレスが０〜３のメモリセルＭＣＯ〜
ＭＣ３のデータが読み出され、それぞれデータ出力線１
１００〜ｌ１０３を経てＩ１０線選択バッファ１０に入
力される。

Ｉ１０線選択バッファ１０において、上述したようにメ
モリセルＭＣＯ〜ＭＣ３のデータのうちメモリセルＭＣ
３のデータのみが選択されて増幅され、データ線４００
に出力される。読み出し動作の場合は、ゲート６０及び
６５のうち、ゲート６０のみが開き、このデータはデー
タ線４００ａ。

４１０を介して出力バッファ５０より外部へ出力される
。このような読み出し動作は、列アドレスが３以外の場
合でも同様である。

次に、リード転送モードであって、かつ二つの連続した
列アドレスｎ及びｎ＋１のデータを読み出して、テンポ
ラリレジスタ９０に格納する動作について説明する。先
ず、列アドレスｎ及びｎ＋１が同じ列選択線Ｃ５Ｌに属
する場合、即ちｎが４ｊ＋３（ｉは０以上の整数）以外
の場合について述べる。列アドレスｎが５の場合を例に
とると、列デコーダＣＤＩが選択される。列デコーダＣ
ＤＩには、列選択線Ｃ３ＬＩ及びＴＳＬＩが接続されて
いるが、列デコーダ制御回路８００の制御によりｎが４
ｊ＋３の場合を除いて列選択ゲート３００は開くことは
ない。列選択ゲート２００のカラムゲートトランジスタ
０４〜Ｇ７が導通し、４ビットのデータがデータ出力線
１１００〜ｌ１０３に読み出される。

読み出されたデータは、■１０線選択バッファ１０によ
り列アドレスｎ及びｎ＋１のデータのみが増幅され、デ
ータ線４００及び４５０に出力される。また列デコーダ
制御回路８０により、ｎ＋１アドレスデータ専用バッフ
ァ４０及びゲート６０は動作しない状態にある。ゲート
６５は開いた状態にあり、この二つのデータはゲート６
５を介してデータ線４２０及び４６０へ転送される。

これにより、２ビットのテンポラリレジスト９０に、列
アドレスｎ及びｎ＋１のデータが格納されることになる
。このようにして、列アドレスｎが４ｊ＋３以外の場合
に、データ出力線Ｉ１０に読み出されたデータのうち２
ビットが選択増幅された後、テンポラリレジスタ９０へ
格納される。

読み出し転送モードであって、アドレスｎ及びｎ＋１が
異なる列選択線ＣＳＬに跨がって接続されている場合、
即ちｎが４ｊ＋３の場合には、以下のように動作する。

例えば列アドレスｎが７であるとすると、列デコーダＣ
Ｄ１が選択される。

そして、読み出しモードでかつ列アドレスｎが４ｊ＋３
のときには、列デコーダＣＤＩの出力により列選択ゲー
ト２００のカラムゲートトランジスタＧ４〜Ｇ７と、列
選択ゲート３００のカラムゲートトランジスタＴＧＩが
共に選択される。これにより、列アドレスｎか４〜７の
メモリセルＭＣ４〜ＭＣ７に格納されているデータは、
データ出力線１１００〜ｌ１０３に読み出され、列アド
レスｎが８のメモリセルＭＣ８に格納されているデータ
は、データ出力線Ｔｌ１０に読み出される。

そして読み出された列アドレス４〜７のデータはＩ１０
線選択バッファ１０に与えられ、列アドレス８のデータ
はｎ＋１アドレスデータ専用バッファ４０に与えられる
。列アドレス７のデータのみが、Ｉ１０線選択バッファ
１０において選択されて増幅される。また列アドレス８
のデータが、ｎ＋１アドレスデータ専用バッファ４０に
より増幅される。

増幅された列アドレス７のデータは、データ線４００に
出力される。この場合には、ゲート６０及び６５のうち
、ゲート６０は閉じた状態にあり、ゲート６５が開いて
いる。これにより、列アドレス７のデータはデータ線４
２０を介してテンポラリレジスタ９０へ送られ格納され
る。一方、列アドレス８のデータは、ｎ＋１アドレスデ
ータ専用バッファ４０から出力されてゲート６５を介し
てデータ線４６０に転送され、テンポラリレジスタ９０
に列アドレス７のデータと同時に格納される。

列アドレスｎが最も大きい場合、即ちここでは２５５の
場合には、同時に読み出すべき列アドレスｎ＋１は０と
なる。ダリアドレスｎが２５２〜２５５の場合には、対
応する列デコーダは列デコーダＣＤ６Ｂである。ところ
が、列アドレス２５５及び列アドレスＯとでは距離が大
きく離れており、列デコーダＣＤ６３から列アドレスＯ
のメモリセルＭＣＯをアクセスすることはできない。

そこで、列アドレス０のデータを読み出せるように、列
デコーダＣＤ−１が専用に設けられ、さらにこの列デコ
ーダＣＤ−１の出力が与えられる列選択ゲート３００に
カラムゲートトランジスタＴＧ−１が設けられている。

これにより、読みだし転送モードであって列アドレスｎ
が２５５の場合には、列デコーダＣＤ６３及びＣＤ−１
の両者が列デコーダ制御回路８０により選択される。メ
モリセルＭＣ２５２〜ＭＣ２５５のデータがデータ出力
線ｌ１００〜ｌ１０３に読み出され、列アドレス０のデ
ータがデータ出力線Ｔｌ１００に読み出される。以降の
動作は、列アドレスｎが２５５以外の場合と同様であり
、列アドレス２５５のデータと列アドレス０のデータが
テンポラリレジスタ９０に格納される。

このように、いかなる列アドレスね及びｎ＋１に対して
も支障なくデータを読み出すことができるだけでなく、
第９図及び第１０図に示された従来の装置と異なり列デ
コーダＣＤの数を大幅に減少させることができる。これ
により、高集積化が達成される。

次に本実施例において、不良セルが存在する場合のアド
レスデコーダ系統の構成について、第３図を用いて説明
する。ここで、データ出力線Ｉ１０線、Ｔｌ１０線や制
御部については第１図に示された構成と同様であり、第
３図においては省略されている。普通列として、列アド
レス４（ｊ−１）〜４　（ｊ−１）　＋３．４ｊ〜４ｊ
＋３．４（ｊ＋１）〜４　（ｊ＋ｌ）＋３、・・・が設
けられている。普通列のうち４　（ｊ−１）〜４　（ｊ
−１）＋３、及び４（ｊ＋１）〜４　（ｊ＋１）　＋３
、・・・は正常に動作するノーマル列であり、４ｊ〜４
ｊ＋３は不良セルが存在する不良列であるとする。

この不良列が、スペア列５ｏ−８３に置換されている。

普通列のうち、列アドレスが４　（ｊ−１）〜４（ｊ−
１）　＋３のメモリセルと列デコーダＣＤｊ−１が列選
択線Ｃ５Ｌｊ−１により接続され、列アドレスが４５の
メモリセルと列デコーダＣＤｊ−１が列選択線ＴＳＬｊ
−１により接続されている。同様に、列アドレスが４ｊ
〜４ｊ＋３のメモリセルと列デコーダＣＤｊが列選択線
Ｃ５Ｌｊにより接続され、列アドレスが４　（ｊ＋１）
のメモリセルと列デコーダＣＤｊが列選択線ＴＳＬｊに
より接続されている。

列アドレスが４　（ｊ＋１）〜４　（ｊ＋１）　＋３に
ついても、接続関係は同様である。それぞれの列デコー
ダＣＤは、ＮＯＲ回路ＮＲＩ及びＮＲ２と、ＮＡＮＤ回
路Ｎ回路Ｎ力、例えば列デコーダＣＤｊ−１ではＮＯＲ
回路ＮＲＩの出力端と列選択線Ｃ３Ｌｊ−１とが接続さ
れ、列選択線ＴＳＬｊ−１とＮＯＲ回路ＮＲ２の出力端
とが接続されている。ＮＯＲ回路ＮＲＩの一方の入力端
は信号線８０６に接続され、他方の入力端はＮＯＲ回路
ＮＲ２の一方の入力端とＮＡＮＤ回路Ｎ回路Ｎ力端とに
接続されている。ＮＯＲ回路ＮＲ２の他方の入力端は、
信号線８０７に接続されている。ＮＡＮＤ回路Ｎ回路Ｎ
力の入力端は、それぞれ列アドレス線対７００に接続さ
れている。

信号線８０６はインバータＩＮＶＩの出力端に接続され
、信号線８０７はインバータＩＮＶ２の出力端に接続さ
れている。インバータＩＮＶＩの入力端には信号Ｃ５Ｐ
Ｎが入力され、インバータＩＮＶ２の入力端には信号Ｎ
ＴＡＰが入力される。

スペア列ＳＯ〜Ｓ３のうち、列アドレスかＯのスペア列
ＳＯは、スペア列選択線５ＴＳＬによりインバータＩＮ
ＶＩＩの出力端に接続され、このインバータＩＮＶ１１
の入力端はインバータＩＮｖ１２の出力端に接続されて
いる。またスペア列ＳＯ〜Ｓ３は、いずれもスペア列選
択線５Ｃ３ＬによってインバータＩＮＶ１３の入力端に
接続されている。そして、インバータＩＮＶ１２の入力
端には信号５ＴＡＰが入力され、インバータＩＮＶ１Ｂ
の入力端には信号Ｃ５ＰＮが入力される。

不良のメモリセルがどの列アドレスに存在するかという
情報は、ヒユーズ８１及び８２に書き込まれている。ヒ
ユーズ８１及び８２のうち、ヒユーズ８１の方には、４
５〜４ｊ＋３の列アドレス信号が入力されると、ロウレ
ベルの信号Ｃ３ＰＮが出力されるように、予め内部のヒ
ユーズが溶断されてプログラムされている。ヒユーズ８
２には、４　（ｊ−１）〜４　（ｊ−１）　＋３の列ア
ドレス信号が入力されると、ロウレベルの信号Ｃ３ＰＴ
が出力されるようにプログラムされている。

ヒユーズ８１は、列アドレス信号を入力されると信号Ｃ
５ＰＮを出力線８０６とインバータＩＮＶ１３の入力端
に出力するものである。また、ヒユーズ８２の出力端は
、インバータＩＮＶ２１の入力端とＮＯＲ回路ＮＲ１２
の一方の入力端に接続されている。ＮＯＲ回路ＮＲ１２
の他方の入力端は、ＮＯＲ回路ＮＲＩＩの一方の入力端
とインバータＩＮＶ２２の出力端に接続され、さらにＮ
ＯＲ回路ＮＲＩＩの他方の入力端にはインバータＩＮＶ
２１の出力端が接続されている。ここで、インバータＩ
ＮＶ２２の入力端には信号ＣＮＴＬが入力されるが、こ
の信号は読み出しモードでかつ列アドレスのｎとｎ＋１
が二つの列選択線Ｃ５Ｌに跨がる場合、即ち本実施例で
はｎが４１＋３の場合にのみハイレベルになる信号であ
る。

ヒユーズ８１及び８２に、それぞれ不良セルの存在する
列アドレス（ここでは、４ｊ〜４ｊ＋３）の情報を書き
込む場合に、書き込む際に与えるべき列アドレスｎと動
作時に入力すべき列アドレス信号の関係は以下のようで
ある。上述したように、ヒユーズ８１はダリアドレスｎ
が４ｊ〜４ｊ＋３の場合にロウレベルの信号Ｃ３ＰＮを
出力し、ヒユーズ８２は列アドレスｎが４　（ｊ−１）
〜４（ｊ−１）＋３の場合にロウレベルの信号Ｃ５ＰＮ
を出力する。このように、ヒユーズ８１と８２とでは、
列アドレスｎが４つずつずれた関係にある。

従って、ヒユーズ８１と８２とに動作時に与える列アド
レスｎを同じにする場合には、第５図に示されたように
、書き込む際にヒユーズ８１には列アドレス４１〜４１
＋３の情報を与え、ヒユーズ８２には４つずつずれた情
報である列アドレス４（ｉ−１）〜４（ｉ−１）＋３を
与える必要がある。

逆に、第６図に示された場合のように、書き込み時にヒ
ユーズ８１ａ及び８２ａに同じ列アドレスｎｉ＋３の情
報を与える場合には、ヒユーズ８２ａの入力端には加算
器８５を接続しておく必要がある。加算器８５は、列ア
ドレスｎの情報を入力されて、４を加算した値ｎ＋４の
情報をヒユーズ２に出力するものである。これにより、
ヒユーズＢ２２．は列アドレスｎが４　（ｊ−１）　〜
４（ｊ−１）＋３の場合に、ロウレベルの信号Ｃ３ＰＴ
を出力することができる。

このような構成を備えた第３図の回路は、次のように動
作する。先ず、ノーマル列か選択される場合には、制御
信号ＣＮＴＬはロウレベルであり、普通列側の列選択線
ＴＳＬ、及びスペア列側の列選択線５ＴＳＬは共にロウ
レベルであり、この列線に接続されたメモリセルはいず
れもアクセスされない。列アドレスｎが４ｊ〜４ｊ＋３
以外の場合には、ヒユーズ８１の出力信号Ｃ３ＰＮはハ
イレベルであり、インバータＩＮＶＩにより反転されて
ロウレベルの信号が信号線８０６に出力される。このロ
ウレベルの信号が列デコーダＣＤのＮＯＲ回路ＮＲＩに
与えられる。これにより、列アドレス信号線対７００の
レベルに応じて列選択線群Ｃ８Ｌのいずれかが選択され
ることになる。

またこの場合には、ハイレベルの信号Ｃ３ＰＮがインバ
ータＩＮＶ１３に入力されて、スペア列選択線５Ｃ５Ｌ
はロウレベルに保持されている。よって、列アドレスｎ
を含んだ普通カラム側の４つのデータが図示されていな
いデータ出力線群Ｉ１０に読み出される。この実施例に
おいても、第１図に示された制御部１００と同様のもの
か設けられている。Ｉ１０線選択バッファ１０により、
読み出された４つのデータのうち、該当する列アドレス
ｎの１ビットのデータか選択増幅される。

列アドレスｎが、４１〜４ｊ＋３のいずれかの不良列に
相当する場合には、ヒユーズ８１からの出力される信号
Ｃ３ＰＮはロウレベルである。これにより、普通列側の
列選択線Ｃ８Ｌは選択されず、スペア列選択線５ＣＳＬ
が選択される。スペア列から４つのデータがデータ出力
線群Ｉ１０に読み出されて、Ｉ１０線選択バッファ１０
でこのうち該当する１ビットのデータか選択増幅される
。

このように通常の読みだしモードでは、インバータ２２
にはロウレベルの信号ＣＮＴＬが与えられ、普通列側の
列選択線ＴＳＬとスペア列選択線５ＴＳＬはいずれも選
択されない。従って、不良列を選択した場合にも、支障
なく代わりにスペアセルを選択することが可能となる。

次に、読み出しモードで二つの連続した列アドレスのデ
ータを読み出して、テンポラリレジスタ９０へ格納する
場合の動作について説明する。この動作では、第４図に
示されたように、列アドレスｎとｎ＋１が普通列がスペ
ア列かによって、次のように（１）〜（４）の４通りに
分類される。

（１）　列アドレスｎ及びｎ＋１が、共にノーマル列の
場合（ｎ≦４（ｊ−１）＋２又はｎ≧４　（ｊ＋１）　
） この場合には、ヒユーズ８１の出力信号Ｃ５ＰＮはハイ
レベルに、ヒユーズ８２の出力信号Ｃ５ＰＴは列アドレ
スｎが４　（ｊ−１）　〜４（ｊ−１）　＋２の場合に
ロウレベル、他の場合はハイレベルになる。

（２）　列アドレスｎがノーマル列で、列アドレスｎ＋
１がスペア列の場合 （ｎ−４（ｊ−１）＋３） この場合には、ヒユーズ８１の出力信号Ｃ３ＰＮはハイ
レベルに、ヒユーズ８２の出力信号Ｃ５ＰＴはロウレベ
ルになる。

（３）　列アドレスｎ及びｎ＋１がいずれもスペア列の
場合であって、ｎが４ｊ＋３以外の場合（４ｊ≦ｎ≦４
ｊ＋２） この場合には、ヒユーズ８１の出力信号Ｃ３ＰＮはロウ
レベルに、ヒユーズ８２の出力信号Ｃ５ＰＴはハイレベ
ルになる。

（４）　列アドレスｎがスペア列で、列アドレスｎ＋１
がノーマル列の場合（ｎ−４７＋３）この場合には、ヒ
ユーズ８１の出力信号Ｃ５ＰＮはロウレベルに、ヒユー
ズ８２の出力信号Ｃ５ＰＴはハイレベルになる。

以下、（１）〜（４）の各場合の動作について説明する
。

（１）列アドレスｎ及びｎ＋１が、共に普通列の場合 ヒユーズ８１の出力信号Ｃ５ＰＮ、及びヒユーズ８２の
出力信号Ｃ３ＰＴは、共にハイレベルとなる。列アドレ
スｎが４ｊ＋３以外の場合は、インバータＩＮＶ２２に
はロウレベルの信号ＣＮＴＬか入力される。これにより
、ＮＯＲ回路ＮＲＩＩからの出力信号ＮＴＡＰ、及びＮ
ＯＲ回路ＮＲ１２からの出力信号５ＴＡＰは共にロウレ
ベルとなる。これにより、列選択線ＴＳＬ、スペア列選
択線５ＴＳＬは共に選択されずロウレベルになる。

ヒユーズ８１からの出力信号Ｃ５ＰＮがハイレベルであ
るため、列アドレス信号線対７００のレベルに応じてい
ずれかの列デコーダＣＤが選択される。選択された列デ
コーダＣＤに接続されている列選択線Ｃ８に接続された
４つのメモリセルからデータが読み出され、データ出力
線群Ｉ１０に出力される。

以降の動作は、不良セルが存在せず列アドレスｎが４ｊ
＋３以外のときと同様であり、最終的には列アドレスｎ
及びｎ＋１の２ビットのデータかテンポラリレジスタ９
０へ格納される。

列アドレスｎが４ｊ＋３の場合にも、同様にヒユーズ８
１及び８２からの出力信号ｎ７玉及びＣ３ＰＴは、いず
れもハイレベルである。よって列アドレスｎが４ｊ＋３
以外の場合と同様に、列アドレス信号線対７００のレベ
ルに応じて任意の列デコーダＣＤが選択され、この列デ
コーダＣＤ接続されたメモリセルのデータが読み出され
ることになる。

列アドレスｎが４ｊ＋３の場合には、信号ＣＮＴＬはハ
イレベルになる。ヒユーズ８２からの出力信号Ｃ９ＰＴ
のレベルに応じて、信号ＮＴＡＰ又は信号５ＴＡＰのい
ずれかはハイレベルとなるが、この場合には信号Ｃ３Ｐ
Ｔがハイレベルになるため、信号ＮＴＡＰもハイレベル
になる。そして、ハイレベルの信号ＮＴＡＰがインバー
タＩＮＶ２により反転されて、列選択線Ｃ３Ｌ及びＴＳ
Ｌに接続された５つのメモリセルのデータが、データ出
力線群Ｉ１０及びＴｌ１０に読み出される。この後の動
作は、不良セルが存在せず列アドレスｎが４ｊ＋３の場
合と同様であって、最終的に列アドレスｎ及びｎ＋１の
２つのデータがテンポラリレジスタ９０に格納される。

このように、不良セルが存在する場合にも支障なくデー
タの読みたしが可能である。

（２）　列アドレスｎがノーマル列で、列アドレスｎ＋
ｌがスペア列の場合 列アドレスｎは、必然的に４　（ｊ−１）　＋３の場合
に限られる。この場合には、ヒユーズ８１からの出力信
号Ｃ３ＰＮはハイレベルで、ヒユーズ８２の出力信号Ｃ
５ＰＴはロウレベルである。また、信号ＣＮＴＬはハイ
レベルとなる。信号Ｃ５ＰＮがハイレベルであるため、
信号線８０６の電位はロウレベルとなり、列アドレス信
号線対７００によって対応する列デコーダＣＤｊ−１が
選択され、列アドレスｎのデータを含んだ４ビットのデ
ータがデータ出力線Ｉ１０線群に読み出される。

一方、列アドレスｎ＋１のデータは不良列に代えてスペ
ア列より読み出さなければならない。信号Ｃ３ＰＴがロ
ウレベルで、信号ＣＮＴＬがハイレベルであるため、ロ
ウレベルの信号ＮＴＡＰとハイレベルの信号５ＴＡＰが
出力される。信号ＮＴＡＰがロウレベルであるため、列
デコーダＣＤｊ−１より信号ＴＳＬｊ−１はロウレベル
となり、不良列４ｊからはデータは読み出されない。

代わりに、信号５ＴＡＰがハイレベルであるため、イン
バータＩＮＶＩＩ及びＩＮＶ１２を介してスペア列選択
線傷５ＴＳＬはハイレベルとなり、スペア列ＳＯのデー
タがデータ出力線Ｔｌ１０に読み出される。以降は（１
）の場合と同様に、列アドレスｎ及びｎ＋１のデータが
テンポラリレジスタ９０へ格納される。

（３）　列アドレスｎ及びｎ＋１が、共にスペア列の場
合 この場合は、列アドレスｎは４ｊ〜４ｊ＋２となる。信
号Ｃ５ＰＮはロウレベル、信号Ｃ５ＰＴはハイレベルで
あり、信号ＣＮＴＬはロウレベルである。また信号ＮＡ
ＴＰ及び信号５ＴＡＰは共にロウレベルとなる。

信号Ｃ５ＰＮがロウレベルであるため、信号線８０６の
電位はハイレベルになり、列デコーダＣＤからの列選択
線Ｃ５Ｌは常にロウレベルでノーマル列からはデータは
読み出されない。代わりに信号Ｃ５ＰＮがインバータＩ
ＮＶ１Ｂを介してスペア列選択線５Ｃ５Ｌに転送され、
ハイレベルとなってスペア列５Ｏ−Ｓ３に与えられる。

これにより、スペア列から４ビットのデータがデータ出
力線Ｔｌ１０へ読み出される。そして、このうちの列ア
ドレスｎ及びｎ＋１の２ビットのデータが選択増幅され
て、テンポラリレジスタ９０へ格納される。

（４）　列アドレスｎがスペア列で、列アドレスｎ＋１
がノーマル列の場合 列アドレスｎが４ｊ＋３の場合のみに限られる。

信号Ｃ５ＰＮはロウレベル、信号Ｃ５ＰＴはハイレベル
となる。信号ＣＮＴＬはハイレベルであり、スペア列選
択線５Ｃ５Ｌはハイレベルとなる。

信号Ｃ５ＰＮがロウレベルであるため、列選択線Ｃ５Ｌ
はロウレベルとなり、ノーマル列からは列アドレスｎに
相当するデータは読み出されない。

ｆａ号ｃｓＰＮはロウレベルであるため、スペア列選択
線５Ｃ５Ｌはハイレベルとなってスペア列線より４ビッ
トのデータがデータ出力線Ｔｌ１０に読み出される。

そして列アドレスｎ＋１のデータは、次のようにしてノ
ーマル列より読み出される。信号ＣＮＴＬと信号Ｃ５Ｐ
Ｔが共にハイレベルであるため、信号ＮＴＡＰはハイレ
ベル、信号５ＴＡＰはロウレベルとなる。信号ＮＡＴＰ
がハイレベルであるため、信号線８０７のレベルはロウ
レベルとなり、列アドレスｎに対応して列デコーダＣＤ
か選択される。この列デコーダＣＤによって、列選択線
ＴＳＬがハイレベルとなり、ノーマル列４（ｊ＋１）の
データがデータ出力線Ｔｌ１０に読み出される。

この結果、スペア列ＳＯ〜Ｓ３とノーマル列４（ｊ＋１
）の５ビットのデータのうち、列アドレスｎ及びｎ＋１
の２ビットのデータが選択増幅され、テンポラリレジス
タ９０へ格納される。

このように、不良セルが存在しスペア列に置換されてい
る場合には、選択すべき列アドレスｎと不良セルの存在
する列アドレスによって４通りの場合が生じるが、本実
施例によればいずれの場合にも支障なくアクセスするこ
とが可能である。

ここで、不良セルが存在する列アドレスｎを書き込む回
路として、二つのヒユーズ８１及び８２を備えているが
、以下のような理由に基づいている。上述の（１）〜（
４）の場合のうち、（１）及び（３）の場合には列アド
レスｎ及びｎ＋１がノーマル列とスペア列とに跨がらな
い。従って、このような場合にはヒユーズ８１のみを設
けて、出力信号Ｃ５ＰＮを生成すれば足りる。ところが
（２）及び（４）の場合には、列アドレスｎとｎ＋１と
でノーマル列とスペア列とに跨がる。従って、列アドレ
スｎとｎ＋１のうちいずれがノーマル列であるかを区別
する必要が生じ、ヒユーズ８２をさらに備えなければな
らない。

即ち、列アドレスｎが不良列を含む列デコーダＣＤｊを
選択する場合にのみロウレベルになる信号Ｃ３ＰＮを出
力するヒユーズ８１と、前段の列デコーダＣＤｊ−１を
選択する列アドレスの場合にのみロウレベルとなる信号
ｍを出力するヒユーズ８２とを設ける。これにより、（
２）の場合には信号Ｃ３ＰＮはハイレベルで信号Ｃ５Ｐ
Ｔはロウレベルになり、（４）では信号Ｃ５ＰＮはロウ
レベルで信号Ｃ３ＰＴはハイレベルになるため、両者の
区別が可能となる。

上述した実施例は一例であり、本発明を限定するもので
はない。例えば、データ出力線群１１０の本数を４本と
し、Ｉ１０線選択バッファ１０への入力を４ビットとし
ているが、８ビットあるいは１６ビットというように拡
張することは容易であり、本発明を同様に適用すること
ができる。また、本発明は１つの列アドレスで複数のデ
ータをアクセスする多ビット構成のデュアルポートメモ
リに対しても適用することができる。

〔発明の効果〕

以上説明したように本発明の半導体記憶装置によれば、
列アドレスｎ及びｎ＋１が２本の列選択線に跨がる場合
、列アドレスｎが属する第１の列選択線と列アドレスｎ
＋ｌが属する第２の列選択線との制御によりビット線対
とデータ出力線対とを接続して２ビットのデータを支障
なく読み出すことができるため、バイブラインインター
リーブ方式を採用して動作を高速化することができると
共に、列デコーダの数は容箱１の列選択線につき１つず
つで足りるため、列デコーダの数の増大を防止すること
によって高集積化が可能となる。また、不良セルが存在
しスペアセルに置換した場合であって、列アドレスｎ及
びｎ＋１が２本の列選択線に跨がる場合にも、列アドレ
スｎ及びｎ＋１の両者とも不良セルが存在しない場合、
あるいは両者共に不良セルが存在する場合、いずれか一
方に不良セルが存在する場合のいずれにおいても、ビッ
ト線対又はスペアビット線対とデータ出力線対とを接続
して２ビットのデータを支障なく読み出すことができ、
歩留まりの向上に寄与することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の列アドレ
スデコード系及びＩ１０線系の主要な構成を示した回路
図、第２図は同装置におけるＩ１０線選択バッファの構
成を示した回路図、第３図は同装置における不良列をス
ペア列に変換するデコード系の構成を示した回路図、第
４図は同装置において、列アドレスｎにより列アドレス
ｎ及びｎ＋１がノーマル列とスペア列のいずれであるが
、さらにヒユーズからの信号がハイレベルとロウレベル
のいずれになるかを示した説明図、第５図は同装置にお
けるヒユーズ８１及び８２へ不良列の情報を書き込む時
の列アドレスと動作時の列アドレスとの関係を示したブ
ロック図、第６図は同装置におけるヒユーズ８１ａ及び
８２ａへ不良列の情報を書き込む時の列アドレスと動作
時の列アドレスとの関係を示したブロック図、第７図は
従来の半導体記憶装置の列アドレスデコード系及び１１
０線系の主要な構成を示した回路図、第８図はパイプラ
インインターリーブ方式によりシリアルアクセスを行う
場合の各制御信号の動作波形を示したタイミングチャー
ト、第９図は第７図に示された半導体記憶装置を改良し
た装置の構成を示した回路図、第１０図は第７図に示さ
れた半導体記憶装置を改良した装置の構成を示した回路
図である。 １０・・・Ｉ１０線選択バッファ、４０・・・ｎ＋１ア
ドレスデータ専用バッファ、５０・・・出力バッファ、
６０．６５・・・ゲート、７０・・・列アドレスバッフ
ァ、８０・・・列デコーダ制御回路、９０・・・テンポ
ラリレジスタ、１００・・・制御部、２００，３００・
・・列選択ゲート、４００，４００ａ、４００ｂ、４１
０゜４２０．４５０，４５０ａ、４５０ｂ、４６０−・
・ｎアドレスデータ線対、７００・・・列アドレス線群
、８００・・・列デコーダ制御信号群、８０６，８０７
・・・データ線、１１００〜１１０３・・・データ出力
線群、ＭＣ０−ＭＣ２５５・・・メモリセル、ＢＬＯ〜
ＢＬ２５５・・・ビット線、ＧＯ〜Ｇ２５５．ＴＧ−１
〜ＴＧ６２・・・カラムゲートトランジスタ、Ｃ３Ｌ、
ＴＳＬ・・・列選択線、ＣＤ−１〜ＣＤ６Ｂ・・・列デ
コーダ、ＮＡ、ＮＡＩ〜ＮＡ４．ＮＡＩＩ。 ＮＡ１２＝−ＮＡＮＤ回路、ＩＮＶＩ、ＩＮＶ２゜ＩＮ
ＶＩＩ〜ＩＮＶ１Ｂ、　　ＩＮＶ２１゜ＩＮＶ２２．Ｉ
ＮＶ３１〜ＩＮＶ３５・・・インバータ、ＮＲＩ、ＮＲ
２，ＮＲＩＩ、ＮＲ１２・・・ＮＯＲ回路。 出願人代理人　　佐　　藤　　−雄 第１　図 第４図 第７図 早Ｌ３　図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルがマトリクス状に配置されたメモリセル
   アレイと、 前記メモリセルに不良セルがある場合、この不良セルに
   代わって用いられるスペアセルが配置された冗長メモリ
   セルアレイと、 前記メモリセルを列方向に接続するビット線対と、 前記スペアセルを列方向に接続するスペアビット線対と
   、 前記不良セルの列アドレスと、前記不良セルに置き換わ
   って用いられるスペアセルの列アドレスの情報を記憶し
   ており、列アドレス信号を入力され、この列アドレスｎ
   （ｎは０以上の整数）及びｎ＋１に前記不良セルが属し
   ない場合には列デコーダを選択し、この列アドレスｎ及
   びｎ＋１に共に前記不良セルが属する場合にはスペア列
   デコーダを選択し、この列アドレスｎ又はｎ＋１のいず
   れか一方に前記不良セルが属する場合には前記列デコー
   ダ及び前記スペア列デコーダを選択する列アドレス情報
   記憶回路と、 前記列アドレス情報記憶回路により選択されると、列ア
   ドレス信号を与えられて解読し、第１又は第２の列選択
   線を選択する列デコーダと、前記列デコーダにより選択
   された前記第１の列選択線により制御されて、前記ビッ
   ト線対と第１のデータ出力線対とを接続する第１の列選
   択ゲートと、 前記列デコーダにより選択された前記第２の列選択線に
   より制御されて、ｍ−１（ｍは２以上の整数）おきに前
   記ビット線対と第２のデータ出力線対とを接続する第２
   の列選択ゲートと、 前記列アドレス情報記憶回路により選択されると、第３
   又は第４の列選択線を選択するスペア列デコーダと、 前記スペア列デコーダにより選択された前記第３の列選
   択線により制御されて、前記スペアビット線対と前記第
   １のデータ出力線対とを接続する第３の列選択ゲートと
   、 前記スペア列デコーダにより選択された前記第４の列選
   択線により制御されて、前記スペアビット線対と前記第
   ２のデータ出力線対とを接続する第４の列選択ゲートと
   、 前記第１のデータ出力線対からｍビットのデータを与え
   られると、このうち列アドレスｎ、又はｎ及びｎ＋１の
   データを選択して増幅し出力する第１のバッファと、 前記第２のデータ出力線対から１ビットのデータを与え
   られると、このデータを増幅し出力する第２のバッファ
   と、 前記第１又は第２のバッファから出力されたデータを与
   えられて格納するレジスタとを備えており、 連続した列アドレスｎ及びｎ＋１がいずれも１本の前記
   第１の列選択線に属し、さらに不良セルが属しない場合
   には、前記列アドレス情報記憶回路により前記列デコー
   ダが選択され、この第１の列選択線に接続されたｍビッ
   トのデータが、前記第１の列選択ゲート、前記第１のデ
   ータ出力線対を介して前記第１のバッファに与えられ、
   このうち列アドレスｎ及びｎ＋１のデータが選択されて
   増幅された後、前記レジスタに格納され、 連続した列アドレスｎ及びｎ＋１が第１の列選択線のう
   ち２本に跨がって属し、さらに不良セルが属しない場合
   には、前記列アドレス情報記憶回路により前記列デコー
   ダが選択され、この列アドレスｎが属する第１の列選択
   線に接続されたｍビットのデータが、前記第１の列選択
   ゲート、前記第１のデータ出力線対を介して前記前記第
   １のバッファに与えられ、このうち列アドレスｎのデー
   タが選択されて増幅された後前記レジスタに格納され、
   さらに列アドレスｎ＋１のデータが前記第２の列選択ゲ
   ート、前記第２のデータ出力線対を介して前記第２のバ
   ッファに与えられ、増幅されて前記レジスタに格納され
   、 連続した列アドレスｎ及びｎ＋１がいずれも１本の前記
   第１の列選択線に属し、さらに不良セルが属する場合に
   は、前記列アドレス情報記憶回路により前記スペア列デ
   コーダが選択され、この第３の列選択線に接続されたｍ
   ビットのデータが、前記第３の列選択ゲート、前記第１
   のデータ出力線対を介して前記第１のバッファに与えら
   れ、このうち列アドレスｎ及びｎ＋１のデータが選択さ
   れて増幅された後、前記レジスタに格納され連続した列
   アドレスｎ及びｎ＋１が第１の列選択線のうち２本に跨
   がって属し、列アドレスｎに不良セルが属さず、列アド
   レスｎ＋１に不良セルが属する場合には、前記列アドレ
   ス情報記憶回路により前記列デコーダが選択され、この
   列アドレスｎが属する第１の列選択線に接続されたｍビ
   ットのデータが、前記第１の列選択ゲート、前記第１の
   データ出力線対を介して前記第１のバッファに与えられ
   、このうち列アドレスｎのデータが選択されて増幅され
   た後前記レジスタに格納され、さらに列アドレスｎ＋１
   のデータが前記第４の列選択ゲート、前記第２のデータ
   出力線対を介して前記第２のバッファに与えられ、増幅
   されて前記レジスタに格納され、連続した列アドレスｎ
   及びｎ＋１が第１の列選択線のうち２本に跨がって属し
   、列アドレスｎに不良セルが属し、列アドレスｎ＋１に
   不良セルが属さない場合には、前記列アドレス情報記憶
   回路により前記スペア列デコーダが選択され、この列ア
   ドレスｎが属する第３の列選択線に接続されたｍビット
   のデータが、前記第３の列選択ゲート、前記第１のデー
   タ出力線対を介して前記第１のバッファに与えられ、こ
   のうち列アドレスｎのデータが選択されて増幅された後
   前記レジスタに格納され、さらに列アドレスｎ＋１のデ
   ータが前記第２の列選択ゲート、前記第２のデータ出力
   線対を介して前記第２のバッファに与えられ増幅されて
   前記レジスタに格納されることを特徴とする半導体記憶
   装置。 ２、前記列アドレス情報記憶回路は、不良セルが列アド
   レスｎから列アドレスｎ＋ｍ−１までに属する場合、こ
   の列アドレスｎないしｎ＋ｍ−１のいずれかを入力され
   た場合にのみ出力が変化する第１の記憶回路と、この列
   アドレスｎないしｎ＋ｍ−１よりさらにｍだけそれぞれ
   小さい列アドレスｎ−ｍないしｎ−１のいずれかを入力
   された場合にのみ出力が変化する第２の記憶回路とを備
   えたことを特徴とする請求項１記載の半導体記憶装置。 ３、前記列アドレス情報記憶回路は、不良セルが列アド
   レスｎから列アドレスｎ＋ｍ−１までに属する場合、こ
   の列アドレスｎないしｎ＋ｍ−１のいずれかを入力され
   た場合にのみ出力が変化する第１の記憶回路と、列アド
   レスを入力されるとｍを加算した値にして出力する加算
   器と、前記加算器から列アドレスｎ＋ｍないしｎ＋２ｍ
   −１を入力された場合にのみ出力が変化する第２の記憶
   回路とを備えたことを特徴とする請求項１記載の半導体
   記憶装置。