JP6542482B2 - 障害隔離機能を有するマトリクス型集積回路 - Google Patents
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Description
、及び読出し用のワード線WLに基づいて動作するように構成される。読出し時に、BL及び
は、出力318を与える。BL及び
は、入力及び出力の両方を与えることができるので、これらの線またはトレースは、制御信号トレース334A〜334N(図6〜図10)のアイソレータスイッチ240A〜240N(図6〜図10)に結合することができる。メモリ素子416は、基準入力を備えなくてもよい。いくつかの例では、セル素子310A〜310H及び310M〜310X(図6〜図10)は、制御信号入力及び基準信号入力の双方を備えなくてもよい。
Claims (25)
- セル素子の2次元(2D)アレイであって、前記各セル素子が類似機能を提供する前記2Dアレイと、
前記2Dアレイの第1の軸に実質的に平行な複数の導電性トレースであって、前記各導電性トレースが、前記導電性トレースに隣接する前記セル素子の導電性相互接続に結合される前記複数の導電性トレースと、
前記第1の軸に実質的に平行な少なくとも2つの前記導電性トレースを介して、前記2Dアレイ内の前記セル素子に少なくとも1つの電気信号を分配するように構成される共用モジュールと、
複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記導電性トレースの1つから選択的に切断するように構成される前記複数のスイッチと、を備える、マトリクス型集積回路。 - 前記マトリクス集積回路は、相補型金属酸化膜半導体(CMOS)イメージセンサであり、前記各セル素子は、ピクセル用のフォトダイオードを備える、請求項1に記載のマトリクス型集積回路。
- 前記CMOSイメージセンサは、放射線を前記フォトダイオードに適した光の光子に変換するシンチレータ層を備えるX線イメージセンサである、請求項2に記載のマトリクス型集積回路。
- 前記スイッチは、トライステート論理回路およびイネーブルバッファからなる群から選択される、請求項1に記載のマトリクス型集積回路。
- 前記複数の導電性トレースの少なくとも2つの各々の長さが、レチクル境界を越えて延在する、請求項1に記載のマトリクス型集積回路。
- 前記複数の導電性トレースの少なくとも2つの各々の長さが、50ミリメートル(mm)よりも大きい、請求項1に記載のマトリクス型集積回路。
- 前記複数の導電性トレースには、前記各セル素子に結合される、少なくとも1つの電力トレース、少なくとも1つのデジタル信号トレース、及び少なくとも1つのアナログ信号トレースが含まれ、
前記共用モジュールは、前記少なくとも1つの電力トレースを介して、前記2Dアレイ内の前記セル素子に電力信号を分配するように構成され、前記少なくとも1つのデジタル信号トレースを介して、前記2Dアレイ内の前記セル素子に制御信号を分配するように構成され、前記少なくとも1つのアナログ信号トレースを介して、前記2Dアレイ内の前記セル素子に基準信号を分配するように構成され、
前記複数のスイッチは、少なくとも1つの電力スイッチ、少なくとも1つの制御スイッチ、及び少なくとも1つの基準スイッチを備え、前記複数のスイッチは、イネーブル信号によって制御され、前記少なくとも1つの電力スイッチは、前記少なくとも1つの電力トレースに結合され、前記少なくとも1つの制御スイッチは、前記少なくとも1つのデジタル信号トレースに結合され、前記少なくとも1つの基準スイッチは、前記少なくとも1つのアナログ信号トレースに結合される、請求項1に記載のマトリクス型集積回路。 - 前記複数のスイッチを選択的にディスエーブルにするディスエーブル論理回路をさらに備え、前記ディスエーブル論理回路は、前記ディスエーブル論理回路をプログラムするための前記マトリクス型集積回路への外部アクセスを可能にするプログラミングポートを備える、請求項1に記載のマトリクス型集積回路。
- 前記ディスエーブル論理回路は、シリアル制御レジスタ、シフトレジスタ、アドレスレジスタ、プログラマブルリードオンリーメモリ(PROM)、不揮発性ランダムアクセスメモリ(NVRAM)、およびこれらの組合せからなる群から選択される、請求項8に記載のマトリクス型集積回路。
- 複数の障害検出器をさらに備え、各障害検出器は、前記複数の導電性トレースの少なくとも1つに結合され、かつ、前記結合される導電性トレースの障害状態を検出するように構成されるとともに、前記障害状態が発生したときに障害状況信号を生成するように構成される、請求項1に記載のマトリクス型集積回路。
- 前記各障害検出器は、電流センスアンプを備え、前記障害状態は、前記少なくとも1つの導電性トレース上の過剰供給電流、前記少なくとも2つの導電性トレース間の短絡、およびそれらの組合せからなる群から選択される、請求項10に記載のマトリクス型集積回路。
- 前記複数の障害検出器に結合される障害状況モジュールをさらに備え、前記障害状況モジュールは、各障害についての前記障害状況信号を取得するように構成され、前記障害状況モジュールは、前記複数の障害検出器からの前記取得された障害状況信号を読み出すための前記マトリクス型集積回路への外部アクセスを可能にする状況ポートを備え、前記障害状況モジュールは、シリアルレジスタ、シフトレジスタ、マルチプレクサ、不揮発性ランダムアクセスメモリ(NVRAM)、及びそれらの組合せからなる群から選択される、請求項10に記載のマトリクス型集積回路。
- 前記障害状況モジュールは、特定の障害検出器の前記障害状況信号を前記状況ポートから読み出すための障害検出器セレクタ入力を含む、請求項12に記載のマトリクス型集積回路。
- 前記複数のスイッチを選択的にディスエーブルにするように構成されるディスエーブル論理回路であって、前記ディスエーブル論理回路は、内部プログラミング入力を備える、前記ディスエーブル論理回路と、
前記障害状況モジュールによって得られる前記各障害検出器の前記障害状況信号に基づき、前記内部プログラミング入力を介して、前記ディスエーブル論理回路をプログラムするように構成される、自動障害アイソレータと、
をさらに備える、請求項12に記載のマトリクス型集積回路。 - 前記自動障害アイソレータは、フィールドプログラマブルゲートアレイ(FPGA)、状態機械、マイクロプロセッサ、およびこれらの組合せからなる群から選択される、請求項14に記載のマトリクス型集積回路。
- 前記自動障害アイソレータは、障害検出器セレクタ出力、障害状況入力、及びディスエーブル論理回路プログラム出力を備え、
前記障害検出器セレクタ出力は、特定の障害検出器を選択するように構成される前記障害状況モジュールの障害検出器セレクタ入力に結合され、
前記障害状況入力は、前記特定の障害検出器の前記障害状況信号を読み出すように構成される前記障害状況モジュールの前記状況ポートに結合され、
前記ディスエーブル論理回路プログラム出力は、前記ディスエーブル論理回路の前記内部プログラミング入力に結合され、前記複数の障害検出器によって検出される前記障害状態に基づき、前記複数のスイッチを選択的にディスエーブルにする、請求項14に記載のマトリクス型集積回路。 - 前記自動障害アイソレータは、前記自動障害アイソレータをプログラムするための前記マトリクス型集積回路への外部アクセスを可能にするプログラミングポートを含む、請求項14に記載のマトリクス型集積回路。
- マトリクス型集積回路用の共用モジュールに結合された複数のスイッチを選択的にディスエーブルにする方法であって、
セル素子の2次元(2D)アレイの第1の軸に実質的に平行な複数の導電性トレースであって、前記各導電性トレースが、前記導電性トレースに隣接する前記セル素子の導電性相互接続に結合され、前記各セル素子が類似機能を提供する前記複数の導電性トレースと、
前記第1の軸に実質的に平行な前記少なくとも2つの導電性トレースを介して、前記2Dアレイ内の前記セル素子に電気信号を分配するように構成される前記共用モジュールと、
前記複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記導電性トレースの1つから選択的に切断するように構成される前記複数のスイッチと、を含む、前記セル素子の前記2Dアレイを供給すること、及び
前記共用モジュールに結合された前記複数のスイッチのうちの少なくとも1つを、前記導電性トレースの少なくとも1つから選択的にディスエーブルにすること、を含む前記方法。 - 複数の障害検出器を用いて、前記導電性トレースの少なくとも1つの障害状態を検出することであって、前記各障害検出器は、前記複数の導電性トレースの少なくとも1つに結合され、前記障害状態は、前記少なくとも1つの導電性トレース上の過剰供給電流、前記少なくとも2つの導電性トレース間の短絡、及びそれらの組合せからなる群から選択される、前記検出すること、ならびに
前記障害状態が発生したときに、障害状況信号を生成すること、をさらに含む、請求項18に記載の方法。 - 障害状態モジュールを使用して、前記障害状況信号を生成する前記各障害検出器についての障害状況ビットを登録することをさらに含む、請求項19に記載の方法。
- 前記複数の障害検出器からの前記障害状況信号に基づき、前記選択されたスイッチを自動的にプログラムして、前記共用モジュールを前記導電性トレースからディスエーブルにすることをさらに含む、請求項19に記載の方法。
- 請求項19に記載の方法を実装するために実行されるようになっている複数の命令を含む、少なくとも1つの非一時的な機械可読記憶媒体。
- 垂直の列及び水平の行に配列されるセル素子の2次元(2D)アレイであって、前記各セル素子が類似機能を提供する前記2Dアレイと、
前記2Dアレイの各列に配置される複数の垂直トレースであって、前記各垂直トレースが、各列内の前記セル素子の導電性相互接続に結合される前記複数の垂直トレースと、
各列の前記少なくとも2つの垂直トレースを介して、前記2Dアレイ内の前記セル素子に電気信号を分配するように構成される共用モジュールと、
複数のスイッチであって、前記各スイッチが、前記共用モジュールを前記垂直トレースの1つから選択的に切断するように構成される、前記複数のスイッチと、を備える、マトリクス型集積回路。 - 前記共用モジュールは、複数の水平トレースを含み、前記各スイッチは、前記複数の水平トレースのうちの1つに結合される、請求項23に記載のマトリクス型集積回路。
- 前記複数のスイッチを選択的にディスエーブルにするディスエーブル論理回路をさらに備え、前記ディスエーブル論理回路は、前記マトリクス型集積回路のパッケージの外部に、前記ディスエーブル論理回路をプログラムするためのプログラミングポートを備える、請求項23に記載のマトリクス型集積回路。
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