JP2001112030A - 改良式デジタル画像化回路及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 効率のよいテストを可能にするAPS（能動画
素センサ）を備えた画像化回路を提供する。 【解決手段】 基板と、該基板上に設けられて、少なく
とも複数の行をなすように配列された複数の画素セル１
２と、それぞれが所定の行に関連づけられ、該行の画素
セルに結合された複数の第１信号導体と、前記複数の第
１信号導体のそれぞれの間に１つずつ設けられ、各々が
ある行の第１信号導体と別の行の第１信号導体とを選択
的に結合させることを特徴とする複数の選択的にイネー
ブルにできる結合導体３０とを含む能動画素センサ回路
１０を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル画像化回
路に関するものであり、とりわけ、テスト及び／または
通常モードの動作におけるこうした回路での効率のよい
処理方法に関するものである。

【０００２】

【従来の技術】さまざまなタイプのデジタル画像化回路
が、当該技術において知られている。これらの回路に
は、電荷結合素子（CCD:charge coupled device）及び
能動画素センサ（APS：active pixel sensor）をベース
にした回路が含まれている。CCDとAPSとの相違点は、AP
Sには、各画素セルにトランジスタのような能動素子(ac
tive device)が含まれているという点である。したがっ
て、APS（active pixel sensor)の名称は、これらの能
動素子(active device)があることに由来する。典型的
なAPSセルには、フォトダイオードといくつかのトラン
ジスタが含まれており、リセット、行、及び、列の接合
を備えている（図２）。本発明は、とりわけ、APSに適
用可能であるが、本発明の遅延連続信号伝搬及び他の態
様は、他のデジタル画像化回路及びメモリ・セル・アレ
イ（memory cell array)にも適用可能である。

【０００３】APSは、一般に、半導体媒体中で製作され
る。ウェーハの各APSについて、適正に動作するかテス
トをしなければならないし、一定の拒絶率（rejection
ration)が予測される。拒絶または故障を生じる問題の
多くは、金属導電材料の保全性（integrity)に関連して
いる。保全性の問題は、通常、３つの部分、すなわち、
（１）開回路を生じる導電材料の空隙と、（２）短絡を
生じる付着導電材料と、、（３）例えば、絶縁層のピン
ホール等に起因する垂直層の損傷とから生じる。

【０００４】現在では、APS内の導体に対して、さまざ
まな金属保全性テストが実施されている。これらのテス
トには、一般に、アレイ内の各行を個別に順次選択する
こと、及び、リセット及び列導体についても、このプロ
セスを反復することが含まれる。このテスト構成では、
全てのテスト信号を処理するのに、かなりの時間を要
し、信号処理にかなりの量の論理が必要とされる。認識
しておくべきことは、APS回路の場合、ダイの約２／３
〜３／４は、そのAPSから構成されており、復号化（dec
ode)、テスト、及び、その他の処理回路要素のためには
わずかなスペースしか残されていないという点である。
さらに、従来のテストには、アナログ信号で実施される
ものもあり、したがって、信号処理のために、アナログ
・デジタル変換器及びプログラム可能な利得増幅器（pr
ogrammable gain amplifier)の追加が必要になる。

【０００５】通常モードの動作に関して、本発明によれ
ば、とりわけ、リセット信号に関して、先行技術のAPS
より迅速な信号処理が可能になる。「画像（ピクチ
ャ）」を撮る場合、全セルのリセット信号を同時に出力
することが必要になり（イメージの両端における傾き
（gradient)を低減するため）、この出力によって、許
容できない電流スパイクが生じないことが必要とされ
る。先行技術による実施態様の１つでは、各セル行が順
次イネーブルまたはディスエイブルにされる。各行は、
少なくとも３クロックサイクルを要するので、これに
は、１２８０行からなる画素アレイの場合、（２５MHz
で）１５４μｓになるので、１２０ns／行が必要にな
る。これでは、５０μs以下であるカメラ製造業者の仕
様は満たされない。もう１つの先行技術による実施態様
では、グローバルリセット（イネーブル(enable)／ディ
スエイブル(disable)）信号が送り出される。これによ
って、タイミング要件はみたされるが、寄生静電容量
（parasitic capacitance)によって、行当たり５ｍＡの
電流スパイクが生じ、結果として、アレイの電流スパイ
クは６．４Ａになるが、これは許容できない。

【０００６】したがって、望ましくないEMI（電磁障
害）を生じない迅速なやり方で、画素セルアレイに関す
るリセット信号を出力することが必要とされている。

【０００７】

【発明が解決しようとする課題】したがって、本発明の
目的は、効率のよいテストを可能にするAPSを備えた画
像化回路を提供することにある。

【０００８】本発明のもう１つの目的は、行(row)、リ
セット、及び、列(column)の導体の保全性を効率よくテ
ストするAPSを備えた画像化回路を提供することにあ
る。

【０００９】本発明のもう１つの目的は、望ましくない
EMI（電磁障害）レベルが生じないやり方で、セルの迅
速なイネーブル、ディスエイブルを可能にするAPSを備
えた画像化回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の以上の及び関連
する目的は、本明細書において解説される改良式デジタ
ル画像化回路及び方法を用いることによって実現され
る。

【００１１】本発明は、多様な実施態様で実施可能であ
る。少なくとも１つの実施態様において、本発明には、
行、リセット、または、列タイプの導体のような、特定
のタイプの主導体のそれぞれの間に設けられた複数の選
択的にイネーブルにできる結合導体が含まれている。こ
の結合導体をイネーブルにすることよって、ある導体に
伝搬させられる信号を他の同様の（または潜在的に異な
る可能性のある）導体に伝搬することが可能になる。こ
の構成によれば、テストモードにおいて、例えば、金属
保全性の欠陥を検出することが可能になる。この構成に
よれば、動作モードにおいて、例えば、迅速ではある
が、望ましくない電流（EMI（電磁障害））スパイクが
生じないやり方で、グローバル信号を送り出すことが可
能になる。結合導体は、能動画素センサアレイを蛇行し
て通るように形成され、連続し、ほぼ直列の一時的信号
導体を効率よく形成するため、導体端部またはその近く
に設けることが望ましい。この選択可能な結合構成は、
主要導体タイプの全て、いくつか、または、１つについ
て設けることが可能である。

【００１２】本発明の以上の及び関連する利点及び特徴
の達成については、本発明に関する下記のより詳細な説
明を図面と共に検討することによって、当該技術者には
より理解しやすくなるはずである。

【００１３】

【発明の実施の形態】図１を参照すると、本発明によ
る、効率がよいテスト及び操作で行われた、能動画素セ
ンサの概略図が示されている。センサは、M行及びN列を
なすように構成された複数の能動画素セル１２を含む、
行列０として形成されるのが望ましい。各行及び列の交
差点には、画素セルが設けられる。本発明を取り入れた
APSは、任意のサイズとすることが可能であるが、典型
的な２つのサイズが、１２８０×１６００である２Mの
画素のAPSと、１０２４×１２８０である１．３Mの画素
である。各画素は、５μｍ×５μｍ未満の寸法を備えて
いる。

【００１４】図１及び図３〜４には、蛇行状等の信号伝
搬経路が示されている。蛇行状等の接続方式の特徴は、
テストモードまたは通常モードの動作において用いるこ
とが可能であることである。最初に、テストモード動作
について説明し、引き続き、通常モード動作について述
べることにする。

【００１５】［テストモード］実施態様の１つにおい
て、本発明によれば、行信号導体及びリセット信号導体
を組み込んだ選択可能な連続した信号導体が得られる。
列信号導体についても、同様の構成を設けることが望ま
しい。これらの構成によれば、それぞれ、行、リセッ
ト、及び、列の信号導体の金属保全性がテストされる。
テストには、行、リセット、または、列の導体の第１導
体に対するテスト信号の出力を伴うのが望ましい。テス
ト信号は、導体の残り（そのタイプの）を通って伝搬
し、最後の導体の出力として読み取られる。出力におけ
る正しいテスト信号の受信は、テストを受ける導体タイ
プ（行、リセット、または、列）に関する金属保全性を
表している。次に、これらのテストの実施方法について
さらに詳細に述べることにする。

【００１６】行導体の場合、初期テスト信号は、ANDゲ
ート２１、NORゲート２２、及び、インバータ２３を含
む行０の選択論理回路２０に送られるのが望ましい。AN
Dゲート２１は、テストイネーブル（TE：test enable）
信号及びテストデータ（TD:test data）信号を受信す
る。TD信号は、ANDゲート２１を介してNORゲート２２に
渡される。NORゲート２２のもう一方の入力は、テスト
モード中、低レベルに保たれる行０のアドレス信号３０
である。TD信号は、引き続き、インバータ２６を通って
行１選択論理回路に送られる。ANDゲート３１及びNORゲ
ート３２によれば、行０選択論理回路２０におけるそれ
らの対応ゲートと同じ機能が得られる。NORゲート３２
は、インバータ３３を介して、行１にTD信号を渡す。

【００１７】行１のTD信号は、次に、インバータ３６を
介して、ANDゲート４１、NORゲート４２、及び、インバ
ータ４３を含む行２選択論理回路４０に伝搬する。行２
の選択論理回路４０は、TD信号を行２に渡す。それぞ
れ、偶数行と奇数行に沿って行ったり来たりするよう
に、TD信号を伝搬させるこの蛇行パターンは、最後の行
（M−１）に達するまで繰り返すのが望ましい。行（M−
１）選択論理回路６０には、ANDゲート６１、NORゲート
６２、及び、インバータ６３が含まれているのが望まし
い。他の行選択回路と同様、行（M−１）選択論理回路
は、テスト信号を行（M−１）に渡す。

【００１８】TE信号は、テスト信号発生及び比較論理回
路（信号発生及びテスト論理回路）８０によって発生
し、行選択論理回路（及び、後述する対応リセット選択
論理回路）のそれぞれに送られるのが望ましい。TE信号
によって、テストモード動作が実行可能になる。TD信号
は、論理的高レベル信号と論理的低レベル信号の両方を
もたらすのが望ましく、異なる論理状態のシリアルデー
タを含むことが可能である。あるテストにおいて、行０
選択論理回路２０にデータが入力され、テスト論理回路
８０によって行（M−１）から受信したものと比較され
る。

【００１９】行信号導体（及び各端部の蛇行導体トレー
ス）は、約０．５μｍのライン幅を備えており、これら
のラインは、それに関連した寄生静電容量及び抵抗を備
えている。これらの寄生成分によって、固有の遅延が生
じる。論理構成要素によって、遅延が誘発されるが、こ
の遅延は、信号トレースの寸法が誘因となる遅延よりも
大幅に短くなる傾向がある（例えば、数百ピコ秒）。図
１のAPSにおける行導体によって誘発される遅延は、
１，６００列と仮定すると、約５nsになる。１２８０行
のAPSの場合、これによって、上部から底部まで６．４
μsの信号伝搬時間が達成される。

【００２０】図１には、蛇行リセットライン９１構成も
示されている。この構成は、行ラインと区別がつくよう
に、また、図面が混雑しないように、点線で示されてい
る。言うまでもなく、行導体テストのために設けられた
同じ論理回路及び信号導体が、リセット導体テスト（及
び、通常モードのリセット動作）のために設けるのが望
ましい。したがって、各行間のリセット選択論理回路に
は、ANDゲート、NORゲート、及び、インバータ（及び、
テストイネーブル信号及び個別アドレス信号等）が含ま
れている。テスト論理回路８０によって、リセット導体
に関する独立したテストイネーブル信号及びテストデー
タ信号が供給される。これらの信号は、それぞれ、TE´
及びTD´と表示される。

【００２１】望ましいテストモードの場合、行信号導体
及びリセット信号導体のテストは、同時に実施される。
しかし、TD及びTD´信号は、例えば、橋絡等のような短
絡または開路を検出する確率を高めるため、互いに補完
信号であることが望ましい。

【００２２】図２を参照すると、本発明に用いられる代
表的な能動画素セルの概略図が示されている。セル１２
には、３つのトランジスタ１３〜１５（一般にｎタイプ
の電界効果トランジスタである）と、感光または「フォ
ト」ダイオード１１が含まれているのが望ましい。トラ
ンジスタ１３及び１４は、Ｖ_DDに結合され、トランジス
タ１５は、トランジスタ１４のソースに結合されてい
る。リセット信号が、トランジスタ１３のゲートに加え
られ、行選択信号が、トランジスタ１５のゲートに加え
られる。

【００２３】典型的な動作モードの場合、リセットライ
ンが高レベルと出力されると、逆バイアスのかかったフ
ォトダイオードの寄生静電容量がリセットレベルまで充
電される。ダイオード出力接続点１７が安定化すると、
リセットラインが、低レベルに引き下げられ、光誘発電
荷キャリヤによって、入射光の強度に比例した割合で、
フォトダイオードに放電させることが可能になる。特定
の露光時間が経過すると、行選択ラインが高レベルと出
力され、セル出力接続点１９（列導体が接続されてい
る）において、ソース・フォロワ・バッファ・トランジ
スタ(source followerbuffer transistor)１４を介し
て、接続点１７における電圧のサンプリングを行うこと
が可能になる。リセット信号が、再び高レベル及び低レ
ベルと出力され、接続点１７の２度目のリセットが行わ
れる。リセットレベルが、出力１９においてサンプリン
グされる。入射光にさらした後の出力１９における電圧
レベルとリセットレベルとの差は、入射光の強度に比例
する。

【００２４】図２には、画素セル１２の任意の１つの
行、リセット、及び、列導体の結合が示されている。

【００２５】図３を参照すると、本発明による連続列テ
スト導体を備えたAPS１１０の略図が示されている。行
及びリセット導体は、図を分かりやすくするため示され
ていないが、もちろん、設けられていることが望まし
い。

【００２６】APS１１０には、図１のAPS１０のAPSセル
１２のように構成し、配列するのが望ましい、複数のAP
Sセル１１２が含まれている。図３には、APSアレイにお
ける典型的な最初の４列が例示されている。

【００２７】列モードの場合、列テスト（CT：column t
est）信号と呼ばれる、実際上はテストイネーブル信号
及びテストデータ信号であるテスト信号が、入力接続点
１０８に供給される。CT信号は、複数のNMOSトランジス
タ１３５、１５５等に供給され、インバータ１１５を介
して、複数のPMOSトランジスタ１２５、１４５、１６５
に供給される。トランジスタ１２５、１３５、１４５、
１５５、及び、１６５等は、テストモードにおいて短絡
回路として機能する。トランジスタ１３７、１４７、１
５７、１６７等によって、ある列における信号を後続列
によって検知することが可能になる。

【００２８】トランジスタ１２５は、V_DDと列０（col
０）の間に結合されている。トランジスタ１３５、１３
７は、列０と列１の間に結合されている。トランジスタ
１４５、１４７は、列１と列２の間に結合され、トラン
ジスタ１５５、１５７は、列２と列３の間に結合され、
トランジスタ１６５、１６７は、列３と次の列（不図
示）の間に結合されている。トランジスタ１６５から出
力されるCT信号は、引き続き列の残りを伝搬する。

【００２９】望ましい列のテストモードの場合、CTは、
論理的高レベル状態にある接続点１０８での入力であ
る。これは、インバータ１１５によって低レベルに変更
され、結果として、トランジスタ１２５を介して、論理
的高レベルが、列０の上部において出力される。この論
理的高レベルが、列０の底部においてトランジスタ１３
７によって検知され、次に、列１の底部において、論理
的低レベルが出力される。この論理的低レベルが、列１
の上部において検知され、列２の上部において、論理的
高レベルが出力される。このパターンが、APSの残りに
ついても続行され、論理的高レベルが出力接続点１０７
に送り込まれて、終了する。CT出力（CTO）信号は、列
テスト論理回路１０５によってアクセスされる接触パッ
ド１０２まで伝搬するのが望ましい。望ましい実施態様
の場合、接触パッド１０２は、行、リセット、及び、列
のテストに共通であり、多重化接続のような分離及び選
択は、当該技術において既知のところである。

【００３０】図３には、各列の上部及び底部に電流源も
例示されている。電流源は、電流ミラーとして実施され
るのが望ましく、列電圧レベルを低レベルに移行させる
ことが可能である。

【００３１】とりわけ、図３には、デジタル列導体テス
ト構成が示されている。このデジタルテストは、ＡＤＣ
及びプログラム可能な利得増幅器等を必要としないの
で、アナログテストよりも大幅に迅速である。また、ダ
イの面積（real estate)の消費量が少なくてすむ。

【００３２】図４を参照すると、本発明によるAPSのた
めの代替選択的にイネーブルにできる結合の概略図が示
されている。図４には、典型的なAPS２１０の最初の３
行が例示されている。選択可能トライステートデバイス
（tri-state device)が、各行またはリセット導体（行
導体だけしか示されていない）間に設けられている。T
E、TD、及び、ADR信号が、例えば、TEによって、APSが
テストモードになり、TDが、連続導体を伝搬するテスト
データであるといったように、ほぼ上述のように供給さ
れる。

【００３３】APS（そのうちの１つだけが示されてい
る）の右側のトライステートデバイス２３０は、TE信号
を受信し、先行導体（例示の実施態様における偶数導
体）の端部に結合されている。CMOSトライステートデバ
イスが望ましいとされる。右側のトライステートデバイ
ス２３０は、奇数行、例えば、図１の行１の右端部に結
合されている。奇数行（行１）の左端部は、左側のトラ
イステートデバイス２４０に結合されている。各左側ト
ライステートデバイスは、対応する奇数行に関するTE信
号及びADR信号を受信するのが望ましい。左側デバイス
２４０は、CMOSトライステートデバイスとして構成する
のも望ましい。

【００３４】奇数行の左端部は、ほぼ図示のように、後
続行（行２）のTE及びADR入力にも結合されている。こ
のパターンは、APSの残りの部分の行及びリセット導体
についても続行されることが望ましい。

【００３５】テストモード動作の場合、左側デバイス２
４０が、トライステートであり、奇数行の左端の信号
が、例えば、行１と行２の間の導体２４５を介して、次
の行に伝搬するようになっている。右側デバイス２３０
は、イネーブルになると、例えば、行０から行１といっ
たように、先行偶数行の信号を後続奇数行に渡す。

【００３６】通常モードの動作の場合、逆構成をなすよ
うに構成される。右側デバイス２３０が、トライステー
トであり、個々の行信号がAPSの左側から行に伝搬する
ことを可能にする、開回路の様相を呈するようになって
いる。

【００３７】［通常動作モード］通常モード処理の場
合、選択可能な連続リセット信号導体によって、各セル
におけるリセット信号の受信時期に対して、したがっ
て、イメージ入力データが積分される期間に対して有効
な制御が加えられる。

【００３８】例えば、機械的シャッタを備えたカメラの
実施態様の場合、リセット信号の起動によって、一般
に、「露光」が開始され、機械的シャッタが閉じると、
露光期間が終了する。各行に順次アドレスを指定して起
動する先行技術による方法は、結果として、上部行と底
部行の間のターン・オン期間があまりに長くなりすぎる
ため、イメージに傾き（gradient)が生じることにな
る。全セルに対してグローバル（すなわち、同時に）リ
セット信号を出力する他の先行技術による実施態様で
は、許容できないEMI（電磁障害）電流スパイクが発生
する（［従来の技術］セクションで述べたように）。リ
セット信号イネーブルできる論理回路９０は、画像化デ
ータの積分を開始するため、上述のようにリセット導体
を伝搬するリセット信号の出力を行い、個々のリセット
導体毎に（すなわち、行毎に）約５nsの遅延を被って、
アレイ内の全画素セル（５ns×１２８０行）に対し６．
４μsでリセット信号を配信する。

【００３９】この構成によれば、十分に迅速な時間間隔
でリセットが行えるが、不都合なほどの大量のEMI（電
磁障害）（すなわち、電流スパイク等）は生じない。

【００４０】本発明の説明は、特定の実施態様に関連し
て行ってきたが、もちろん、さらに修正することが可能
であり、本明細書は、一般に、本発明の原理に従った、
及び、本発明が関連する技術において既知のまたは慣例
となっている方法の範囲内に含まれ、既述の本質的な特
徴に適用することが可能であり、本発明の範囲及び付属
の請求項の制限内に含まれる、本開示からの逸脱を含
む、本発明のいかなる変更、用法、または、改変をも包
含することを意図したものである。

【図面の簡単な説明】

【図１】本発明によるテスト及び動作の効率的な能動画
素センサ（APS）の概略図である。

【図２】図１のAPSに用いられる典型的な画素セルの概
略図である。

【図３】本発明による列導体テスト回路を備えたAPSの
概略図である。

【図４】本発明による行及び／またはリセット導体のた
めの代替選択的にイネーブルにできる導体構成（トライ
ステート能力を備えた）の概略図である。

【符号の説明】

１０ 行列 １２ 能動画素セル ２０ 選択的論理行 ２１ ANDゲート ２２ NORゲート ２３ インバータ ３０ 選択的論理行 ３１ ANDゲート ３２ NORゲート ３３ インバータ ４０ 選択的論理行 ４１ ANDゲート ４２ NORゲート ４３ インバータ ６０ 選択的論理 ６１ ANDゲート ６２ NORゲート ６３ インバータ ８０ テスト論理

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.

Claims (12)

【特許請求の範囲】
1. 【請求項１】基板と、 該基板上に設けられて、少なくとも複数の行をなすよう
   に配列された複数の画素セルと、 それぞれが所定の行に関連づけられ、該行の画素セルに
   結合された複数の第１信号導体と、 前記複数の第１信号導体のそれぞれの間に１つずつ設け
   られ、各々がある行の第１信号導体と別の行の第１信号
   導体とを選択的に結合させることを特徴とする複数の選
   択的にイネーブルにできる結合導体とを含む能動画素セ
   ンサ回路。
2. 【請求項２】前記選択的にイネーブルにできる結合導体
   が、前記複数の第１信号導体の互い違いの端部に設けら
   れているため、前記結合導体が導通可能になると、前記
   第１信号導体のうちの第１番目の導体に入力される信号
   が前記複数の第１信号導体の残りの導体を通ってほぼ蛇
   行するように伝搬することを特徴とする請求項１に記載
   の回路。
3. 【請求項３】前記選択的にイネーブルにできる結合導体
   が、前記複数の第１信号導体の互い違いの端部に設けら
   れているため、前記第１信号導体のうちの第１番目の導
   体に入力される信号が、前記第１信号導体のうちの前記
   第１番目の導体において第１方向に伝搬し、前記第１信
   号導体のうちの第２番目の導体において前記第１方向と
   ほぼ逆の第２方向に伝搬し、前記第１信号導体のうちの
   第３番目の導体において再び前記第１方向に伝搬するこ
   とを特徴とする、請求項１に記載の回路。
4. 【請求項４】前記選択的にイネーブルにできる結合導体
   の少なくともいくつかがトライステート論理及びテスト
   イネーブルな入力とを含むことと、前記テストイネーブ
   ルな入力において正しい方向性の信号を受信すると、先
   行する第１信号導体の信号が、前記トライステート論理
   を通って、後続の第１信号導体に送られることとを特徴
   とする請求項１に記載の回路。
5. 【請求項５】前記第１信号導体が、リセット信号導体及
   び行信号導体を含む信号導体のグループの１つであるこ
   とを特徴とする、請求項１に記載の回路。
6. 【請求項６】それぞれが所定の行と関連づけられ、その
   画素行の画素セルに結合された複数の第２信号導体と、 該複数の第２信号導体のそれぞれの間に１つずつ設けら
   れ、各々がある行の第２信号導体と別の行の第２信号導
   体とを選択的に結合させることを特徴とする複数の選択
   的にイネーブルにできる結合導体とを含む回路であっ
   て、 前記第１信号導体がリセット信号導体及び行信号導体を
   含む信号導体のグループの１つであることと、前記第２
   信号導体がそのグループの他の１つであることを特徴と
   する請求項１に記載の回路。
7. 【請求項７】信号が前記第１信号導体のうちの第１番目
   の導体に入力され、前記結合導体がイネーブルになる
   と、入力信号が前記第１信号導体の各後続導体において
   その入力信号を受信する前に遅延が生じるようなやり方
   で残りの第１信号導体に順次伝搬されるように、前記第
   １信号導体及び前記選択的にイネーブルにできる結合導
   体が構成されており、前記遅延が約２５ns／行未満であ
   ることを特徴とする請求項１に記載の回路。
8. 【請求項８】前記複数の画素セルが、さらに、複数の列
   をなすように構成されていて、 ここで、前記回路が、さらに、 それぞれが画素列の１つと関連づけられ、その画素列の
   画素セルに結合された複数の列導体と、 少なくとも１つが前記列導体のそれぞれの間に設けら
   れ、介在する結合回路がイネーブルになると、ある列導
   体の信号が後続の列導体において検知されるようになっ
   ている複数の選択的にイネーブルにできる結合回路とを
   含むことを特徴とする請求項１に記載の回路。
9. 【請求項９】基板と、 前記基板上に設けられ、少なくとも複数の列をなすよう
   に構成された複数の画素セルと、 それぞれが前記画素列の１つに関連づけられ、その画素
   列の画素セルに結合された複数の列導体と、 少なくとも１つが、前記列導体のそれぞれの間に設けら
   れており、介在する結合回路がイネーブルになると、あ
   る列導体の信号が後続の列導体において検知されるよう
   になっている複数の選択的にイネーブルにできる結合回
   路とを含む能動画素センサ回路。
10. 【請求項１０】前記複数の選択的にイネーブルにできる
    回路がイネーブルになると、前記列導体の残りを蛇行状
    に通る前記列導体のうちの前記第１導体における信号が
    検知されることを特徴とする、請求項９に記載の能動画
    素センサ回路。
11. 【請求項１１】少なくとも複数の行をなすように構成さ
    れた基板上に、複数の画素セルを設けるステップと、 それぞれが所定の行に関連づけられ、その行の画素セル
    に結合された複数の第１信号導体を設けるステップと、 前記複数の第１信号導体のそれぞれの間において導体を
    選択的にイネーブルにできる結合をすることによって、
    第１信号導体における信号が、後続の第１信号導体に伝
    搬するようにするステップとを含む能動画素センサ回路
    のための処理方法。
12. 【請求項１２】前記複数の第１信号導体の互い違いの端
    部に前記選択的にイネーブルにできる結合導体を設ける
    ステップと、 前記選択的にイネーブルにできる結合導体をイネーブル
    にするステップと、 前記第１信号導体及び前記イネーブルになった結合導体
    を通って、ほぼ蛇行するように信号を伝搬させるステッ
    プとを含む請求項１１に記載の方法。