JPH11355664A - 固体撮像装置およびその駆動方法 - Google Patents
固体撮像装置およびその駆動方法Info
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- JPH11355664A JPH11355664A JP10156982A JP15698298A JPH11355664A JP H11355664 A JPH11355664 A JP H11355664A JP 10156982 A JP10156982 A JP 10156982A JP 15698298 A JP15698298 A JP 15698298A JP H11355664 A JPH11355664 A JP H11355664A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Abstract
(57)【要約】
【課題】 簡単な構成でブルーミングを抑制する。
【解決手段】 各画素は、光電変換によって生成した電
荷を蓄積するフォトダイオード３と、制御信号に応じて
情報蓄積部３と電源（ＶDD）との間に存在する電気的障
壁の高さを変化させる転送ゲート４およびリセット素子
７とを有する。行選択回路は、バイアスされた出力ＴＲ
ｉ、ＲＳｉを制御信号として転送ゲート４およびリセッ
ト素子７に供給する。制御信号がバイアスされているた
め、転送ゲート４およびリセット素子７は完全なＯＦＦ
状態にならず、過剰電荷を電源に放出させる。
荷を蓄積するフォトダイオード３と、制御信号に応じて
情報蓄積部３と電源（ＶDD）との間に存在する電気的障
壁の高さを変化させる転送ゲート４およびリセット素子
７とを有する。行選択回路は、バイアスされた出力ＴＲ
ｉ、ＲＳｉを制御信号として転送ゲート４およびリセッ
ト素子７に供給する。制御信号がバイアスされているた
め、転送ゲート４およびリセット素子７は完全なＯＦＦ
状態にならず、過剰電荷を電源に放出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置およ
びその駆動方法に関する。
びその駆動方法に関する。
【０００２】
【従来の技術】撮像部内に複数の光電変換素子（フォト
ダイオードなど）をマトリクス状に配列した固体撮像装
置にはＣＣＤ型とは別にＭＯＳ型がある。ＭＯＳ型撮像
装置の場合でも、ＣＣＤ型撮像装置の場合と同様に、ブ
ルーミング現象が生じうる。
ダイオードなど）をマトリクス状に配列した固体撮像装
置にはＣＣＤ型とは別にＭＯＳ型がある。ＭＯＳ型撮像
装置の場合でも、ＣＣＤ型撮像装置の場合と同様に、ブ
ルーミング現象が生じうる。
【０００３】次に、図１８（ａ）および（ｂ）を参照し
ながら、ブルーミング現象をより詳細に説明する。図１
８（ａ）は、あるひとつの画素内のフォトダイオードや
トランジスタが形成されている半導体表面近傍の断面を
模式的に示している。図１８（ｂ）は、図１８（ａ）に
示されている領域の半導体表面の電位分布を示してい
る。
ながら、ブルーミング現象をより詳細に説明する。図１
８（ａ）は、あるひとつの画素内のフォトダイオードや
トランジスタが形成されている半導体表面近傍の断面を
模式的に示している。図１８（ｂ）は、図１８（ａ）に
示されている領域の半導体表面の電位分布を示してい
る。
【０００４】図１８（ａ）に示されるように、画素内に
は、光電変換素子３、転送ゲート４のゲート電極および
リセットトランジスタ７のゲート電極が形成されてい
る。図示されている画素内の光電変換素子３と、不図示
の隣接画素内の光電変換素子部および検出部を含むトラ
ンジスタ部とは、例えば基板不純物濃度よりも高い不純
物濃度を持つ拡散層（チャネルストップ領域）やＬＯＣ
ＯＳによって分離されている。このような画素構成にお
いて、入射光量に応じて光電変換素子３で形成された信
号電荷は、転送ゲート４を通って検出部５に転送され、
次にリセットトランジスタ７を介して電源（ＶＤＤ）に
排出される。
は、光電変換素子３、転送ゲート４のゲート電極および
リセットトランジスタ７のゲート電極が形成されてい
る。図示されている画素内の光電変換素子３と、不図示
の隣接画素内の光電変換素子部および検出部を含むトラ
ンジスタ部とは、例えば基板不純物濃度よりも高い不純
物濃度を持つ拡散層（チャネルストップ領域）やＬＯＣ
ＯＳによって分離されている。このような画素構成にお
いて、入射光量に応じて光電変換素子３で形成された信
号電荷は、転送ゲート４を通って検出部５に転送され、
次にリセットトランジスタ７を介して電源（ＶＤＤ）に
排出される。
【０００５】しかしながら、転送ゲート４およびリセッ
トトランジスタ７が非導通状態にあるべき期間において
も、図１８（ｂ）に示されるように、光電変換素子３に
強い光が入射し、光電変換素子３で蓄積できる最大電荷
量以上の電荷が形成されると、電荷は光電変換素子３か
らあふれだす。その結果、あふれ出た電荷は、転送ゲー
ト４およびチャネルストップ領域を通って、検出部や隣
接画素内の光電変換素子部等へ流出してしまう。この現
象は、ＣＣＤイメージセンサの分野において「ブルーミ
ング」と呼ばれる現象と同様の現象である。増幅型固体
撮像装置においても、ブルーミングが生じると、撮像画
像に白い帯状または白い円状パターンが観察され、画質
が劣化する。ブルーミングを抑制するため、種々のオー
バフロードレイン構造を半導体基板内の撮像部に設けた
固体撮像装置が開発されている。
トトランジスタ７が非導通状態にあるべき期間において
も、図１８（ｂ）に示されるように、光電変換素子３に
強い光が入射し、光電変換素子３で蓄積できる最大電荷
量以上の電荷が形成されると、電荷は光電変換素子３か
らあふれだす。その結果、あふれ出た電荷は、転送ゲー
ト４およびチャネルストップ領域を通って、検出部や隣
接画素内の光電変換素子部等へ流出してしまう。この現
象は、ＣＣＤイメージセンサの分野において「ブルーミ
ング」と呼ばれる現象と同様の現象である。増幅型固体
撮像装置においても、ブルーミングが生じると、撮像画
像に白い帯状または白い円状パターンが観察され、画質
が劣化する。ブルーミングを抑制するため、種々のオー
バフロードレイン構造を半導体基板内の撮像部に設けた
固体撮像装置が開発されている。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
基板内の撮像部に特別にオーバフロードレイン構造を設
けることは製造工程を複雑化するという問題や、各光電
変換素子の小型化が困難になるという問題がある。ま
た、オーバーフロードレイン動作のための特別な制御信
号を形成し、印加する必要が生じる。
基板内の撮像部に特別にオーバフロードレイン構造を設
けることは製造工程を複雑化するという問題や、各光電
変換素子の小型化が困難になるという問題がある。ま
た、オーバーフロードレイン動作のための特別な制御信
号を形成し、印加する必要が生じる。
【０００７】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、簡単な構造でブルーミングを
抑制できる固体撮像装置およびその駆動方法を提供する
ことにある。
であり、その主な目的は、簡単な構造でブルーミングを
抑制できる固体撮像装置およびその駆動方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明による固体撮像装
置は、行列状に配列された複数の画素を有する撮像部
と、前記複数の画素から少なくともひとつの画素を選択
する周辺回路とを備えた固体撮像装置であって、前記画
素は、光電変換によって電荷を生成し、蓄積する光電変
換部と、前記光電変換部から読み出された電荷を蓄積す
る検出部と、前記光電変換部と前記検出部との間にあっ
て前記光電変換部から前記検出部へ前記電荷を読み出す
転送電極と、前記検出部の電位変化を検知する増幅素子
と、前記検出部に蓄積された電荷を電源供給部に排出し
前記検出部の電位をリセットするリセット電極とを具備
し、前記周辺回路は、前記転送電極に印加することによ
って前記転送電極下の第１の電気的障壁の高さを制御す
る第１の制御信号と、前記リセット電極に印加するこに
よって前記リセット電極下の第２の電気的障壁の高さを
制御する第２の制御信号とを生成する選択回路を有して
おり、前記選択回路は、第１の電源電位および前記第１
の電源電位よりも低い第２の電源電位を受け取ることに
よって動作する複数段のインバータを含み、前記複数段
のインバータのうちの最終段のインバータがバイアスさ
れた出力信号を発生し、前記出力信号を前記第１の制御
信号および前記第２の制御信号とする。
置は、行列状に配列された複数の画素を有する撮像部
と、前記複数の画素から少なくともひとつの画素を選択
する周辺回路とを備えた固体撮像装置であって、前記画
素は、光電変換によって電荷を生成し、蓄積する光電変
換部と、前記光電変換部から読み出された電荷を蓄積す
る検出部と、前記光電変換部と前記検出部との間にあっ
て前記光電変換部から前記検出部へ前記電荷を読み出す
転送電極と、前記検出部の電位変化を検知する増幅素子
と、前記検出部に蓄積された電荷を電源供給部に排出し
前記検出部の電位をリセットするリセット電極とを具備
し、前記周辺回路は、前記転送電極に印加することによ
って前記転送電極下の第１の電気的障壁の高さを制御す
る第１の制御信号と、前記リセット電極に印加するこに
よって前記リセット電極下の第２の電気的障壁の高さを
制御する第２の制御信号とを生成する選択回路を有して
おり、前記選択回路は、第１の電源電位および前記第１
の電源電位よりも低い第２の電源電位を受け取ることに
よって動作する複数段のインバータを含み、前記複数段
のインバータのうちの最終段のインバータがバイアスさ
れた出力信号を発生し、前記出力信号を前記第１の制御
信号および前記第２の制御信号とする。
【０００９】本発明による他の固体撮像装置は、行列状
に配列された複数の画素を有する撮像部と、前記複数の
画素から少なくともひとつの画素を選択する周辺回路と
を備えた固体撮像装置であって、前記画素は、光電変換
によって電荷を生成し、蓄積する光電変換部と、前記光
電変換部の電位変化を検知する増幅素子と、前記光電変
換部に蓄積された電荷を電源供給部に排出し前記光電変
換部の電位をリセットするリセット電極とを具備し、前
記周辺回路は、前記リセット電極に印加するこによって
前記リセット電極下の電気的障壁の高さを制御する制御
信号を生成する選択回路を有しており、前記選択回路
は、第１の電源電位および前記第１の電源電位よりも低
い第２の電源電位を受け取ることによって動作する複数
段のインバータを含み、前記複数段のインバータのうち
の最終段のインバータがバイアスされた出力信号を発生
し、前記出力信号を前記制御信号とする固体撮像装置。
に配列された複数の画素を有する撮像部と、前記複数の
画素から少なくともひとつの画素を選択する周辺回路と
を備えた固体撮像装置であって、前記画素は、光電変換
によって電荷を生成し、蓄積する光電変換部と、前記光
電変換部の電位変化を検知する増幅素子と、前記光電変
換部に蓄積された電荷を電源供給部に排出し前記光電変
換部の電位をリセットするリセット電極とを具備し、前
記周辺回路は、前記リセット電極に印加するこによって
前記リセット電極下の電気的障壁の高さを制御する制御
信号を生成する選択回路を有しており、前記選択回路
は、第１の電源電位および前記第１の電源電位よりも低
い第２の電源電位を受け取ることによって動作する複数
段のインバータを含み、前記複数段のインバータのうち
の最終段のインバータがバイアスされた出力信号を発生
し、前記出力信号を前記制御信号とする固体撮像装置。
【００１０】本発明による更に他の固体撮像装置は、光
電変換によって生成した電荷を蓄積する情報蓄積部と、
制御信号に応じて前記情報蓄積部と電源供給部との間に
存在する電気的障壁の高さを変化させ、それによって前
記情報蓄積部に蓄積された前記電荷を前記電源供給部に
放出させることができるリセット素子と、を有する複数
の画素、および前記複数の画素から少なくともひとつの
画素を選択する周辺回路を備えた固体撮像装置であっ
て、前記周辺回路は、前記制御信号を生成する選択回路
を有し、前記選択回路は、第１の電源電位および前記第
１の電源電位よりも低い第２の電源電位を受け取ること
によって動作する複数段のインバータを含み、前記複数
段のインバータのうちの最終段インバータがバイアスさ
れた出力を発生し、前記バイアスされた出力を前記制御
信号として前記リセット素子に供給する。
電変換によって生成した電荷を蓄積する情報蓄積部と、
制御信号に応じて前記情報蓄積部と電源供給部との間に
存在する電気的障壁の高さを変化させ、それによって前
記情報蓄積部に蓄積された前記電荷を前記電源供給部に
放出させることができるリセット素子と、を有する複数
の画素、および前記複数の画素から少なくともひとつの
画素を選択する周辺回路を備えた固体撮像装置であっ
て、前記周辺回路は、前記制御信号を生成する選択回路
を有し、前記選択回路は、第１の電源電位および前記第
１の電源電位よりも低い第２の電源電位を受け取ること
によって動作する複数段のインバータを含み、前記複数
段のインバータのうちの最終段インバータがバイアスさ
れた出力を発生し、前記バイアスされた出力を前記制御
信号として前記リセット素子に供給する。
【００１１】好ましい実施形態では、前記情報蓄積部が
光電変換素子を含んでいる。
光電変換素子を含んでいる。
【００１２】ある好ましい実施形態では、前記選択回路
の前記最終段インバータは、エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタとデプレッション型Ｐチャネル
ＭＯＳトランジスタとを含むＣＭＯＳインバータであ
る。
の前記最終段インバータは、エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタとデプレッション型Ｐチャネル
ＭＯＳトランジスタとを含むＣＭＯＳインバータであ
る。
【００１３】他の好ましい実施形態では、前記最終段イ
ンバータが受け取る第１の電源電位は、前記最終段以外
のインバータが受け取る第１の電源電位よりも高い。
ンバータが受け取る第１の電源電位は、前記最終段以外
のインバータが受け取る第１の電源電位よりも高い。
【００１４】他の好ましい実施形態では、前記最終段イ
ンバータが受け取る第２の電源電位は、前記最終段以外
のインバータが受け取る第２の電源電位よりも高い。
ンバータが受け取る第２の電源電位は、前記最終段以外
のインバータが受け取る第２の電源電位よりも高い。
【００１５】他の好ましい実施形態では、前記最終段イ
ンバータが受け取る第１の電源電位は、選択された期間
だけ、前記最終段以外のインバータが受け取る第３の電
源電位よりも高い。
ンバータが受け取る第１の電源電位は、選択された期間
だけ、前記最終段以外のインバータが受け取る第３の電
源電位よりも高い。
【００１６】前記選択された期間は、水平ブランキング
期間に含まれることが好ましい。
期間に含まれることが好ましい。
【００１７】前記最終段インバータは、ＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタとを含
むことが好ましい。
ＳトランジスタとＰチャネルＭＯＳトランジスタとを含
むことが好ましい。
【００１８】前記複数の画素の各々は、前記光電変換素
子と前記リセット素子との間に配置された転送ゲートを
有し、前記転送ゲートは、他の制御信号に応じて前記転
送ゲートの下に存在する電気的障壁の高さを変化させ、
それによって前記光電変換素子に蓄積された電荷を前記
電源供給部に放出させることができてもよい。
子と前記リセット素子との間に配置された転送ゲートを
有し、前記転送ゲートは、他の制御信号に応じて前記転
送ゲートの下に存在する電気的障壁の高さを変化させ、
それによって前記光電変換素子に蓄積された電荷を前記
電源供給部に放出させることができてもよい。
【００１９】前記選択回路は、前記第１の電源電位およ
び前記第２の電源電位を受け取ることによって動作する
他の複数段のインバータを含み、前記他の複数段のイン
バータのうちの最終段インバータがバイアスされた出力
を発生し、前記バイアスされた出力を前記他の制御信号
として前記転送ゲートに供給することが好ましい。
び前記第２の電源電位を受け取ることによって動作する
他の複数段のインバータを含み、前記他の複数段のイン
バータのうちの最終段インバータがバイアスされた出力
を発生し、前記バイアスされた出力を前記他の制御信号
として前記転送ゲートに供給することが好ましい。
【００２０】ある好ましい実施形態では、前記選択回路
の前記他の最終段インバータは、エンハンスメント型Ｎ
チャネルＭＯＳトランジスタとデプレッション型Ｐチャ
ネルＭＯＳトランジスタとを含むＣＭＯＳインバータで
ある。
の前記他の最終段インバータは、エンハンスメント型Ｎ
チャネルＭＯＳトランジスタとデプレッション型Ｐチャ
ネルＭＯＳトランジスタとを含むＣＭＯＳインバータで
ある。
【００２１】他の好ましい実施形態では、前記他の最終
段インバータが受け取る第１の電源電位は、前記最終段
以外のインバータが受け取る第１の電源電位よりも高
い。
段インバータが受け取る第１の電源電位は、前記最終段
以外のインバータが受け取る第１の電源電位よりも高
い。
【００２２】他の好ましい実施形態では、前記他の最終
段インバータが受け取る第２の電源電位は、前記最終段
以外のインバータが受け取る第２の電源電位よりも高
い。
段インバータが受け取る第２の電源電位は、前記最終段
以外のインバータが受け取る第２の電源電位よりも高
い。
【００２３】他の好ましい実施形態では、前記他の最終
段インバータが受け取る第１の電源電位は、選択された
期間だけ、前記最終段以外のインバータが受け取る第３
の電源電位よりも高い。
段インバータが受け取る第１の電源電位は、選択された
期間だけ、前記最終段以外のインバータが受け取る第３
の電源電位よりも高い。
【００２４】前記選択された期間は、水平ブランキング
期間に含まれることが好ましい。
期間に含まれることが好ましい。
【００２５】本発明による固体撮像装置の駆動方法は、
前記固体撮像装置の駆動方法であって、光電変換によっ
て電荷を生成し、前記情報蓄積部に蓄積させる工程と、
前記選択回路で発生させた制御信号のレベルをパルス的
に増大させることによって、前記情報蓄積部内の電荷を
前記リセット素子を介してリセットする工程とを包含す
る。
前記固体撮像装置の駆動方法であって、光電変換によっ
て電荷を生成し、前記情報蓄積部に蓄積させる工程と、
前記選択回路で発生させた制御信号のレベルをパルス的
に増大させることによって、前記情報蓄積部内の電荷を
前記リセット素子を介してリセットする工程とを包含す
る。
【００２６】本発明による他の固体撮像装置の駆動方法
は、前記固体撮像装置の駆動方法であって、光電変換に
よって電荷を生成し、前記光電変換素子に蓄積させる工
程と、前記選択回路で発生させた制御信号のレベルをパ
ルス的に増大させることによって、前記転送ゲートと前
記リセット素子との間に存在する電荷を前記リセット素
子を介してリセットする工程と、前記選択回路で発生さ
せた他の制御信号のレベルをパルス的に増大させること
によって、前記光電変換素子内の電荷を前記転送ゲート
を介して前記転送ゲートと前記リセット素子との間に移
動させる工程を包含する。
は、前記固体撮像装置の駆動方法であって、光電変換に
よって電荷を生成し、前記光電変換素子に蓄積させる工
程と、前記選択回路で発生させた制御信号のレベルをパ
ルス的に増大させることによって、前記転送ゲートと前
記リセット素子との間に存在する電荷を前記リセット素
子を介してリセットする工程と、前記選択回路で発生さ
せた他の制御信号のレベルをパルス的に増大させること
によって、前記光電変換素子内の電荷を前記転送ゲート
を介して前記転送ゲートと前記リセット素子との間に移
動させる工程を包含する。
【００２７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明による固体撮像装置
の実施形態のブロック図を示している。
基づいて説明する。図１は、本発明による固体撮像装置
の実施形態のブロック図を示している。
【００２８】この装置は、複数の画素１が行および列状
に配列された撮像部１０と、撮像部１０の外側に設けら
れた周辺回路部とを備えている。撮像部１０や周辺回路
部は、半導体集積回路製造技術と同様の技術を用いて単
結晶シリコン等の半導体領域に形成される。図１では、
簡単のため３行３列の画素１が示されているが、現実に
は、各行または各列には、数十から数千の画素が配置さ
れる。
に配列された撮像部１０と、撮像部１０の外側に設けら
れた周辺回路部とを備えている。撮像部１０や周辺回路
部は、半導体集積回路製造技術と同様の技術を用いて単
結晶シリコン等の半導体領域に形成される。図１では、
簡単のため３行３列の画素１が示されているが、現実に
は、各行または各列には、数十から数千の画素が配置さ
れる。
【００２９】各画素１は、図２に示すように、光を電荷
に変換するとともに、その電荷を蓄積することのできる
光電変換素子３と、光電変換素子３から電荷を受け取る
ことのできる検出部５と、光電変換素子３と検出部５と
の間に挿入され、所定の制御信号に応答して開閉する転
送ゲート４とを有している。光電変換素子３は、例えば
フォトダイオードから構成される。光電変換素子３は、
そこに入射した光の量に応じた量の電荷を発生させる。
転送ゲート４が電気的に導通すると、光電変換素子３内
に発生・保持されていた電荷が転送ゲート４を介して検
出部５に移動し、その電荷の量に応じて検出部５の電位
状態は第１の電位レベル（初期の電位レベル）から第２
の電位レベルに遷移することになる。検出部５は寄生容
量を持つか、または、寄生容量よりも大きな容量を持つ
容量素子が特別に検出部５に付加されるため、図２には
容量が図示されている。この容量が存在するため、転送
ゲート４が電気的に非導通状態に戻った後も、検出部５
は必要な期間、受け取った電荷を保持することができ
る。
に変換するとともに、その電荷を蓄積することのできる
光電変換素子３と、光電変換素子３から電荷を受け取る
ことのできる検出部５と、光電変換素子３と検出部５と
の間に挿入され、所定の制御信号に応答して開閉する転
送ゲート４とを有している。光電変換素子３は、例えば
フォトダイオードから構成される。光電変換素子３は、
そこに入射した光の量に応じた量の電荷を発生させる。
転送ゲート４が電気的に導通すると、光電変換素子３内
に発生・保持されていた電荷が転送ゲート４を介して検
出部５に移動し、その電荷の量に応じて検出部５の電位
状態は第１の電位レベル（初期の電位レベル）から第２
の電位レベルに遷移することになる。検出部５は寄生容
量を持つか、または、寄生容量よりも大きな容量を持つ
容量素子が特別に検出部５に付加されるため、図２には
容量が図示されている。この容量が存在するため、転送
ゲート４が電気的に非導通状態に戻った後も、検出部５
は必要な期間、受け取った電荷を保持することができ
る。
【００３０】各画素は、更に、検出部５の電位変化を検
知するための増幅素子としてゲート電極が検出部５に接
続されたＭＯＳ型トランジスタ６ａを有している。この
ＭＯＳ型トランジスタ６ａのドレインは、第１の電源
（Ｖｄｄ）に接続されており、そのソースは画素内のス
イッチングトランジスタ６ｂを介して垂直信号出力線８
に電気的に接続される。ＭＯＳ型トランジスタ６ａの電
流駆動力は、そのゲート電極の電位、すなちわ、検出部
５の電位に依存する。スイッチングトランジスタ６ｂの
ゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチ
ングトランジスタ６ｂは、その制御信号ＳＬｉに応答し
て開閉する。スイッチングトランジスタ６ｂが電気的に
導通しているとき、第１の電源からＭＯＳ型トランジス
タ６ａ、スイッチングトランジスタ６ｂおよび垂直信号
出力線８を介して、不図示の負荷素子（例えば、ロード
トランジスタ）に電流が流れる。本実施形態では、ＭＯ
Ｓ型トランジスタ６ａおよび負荷素子によってソースフ
ォロワー回路が形成されるため、検出部５の電位に応じ
た大きさの信号電位が垂直信号出力線８上に現れること
になる。この信号電位が選択列駆動部２２の働きによっ
て画素信号として出力される。
知するための増幅素子としてゲート電極が検出部５に接
続されたＭＯＳ型トランジスタ６ａを有している。この
ＭＯＳ型トランジスタ６ａのドレインは、第１の電源
（Ｖｄｄ）に接続されており、そのソースは画素内のス
イッチングトランジスタ６ｂを介して垂直信号出力線８
に電気的に接続される。ＭＯＳ型トランジスタ６ａの電
流駆動力は、そのゲート電極の電位、すなちわ、検出部
５の電位に依存する。スイッチングトランジスタ６ｂの
ゲート電極は制御信号（ＳＬｉ）を受け取り、スイッチ
ングトランジスタ６ｂは、その制御信号ＳＬｉに応答し
て開閉する。スイッチングトランジスタ６ｂが電気的に
導通しているとき、第１の電源からＭＯＳ型トランジス
タ６ａ、スイッチングトランジスタ６ｂおよび垂直信号
出力線８を介して、不図示の負荷素子（例えば、ロード
トランジスタ）に電流が流れる。本実施形態では、ＭＯ
Ｓ型トランジスタ６ａおよび負荷素子によってソースフ
ォロワー回路が形成されるため、検出部５の電位に応じ
た大きさの信号電位が垂直信号出力線８上に現れること
になる。この信号電位が選択列駆動部２２の働きによっ
て画素信号として出力される。
【００３１】各画素は、更に、第１の電源（ＶＤＤ）と
検出部５との間に挿入され、そのゲート電極に受けたリ
セット信号に応答して検出部５の電位を第１の電源の電
位レベルまたはそれに近い電位レベルに強制的に復帰さ
せるリセットトランジスタ７を有している。リセットト
ランジスタ７が電気的に導通すると、それまで検出部５
に保持されていた電荷はリセットトランジスタ７を介し
て第１の電源に流出する。その結果、検出部５の電位状
態は初期のレベルに復帰させられる。
検出部５との間に挿入され、そのゲート電極に受けたリ
セット信号に応答して検出部５の電位を第１の電源の電
位レベルまたはそれに近い電位レベルに強制的に復帰さ
せるリセットトランジスタ７を有している。リセットト
ランジスタ７が電気的に導通すると、それまで検出部５
に保持されていた電荷はリセットトランジスタ７を介し
て第１の電源に流出する。その結果、検出部５の電位状
態は初期のレベルに復帰させられる。
【００３２】再び、図１を参照する。撮像部１０の周辺
に設けられた周辺回路部には、行選択エンコーダ４１お
よびバッファ回路４２と列選択エンコーダ２１および選
択列駆動部２２とが含まれている。行選択エンコーダ４
１は、複数の行から任意の行を選択するために動作す
る。通常の行選択エンコーダ４１または行選択シフトレ
ジスタなどの行選択回路は、複数段のインバータ素子を
内部に含んでいる。一般に、最終段におけるインバータ
素子は大きな電流駆動力を発揮するトランジスタから形
成される。本実施形態では、この最終段におけるインバ
ータ素子が特徴的な機能を発揮するため、特別に、最手
段のインバータ素子からなる群をバッファ回路４２とし
て抽出して図示している。なお、列選択エンコーダ２１
は、複数の列から任意の列を選択するために動作する。
選択列駆動部２２は、特定の垂直信号出力線８を共通の
水平信号出力線に電気的に接続するためのスイッチング
素子を含む回路である。本実施形態では、列選択のため
の回路には公知の回路構成を用いることができる。
に設けられた周辺回路部には、行選択エンコーダ４１お
よびバッファ回路４２と列選択エンコーダ２１および選
択列駆動部２２とが含まれている。行選択エンコーダ４
１は、複数の行から任意の行を選択するために動作す
る。通常の行選択エンコーダ４１または行選択シフトレ
ジスタなどの行選択回路は、複数段のインバータ素子を
内部に含んでいる。一般に、最終段におけるインバータ
素子は大きな電流駆動力を発揮するトランジスタから形
成される。本実施形態では、この最終段におけるインバ
ータ素子が特徴的な機能を発揮するため、特別に、最手
段のインバータ素子からなる群をバッファ回路４２とし
て抽出して図示している。なお、列選択エンコーダ２１
は、複数の列から任意の列を選択するために動作する。
選択列駆動部２２は、特定の垂直信号出力線８を共通の
水平信号出力線に電気的に接続するためのスイッチング
素子を含む回路である。本実施形態では、列選択のため
の回路には公知の回路構成を用いることができる。
【００３３】次に、図３から図７を参照しながら、選択
された画素に含まれる各トランジスタの動作と電荷の流
れを説明する。図３から図７は、画素内のフォトダイオ
ードやトランジスタが形成されている半導体表面近傍で
の電荷および電位を模式的に示している。これらの図
で、参照符号「７’」にて示されている部材は、リセッ
トトランジスタ７のゲート電極（リセットゲート）であ
る。ここでは、リセットトランジスタ７のソースが検出
部５として機能している。なお、リセットトランジスタ
７のドレインは電源ＶＤＤに接続されている。
された画素に含まれる各トランジスタの動作と電荷の流
れを説明する。図３から図７は、画素内のフォトダイオ
ードやトランジスタが形成されている半導体表面近傍で
の電荷および電位を模式的に示している。これらの図
で、参照符号「７’」にて示されている部材は、リセッ
トトランジスタ７のゲート電極（リセットゲート）であ
る。ここでは、リセットトランジスタ７のソースが検出
部５として機能している。なお、リセットトランジスタ
７のドレインは電源ＶＤＤに接続されている。
【００３４】まず、光電変換素子３に信号電荷が蓄積さ
れつつある信号蓄積モードを説明する。このモードで
は、図３に示すように、転送ゲート４およびリセットト
ランジスタ７がいずれも非導通（ＯＦＦ）状態にある。
このため、光電変換素子３の電荷は検出部５から独立し
た状態にある。
れつつある信号蓄積モードを説明する。このモードで
は、図３に示すように、転送ゲート４およびリセットト
ランジスタ７がいずれも非導通（ＯＦＦ）状態にある。
このため、光電変換素子３の電荷は検出部５から独立し
た状態にある。
【００３５】次に、検出部５の電位状態がリセットされ
るリセットモード状態を説明する。図４に示すように、
転送ゲート４は非導通（ＯＦＦ）状態にあるが、リセッ
トトランジスタ７は導通（ＯＮ）状態にある。このた
め、光電変換素子３の電荷は保持されたまま、検出部５
の電荷は第１の電源（Ｖｄｄ）に流出する。その結果、
検出部５の電位状態は第１の電源によって決定される
「第１の電位状態」に強制的に復帰する。
るリセットモード状態を説明する。図４に示すように、
転送ゲート４は非導通（ＯＦＦ）状態にあるが、リセッ
トトランジスタ７は導通（ＯＮ）状態にある。このた
め、光電変換素子３の電荷は保持されたまま、検出部５
の電荷は第１の電源（Ｖｄｄ）に流出する。その結果、
検出部５の電位状態は第１の電源によって決定される
「第１の電位状態」に強制的に復帰する。
【００３６】次に、信号読み出しモードを説明する。図
５に示すように、転送ゲート４は導通状態になるが、リ
セットトランジスタ７は非導通（ＯＦＦ）状態に戻る。
このため、光電変換素子３で発生した信号電荷の全部ま
たは一部は検出部５に移動する。光電変換素子３から検
出部５に移動する電荷の量は、信号読み出しの直前に光
電変換素子３に蓄積されていた電荷の量と導通（ＯＮ）
状態にある転送ゲート４のチャネル電位とに依存する。
検出部５に移動した電荷は、駆動トランジスタのゲート
電極の電位を変動させる。
５に示すように、転送ゲート４は導通状態になるが、リ
セットトランジスタ７は非導通（ＯＦＦ）状態に戻る。
このため、光電変換素子３で発生した信号電荷の全部ま
たは一部は検出部５に移動する。光電変換素子３から検
出部５に移動する電荷の量は、信号読み出しの直前に光
電変換素子３に蓄積されていた電荷の量と導通（ＯＮ）
状態にある転送ゲート４のチャネル電位とに依存する。
検出部５に移動した電荷は、駆動トランジスタのゲート
電極の電位を変動させる。
【００３７】次に、前述のブルーミング状態を詳細に説
明する。図６に示すように、転送ゲート４およびリセッ
トトランジスタ７はいずれも非導通状態にある。光電変
換素子３で生成される電荷の量が多くなりすぎると、そ
の電荷の一部が非導通の転送ゲート４を介して検出部５
に流出し、また、画素分離領域を越えて隣接画素の光電
変換素子な検出部内にも流出してしまう。こうして、隣
接画素内にあふれ出た電荷は、ブルーミングの原因とな
る。
明する。図６に示すように、転送ゲート４およびリセッ
トトランジスタ７はいずれも非導通状態にある。光電変
換素子３で生成される電荷の量が多くなりすぎると、そ
の電荷の一部が非導通の転送ゲート４を介して検出部５
に流出し、また、画素分離領域を越えて隣接画素の光電
変換素子な検出部内にも流出してしまう。こうして、隣
接画素内にあふれ出た電荷は、ブルーミングの原因とな
る。
【００３８】これに対して、本発明の固体撮像装置で
は、図７に示すように、転送ゲート４およびリセットト
ランジスタ７の各電極に印加する制御信号にバイアスを
与え、それによって、転送ゲート４およびリセットトラ
ンジスタ７が「非導通状態」となるべき時においても、
転送ゲート４およびリセットトランジスタ７のチャネル
電位（表面ポテンシャル）を画素分離領域の電位より低
下させる。その結果、光電変換素子３内に生じた過剰な
電荷が隣接画素にあふれ出すことを防止・抑制できる。
は、図７に示すように、転送ゲート４およびリセットト
ランジスタ７の各電極に印加する制御信号にバイアスを
与え、それによって、転送ゲート４およびリセットトラ
ンジスタ７が「非導通状態」となるべき時においても、
転送ゲート４およびリセットトランジスタ７のチャネル
電位（表面ポテンシャル）を画素分離領域の電位より低
下させる。その結果、光電変換素子３内に生じた過剰な
電荷が隣接画素にあふれ出すことを防止・抑制できる。
【００３９】（第１実施形態）図８（ａ）および（ｂ）
を参照しながら、本発明による固体撮像装置の第１の実
施形態を説明する。図８（ａ）は、行選択回路のｉ行の
選択に関する主要部の構成を示している。ここで、ｉは
１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数と
する。図８（ａ）では、便宜上、行選択回路と撮像部１
０との配置関係が図１に示す配置関係の反対（左右反
対）になっている。なお、本願明細書では、行選択回路
に含まれる複数段のインバータのうち、最終段（第ｘ＋
２段）のインバータを「バッファ」と称し、その前段
（第１段から第ｘ＋１段まで：ｘは０以上の整数）に位
置するインバータとは区別する。
を参照しながら、本発明による固体撮像装置の第１の実
施形態を説明する。図８（ａ）は、行選択回路のｉ行の
選択に関する主要部の構成を示している。ここで、ｉは
１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数と
する。図８（ａ）では、便宜上、行選択回路と撮像部１
０との配置関係が図１に示す配置関係の反対（左右反
対）になっている。なお、本願明細書では、行選択回路
に含まれる複数段のインバータのうち、最終段（第ｘ＋
２段）のインバータを「バッファ」と称し、その前段
（第１段から第ｘ＋１段まで：ｘは０以上の整数）に位
置するインバータとは区別する。
【００４０】ひとつのバッファは、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型Ｍ
ＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジス
タのゲート電極とは共通に接続され、バッファの入力部
として機能する。一方、Ｐ型ＭＯＳトランジスタのドレ
インとＮ型ＭＯＳトランジスタのドレインとは共通に接
続され、バッファの出力部として機能する。バッファの
出力部は、撮像部１０内の対応する行に含まれる画素に
対して必要な制御信号を供給する。
スタとＮ型ＭＯＳトランジスタとを有しており、Ｐ型Ｍ
ＯＳトランジスタのゲート電極とＮ型ＭＯＳトランジス
タのゲート電極とは共通に接続され、バッファの入力部
として機能する。一方、Ｐ型ＭＯＳトランジスタのドレ
インとＮ型ＭＯＳトランジスタのドレインとは共通に接
続され、バッファの出力部として機能する。バッファの
出力部は、撮像部１０内の対応する行に含まれる画素に
対して必要な制御信号を供給する。
【００４１】第ｘ＋１段インバータは、Ｐ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ
型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトラン
ジスタのゲート電極とは共通に接続され、第ｘ＋１段イ
ンバータの入力部として機能する。一方、Ｐ型ＭＯＳト
ランジスタのソースとＮ型ＭＯＳトランジスタのドレイ
ンとは共通に接続され、第ｘ＋１段インバータの出力部
として機能する。第ｘ＋１段インバータの出力部は、同
一行に属するバッファの入力部に接続されている。これ
らの基本構成は、後述する他の実施形態においても同様
である。本願明細書では、バッファの入力部に印加され
る入力信号をＤＯ１と表記し、バッファの出力部から出
力される出力信号をＤＯ２と表記する。また、バッファ
のＰ型ＭＯＳトランジスタのソースに与えられる電位を
ＶＤＤ１と表記し、バッファのＮ型ＭＯＳトランジスタ
のソースに与えられる電位をＶＳＳ１と表記する。更
に、前段インバータのＰ型ＭＯＳトランジスタに与えら
れる電位をＶＤＤと表記し、前段インバータのＮ型ＭＯ
Ｓトランジスタに与えられる電位をＶＳＳと表記する。
ンジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ
型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトラン
ジスタのゲート電極とは共通に接続され、第ｘ＋１段イ
ンバータの入力部として機能する。一方、Ｐ型ＭＯＳト
ランジスタのソースとＮ型ＭＯＳトランジスタのドレイ
ンとは共通に接続され、第ｘ＋１段インバータの出力部
として機能する。第ｘ＋１段インバータの出力部は、同
一行に属するバッファの入力部に接続されている。これ
らの基本構成は、後述する他の実施形態においても同様
である。本願明細書では、バッファの入力部に印加され
る入力信号をＤＯ１と表記し、バッファの出力部から出
力される出力信号をＤＯ２と表記する。また、バッファ
のＰ型ＭＯＳトランジスタのソースに与えられる電位を
ＶＤＤ１と表記し、バッファのＮ型ＭＯＳトランジスタ
のソースに与えられる電位をＶＳＳ１と表記する。更
に、前段インバータのＰ型ＭＯＳトランジスタに与えら
れる電位をＶＤＤと表記し、前段インバータのＮ型ＭＯ
Ｓトランジスタに与えられる電位をＶＳＳと表記する。
【００４２】本実施形態では、バッファのＰ型ＭＯＳト
ランジスタがデプレッション型（例えば、しきい値電圧
Ｖｔｐ＝１〜０ボルト）であり、Ｎ型ＭＯＳトランジス
タは他のＭＯＳトランジスタと同様にエンハンスメント
型である。また、ＶＤＤ１＝ＶＤＤ＝３．３ボルトおよ
びＶＳＳ１＝ＶＳＳ＝ＧＮＤ（接地レベル）とする。
ランジスタがデプレッション型（例えば、しきい値電圧
Ｖｔｐ＝１〜０ボルト）であり、Ｎ型ＭＯＳトランジス
タは他のＭＯＳトランジスタと同様にエンハンスメント
型である。また、ＶＤＤ１＝ＶＤＤ＝３．３ボルトおよ
びＶＳＳ１＝ＶＳＳ＝ＧＮＤ（接地レベル）とする。
【００４３】バッファ内のＰ型ＭＯＳトランジスタがデ
プレッション型であるため、本来、Ｐ型ＭＯＳトランジ
スタを非導通（ＯＦＦ）状態にするようなレベルの入力
信号がバッファの入力部に印加されていても、Ｐ型ＭＯ
Ｓトランジスタを介して或る程度の大きさの電流（例え
ば数百マイクロアンペアから数十ミリアンペア）が流れ
つづける。その結果、図８（ｂ）に示すような入力信号
ＤＯ１が第ｘ＋１段インバータの出力部からバッファの
入力部に与えられると、ＧＮＤよりも高い電位レベルと
ＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出
力部に現れることになる。本実施形態では、このような
出力信号ＤＯ２を、制御信号のひとつとして、バッファ
から対応する画素内の転送ゲート４およびリセットトラ
ンジスタ７のゲート電極に伝達する。その結果、電荷蓄
積モードにおいても図７に示すような電位ポテンシャル
が半導体基板表面に形成され、それによってブルーミン
グが抑制される。
プレッション型であるため、本来、Ｐ型ＭＯＳトランジ
スタを非導通（ＯＦＦ）状態にするようなレベルの入力
信号がバッファの入力部に印加されていても、Ｐ型ＭＯ
Ｓトランジスタを介して或る程度の大きさの電流（例え
ば数百マイクロアンペアから数十ミリアンペア）が流れ
つづける。その結果、図８（ｂ）に示すような入力信号
ＤＯ１が第ｘ＋１段インバータの出力部からバッファの
入力部に与えられると、ＧＮＤよりも高い電位レベルと
ＶＤＤとの間を振幅する出力信号ＤＯ２がバッファの出
力部に現れることになる。本実施形態では、このような
出力信号ＤＯ２を、制御信号のひとつとして、バッファ
から対応する画素内の転送ゲート４およびリセットトラ
ンジスタ７のゲート電極に伝達する。その結果、電荷蓄
積モードにおいても図７に示すような電位ポテンシャル
が半導体基板表面に形成され、それによってブルーミン
グが抑制される。
【００４４】バッファ内のＰ型ＭＯＳトランジスタだけ
をデプレッション型にするためには、例えば、このＰ型
ＭＯＳトランジスタとして埋め込み型構造を有するトラ
ンジスタを作成しても良し、また、このＰ型ＭＯＳトラ
ンジスタのチャネル領域に対して適当な不純物を選択的
にドープしても良い。
をデプレッション型にするためには、例えば、このＰ型
ＭＯＳトランジスタとして埋め込み型構造を有するトラ
ンジスタを作成しても良し、また、このＰ型ＭＯＳトラ
ンジスタのチャネル領域に対して適当な不純物を選択的
にドープしても良い。
【００４５】（第２実施形態）図９（ａ）および（ｂ）
を参照しながら、本発明による固体撮像装置の第２の実
施形態を説明する。図９（ａ）は、行選択回路のｉ行の
選択に関する主要部の構成を示している。ここでも、ｉ
は１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数
とする。
を参照しながら、本発明による固体撮像装置の第２の実
施形態を説明する。図９（ａ）は、行選択回路のｉ行の
選択に関する主要部の構成を示している。ここでも、ｉ
は１以上Ｎ以下の任意の整数であり、Ｎは２以上の整数
とする。
【００４６】本実施形態のバッファも、Ｐ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ
型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトラン
ジスタのゲート電極とは共通に接続され、バッファの入
力部として機能する。一方、Ｐ型ＭＯＳトランジスタの
ドレインとＮ型ＭＯＳトランジスタのドレインとは共通
に接続され、バッファの出力部として機能する。バッフ
ァの出力部は、撮像部１０内の対応する行に含まれる画
素に対して必要な制御信号を供給する。また、第ｘ＋１
段インバータは、前述の実施形態と同様の構成を有して
いる。
ンジスタとＮ型ＭＯＳトランジスタとを有しており、Ｐ
型ＭＯＳトランジスタのゲート電極とＮ型ＭＯＳトラン
ジスタのゲート電極とは共通に接続され、バッファの入
力部として機能する。一方、Ｐ型ＭＯＳトランジスタの
ドレインとＮ型ＭＯＳトランジスタのドレインとは共通
に接続され、バッファの出力部として機能する。バッフ
ァの出力部は、撮像部１０内の対応する行に含まれる画
素に対して必要な制御信号を供給する。また、第ｘ＋１
段インバータは、前述の実施形態と同様の構成を有して
いる。
【００４７】本実施形態では、バッファのＰ型ＭＯＳト
ランジスタは他のＭＯＳトランジスタと同様にエンハン
スメント型である。本実施形態に特徴的な点は、ＶＤＤ
１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとしている
点にある。ＶＤＤ１はＶＤＤに対して、バッファ部のＰ
型ＭＯＳトランジスタのしきい値の絶対値以上の大きさ
を持つものとする。例えば、ＶＤＤ＝３．３ボルト、Ｐ
型ＭＯＳトランジスタのしきい値＝−０．６ボルトの場
合、ＶＤＤ１＞３．９ボルトと設定する。こうしてバッ
ファのＰ型ＭＯＳトランジスタに与えられる電源の電位
ＶＤＤ１が前段インバータに与えられる電源の電位ＶＤ
Ｄよりも大きいため、本来、Ｐ型ＭＯＳトランジスタを
非導通状態にするレベルにある入力信号がバッファの入
力部に印加されていても、バッファ部のＰ型ＭＯＳトラ
ンジスタがＯＮ状態になり、或る程度の大きさの電流が
流れつづける。その結果、図９（ｂ）に示すような入力
信号ＤＯ１が第ｘ＋１段インバータの出力部からバッフ
ァの入力部に与えられると、ＧＮＤよりも高いレベルと
ＶＤＤ１（＞ＶＤＤ）との間を大きく振幅する出力信号
ＤＯ２がバッファの出力部に現れることになる。このよ
うな出力信号ＤＯ２をバッファから対応する画素内の転
送ゲート４およびリセットトランジスタ７のゲート電極
に伝達すれば、電荷蓄積モードにおいても図７に示すよ
うな電位ポテンシャルが半導体基板表面に形成され、そ
の結果、電荷蓄積モードでのブルーミングが抑制され
る。また、信号読み出しモードにおいて、リセットトラ
ンジスタ７および転送ゲート４を導通状態にするために
それらのゲート電極に与えられる制御信号レベルが高く
なるという利点ももたらさせる。
ランジスタは他のＭＯＳトランジスタと同様にエンハン
スメント型である。本実施形態に特徴的な点は、ＶＤＤ
１＞ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝ＧＮＤとしている
点にある。ＶＤＤ１はＶＤＤに対して、バッファ部のＰ
型ＭＯＳトランジスタのしきい値の絶対値以上の大きさ
を持つものとする。例えば、ＶＤＤ＝３．３ボルト、Ｐ
型ＭＯＳトランジスタのしきい値＝−０．６ボルトの場
合、ＶＤＤ１＞３．９ボルトと設定する。こうしてバッ
ファのＰ型ＭＯＳトランジスタに与えられる電源の電位
ＶＤＤ１が前段インバータに与えられる電源の電位ＶＤ
Ｄよりも大きいため、本来、Ｐ型ＭＯＳトランジスタを
非導通状態にするレベルにある入力信号がバッファの入
力部に印加されていても、バッファ部のＰ型ＭＯＳトラ
ンジスタがＯＮ状態になり、或る程度の大きさの電流が
流れつづける。その結果、図９（ｂ）に示すような入力
信号ＤＯ１が第ｘ＋１段インバータの出力部からバッフ
ァの入力部に与えられると、ＧＮＤよりも高いレベルと
ＶＤＤ１（＞ＶＤＤ）との間を大きく振幅する出力信号
ＤＯ２がバッファの出力部に現れることになる。このよ
うな出力信号ＤＯ２をバッファから対応する画素内の転
送ゲート４およびリセットトランジスタ７のゲート電極
に伝達すれば、電荷蓄積モードにおいても図７に示すよ
うな電位ポテンシャルが半導体基板表面に形成され、そ
の結果、電荷蓄積モードでのブルーミングが抑制され
る。また、信号読み出しモードにおいて、リセットトラ
ンジスタ７および転送ゲート４を導通状態にするために
それらのゲート電極に与えられる制御信号レベルが高く
なるという利点ももたらさせる。
【００４８】図１２は、出力信号ＤＯ２がＶＤＤ１のレ
ベルに依存してどのように変化するかを示している。
「ＶＨ」は出力信号ＤＯ２の高い方のレベルを示し、
「ＶＬ」は出力信号ＤＯ２の低い方のレベルを示してい
る。バッファの出力信号ＤＯ２のうち高い方のレベル
「ＶＨ」を示す信号は、制御信号ＲＳｉおよびＴＲｉと
して、それぞれ、所定のタイミングでリセットトランジ
スタのゲート電極および転送ゲートのゲート電極に与え
られる。それ以外のタイミング期間中は、出力信号ＤＯ
２の低い方のレベル「ＶＬ」を持つ信号がリセットトラ
ンジスタのゲート電極および転送ゲートのゲート電極に
印加され、リセットトランジスタおよび転送ゲートを僅
かながら電流が流れ続けることになる。
ベルに依存してどのように変化するかを示している。
「ＶＨ」は出力信号ＤＯ２の高い方のレベルを示し、
「ＶＬ」は出力信号ＤＯ２の低い方のレベルを示してい
る。バッファの出力信号ＤＯ２のうち高い方のレベル
「ＶＨ」を示す信号は、制御信号ＲＳｉおよびＴＲｉと
して、それぞれ、所定のタイミングでリセットトランジ
スタのゲート電極および転送ゲートのゲート電極に与え
られる。それ以外のタイミング期間中は、出力信号ＤＯ
２の低い方のレベル「ＶＬ」を持つ信号がリセットトラ
ンジスタのゲート電極および転送ゲートのゲート電極に
印加され、リセットトランジスタおよび転送ゲートを僅
かながら電流が流れ続けることになる。
【００４９】（第３実施形態）図１０（ａ）および
（ｂ）を参照しながら、本発明による固体撮像装置の第
３の実施形態を説明する。図１０（ａ）は、行選択回路
のｉ行の選択に関する主要部の構成を示している。ここ
でも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以
上の整数とする。
（ｂ）を参照しながら、本発明による固体撮像装置の第
３の実施形態を説明する。図１０（ａ）は、行選択回路
のｉ行の選択に関する主要部の構成を示している。ここ
でも、ｉは１以上Ｎ以下の任意の整数であり、Ｎは２以
上の整数とする。
【００５０】本実施形態のバッファおよび第ｘ＋１段イ
ンバータは、前述の第２の実施形態と同様の構成を有し
ている。本実施形態に特徴的な点は、ＶＤＤ１＝ＶＤ
Ｄ、ＶＳＳ１＞ＶＳＳ＝ＧＮＤとしている点にある。そ
の結果、図１０（ｂ）に示すような入力信号ＤＯ１が第
ｘ＋１段インバータの出力部からバッファの入力部に与
えられると、ＧＮＤよりも高いレベルとＶＤＤとの間を
振幅する出力信号ＤＯ２がバッファの出力部に現れるこ
とになる。このような出力信号ＤＯ２をバッファから対
応する画素内の転送ゲート４およびリセットトランジス
タ７のゲート電極に伝達すれば、電荷蓄積モードにおい
ても図７に示すような電位ポテンシャルが半導体基板表
面に形成され、その結果、電荷蓄積モードでのブルーミ
ングが抑制される。
ンバータは、前述の第２の実施形態と同様の構成を有し
ている。本実施形態に特徴的な点は、ＶＤＤ１＝ＶＤ
Ｄ、ＶＳＳ１＞ＶＳＳ＝ＧＮＤとしている点にある。そ
の結果、図１０（ｂ）に示すような入力信号ＤＯ１が第
ｘ＋１段インバータの出力部からバッファの入力部に与
えられると、ＧＮＤよりも高いレベルとＶＤＤとの間を
振幅する出力信号ＤＯ２がバッファの出力部に現れるこ
とになる。このような出力信号ＤＯ２をバッファから対
応する画素内の転送ゲート４およびリセットトランジス
タ７のゲート電極に伝達すれば、電荷蓄積モードにおい
ても図７に示すような電位ポテンシャルが半導体基板表
面に形成され、その結果、電荷蓄積モードでのブルーミ
ングが抑制される。
【００５１】（第４実施形態）図９（ａ）および図１１
を参照しながら、本発明による固体撮像装置の第４の実
施形態を説明する。本実施形態のバッファおよび第ｘ＋
１段インバータは、第２の実施形態と同様の構成を有し
ている。
を参照しながら、本発明による固体撮像装置の第４の実
施形態を説明する。本実施形態のバッファおよび第ｘ＋
１段インバータは、第２の実施形態と同様の構成を有し
ている。
【００５２】本実施形態では、図１１に示すように、所
定の期間、ＶＤＤ１＝ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝
ＧＮＤとし、それ以外の期間、ＶＤＤ１＞ＶＤＤおよび
ＶＳＳ１＝ＶＳＳ＝ＧＮＤとなるように、ＶＤＤ１の電
位レベルをパルス状に変化させる。こうすることによっ
て、Ｐ型ＭＯＳトランジスタを非導通状態にするレベル
にある入力信号がバッファの入力部に印加されている間
の比較的短い一定期間（例えば、水平ブランキング期
間）だけ、Ｐ型ＭＯＳトランジスタを或る程度の大きさ
の電流（例えば、数百マイクロアンペア〜数十ミリアン
ペア）が流れる。その結果、図１１に示すような入力信
号ＤＯ１が第ｘ＋１段インバータの出力部からバッファ
の入力部に与えられると、ＧＮＤよりも高いレベルとＶ
ＤＤ１（＞ＶＤＤ）との間を振幅する出力信号ＤＯ２が
バッファの出力部に現れることになる。このような出力
信号ＤＯ２をバッファから対応する画素内の転送ゲート
４およびリセットトランジスタ７のゲート電極に伝達す
れば、電荷蓄積モードにおいても図７に示すような電位
ポテンシャルが半導体基板表面に形成され、その結果、
電荷蓄積モードでのブルーミングが抑制される。また、
信号読み出しモードにおいて、リセットトランジスタ７
および転送ゲート４を導通状態にするためにそれらのゲ
ート電極に与えられる制御信号レベルが高くなるという
利点ももたらさせる。更に、本実施形態では、第１およ
び第３の実施形態に比較して、消費電力が低減される。
ＶＤＤ１＞ＶＤＤの関係が成立する期間が限定されてい
るためである。
定の期間、ＶＤＤ１＝ＶＤＤおよびＶＳＳ１＝ＶＳＳ＝
ＧＮＤとし、それ以外の期間、ＶＤＤ１＞ＶＤＤおよび
ＶＳＳ１＝ＶＳＳ＝ＧＮＤとなるように、ＶＤＤ１の電
位レベルをパルス状に変化させる。こうすることによっ
て、Ｐ型ＭＯＳトランジスタを非導通状態にするレベル
にある入力信号がバッファの入力部に印加されている間
の比較的短い一定期間（例えば、水平ブランキング期
間）だけ、Ｐ型ＭＯＳトランジスタを或る程度の大きさ
の電流（例えば、数百マイクロアンペア〜数十ミリアン
ペア）が流れる。その結果、図１１に示すような入力信
号ＤＯ１が第ｘ＋１段インバータの出力部からバッファ
の入力部に与えられると、ＧＮＤよりも高いレベルとＶ
ＤＤ１（＞ＶＤＤ）との間を振幅する出力信号ＤＯ２が
バッファの出力部に現れることになる。このような出力
信号ＤＯ２をバッファから対応する画素内の転送ゲート
４およびリセットトランジスタ７のゲート電極に伝達す
れば、電荷蓄積モードにおいても図７に示すような電位
ポテンシャルが半導体基板表面に形成され、その結果、
電荷蓄積モードでのブルーミングが抑制される。また、
信号読み出しモードにおいて、リセットトランジスタ７
および転送ゲート４を導通状態にするためにそれらのゲ
ート電極に与えられる制御信号レベルが高くなるという
利点ももたらさせる。更に、本実施形態では、第１およ
び第３の実施形態に比較して、消費電力が低減される。
ＶＤＤ１＞ＶＤＤの関係が成立する期間が限定されてい
るためである。
【００５３】図１３は、行選択エンコーダ４１とバッフ
ァ回路４２の構成例を示す。
ァ回路４２の構成例を示す。
【００５４】バッファ回路４２は一行につき３個の最終
段インバータ１５ａ、１５ｂおよび１５ｃを含んでお
り、３個の最終段インバータ１５ａ〜１５ｃから、それ
ぞれ、３種類の制御信号（選択信号ＳＬｉ、リセット信
号ＲＳｉおよび転送信号ＴＲｉ）が出力される。行選択
エンコーダ４１は、複数のインバータから構成された２
入力ＮＡＮＤ１４ａ、１４ｂおよび１４ｃを有してい
る。２入力ＮＡＮＤ１４ａ〜１４ｃは、ひとつの行に３
個配列されており、対応する最終段インバータ１５ａ〜
１５ｃに接続されている。
段インバータ１５ａ、１５ｂおよび１５ｃを含んでお
り、３個の最終段インバータ１５ａ〜１５ｃから、それ
ぞれ、３種類の制御信号（選択信号ＳＬｉ、リセット信
号ＲＳｉおよび転送信号ＴＲｉ）が出力される。行選択
エンコーダ４１は、複数のインバータから構成された２
入力ＮＡＮＤ１４ａ、１４ｂおよび１４ｃを有してい
る。２入力ＮＡＮＤ１４ａ〜１４ｃは、ひとつの行に３
個配列されており、対応する最終段インバータ１５ａ〜
１５ｃに接続されている。
【００５５】行選択エンコーダ４１にはシフトレジスタ
１１が含まれており、シフトレジスタ１１はクロックＣ
ＬＫおよびスタートパルスＳＩＮを受け取る。シフトレ
ジスタ１１の動作はクロックＣＬＫに同期する。シフト
レジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が
出力されるときｉ行が選択される。シフトレジスタ１１
のｉ行部分から出力された信号は、ｉ行に属する３つの
２入力ＮＡＮＤ１４ａ〜１４ｃの各々の一入力端子に送
られる。３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の
他の入力端子は、それぞれ、選択同期信号ＣＳＬ、リセ
ット同期信号ＣＲＳおよび転送同期信号ＣＴＲを受け取
る。
１１が含まれており、シフトレジスタ１１はクロックＣ
ＬＫおよびスタートパルスＳＩＮを受け取る。シフトレ
ジスタ１１の動作はクロックＣＬＫに同期する。シフト
レジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が
出力されるときｉ行が選択される。シフトレジスタ１１
のｉ行部分から出力された信号は、ｉ行に属する３つの
２入力ＮＡＮＤ１４ａ〜１４ｃの各々の一入力端子に送
られる。３つの２入力ＮＡＮＤ１４ａ〜１４ｃの各々の
他の入力端子は、それぞれ、選択同期信号ＣＳＬ、リセ
ット同期信号ＣＲＳおよび転送同期信号ＣＴＲを受け取
る。
【００５６】シフトレジスタ１１のｉ行部分から論理
「Ｈｉｇｈ」の信号が出力されている間に、選択同期信
号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ
１４ａの出力が最終段インバータ１５ａを介して、選択
信号ＳＬｉとして出力される。また、シフトレジスタの
ｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている
間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」とな
ると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂ
を介して、リセット信号ＲＳｉとして出力される。更
に、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の
信号が出力されている間に、転送同期信号ＣＴＲが論理
「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｃの出力が
インバータ１５ｃを介して、転送信号ＴＲｉとして出力
される。
「Ｈｉｇｈ」の信号が出力されている間に、選択同期信
号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ
１４ａの出力が最終段インバータ１５ａを介して、選択
信号ＳＬｉとして出力される。また、シフトレジスタの
ｉ行部分から論理「Ｈｉｇｈ」の信号が出力されている
間に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」とな
ると、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂ
を介して、リセット信号ＲＳｉとして出力される。更
に、シフトレジスタのｉ行部分から論理「Ｈｉｇｈ」の
信号が出力されている間に、転送同期信号ＣＴＲが論理
「Ｈｉｇｈ」となると、２入力ＮＡＮＤ１４ｃの出力が
インバータ１５ｃを介して、転送信号ＴＲｉとして出力
される。
【００５７】図１４を参照しながら、上記各信号の動作
タイミングを説明する。
タイミングを説明する。
【００５８】まず、時刻ｔ１において、クロックＣＬ
Ｋ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよ
び転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態
にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳ
ｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にあ
る。このため、スイッチングトランジスタ６ｂ、リセッ
トトランジスタ７および転送ゲート４は非導通（ＯＦ
Ｆ）状態であり、図３に示される信号蓄積モードにあ
る。ただし、本発明の第１の実施形態から第３の実施形
態によれば、バッファからの出力は、論理「Ｌｏｗ」状
態にあっても、その電位レベルＶＬが正方向にバイアス
されている（図８（ｂ）、図９（ｂ）、および図１０
（ｂ））。
Ｋ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよ
び転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態
にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳ
ｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にあ
る。このため、スイッチングトランジスタ６ｂ、リセッ
トトランジスタ７および転送ゲート４は非導通（ＯＦ
Ｆ）状態であり、図３に示される信号蓄積モードにあ
る。ただし、本発明の第１の実施形態から第３の実施形
態によれば、バッファからの出力は、論理「Ｌｏｗ」状
態にあっても、その電位レベルＶＬが正方向にバイアス
されている（図８（ｂ）、図９（ｂ）、および図１０
（ｂ））。
【００５９】時刻ｔ２において、クロックＣＬＫ、選択
同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れ
も、論理「Ｈｉｇｈ」状態に変化しているが、転送同期
信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このと
き、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理
「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは
論理「Ｌｏｗ」状態のままである。このため、スイッチ
ングトランジスタ６ｂおよびリセットトランジスタ７は
導通（ＯＮ）状態にあるが、転送ゲート４は非導通（Ｏ
ＦＦ）状態のままである。図４に示される検出部リセッ
トモードに相当する。
同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れ
も、論理「Ｈｉｇｈ」状態に変化しているが、転送同期
信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このと
き、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理
「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは
論理「Ｌｏｗ」状態のままである。このため、スイッチ
ングトランジスタ６ｂおよびリセットトランジスタ７は
導通（ＯＮ）状態にあるが、転送ゲート４は非導通（Ｏ
ＦＦ）状態のままである。図４に示される検出部リセッ
トモードに相当する。
【００６０】時刻ｔ３において、クロックＣＬＫ、選択
同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理
「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転
送は論理「Ｌｏｗ」状態に変化している。このとき、選
択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」
状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状
態にある。このため、スイッチングトランジスタ６ｂお
よび転送ゲート４は導通（ＯＮ）状態にあるが、リセッ
トトランジスタ７は非導通（ＯＦＦ）状態のままであ
る。図５に示される信号読み出しモードに相当する。
同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理
「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転
送は論理「Ｌｏｗ」状態に変化している。このとき、選
択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」
状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状
態にある。このため、スイッチングトランジスタ６ｂお
よび転送ゲート４は導通（ＯＮ）状態にあるが、リセッ
トトランジスタ７は非導通（ＯＦＦ）状態のままであ
る。図５に示される信号読み出しモードに相当する。
【００６１】時刻ｔ４において、クロックＣＬＫ、選択
同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同
期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。
このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび
転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このた
め、スイッチングトランジスタ６ｂ、リセットトランジ
スタ７および転送ゲート４は非導通（ＯＦＦ）状態であ
る。しかし、リセット信号ＲＳｉおよび転送信号ＴＲｉ
が正側にバイアスされているため、図７に示されるよう
に、リセットトランジスタ７および転送ゲート４のチャ
ネルのポテンシャルが低下し、光電変換素子３で過剰に
生成された電荷は隣接する他の画素にオーバーフローす
ることなく、転送ゲート４およびリセットトランジスタ
７を介して、第１の電源側に流れる。このため、ブルー
ミングの発生が防止される。
同期信号ＣＳＬ、リセット同期信号ＣＲＳおよび転送同
期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態にある。
このとき、選択信号ＳＬｉ、リセット信号ＲＳｉおよび
転送信号ＴＲｉも、論理「Ｌｏｗ」状態にある。このた
め、スイッチングトランジスタ６ｂ、リセットトランジ
スタ７および転送ゲート４は非導通（ＯＦＦ）状態であ
る。しかし、リセット信号ＲＳｉおよび転送信号ＴＲｉ
が正側にバイアスされているため、図７に示されるよう
に、リセットトランジスタ７および転送ゲート４のチャ
ネルのポテンシャルが低下し、光電変換素子３で過剰に
生成された電荷は隣接する他の画素にオーバーフローす
ることなく、転送ゲート４およびリセットトランジスタ
７を介して、第１の電源側に流れる。このため、ブルー
ミングの発生が防止される。
【００６２】上記信号のタイミングは第１から第３の実
施形態について当てはまる。次に、図１５を参照しなが
ら、第４の実施形態について、信号動作のタイミングを
説明する。
施形態について当てはまる。次に、図１５を参照しなが
ら、第４の実施形態について、信号動作のタイミングを
説明する。
【００６３】まず、時刻ｔ１においては、クロックＣＬ
Ｋ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよ
び転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態
にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳ
ｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にあ
る。このため、スイッチングトランジスタ６ｂ、リセッ
トトランジスタ７および転送ゲート４は非導通（ＯＦ
Ｆ）状態であり、図３に示される信号蓄積モードにあ
る。ただし、本発明の第１の実施形態から第３の実施形
態によれば、バッファからの出力は、論理「Ｌｏｗ」状
態にあっても、その電位レベルＶＬが正方向にバイアス
されている（図８（ｂ）、図９（ｂ）、および図１０
（ｂ））。
Ｋ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳおよ
び転送同期信号ＣＴＲは、何れも、論理「Ｌｏｗ」状態
にある。このとき、選択信号ＳＬｉ、リセット信号ＲＳ
ｉおよび転送信号ＴＲｉも、論理「Ｌｏｗ」状態にあ
る。このため、スイッチングトランジスタ６ｂ、リセッ
トトランジスタ７および転送ゲート４は非導通（ＯＦ
Ｆ）状態であり、図３に示される信号蓄積モードにあ
る。ただし、本発明の第１の実施形態から第３の実施形
態によれば、バッファからの出力は、論理「Ｌｏｗ」状
態にあっても、その電位レベルＶＬが正方向にバイアス
されている（図８（ｂ）、図９（ｂ）、および図１０
（ｂ））。
【００６４】時刻ｔ２において、クロックＣＬＫ、選択
同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れ
も、論理「Ｈｉｇｈ」状態に変化しているが、転送同期
信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このと
き、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理
「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは
論理「Ｌｏｗ」状態のままである。選択同期信号ＣＳＬ
と同じタイミングで、ＶＤＤ１の電位がＶＤＤよりも大
きくなっている。スイッチングトランジスタ６ｂおよび
リセットトランジスタ７は導通（ＯＮ）状態にある。リ
セットトランジスタ７のゲート電極にはＶＤＤよりも大
きなＶＤＤ１の電位が与えられている。転送ゲート４は
非導通（ＯＦＦ）状態のままであるが、制御ゲート４の
ゲート電極に与えられる信号はバイアスされている。
同期信号ＣＳＬおよびリセット同期信号ＣＲＳは、何れ
も、論理「Ｈｉｇｈ」状態に変化しているが、転送同期
信号ＣＴＲは論理「Ｌｏｗ」状態のままである。このと
き、選択信号ＳＬｉおよびリセット信号ＲＳｉは論理
「Ｈｉｇｈ」状態に変化しているが、転送信号ＴＲｉは
論理「Ｌｏｗ」状態のままである。選択同期信号ＣＳＬ
と同じタイミングで、ＶＤＤ１の電位がＶＤＤよりも大
きくなっている。スイッチングトランジスタ６ｂおよび
リセットトランジスタ７は導通（ＯＮ）状態にある。リ
セットトランジスタ７のゲート電極にはＶＤＤよりも大
きなＶＤＤ１の電位が与えられている。転送ゲート４は
非導通（ＯＦＦ）状態のままであるが、制御ゲート４の
ゲート電極に与えられる信号はバイアスされている。
【００６５】時刻ｔ３において、クロックＣＬＫ、選択
同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理
「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転
送は論理「Ｌｏｗ」状態に変化している。このとき、選
択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」
状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状
態にある。このため、スイッチングトランジスタ６ｂお
よび転送ゲート４は導通（ＯＮ）状態にあるが、リセッ
トトランジスタ７は非導通（ＯＦＦ）状態のままであ
る。リセットトランジスタ７は非導通（ＯＦＦ）状態の
ままであるが、リセットトランジスタ７のゲート電極に
与えられる信号はバイアスされている。時刻ｔ４におい
て、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同
期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論
理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、
リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌ
ｏｗ」状態にある。このため、スイッチングトランジス
タ６ｂ、リセットトランジスタ７および転送ゲート４は
非導通（ＯＦＦ）状態である。しかも、リセット信号Ｒ
Ｓｉおよび転送信号ＴＲｉが正側にバイアスされていな
いため、インバータを電流が流れず、消費電力の増大が
抑制される。
同期信号ＣＳＬおよび同期信号ＣＴＲは、何れも、論理
「Ｈｉｇｈ」状態であるが、リセット同期信号ＣＲＳ転
送は論理「Ｌｏｗ」状態に変化している。このとき、選
択信号ＳＬｉおよび転送信号ＴＲｉは論理「Ｈｉｇｈ」
状態にあるが、リセット信号ＲＳｉは論理「Ｌｏｗ」状
態にある。このため、スイッチングトランジスタ６ｂお
よび転送ゲート４は導通（ＯＮ）状態にあるが、リセッ
トトランジスタ７は非導通（ＯＦＦ）状態のままであ
る。リセットトランジスタ７は非導通（ＯＦＦ）状態の
ままであるが、リセットトランジスタ７のゲート電極に
与えられる信号はバイアスされている。時刻ｔ４におい
て、クロックＣＬＫ、選択同期信号ＣＳＬ、リセット同
期信号ＣＲＳおよび転送同期信号ＣＴＲは、何れも、論
理「Ｌｏｗ」状態にある。このとき、選択信号ＳＬｉ、
リセット信号ＲＳｉおよび転送信号ＴＲｉも、論理「Ｌ
ｏｗ」状態にある。このため、スイッチングトランジス
タ６ｂ、リセットトランジスタ７および転送ゲート４は
非導通（ＯＦＦ）状態である。しかも、リセット信号Ｒ
Ｓｉおよび転送信号ＴＲｉが正側にバイアスされていな
いため、インバータを電流が流れず、消費電力の増大が
抑制される。
【００６６】第４の実施形態によれば、一定期間（例え
ば、一水平ブランキング期間）、リセット信号ＲＳｉお
よび転送信号ＴＲｉが正側にバイアスされているため、
その期間は、図７に示されるように、リセットトランジ
スタ７および転送ゲート４のチャネルのポテンシャルが
低下し、光電変換素子３で過剰に生成された電荷は隣接
する他の画素にオーバーフローすることなく、転送ゲー
ト４およびリセットトランジスタ７を介して、第１の電
源側に流れる。このため、ブルーミングの発生が抑制さ
れる。
ば、一水平ブランキング期間）、リセット信号ＲＳｉお
よび転送信号ＴＲｉが正側にバイアスされているため、
その期間は、図７に示されるように、リセットトランジ
スタ７および転送ゲート４のチャネルのポテンシャルが
低下し、光電変換素子３で過剰に生成された電荷は隣接
する他の画素にオーバーフローすることなく、転送ゲー
ト４およびリセットトランジスタ７を介して、第１の電
源側に流れる。このため、ブルーミングの発生が抑制さ
れる。
【００６７】上記各実施形態では、各画素１が転送ゲー
ト４を有している。以下、各画素が転送ゲートを有して
いない実施形態を説明する。
ト４を有している。以下、各画素が転送ゲートを有して
いない実施形態を説明する。
【００６８】図１６は、各画素の構成を示している。図
１６に示されるように、光を電荷に変換するとともに、
その電荷を蓄積することのできる光電変換素子３を有し
ている。光電変換素子３は、例えばフォトダイオードか
ら構成される。各画素は、更に、光電変換素子３の電位
変化を検知するための増幅素子としてゲート電極が光電
変換素子３に接続されたＭＯＳ型トランジスタ６ａを有
している。このＭＯＳ型トランジスタ６ａのドレイン
は、第１の電源（Ｖｄｄ）に接続されており、そのソー
スは画素内のスイッチングトランジスタ６ｂを介して垂
直信号出力線８に電気的に接続される。ＭＯＳ型トラン
ジスタ６ａの電流駆動力は、そのゲート電極の電位、す
なちわ、光電変換素子３の電位に依存する。スイッチン
グトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）
を受け取り、スイッチングトランジスタ６ｂは、その制
御信号ＳＬｉに応答して開閉する。スイッチングトラン
ジスタ６ｂが電気的に導通しているとき、第１の電源か
らＭＯＳ型トランジスタ６ａ、スイッチングトランジス
タ６ｂおよび垂直信号出力線８を介して、不図示の負荷
素子（例えば、ロードトランジスタ）に電流が流れる。
本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷
素子によってソースフォロワー回路（ＳＦＣ）が形成さ
れるため、光電変換素子３の電位に応じた大きさの信号
電位が垂直信号出力線８上に現れることになる。この信
号電位が選択列駆動部２２の働きによって画素信号とし
て出力される。
１６に示されるように、光を電荷に変換するとともに、
その電荷を蓄積することのできる光電変換素子３を有し
ている。光電変換素子３は、例えばフォトダイオードか
ら構成される。各画素は、更に、光電変換素子３の電位
変化を検知するための増幅素子としてゲート電極が光電
変換素子３に接続されたＭＯＳ型トランジスタ６ａを有
している。このＭＯＳ型トランジスタ６ａのドレイン
は、第１の電源（Ｖｄｄ）に接続されており、そのソー
スは画素内のスイッチングトランジスタ６ｂを介して垂
直信号出力線８に電気的に接続される。ＭＯＳ型トラン
ジスタ６ａの電流駆動力は、そのゲート電極の電位、す
なちわ、光電変換素子３の電位に依存する。スイッチン
グトランジスタ６ｂのゲート電極は制御信号（ＳＬｉ）
を受け取り、スイッチングトランジスタ６ｂは、その制
御信号ＳＬｉに応答して開閉する。スイッチングトラン
ジスタ６ｂが電気的に導通しているとき、第１の電源か
らＭＯＳ型トランジスタ６ａ、スイッチングトランジス
タ６ｂおよび垂直信号出力線８を介して、不図示の負荷
素子（例えば、ロードトランジスタ）に電流が流れる。
本実施形態では、ＭＯＳ型トランジスタ６ａおよび負荷
素子によってソースフォロワー回路（ＳＦＣ）が形成さ
れるため、光電変換素子３の電位に応じた大きさの信号
電位が垂直信号出力線８上に現れることになる。この信
号電位が選択列駆動部２２の働きによって画素信号とし
て出力される。
【００６９】各画素は、更に、第１の電源と光電変換素
子３との間に挿入され、そのゲート電極に受けたリセッ
ト信号に応答して検出部５の電位を第１の電源の電位レ
ベルまたはそれに近い電位レベルに強制的に復帰させる
リセットトランジスタ７を有している。リセットトラン
ジスタ７が電気的に導通すると、それまで光電変換素子
３に保持されていた電荷はリセットトランジスタ７を介
して第１の電源に流出する。その結果、光電変換素子３
の電位状態は初期のレベルに復帰させられる。
子３との間に挿入され、そのゲート電極に受けたリセッ
ト信号に応答して検出部５の電位を第１の電源の電位レ
ベルまたはそれに近い電位レベルに強制的に復帰させる
リセットトランジスタ７を有している。リセットトラン
ジスタ７が電気的に導通すると、それまで光電変換素子
３に保持されていた電荷はリセットトランジスタ７を介
して第１の電源に流出する。その結果、光電変換素子３
の電位状態は初期のレベルに復帰させられる。
【００７０】図１７は、図１６の画素を備えた装置のた
めの行選択回路の主要部を示している。
めの行選択回路の主要部を示している。
【００７１】バッファ回路４２は一行につき２個の最終
段インバータ１５ａおよび１５ｂを含んでおり、２個の
最終段インバータ１５ａおよび１５ｂから、それぞれ、
２種類の制御信号（選択信号ＳＬｉおよびリセット信号
ＲＳｉ）が出力される。行選択エンコーダ４１は、複数
のインバータから構成された２入力ＮＡＮＤ１４ａおよ
び１４ｂを有している。２入力ＮＡＮＤ１４ａおよび１
４ｂは、ひとつの行に２個配列されており、それぞれ、
対応する最終段インバータ１５ａおよび１５ｂに接続さ
れている。
段インバータ１５ａおよび１５ｂを含んでおり、２個の
最終段インバータ１５ａおよび１５ｂから、それぞれ、
２種類の制御信号（選択信号ＳＬｉおよびリセット信号
ＲＳｉ）が出力される。行選択エンコーダ４１は、複数
のインバータから構成された２入力ＮＡＮＤ１４ａおよ
び１４ｂを有している。２入力ＮＡＮＤ１４ａおよび１
４ｂは、ひとつの行に２個配列されており、それぞれ、
対応する最終段インバータ１５ａおよび１５ｂに接続さ
れている。
【００７２】行選択エンコーダ４１にはシフトレジスタ
１１が含まれており、シフトレジスタ１１はクロックＣ
ＬＫおよびスタートパルスＳＩＮを受け取る。シフトレ
ジスタ１１の動作はクロックＣＬＫに同期する。シフト
レジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が
出力されるときｉ行が選択される。シフトレジスタ１１
のｉ行部分から出力された信号は、ｉ行に属する２つの
２入力ＮＡＮＤ１４ａおよび１４ｂの各々の一入力端子
に送られる。２つの２入力ＮＡＮＤ１４ａおよび１４ｂ
の各々の他の入力端子は、それぞれ、選択同期信号ＣＳ
Ｌおよびリセット同期信号ＣＲＳを受け取る。
１１が含まれており、シフトレジスタ１１はクロックＣ
ＬＫおよびスタートパルスＳＩＮを受け取る。シフトレ
ジスタ１１の動作はクロックＣＬＫに同期する。シフト
レジスタ１１のｉ行部分から論理「Ｈｉｇｈ」の信号が
出力されるときｉ行が選択される。シフトレジスタ１１
のｉ行部分から出力された信号は、ｉ行に属する２つの
２入力ＮＡＮＤ１４ａおよび１４ｂの各々の一入力端子
に送られる。２つの２入力ＮＡＮＤ１４ａおよび１４ｂ
の各々の他の入力端子は、それぞれ、選択同期信号ＣＳ
Ｌおよびリセット同期信号ＣＲＳを受け取る。
【００７３】シフトレジスタ１１のｉ行部分から論理
「Ｈｉｇｈ」の信号が出力されている間に、選択同期信
号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ
１４ａの出力がインバータ１５ａを介して、選択信号Ｓ
Ｌｉとして出力される。また、シフトレジスタ１１のｉ
行部分から論理「Ｈｉｇｈ」の信号が出力されている間
に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となる
と、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを
介して、リセット信号ＲＳｉとして出力される。
「Ｈｉｇｈ」の信号が出力されている間に、選択同期信
号ＣＳＬが論理「Ｈｉｇｈ」となると、２入力ＮＡＮＤ
１４ａの出力がインバータ１５ａを介して、選択信号Ｓ
Ｌｉとして出力される。また、シフトレジスタ１１のｉ
行部分から論理「Ｈｉｇｈ」の信号が出力されている間
に、リセット同期信号ＣＲＳが論理「Ｈｉｇｈ」となる
と、２入力ＮＡＮＤ１４ｂの出力がインバータ１５ｂを
介して、リセット信号ＲＳｉとして出力される。
【００７４】このような構成を持つ装置についても、第
１から第４の実施形態について説明してきた動作と類似
の動作によって、類似の効果が発揮される。この実施形
態では、転送ゲートが存在しないため、光電変換素子３
で生成された過剰な電荷はリセットトランジスタ７を介
して第１の電源ＶＤＤに流れ出す。そのため、隣接する
他の画素に電荷がオーバーフローすることが防止または
抑制され、ブルーミングの発生が抑制される。
１から第４の実施形態について説明してきた動作と類似
の動作によって、類似の効果が発揮される。この実施形
態では、転送ゲートが存在しないため、光電変換素子３
で生成された過剰な電荷はリセットトランジスタ７を介
して第１の電源ＶＤＤに流れ出す。そのため、隣接する
他の画素に電荷がオーバーフローすることが防止または
抑制され、ブルーミングの発生が抑制される。
【００７５】
【発明の効果】本発明によれば、光電変換素子で生成さ
れた過剰な電荷をリセットトランジスタ等を介して第１
の電源ＶＤＤ側に流れ出させることができる。そのた
め、ある画素の電荷が隣接する他の画素にオーバーフロ
ーすることを防止または抑制し、ブルーミングの発生を
抑制することができる。
れた過剰な電荷をリセットトランジスタ等を介して第１
の電源ＶＤＤ側に流れ出させることができる。そのた
め、ある画素の電荷が隣接する他の画素にオーバーフロ
ーすることを防止または抑制し、ブルーミングの発生を
抑制することができる。
【図１】本発明による固体撮像装置の概略構成図であ
る。
る。
【図２】本発明による固体撮像装置の実施形態における
画素の内部構成を示す回路図である。
画素の内部構成を示す回路図である。
【図３】信号蓄積モードにおける画素内特定領域の表面
ポテンシャルおよび蓄積電荷を模式的に示す図である。
ポテンシャルおよび蓄積電荷を模式的に示す図である。
【図４】検出部分リセットモードにおける画素内特定領
域の表面ポテンシャルおよび蓄積電荷を模式的に示す図
である。
域の表面ポテンシャルおよび蓄積電荷を模式的に示す図
である。
【図５】信号読み出しモードにおける画素内特定領域の
表面ポテンシャルおよび蓄積電荷を模式的に示す図であ
る。
表面ポテンシャルおよび蓄積電荷を模式的に示す図であ
る。
【図６】ブルーミング状態における画素内特定領域の表
面ポテンシャルおよび蓄積電荷を模式的に示す図であ
る。
面ポテンシャルおよび蓄積電荷を模式的に示す図であ
る。
【図７】ブルーミングが抑制されている状態における画
素内特定領域の表面ポテンシャルおよび蓄積電荷を模式
的に示す図である。
素内特定領域の表面ポテンシャルおよび蓄積電荷を模式
的に示す図である。
【図８】（ａ）は本発明による固体撮像装置の第１の実
施形態における行選択回路のｉ行の選択に関する主要部
の構成を示す回路図であり、（ｂ）はその行選択回路の
第ｘ＋１段インバータからバッファの入力部に与えられ
る入力信号ＤＯ１と、バッファの出力部から出力される
出力信号ＤＯ２とを示す波形図である。
施形態における行選択回路のｉ行の選択に関する主要部
の構成を示す回路図であり、（ｂ）はその行選択回路の
第ｘ＋１段インバータからバッファの入力部に与えられ
る入力信号ＤＯ１と、バッファの出力部から出力される
出力信号ＤＯ２とを示す波形図である。
【図９】（ａ）は本発明による固体撮像装置の第２の実
施形態における行選択回路のｉ行の選択に関する主要部
の構成を示す回路図であり、（ｂ）はその行選択回路の
第ｘ＋１段インバータからバッファの入力部に与えられ
る入力信号ＤＯ１と、バッファの出力部から出力される
出力信号ＤＯ２とを示す波形図である。
施形態における行選択回路のｉ行の選択に関する主要部
の構成を示す回路図であり、（ｂ）はその行選択回路の
第ｘ＋１段インバータからバッファの入力部に与えられ
る入力信号ＤＯ１と、バッファの出力部から出力される
出力信号ＤＯ２とを示す波形図である。
【図１０】（ａ）は本発明による固体撮像装置の第３の
実施形態における行選択回路のｉ行の選択に関する主要
部の構成を示す回路図であり、（ｂ）はその行選択回路
の第ｘ＋１段インバータからバッファの入力部に与えら
れる入力信号ＤＯ１と、バッファの出力部から出力され
る出力信号ＤＯ２とを示す波形図である。
実施形態における行選択回路のｉ行の選択に関する主要
部の構成を示す回路図であり、（ｂ）はその行選択回路
の第ｘ＋１段インバータからバッファの入力部に与えら
れる入力信号ＤＯ１と、バッファの出力部から出力され
る出力信号ＤＯ２とを示す波形図である。
【図１１】本発明による固体撮像装置の第４の実施形態
における行選択回路の第ｘ＋１段インバータからバッフ
ァの入力部に与えられる入力信号ＤＯ１と、バッファの
出力部から出力される出力信号ＤＯ２とを示す波形図で
ある。
における行選択回路の第ｘ＋１段インバータからバッフ
ァの入力部に与えられる入力信号ＤＯ１と、バッファの
出力部から出力される出力信号ＤＯ２とを示す波形図で
ある。
【図１２】本発明による固体撮像装置の第２の実施形態
における行選択回路から出力される出力信号（ＲＳｉお
よびＴＲｉ）が入力信号ＤＯ１に依存してどのように変
化するかを示すグラフである。
における行選択回路から出力される出力信号（ＲＳｉお
よびＴＲｉ）が入力信号ＤＯ１に依存してどのように変
化するかを示すグラフである。
【図１３】本発明による固体撮像装置に好適に使用され
得る行選択回路のｉ行の選択に関する主要部の内部構成
例を示す回路図である。
得る行選択回路のｉ行の選択に関する主要部の内部構成
例を示す回路図である。
【図１４】図１３の行選択回路に入力されるクロックＣ
ＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳお
よび転送同期信号ＣＴＲの各波形と、その行選択回路か
ら出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよ
び転送信号ＴＲｉの各波形を示すタイミングチャートで
ある。
ＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳお
よび転送同期信号ＣＴＲの各波形と、その行選択回路か
ら出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよ
び転送信号ＴＲｉの各波形を示すタイミングチャートで
ある。
【図１５】本発明による固体撮像装置の第４の実施形態
において、図１３の行選択回路に入力されるクロックＣ
ＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳお
よび転送同期信号ＣＴＲの各波形と、その行選択回路か
ら出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよ
び転送信号ＴＲｉの各波形を示すタイミングチャートで
ある。
において、図１３の行選択回路に入力されるクロックＣ
ＬＫ、選択同期信号ＣＳＬ、リセット同期信号ＣＲＳお
よび転送同期信号ＣＴＲの各波形と、その行選択回路か
ら出力される選択信号ＳＬｉ、リセット信号ＲＳｉおよ
び転送信号ＴＲｉの各波形を示すタイミングチャートで
ある。
【図１６】各画素が転送ゲートを有していない実施形態
における画素の構成を示す回路図である。
における画素の構成を示す回路図である。
【図１７】図１６の画素を備えた固体撮像装置のための
行選択回路の主要部を示す回路図である。
行選択回路の主要部を示す回路図である。
【図１８】（ａ）は、画素内のフォトダイオードやトラ
ンジスタが形成されている半導体表面近傍を模式的に示
す断面図、（ｂ）は、その電位分布を示す模式図であ
る。
ンジスタが形成されている半導体表面近傍を模式的に示
す断面図、（ｂ）は、その電位分布を示す模式図であ
る。
１ 画素 ３ 光電変換素子 ４ 転送ゲート ５ 検出部、 ６ａ ＭＯＳ型トランジスタ ６ｂ スイッチングトランジスタ ７ リセットトランジスタ ８ 垂直信号出力線 １０ 撮像部 ２１ 列選択エンコーダ ２２ 選択列駆動部 ４１ 行選択エンコーダ ４２ バッファ
Claims (19)
- 【請求項１】 行列状に配列された複数の画素を有する
撮像部と、前記複数の画素から少なくともひとつの画素
を選択する周辺回路とを備えた固体撮像装置であって、
前記画素は、 光電変換によって電荷を生成し、蓄積する光電変換部
と、 前記光電変換部から読み出された電荷を蓄積する検出部
と、 前記光電変換部と前記検出部との間にあって前記光電変
換部から前記検出部へ前記電荷を読み出す転送電極と、 前記検出部の電位変化を検知する増幅素子と、 前記検出部に蓄積された電荷を電源供給部に排出し前記
検出部の電位をリセットするリセット電極とを具備し、 前記周辺回路は、前記転送電極に印加することによって
前記転送電極下の第１の電気的障壁の高さを制御する第
１の制御信号と、前記リセット電極に印加するこによっ
て前記リセット電極下の第２の電気的障壁の高さを制御
する第２の制御信号とを生成する選択回路を有してお
り、 前記選択回路は、第１の電源電位および前記第１の電源
電位よりも低い第２の電源電位を受け取ることによって
動作する複数段のインバータを含み、前記複数段のイン
バータのうちの最終段のインバータがバイアスされた出
力信号を発生し、前記出力信号を前記第１の制御信号お
よび前記第２の制御信号とする固体撮像装置。 - 【請求項２】 行列状に配列された複数の画素を有する
撮像部と、前記複数の画素から少なくともひとつの画素
を選択する周辺回路とを備えた固体撮像装置であって、
前記画素は、 光電変換によって電荷を生成し、蓄積する光電変換部
と、 前記光電変換部の電位変化を検知する増幅素子と、 前記光電変換部に蓄積された電荷を電源供給部に排出し
前記光電変換部の電位をリセットするリセット電極とを
具備し、 前記周辺回路は、前記リセット電極に印加するこによっ
て前記リセット電極下の電気的障壁の高さを制御する制
御信号を生成する選択回路を有しており、 前記選択回路は、第１の電源電位および前記第１の電源
電位よりも低い第２の電源電位を受け取ることによって
動作する複数段のインバータを含み、前記複数段のイン
バータのうちの最終段のインバータがバイアスされた出
力信号を発生し、前記出力信号を前記制御信号とする固
体撮像装置。 - 【請求項３】 光電変換によって生成した電荷を蓄積す
る情報蓄積部と、 制御信号に応じて前記情報蓄積部と電源供給部との間に
存在する電気的障壁の高さを変化させ、それによって前
記情報蓄積部に蓄積された前記電荷を前記電源供給部に
放出させることができるリセット素子と、を有する複数
の画素、および前記複数の画素から少なくともひとつの
画素を選択する周辺回路、を備えた固体撮像装置であっ
て、 前記周辺回路は、前記制御信号を生成する選択回路を有
し、 前記選択回路は、第１の電源電位および前記第１の電源
電位よりも低い第２の電源電位を受け取ることによって
動作する複数段のインバータを含み、前記複数段のイン
バータのうちの最終段インバータがバイアスされた出力
を発生し、前記バイアスされた出力を前記制御信号とし
て前記リセット素子に供給する固体撮像装置。 - 【請求項４】 前記情報蓄積部は、光電変換素子を含ん
でいる請求項３に記載の固体撮像装置。 - 【請求項５】 前記選択回路の前記最終段インバータ
は、エンハンスメント型ＮチャネルＭＯＳトランジスタ
とデプレッション型ＰチャネルＭＯＳトランジスタとを
含むＣＭＯＳインバータである請求項３または４に記載
の固体撮像装置。 - 【請求項６】 前記最終段インバータが受け取る第１の
電源電位は、前記最終段以外のインバータが受け取る第
１の電源電位よりも高い請求項３または４に記載の固体
撮像装置。 - 【請求項７】 前記最終段インバータが受け取る第２の
電源電位は、前記最終段以外のインバータが受け取る第
２の電源電位よりも高い請求項３または４に記載の固体
撮像装置。 - 【請求項８】 前記最終段インバータが受け取る第１の
電源電位は、選択された期間だけ、前記最終段以外のイ
ンバータが受け取る第３の電源電位よりも高い請求項３
または４に記載の固体撮像装置。 - 【請求項９】 前記選択された期間は、水平ブランキン
グ期間に含まれる請求項８に記載の固体撮像装置。 - 【請求項１０】 前記最終段インバータは、Ｎチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタと
を含むＣＭＯＳインバータである請求項６から９の何れ
かに記載の固体撮像装置。 - 【請求項１１】 前記複数の画素の各々は、前記光電変
換素子と前記リセット素子との間に配置された転送電極
を有し、 前記転送電極は、他の制御信号に応じて前記転送電極の
下に存在する電気的障壁の高さを変化させ、それによっ
て前記光電変換素子に蓄積された電荷を前記電源供給部
に放出させることができる請求項４に記載の固体撮像装
置。 - 【請求項１２】 前記選択回路は、前記第１の電源電位
および前記第２の電源電位を受け取ることによって動作
する他の複数段のインバータを含み、前記他の複数段の
インバータのうちの最終段インバータがバイアスされた
出力を発生し、前記バイアスされた出力を前記他の制御
信号として前記転送ゲートに供給する請求項１１に記載
の固体撮像装置。 - 【請求項１３】 前記選択回路の前記他の最終段インバ
ータは、エンハンスメント型ＮチャネルＭＯＳトランジ
スタとデプレッション型ＰチャネルＭＯＳトランジスタ
とを含むＣＭＯＳインバータである請求項１２に記載の
固体撮像装置。 - 【請求項１４】 前記他の最終段インバータが受け取る
第１の電源電位は、前記最終段以外のインバータが受け
取る第１の電源電位よりも高い請求項３または４に記載
の固体撮像装置。 - 【請求項１５】 前記他の最終段インバータが受け取る
第２の電源電位は、前記最終段以外のインバータが受け
取る第２の電源電位よりも高い請求項１２に記載の固体
撮像装置。 - 【請求項１６】 前記他の最終段インバータが受け取る
第１の電源電位は、選択された期間だけ、前記最終段以
外のインバータが受け取る第３の電源電位よりも高い請
求項１２に記載の固体撮像装置。 - 【請求項１７】 前記選択された期間は、水平ブランキ
ング期間に含まれる請求項１６に記載の固体撮像装置。 - 【請求項１８】 請求項３から９の何れかに記載の固体
撮像装置の駆動方法であって、 光電変換によって電荷を生成し、前記情報蓄積部に蓄積
させる工程と、 前記選択回路で発生させた制御信号のレベルをパルス的
に増大させることによって、前記情報蓄積部内の電荷を
前記リセット素子を介してリセットする工程と、を包含
する駆動方法。 - 【請求項１９】 請求項１２から１７の何れかに記載の
固体撮像装置の駆動方法であって、 光電変換によって電荷を生成し、前記光電変換素子に蓄
積させる工程と、 前記選択回路で発生させた制御信号のレベルをパルス的
に増大させることによって、前記転送電極と前記リセッ
ト素子との間に存在する電荷を前記リセット素子を介し
てリセットする工程と、 前記選択回路で発生させた他の制御信号のレベルをパル
ス的に増大させることによって、前記光電変換素子内の
電荷を前記転送ゲートを介して前記転送電極と前記リセ
ット素子との間に移動させる工程と、を包含する駆動方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15698298A JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
| US09/321,581 US6674471B1 (en) | 1998-06-05 | 1999-05-28 | Solid-state imaging device and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15698298A JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355664A true JPH11355664A (ja) | 1999-12-24 |
| JP3871439B2 JP3871439B2 (ja) | 2007-01-24 |
Family
ID=15639593
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15698298A Expired - Fee Related JP3871439B2 (ja) | 1998-06-05 | 1998-06-05 | 固体撮像装置およびその駆動方法 |
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| Country | Link |
|---|---|
| US (1) | US6674471B1 (ja) |
| JP (1) | JP3871439B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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