JP2002369085A - 光検出器 - Google Patents
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Abstract
(57)【要約】
【課題】 イメージ画像を劣化させない構造が単純で製
造コストの低い光検出器を提供する。 【解決手段】 光検出器は、アノードを基準電圧に接続
した光ダイオードと、光ダイオードのカソードと第１供
給電圧の間に接続されて該カソードを初期化フェーズの
間第１供給電圧に設定する初期化ＭＯＳトランジスタ
と、該光ダイオードのカソードの電圧を測定するため
の、該光ダイオードのカソードを初期化フェーズの直前
に前記基準電圧に近い飽和電圧に設定する手段を有す
る。
造コストの低い光検出器を提供する。 【解決手段】 光検出器は、アノードを基準電圧に接続
した光ダイオードと、光ダイオードのカソードと第１供
給電圧の間に接続されて該カソードを初期化フェーズの
間第１供給電圧に設定する初期化ＭＯＳトランジスタ
と、該光ダイオードのカソードの電圧を測定するため
の、該光ダイオードのカソードを初期化フェーズの直前
に前記基準電圧に近い飽和電圧に設定する手段を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、カメラ、
カムコーダ、デジタル顕微鏡、デジタル光学カメラのよ
うな装置に用いるイメージセンサのモノリシック形成技
術に関し、特に、ＣＭＯＳ技術で形成されるイメージセ
ンサに関する。
カムコーダ、デジタル顕微鏡、デジタル光学カメラのよ
うな装置に用いるイメージセンサのモノリシック形成技
術に関し、特に、ＣＭＯＳ技術で形成されるイメージセ
ンサに関する。
【０００２】
【従来の技術】ＣＭＯＳ技術によるイメージセンサは一
般に行と列の交点に設けられる光検出器のマトリクスを
有する。
般に行と列の交点に設けられる光検出器のマトリクスを
有する。
【０００３】図１はイメージセンサマトリクスのＣＭＯ
Ｓ型光検出器の例を示す。光ダイオードＤはアノードを
低基準電圧ＶＳＳに接続している。光ダイオードＤのカ
ソードは検出ノードＳＮに接続される。初期化ＭＯＳト
ランジスタＴ１と測定ＭＯＳトランジスタＴ２は、Ｎチ
ャンネルで、ドレインを高電圧源ＶＤＤに接続する。ト
ランジスタＴ１のソースとトランジスタＴ２のゲートは
検出ノードＳＮに接続される。トランジスタＴ１のゲー
トはノードＳＮの初期化を制御する信号ＮＩを受け取
る。ＮチャンネルＭＯＳトランジスタＴ３のドレインは
トランジスタＴ２のソースに接続される。トランジスタ
Ｔ３のゲートはライン選択信号ＬＳを受け取る。トラン
ジスタＴ３のソースは読み取り手段２に接続される。手
段２はマトリクスの他の光検出器（図示なし）に接続さ
れる。
Ｓ型光検出器の例を示す。光ダイオードＤはアノードを
低基準電圧ＶＳＳに接続している。光ダイオードＤのカ
ソードは検出ノードＳＮに接続される。初期化ＭＯＳト
ランジスタＴ１と測定ＭＯＳトランジスタＴ２は、Ｎチ
ャンネルで、ドレインを高電圧源ＶＤＤに接続する。ト
ランジスタＴ１のソースとトランジスタＴ２のゲートは
検出ノードＳＮに接続される。トランジスタＴ１のゲー
トはノードＳＮの初期化を制御する信号ＮＩを受け取
る。ＮチャンネルＭＯＳトランジスタＴ３のドレインは
トランジスタＴ２のソースに接続される。トランジスタ
Ｔ３のゲートはライン選択信号ＬＳを受け取る。トラン
ジスタＴ３のソースは読み取り手段２に接続される。手
段２はマトリクスの他の光検出器（図示なし）に接続さ
れる。
【０００４】図１の光検出器の光ダイオードＤは他の光
素子と同じ基板に形成される。その光受容面は良好な検
出のために十分に大きくなければならない。他の光検出
素子が占有する表面積は光ダイオードが捕獲するフォト
ンの数を減少させる。光検出器の全表面積を増加させず
に光ダイオードの表面積を増加させるために、他の光検
出素子の上に光ダイオードを形成することが行われる。
素子と同じ基板に形成される。その光受容面は良好な検
出のために十分に大きくなければならない。他の光検出
素子が占有する表面積は光ダイオードが捕獲するフォト
ンの数を減少させる。光検出器の全表面積を増加させず
に光ダイオードの表面積を増加させるために、他の光検
出素子の上に光ダイオードを形成することが行われる。
【０００５】図２は光ダイオードＤと光検出器のＭＯＳ
初期化トランジスタＴ１の断面の例を示し、光ダイオー
ドは他の光検出素子の上に形成されている。図示の簡単
のため、他の半導体領域をあらわす図のスケールは異な
っている。トランジスタＴ１は、シリコン酸化物（Ｓｉ
Ｏ２）のフィールド絶縁領域８で区画されるＰ型活性領
域４に形成される。絶縁ゲート１０の両側にはＮ型のソ
ース領域１２とドレイン領域１４がある。トランジスタ
Ｔ１は絶縁体（ＳｉＯ２）の層１６でカバーされる。層
１６の上にアモルファスシリコン層があり、下層１８と
中間真性層２０と上部Ｐ型層２２をふくみ、ＰＩＮ型光
ダイオードを形成する。層２２は光ダイオードのアノー
ドであり、領域１８はカソードである。層２２は電源Ｖ
ＳＳに接続する導電性で透明なＩＴＯ層２４でカバーさ
れる。層１８は導電性ビア２８によりソース領域１２に
接続される。導電領域２６が領域１８の下にもうけられ
る。
初期化トランジスタＴ１の断面の例を示し、光ダイオー
ドは他の光検出素子の上に形成されている。図示の簡単
のため、他の半導体領域をあらわす図のスケールは異な
っている。トランジスタＴ１は、シリコン酸化物（Ｓｉ
Ｏ２）のフィールド絶縁領域８で区画されるＰ型活性領
域４に形成される。絶縁ゲート１０の両側にはＮ型のソ
ース領域１２とドレイン領域１４がある。トランジスタ
Ｔ１は絶縁体（ＳｉＯ２）の層１６でカバーされる。層
１６の上にアモルファスシリコン層があり、下層１８と
中間真性層２０と上部Ｐ型層２２をふくみ、ＰＩＮ型光
ダイオードを形成する。層２２は光ダイオードのアノー
ドであり、領域１８はカソードである。層２２は電源Ｖ
ＳＳに接続する導電性で透明なＩＴＯ層２４でカバーさ
れる。層１８は導電性ビア２８によりソース領域１２に
接続される。導電領域２６が領域１８の下にもうけられ
る。
【０００６】図３は、図１の光検出器により受容される
光の測定フェーズにおける、信号ＬＳとＮＩ、ノードＳ
Ｎの電圧ＶＳＮ、及び信号ＳＴの時間変化を示す。トラ
ンジスタＴ２はノードＳＮの電圧ＶＳＮのフォロワーと
して構成されている。簡単のために、トランジスタＴ２
はユニットゲインを有し、トランジスタＴ２のソース電
圧は電圧ＶＳＮに等しいものとする。従って、トランジ
スタＴ２のソースに、トランジスタＴ３を介して、接続
される読み取り手段２は電圧ＶＳＮの保存を可能とす
る。
光の測定フェーズにおける、信号ＬＳとＮＩ、ノードＳ
Ｎの電圧ＶＳＮ、及び信号ＳＴの時間変化を示す。トラ
ンジスタＴ２はノードＳＮの電圧ＶＳＮのフォロワーと
して構成されている。簡単のために、トランジスタＴ２
はユニットゲインを有し、トランジスタＴ２のソース電
圧は電圧ＶＳＮに等しいものとする。従って、トランジ
スタＴ２のソースに、トランジスタＴ３を介して、接続
される読み取り手段２は電圧ＶＳＮの保存を可能とす
る。
【０００７】時刻ｔ０で、選択信号ＬＳは１でトランジ
スタＴ３はオンとなりトランジスタＴ２のソースは読み
取り手段２に接続される。読み取り信号ＳＴは０で、読
み取り手段２は非活性である。時刻ｔ０で初期化信号Ｎ
Ｉが短時間の初期化期間の間１となり、電圧ＶＳＮはＶ
ＤＤに等しくなる。初期化の終了時に信号ＮＩは０にも
どる。従って電圧ＶＳＮは、トランジスタＴ１のゲート
とソースの間の容量とトランジスタＴ１により誘起され
るノイズによって、電圧ΔＶ０だけ降下する。
スタＴ３はオンとなりトランジスタＴ２のソースは読み
取り手段２に接続される。読み取り信号ＳＴは０で、読
み取り手段２は非活性である。時刻ｔ０で初期化信号Ｎ
Ｉが短時間の初期化期間の間１となり、電圧ＶＳＮはＶ
ＤＤに等しくなる。初期化の終了時に信号ＮＩは０にも
どる。従って電圧ＶＳＮは、トランジスタＴ１のゲート
とソースの間の容量とトランジスタＴ１により誘起され
るノイズによって、電圧ΔＶ０だけ降下する。
【０００８】信号ＮＩが０に戻った後の時刻ｔ１で、手
段２による電圧ＶＤＤ−ΔＶ０の読み取り制御の短時間
の後、信号ＳＴが活性化される。トランジスタＴ１はも
はやオンでなく、光ダイオードのカソードがもはやＶＤ
Ｄに接続されなくなってから、光ダイオードＤが光放射
をうけると、光ダイオードのカソードに電子が累積され
る。従ってカソードの電圧ＶＳＮは受容した光に比例し
て低下する。
段２による電圧ＶＤＤ−ΔＶ０の読み取り制御の短時間
の後、信号ＳＴが活性化される。トランジスタＴ１はも
はやオンでなく、光ダイオードのカソードがもはやＶＤ
Ｄに接続されなくなってから、光ダイオードＤが光放射
をうけると、光ダイオードのカソードに電子が累積され
る。従ってカソードの電圧ＶＳＮは受容した光に比例し
て低下する。
【０００９】時刻ｔ２で、信号ＬＳは０となってトラン
ジスタＴ３はオフとなり光検出器を手段２から絶縁す
る。このとき手段２はイメージセンサの別の光検出器に
接続することができる。
ジスタＴ３はオフとなり光検出器を手段２から絶縁す
る。このとき手段２はイメージセンサの別の光検出器に
接続することができる。
【００１０】時刻ｔ３で、光ダイオードが測定対象の光
放射を受容する所定の期間の後、信号ＬＳは１になり、
トランジスタＴ３はオンとなる。
放射を受容する所定の期間の後、信号ＬＳは１になり、
トランジスタＴ３はオンとなる。
【００１１】時刻ｔ４で、信号ＳＴが短時間だけ活性化
して手段２による電圧ＶＳＮの読み取りを制御する。こ
のとき電圧ＶＳＮの値はＶＤＤ−ΔＶ０−ΔＶ１であ
り、ここでΔＶ１は光ダイオードが受容したフォトンの
数と無視可能なサーマルノイズにより定まる。ＶＤＤ−
ΔＶ０−ΔＶ１を先行の値ＶＤＤ−ΔＶ０から減算し
て、ΔＶ１を知ることができ、従って、時刻ｔ１とｔ４
の間に光ダイオードが受容した光を知ることができる。
して手段２による電圧ＶＳＮの読み取りを制御する。こ
のとき電圧ＶＳＮの値はＶＤＤ−ΔＶ０−ΔＶ１であ
り、ここでΔＶ１は光ダイオードが受容したフォトンの
数と無視可能なサーマルノイズにより定まる。ＶＤＤ−
ΔＶ０−ΔＶ１を先行の値ＶＤＤ−ΔＶ０から減算し
て、ΔＶ１を知ることができ、従って、時刻ｔ１とｔ４
の間に光ダイオードが受容した光を知ることができる。
【００１２】アモルファスシリコンダイオードは、いわ
ゆる緩和時間の間電子を蓄積する電荷トラップをふく
む。図３の各光測定フェーズで、時刻ｔ１とｔ４の間に
光ダイオードのカソードに累積された電子の一部は光ダ
イオードの電荷トラップにより移動不能になる。測定フ
ェーズの終端で測定される値ΔＶ１は電荷トラップに蓄
積される電子を考慮せず、測定の質は悪い。さらに、初
期化フェーズでの電圧ＶＤＤの接続時間は全ての電荷ト
ラップを空にするには不十分である。従って、各測定フ
ェーズの始まりで、電荷トラップは先行の１又は複数の
測定フェーズで受容した光に関連して多数の浮遊電子を
ふくむ。これらの浮遊電子は電荷トラップ緩和時間の終
りで解放され測定値ΔＶ１の精度を悪化させる。したが
って各測定フェーズの終りで測定される値ΔＶ１は先行
の測定フェーズで受容した光に部分的に依存する。光検
出器マトリクスをふくむイメージセンサでは、この電子
の保留現象は画像の残留つまり劣化をひきおこす。劣化
の程度は光ダイオードのトラップの量と、これらトラッ
プの平均電子保留時間に依存する。
ゆる緩和時間の間電子を蓄積する電荷トラップをふく
む。図３の各光測定フェーズで、時刻ｔ１とｔ４の間に
光ダイオードのカソードに累積された電子の一部は光ダ
イオードの電荷トラップにより移動不能になる。測定フ
ェーズの終端で測定される値ΔＶ１は電荷トラップに蓄
積される電子を考慮せず、測定の質は悪い。さらに、初
期化フェーズでの電圧ＶＤＤの接続時間は全ての電荷ト
ラップを空にするには不十分である。従って、各測定フ
ェーズの始まりで、電荷トラップは先行の１又は複数の
測定フェーズで受容した光に関連して多数の浮遊電子を
ふくむ。これらの浮遊電子は電荷トラップ緩和時間の終
りで解放され測定値ΔＶ１の精度を悪化させる。したが
って各測定フェーズの終りで測定される値ΔＶ１は先行
の測定フェーズで受容した光に部分的に依存する。光検
出器マトリクスをふくむイメージセンサでは、この電子
の保留現象は画像の残留つまり劣化をひきおこす。劣化
の程度は光ダイオードのトラップの量と、これらトラッ
プの平均電子保留時間に依存する。
【００１３】この劣化現象を回避する従来の技術は光ダ
イオードＤのトラップの数を制限することにある。この
解決法では光ダイオードＤをカスタムメードのアモルフ
ァスシリコンに形成し、素子の製造時間が長く、コスト
が高くなる。
イオードＤのトラップの数を制限することにある。この
解決法では光ダイオードＤをカスタムメードのアモルフ
ァスシリコンに形成し、素子の製造時間が長く、コスト
が高くなる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、単純
な構造で、製造コストが低く、従来のようなイメージの
劣化のない、アモルファスシリコン光ダイオードをふく
むＣＭＯＳ光検出器を提供することにある。
な構造で、製造コストが低く、従来のようなイメージの
劣化のない、アモルファスシリコン光ダイオードをふく
むＣＭＯＳ光検出器を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明の特徴は、アノードを基準電圧（ＶＳＳ）に接
続するアモルファスシリコン光ダイオード（Ｄ）と、該
光ダイオードのカソードと第１供給電圧（ＶＤＤ）の間
に結合して該カソードを初期化フェーズの間前記第１供
給電圧に設定する初期化ＭＯＳトランジスタ（Ｔ１）
と、前記光ダイオード（Ｄ）のカソードの電圧を測定す
る測定手段（Ｔ２,Ｔ３）と、前記光ダイオードのカソ
ードを前記初期化フェーズの直前に前記基準電圧に近い
飽和電圧（Ｖｒａｚ）にするための飽和手段（Ｔ１,３
０）とを有する光検出器にある。
の本発明の特徴は、アノードを基準電圧（ＶＳＳ）に接
続するアモルファスシリコン光ダイオード（Ｄ）と、該
光ダイオードのカソードと第１供給電圧（ＶＤＤ）の間
に結合して該カソードを初期化フェーズの間前記第１供
給電圧に設定する初期化ＭＯＳトランジスタ（Ｔ１）
と、前記光ダイオード（Ｄ）のカソードの電圧を測定す
る測定手段（Ｔ２,Ｔ３）と、前記光ダイオードのカソ
ードを前記初期化フェーズの直前に前記基準電圧に近い
飽和電圧（Ｖｒａｚ）にするための飽和手段（Ｔ１,３
０）とを有する光検出器にある。
【００１６】本発明の実施例によると、前記初期化ＭＯ
Ｓトランジスタ（Ｔ１）のソースが前記光ダイオード
（Ｄ）のカソードに接続され、分岐手段（３０）がもう
けられて前記初期化ＭＯＳトランジスタ（Ｔ１）のドレ
インを飽和電圧（Ｖｒａｚ）又は前記第１供給電圧とす
る。
Ｓトランジスタ（Ｔ１）のソースが前記光ダイオード
（Ｄ）のカソードに接続され、分岐手段（３０）がもう
けられて前記初期化ＭＯＳトランジスタ（Ｔ１）のドレ
インを飽和電圧（Ｖｒａｚ）又は前記第１供給電圧とす
る。
【００１７】本発明の実施例によると、前記初期化ＭＯ
Ｓトランジスタ（Ｔ１）が低反転状態で制御される。
Ｓトランジスタ（Ｔ１）が低反転状態で制御される。
【００１８】本発明の実施例によると、前記初期化ＭＯ
Ｓトランジスタ（Ｔ１）が強反転状態で制御される。
Ｓトランジスタ（Ｔ１）が強反転状態で制御される。
【００１９】本発明の実施例によると、前記測定手段が
ゲートを前記光ダイオードのカソードに接続する測定Ｍ
ＯＳトランジスタ（Ｔ２）と、前記測定ＭＯＳトランジ
スタ（Ｔ２）と直列で、第２供給電圧（ＶＤＤ）と読取
り手段（２）の間に接続される制御ＭＯＳトランジスタ
（Ｔ３）とを有する。
ゲートを前記光ダイオードのカソードに接続する測定Ｍ
ＯＳトランジスタ（Ｔ２）と、前記測定ＭＯＳトランジ
スタ（Ｔ２）と直列で、第２供給電圧（ＶＤＤ）と読取
り手段（２）の間に接続される制御ＭＯＳトランジスタ
（Ｔ３）とを有する。
【００２０】本発明の実施例によると、前記第１供給電
圧と第２供給電圧（ＶＤＤ）が等しい。
圧と第２供給電圧（ＶＤＤ）が等しい。
【００２１】本発明の更なる特徴は、（ａ）前記光ダイ
オードのカソードを前記基準電圧に近い飽和電圧にし、
（ｂ）前記光ダイオードのカソードを供給電圧にし次い
で該カソードを電気的に分離し、（ｃ）前記カソードの
電気的分離の直後に前記光ダイオードのカソード電圧の
第１測定値を測定し、（ｄ）前記光ダイオード（Ｄ）を
所定時間の間光放射に提供し、（ｅ）前記光ダイオード
（Ｄ）のカソード電圧の第２測定値を測定して第２測定
値を第１測定値から減算する；上記の連続するステップ
を有しアノードを基準電圧（ＧＮＤ）に接続するアモル
ファスシリコン光ダイオード（Ｄ）をふくむ光検出器が
受容する光を測定する方法。
オードのカソードを前記基準電圧に近い飽和電圧にし、
（ｂ）前記光ダイオードのカソードを供給電圧にし次い
で該カソードを電気的に分離し、（ｃ）前記カソードの
電気的分離の直後に前記光ダイオードのカソード電圧の
第１測定値を測定し、（ｄ）前記光ダイオード（Ｄ）を
所定時間の間光放射に提供し、（ｅ）前記光ダイオード
（Ｄ）のカソード電圧の第２測定値を測定して第２測定
値を第１測定値から減算する；上記の連続するステップ
を有しアノードを基準電圧（ＧＮＤ）に接続するアモル
ファスシリコン光ダイオード（Ｄ）をふくむ光検出器が
受容する光を測定する方法。
【００２２】
【発明の実施の形態】各図で同じ素子は同じ符号で示さ
れる。発明の理解に必要な素子のみが別の図に示され
る。
れる。発明の理解に必要な素子のみが別の図に示され
る。
【００２３】図４は本発明による光検出回路を示す。光
検出器は図２と同様にＰＩＮ型アモルファスシリコン光
ダイオードＤとトランジスタＴ１をふくむ。トランジス
タＴ１のゲートは制御信号ＮＩを受容する。本発明によ
ると、トランジスタＴ１のドレインは制御可能な分岐手
段３０に接続され、トランジスタＴ１のドレインを電圧
ＶＤＤ又は電圧ＶＳＳに接続する。Ｎチャンネルの測定
ＭＯＳトランジスタＴ２のドレインは電圧ＶＤＤに接続
され、ゲートは光ダイオードＤのカソードに接続され
る。Ｎ型制御トランジスタＴ３がトランジスタＴ２のソ
ースと、信号ＳＴにより制御される読み取り手段２の間
に接続される。トランジスタＴ３のゲートは制御信号Ｌ
Ｓを受容する。
検出器は図２と同様にＰＩＮ型アモルファスシリコン光
ダイオードＤとトランジスタＴ１をふくむ。トランジス
タＴ１のゲートは制御信号ＮＩを受容する。本発明によ
ると、トランジスタＴ１のドレインは制御可能な分岐手
段３０に接続され、トランジスタＴ１のドレインを電圧
ＶＤＤ又は電圧ＶＳＳに接続する。Ｎチャンネルの測定
ＭＯＳトランジスタＴ２のドレインは電圧ＶＤＤに接続
され、ゲートは光ダイオードＤのカソードに接続され
る。Ｎ型制御トランジスタＴ３がトランジスタＴ２のソ
ースと、信号ＳＴにより制御される読み取り手段２の間
に接続される。トランジスタＴ３のゲートは制御信号Ｌ
Ｓを受容する。
【００２４】図５は、図４の検出器の光ダイオードによ
り受容した光の測定フェーズにおける、信号ＬＳとＮ
Ｉ、トランジスタＴ１のドレインの電圧ＶＤＴ１、光ダ
イオードＤの電圧ＶＳＮ、及び制御信号ＳＴの時間変化
を示す。
り受容した光の測定フェーズにおける、信号ＬＳとＮ
Ｉ、トランジスタＴ１のドレインの電圧ＶＤＴ１、光ダ
イオードＤの電圧ＶＳＮ、及び制御信号ＳＴの時間変化
を示す。
【００２５】時刻ｔ０’で、測定フェーズの始まりで、
信号ＬＳはレベル１でトランジスタＴ３はオンである。
分岐手段３０は、トランジスタＴ１のドレインを電圧Ｖ
ＳＳに接続する状態にある。時刻ｔ０’で信号ＮＩが１
になりトランジスタＴ１がオンになり、光ダイオードの
カソードＳＮが低電圧Ｖｒａｚになる。電圧Ｖｒａｚ
は、電圧ＶＳＳと、トランジスタＴ１のスレッシュホー
ルド電圧ＶＴの上昇分に等しい。カソードＳＮの電圧が
電圧Ｖｒａｚに低下するので、大量の電子がカソードＳ
Ｎに提供される。カソードＳＮの電圧Ｖｒａｚは、カソ
ードの電荷トラップレベルが飽和するのに十分な時間の
時刻ｔ１’まで継続する。このように、時刻ｔ１’で電
荷トラップは光ダイオードの先行の受光にかかわらず所
定の最大保持状態となる。従って、アモルファスシリコ
ン光ダイオードトラップに保持される先行のイメージの
記憶は除去される。
信号ＬＳはレベル１でトランジスタＴ３はオンである。
分岐手段３０は、トランジスタＴ１のドレインを電圧Ｖ
ＳＳに接続する状態にある。時刻ｔ０’で信号ＮＩが１
になりトランジスタＴ１がオンになり、光ダイオードの
カソードＳＮが低電圧Ｖｒａｚになる。電圧Ｖｒａｚ
は、電圧ＶＳＳと、トランジスタＴ１のスレッシュホー
ルド電圧ＶＴの上昇分に等しい。カソードＳＮの電圧が
電圧Ｖｒａｚに低下するので、大量の電子がカソードＳ
Ｎに提供される。カソードＳＮの電圧Ｖｒａｚは、カソ
ードの電荷トラップレベルが飽和するのに十分な時間の
時刻ｔ１’まで継続する。このように、時刻ｔ１’で電
荷トラップは光ダイオードの先行の受光にかかわらず所
定の最大保持状態となる。従って、アモルファスシリコ
ン光ダイオードトラップに保持される先行のイメージの
記憶は除去される。
【００２６】時刻ｔ１’で分岐手段３０は、トランジス
タＴ１のドレインを電圧ＶＤＤに接続するように制御さ
れる。従って光ダイオードのカソードの電圧はＶＤＤと
なる。このステップは新しい集積フェーズが始まる前の
光ダイオードの初期化に対応する。所定の初期化時間の
後、信号ＮＩが０になる。次いで電圧ＶＳＮは、トラン
ジスタＴ１のゲートとソースの間の容量結合により電圧
ΔＶ０’だけ降下する。
タＴ１のドレインを電圧ＶＤＤに接続するように制御さ
れる。従って光ダイオードのカソードの電圧はＶＤＤと
なる。このステップは新しい集積フェーズが始まる前の
光ダイオードの初期化に対応する。所定の初期化時間の
後、信号ＮＩが０になる。次いで電圧ＶＳＮは、トラン
ジスタＴ１のゲートとソースの間の容量結合により電圧
ΔＶ０’だけ降下する。
【００２７】時刻ｔ２’で、信号ＮＩが０になったわず
かに後に、手段２は電圧ＶＳＮの値ＶＤＤ−ΔＶ０’を
蓄積するように制御される。
かに後に、手段２は電圧ＶＳＮの値ＶＤＤ−ΔＶ０’を
蓄積するように制御される。
【００２８】時刻ｔ３’で信号ＬＳは０となりトランジ
スタＴ３がオフとなる。従って読み取り手段２は光検出
器から分離され、マトリクスの他の光検出器に接続する
ことができる。
スタＴ３がオフとなる。従って読み取り手段２は光検出
器から分離され、マトリクスの他の光検出器に接続する
ことができる。
【００２９】時刻ｔ４’で、光ダイオードが光放射に提
供された所定時間の後、信号ＬＳが１となってトランジ
スタＴ３がオンとなり読み取り手段２を光検出器に接続
する。
供された所定時間の後、信号ＬＳが１となってトランジ
スタＴ３がオンとなり読み取り手段２を光検出器に接続
する。
【００３０】時刻ｔ５’で、分岐手段３０はトランジス
タのドレインを電圧ＶＳＳに接続するように制御する。
タのドレインを電圧ＶＳＳに接続するように制御する。
【００３１】時刻ｔ６’で、手段２はノードＳＮの電圧
（ＶＤＤ−ΔＶ０’−ΔＶ１’に等しい）を蓄積するよ
うに制御される。全ての電荷トラップは初期に飽和し、
時刻ｔ２’とｔ６’の間に解放される電子の量は、先行
の測定フェーズとは独立である。トラップにより解放さ
れる電子の量が時間的に変動しないので、電圧ΔＶ１’
は時刻ｔ２’とｔ４’の間に光ダイオードが受容した光
のみに従って変動する。時刻ｔ６’とｔ２’に行われる
測定値の減算は値ΔＶ１’の決定を可能とする。従っ
て、本発明による光検出器は各測定期間に受容した光の
みで決定される電圧を提供し、従来の技術の劣化現象を
抑圧する。
（ＶＤＤ−ΔＶ０’−ΔＶ１’に等しい）を蓄積するよ
うに制御される。全ての電荷トラップは初期に飽和し、
時刻ｔ２’とｔ６’の間に解放される電子の量は、先行
の測定フェーズとは独立である。トラップにより解放さ
れる電子の量が時間的に変動しないので、電圧ΔＶ１’
は時刻ｔ２’とｔ４’の間に光ダイオードが受容した光
のみに従って変動する。時刻ｔ６’とｔ２’に行われる
測定値の減算は値ΔＶ１’の決定を可能とする。従っ
て、本発明による光検出器は各測定期間に受容した光の
みで決定される電圧を提供し、従来の技術の劣化現象を
抑圧する。
【００３２】説明の簡単のために、トラップにより解放
される電子の量が時間的に変動しない場合について記述
した。実際には、この電子の量は変動し、光ダイオード
が受容する光に比例する時間ノイズが発生する。
される電子の量が時間的に変動しない場合について記述
した。実際には、この電子の量は変動し、光ダイオード
が受容する光に比例する時間ノイズが発生する。
【００３３】説明の簡単のために、電圧Ｖｒａｚは光ダ
イオードのカソードの全ての電荷トラップを飽和させる
場合について記述した。実際には擬似飽和で十分であ
る。
イオードのカソードの全ての電荷トラップを飽和させる
場合について記述した。実際には擬似飽和で十分であ
る。
【００３４】もちろん当業者に容易な各種の変形が可能
である。本発明はアモルファスシリコンダイオードにつ
いて例示したが、任意の型のアモルファスシリコン光ダ
イオードに適用可能であり、さらに、電荷トラップをふ
くむ任意の光ダイオードに適用可能である。
である。本発明はアモルファスシリコンダイオードにつ
いて例示したが、任意の型のアモルファスシリコン光ダ
イオードに適用可能であり、さらに、電荷トラップをふ
くむ任意の光ダイオードに適用可能である。
【００３５】本発明の記述は、光ダイオード電荷トラッ
プの飽和、光ダイオードカソード電圧の初期化と測定の
特定のシーケンスについて行った。しかし、他のシーケ
ンスも可能である。例えば、光ダイオード電荷トラップ
の飽和の動作は光ダイオード電圧初期化フェーズの中間
で実行してもよい。同様に、各フェーズの時間は限定的
でない。
プの飽和、光ダイオードカソード電圧の初期化と測定の
特定のシーケンスについて行った。しかし、他のシーケ
ンスも可能である。例えば、光ダイオード電荷トラップ
の飽和の動作は光ダイオード電圧初期化フェーズの中間
で実行してもよい。同様に、各フェーズの時間は限定的
でない。
【００３６】トランジスタＴ１の制御に関して、完全な
反転、つまりオールオアナッシングの場合について記述
した。しかし、トランジスタＴ１の低い反転制御も可能
でトランジスタで発生するノイズを低減することができ
る。
反転、つまりオールオアナッシングの場合について記述
した。しかし、トランジスタＴ１の低い反転制御も可能
でトランジスタで発生するノイズを低減することができ
る。
【００３７】トランジスタＴ２は１の利得を有し、トラ
ンジスタＴ２のソース電圧が電圧ＶＳＮに等しい場合に
ついて記述した。しかし、トランジスタＴ２の利得は１
以外でも可能で、トランジスタＴ２のソース電圧が電圧
ＶＳＮに等しくない場合も可能である。
ンジスタＴ２のソース電圧が電圧ＶＳＮに等しい場合に
ついて記述した。しかし、トランジスタＴ２の利得は１
以外でも可能で、トランジスタＴ２のソース電圧が電圧
ＶＳＮに等しくない場合も可能である。
【００３８】Ｎチャンネルトランジスタについて記述し
たが、Ｐチャンネルトランジスタも可能である。
たが、Ｐチャンネルトランジスタも可能である。
【００３９】トランジスタＴ１のドレインが、トランジ
スタＴ２のドレインが接続される高電圧ＶＤＤに等しく
なる場合について記述した。しかし、２箇所の高電圧は
異なってもよい。
スタＴ２のドレインが接続される高電圧ＶＤＤに等しく
なる場合について記述した。しかし、２箇所の高電圧は
異なってもよい。
【図１】従来のＣＭＯＳ型光検出器回路を示す。
【図２】図１の光検出器の断面を示す。
【図３】図１の光検出器の動作を示す。
【図４】本発明による光検出器回路を示す。
【図５】図４の光検出器の動作を示す。
Ｄ 光ダイオード Ｔ１ 初期化ＭＯＳトランジスタ Ｔ２ 測定ＭＯＳトランジスタ Ｔ３ 制御ＭＯＳトランジスタ ２ 読み取り手段 ３０ 分岐手段
フロントページの続き (72)発明者 イボン カゾー フランス国， 38100 グルノーブル， リュ ドクトゥール シュバイツァー， 13番地 Ｆターム(参考） 4M118 AB01 BA14 CA02 CA05 CA32 CB06 DD09 5C024 CX03 GX03 GY31 HX40 HX47
Claims (7)
- 【請求項１】 アノードを基準電圧（ＶＳＳ）に接続す
るアモルファスシリコン光ダイオード（Ｄ）と、 該光ダイオードのカソードと第１供給電圧（ＶＤＤ）の
間に結合して該カソードを初期化フェーズの間前記第１
供給電圧に設定する初期化ＭＯＳトランジスタ（Ｔ１）
と、 前記光ダイオード（Ｄ）のカソードの電圧を測定する測
定手段（Ｔ２,Ｔ３）と、 前記光ダイオードのカソードを前記初期化フェーズの直
前に前記基準電圧に近い飽和電圧（Ｖｒａｚ）にするた
めの飽和手段（Ｔ１,３０）とを有することを特徴とす
る光検出器。 - 【請求項２】 前記初期化ＭＯＳトランジスタ（Ｔ１）
のソースが前記光ダイオード（Ｄ）のカソードに接続さ
れ、分岐手段（３０）がもうけられて前記初期化ＭＯＳ
トランジスタ（Ｔ１）のドレインを飽和電圧（Ｖｒａ
ｚ）又は前記第１供給電圧とする、請求項１記載の光検
出器。 - 【請求項３】 前記初期化ＭＯＳトランジスタ（Ｔ１）
が低反転状態で制御される請求項２記載の光検出器。 - 【請求項４】 前記初期化ＭＯＳトランジスタ（Ｔ１）
が強反転状態で制御される請求項２記載の光検出器。 - 【請求項５】 前記測定手段が ゲートを前記光ダイオードのカソードに接続する測定Ｍ
ＯＳトランジスタ（Ｔ２）と、 前記測定ＭＯＳトランジスタ（Ｔ２）と直列で、第２供
給電圧（ＶＤＤ）と読取り手段（２）の間に接続される
制御ＭＯＳトランジスタ（Ｔ３）とを有する、請求項２
記載の光検出器。 - 【請求項６】 前記第１供給電圧と第２供給電圧（ＶＤ
Ｄ）が等しい、請求項５記載の光検出器。 - 【請求項７】 次の連続するステップを有しアノードを
基準電圧（ＧＮＤ）に接続するアモルファスシリコン光
ダイオード（Ｄ）をふくむ光検出器が受容する光を測定
する方法； （ａ）前記光ダイオードのカソードを前記基準電圧に近
い飽和電圧にし、 （ｂ）前記光ダイオードのカソードを供給電圧にし次い
で該カソードを電気的に分離し、 （ｃ）前記カソードの電気的分離の直後に前記光ダイオ
ードのカソード電圧の第１測定値を測定し、 （ｄ）前記光ダイオード（Ｄ）を所定時間の間光放射に
提供し、 （ｅ）前記光ダイオード（Ｄ）のカソード電圧の第２測
定値を測定して第２測定値を第１測定値から減算する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0106131A FR2824664A1 (fr) | 2001-05-09 | 2001-05-09 | Photodetecteur cmos comportant une photodiode en silicium amorphe |
| FR0106131 | 2001-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002369085A true JP2002369085A (ja) | 2002-12-20 |
Family
ID=8863086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132608A Withdrawn JP2002369085A (ja) | 2001-05-09 | 2002-05-08 | 光検出器 |
Country Status (4)
| Country | Link |
|---|---|
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| EP (1) | EP1256984A3 (ja) |
| JP (1) | JP2002369085A (ja) |
| FR (1) | FR2824664A1 (ja) |
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| US7652697B2 (en) | 2005-12-13 | 2010-01-26 | Samsung Electronics Co., Ltd. | Circuit and method of detecting saturation level of image sensor and image sensor including saturation level detecting circuit |
| JP2011166751A (ja) * | 2010-01-15 | 2011-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
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| JP4093220B2 (ja) * | 2004-10-05 | 2008-06-04 | コニカミノルタホールディングス株式会社 | 固体撮像装置及びこの固体撮像装置を備える撮像装置 |
| US7355222B2 (en) * | 2005-05-19 | 2008-04-08 | Micron Technology, Inc. | Imaging device having a pixel cell with a transparent conductive interconnect line and the method of making the pixel cell |
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| US8384012B2 (en) | 2009-05-11 | 2013-02-26 | Infineon Technologies Ag | Photodiode comprising polarizer |
| RU2517917C2 (ru) * | 2012-07-20 | 2014-06-10 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский технологический университет "МИСиС" | Функционально-интегрированная ячейка фоточувствительной матрицы |
| CN110112138A (zh) * | 2019-04-11 | 2019-08-09 | 深圳市华星光电半导体显示技术有限公司 | 一种感光器件、tft阵列基板及其显示面板 |
| GB202019768D0 (en) * | 2020-12-15 | 2021-01-27 | Ams Ag | Circuit for high-sensitivity radiation sensing |
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|---|---|---|---|---|
| FR2638286B1 (fr) * | 1988-10-25 | 1990-12-07 | Thomson Csf | Dispositif photosensible du type a amplification du signal au niveau des points photosensibles |
| US6133563A (en) * | 1997-09-29 | 2000-10-17 | Intel Corporation | Sensor cell having a soft saturation circuit |
| US6046444A (en) * | 1997-12-08 | 2000-04-04 | Intel Corporation | High sensitivity active pixel with electronic shutter |
| EP0928101A3 (en) * | 1997-12-31 | 2001-05-02 | Texas Instruments Incorporated | CMOS area array sensors |
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- 2001-05-09 FR FR0106131A patent/FR2824664A1/fr active Pending
-
2002
- 2002-05-07 EP EP02354079A patent/EP1256984A3/fr not_active Withdrawn
- 2002-05-08 JP JP2002132608A patent/JP2002369085A/ja not_active Withdrawn
- 2002-05-08 US US10/142,262 patent/US6831264B2/en not_active Expired - Lifetime
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| EP1256984A2 (fr) | 2002-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |