JP2017022444A - 撮像素子及び撮像システム - Google Patents

Abstract

【課題】撮像素子内部で増幅率を細かく切り替えることが可能な撮像素子を提供する。
【解決手段】光電変換により、入射された光量に応じた信号を出力する画素部と、第１の容量素子と、第２の容量素子と、増幅回路とを含み、第１の容量素子と第２の容量素子の静電容量に応じて定まる増幅率で画素部から出力される信号を増幅する増幅部と、第１の容量素子の端子間に印加される電圧を制御して第１の容量素子の静電容量を変化させることにより、増幅部の増幅率を変化させる電圧生成部とを有することを特徴とする撮像素子。
【選択図】図３

Description

本発明は、撮像素子及び撮像システムに関する。

デジタルカメラ等の撮像装置において、ＣＭＯＳ型の撮像素子が用いられるものがある。このようなＣＭＯＳ型の撮像素子を有する撮像装置は、多機能化、高画質化の要求に向けて、様々な工夫がなされている。一例としては、撮影シーンの輝度に応じて光電変換素子からの信号を読み出す回路の増幅率（ゲイン）を切り替える機能を有するものがある。

増幅率の切り替え機能は、例えば、撮像素子の画素から出力された信号出力段にある増幅部の増幅率を切り替えることにより実現され得る。撮像素子のアナログゲインは、レイアウトの制約、制御信号線の本数の制約などにより、１倍、２倍、４倍・・・のように離散的となっているものが多い。そのため、増幅率を細かく調整することが難しい場合がある。特許文献１には、撮像素子の後段にデジタルアンプを設けることで、増幅率を細かく調整して、画質の連続性を保つ処理が記載されている。

また、近年、撮像素子の小型化も要求されている。特許文献２には、画素、列アンプ等が設けられた撮像チップと、信号処理回路等が設けられた信号処理チップとがマイクロバンプにより互いに接合された撮像装置が記載されている。撮像チップは画素からの信号を出力する出力電極を有しており、信号処理チップは出力電極からの信号を入力する入力電極を有している。撮像チップの出力電極と信号処理チップの入力電極の間には、誘電体層が設けられており、出力電極、入力電極及び誘電体層は、クランプ容量として機能する。このような構成により、マイクロバンプの圧着時のストレスによる暗電流の発生が低減されることが特許文献２に記載されている。

特開２００９−４９９８１号公報 特開２０１３−２３２４７３号公報

しかしながら、特許文献１に記載の技術のように撮像素子の後段のデジタルアンプで増幅する場合、撮像素子内部で増幅する場合に比べノイズが増加することがある。特に動画撮影時において、撮像素子内部でのみ増幅するモードから撮像素子の後段のデジタルアンプを併用して増幅するモードに移行する際に、ノイズ感などの画像特性が大きく変化することがある。

特許文献２には、チップ間に形成された容量素子に係る静電容量の調整及び静電容量の製造ばらつきについて具体的に記載されていない。したがって、これらに起因する問題について、特許文献２では何ら言及されていない。

本発明は上記の問題の少なくとも１つに鑑みてなされたものであり、本発明の目的は、撮像素子内部で増幅率を細かく切り替えることが可能な撮像素子を提供することにある。

また、本発明の他の目的は、積層構造の撮像素子において、増幅部の増幅率の調整をより好適なものとすることにある。

本発明の一観点によれば、光電変換により、入射された光量に応じた信号を出力する画素部と、第１の容量素子と、第２の容量素子と、増幅回路とを含み、前記第１の容量素子と前記第２の容量素子の静電容量に応じて定まる増幅率で前記画素部から出力される信号を増幅する増幅部と、前記第１の容量素子の端子間に印加される電圧を制御して前記第１の容量素子の静電容量を変化させることにより、前記増幅部の増幅率を変化させる電圧生成部とを有することを特徴とする撮像素子が提供される。

本発明の他の観点によれば、光電変換により、入射された光量に応じた信号を出力する画素部を有する第１の基板と、前記画素部から出力される信号を増幅する増幅回路を有する第２の基板と、前記第１の基板と前記第２の基板との間に誘電体を挟んで形成される第１の容量素子及び第２の容量素子とを有し、前記増幅回路は、前記第１の容量素子と前記第２の容量素子の静電容量に応じて定まる増幅率で前記画素部から出力される信号を増幅することを特徴とする撮像素子が提供される。

本発明によれば、撮像素子内部で増幅率を細かく切り替えることが可能な撮像素子が提供される。

また、本発明によれば、積層構造の撮像素子において、増幅部の増幅率の調整をより好適なものとした撮像素子が提供される。

本発明の第１の実施形態に係る撮像素子の構成を示す回路図である。 本発明の第１の実施形態に係る画素部の構成を示す回路図である。 本発明の第１の実施形態に係る列アンプ部の構成を示す回路図である。 本発明の第１の実施形態に係る撮像素子の断面構造を示す図である。 本発明の第１の実施形態に係る撮像素子の駆動方法を示すタイミングチャートである。 本発明の第１の実施形態に係る、入力容量の静電容量のバイアス電圧依存性（ａ）及び列アンプ部のゲインのクランプ電位依存性（ｂ）を示す図である。 比較例（ａ）及び第１の実施形態（ｂ）に係る、設定増幅率とノイズ量の関係を示すグラフである。 本発明の第１の実施形態に係る列アンプ部の変形例を示す回路図である。 本発明の第２の実施形態に係る列アンプ部の構成を示す回路図である。 本発明の第３の実施形態に係る列アンプ部の構成を示す回路図である。 本発明の第３の実施形態に係る撮像素子の断面構造を示す図である。 本発明の第４の実施形態に係る列アンプ部の構成を示す回路図である。 本発明の第４の実施形態に係る撮像素子の断面構造を示す図である。 本発明の第５の実施形態に係る列アンプ部の構成を示す回路図である。 本発明の第６の実施形態に係る撮像システムの構成を示すブロック図である。

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。各図において、同一の機能を有する部分については同一の符号を付し、重複する説明は簡略化又は省略することがある。

（第１の実施形態）
以下、図１乃至図８を参照して、本発明の第１の実施形態による撮像素子について説明する。図１は、第１の実施形態に係る撮像素子の構成を示す図である。本実施形態による撮像素子は、一例としてＣＭＯＳ型撮像素子であるものとする。

本実施形態の撮像素子は、画素部１、列出力線２、電流源３、列アンプ部４、アンプ出力線５、列回路６、出力アンプ７、垂直走査回路８、水平走査回路９、電圧生成回路１０及びクランプ電位線１１を有する。複数の画素部１は撮像素子内に２次元状に配置される。列出力線２、電流源３、列アンプ部４、アンプ出力線５及び列回路６は、複数の画素部１の各列に対応して設けられる。

垂直走査回路８は、駆動信号線を介して画素部１の制御のための駆動信号φＲＥＳ、φＴＸ、φＳＥＬを画素部１に供給する。同じ行に配置された画素部１には共通の駆動信号線を介して駆動信号が入力される。図１では、これらの各駆動信号の末尾に行番号が付されている。すなわち、例えばｎ行目に入力される駆動信号φＲＥＳ、φＴＸ、φＳＥＬには、行番号ｎを付して駆動信号φＲＥＳｎ、φＴＸｎ、φＳＥＬｎと表記している。

画素部１の出力信号は列出力線２に出力される。電流源３は、列出力線２に接続され画素部１の出力の負荷として動作する。列アンプ部４は、列出力線２に接続され、画素部１から列出力線２を介して入力された信号を任意の増幅率で増幅する。電圧生成回路１０は、クランプ電位線１１を介してクランプ電位Ｖｃを各列アンプ部４に供給する電圧生成部である。

列アンプ部４で増幅された信号は、アンプ出力線５を介して列回路６に入力される。列回路６は入力された信号を保持する機能を有する。水平走査回路９は、列回路６の各々に対し、信号を読み出す列を選択する駆動信号を出力する。列回路６は水平走査回路９からの駆動信号に応じて、出力アンプ７に保持している信号を出力する。出力アンプ７は入力された信号を増幅してセンサ外部へ出力する。

本実施形態による撮像素子は、２つの基板上に分かれて形成される。撮像素子は、これらのチップを互いに積層して電気的に接続した積層構造となっている。２つの基板（チップ）のうちの第１の基板を画素チップＣＨＩＰ１とし、第２の基板を信号処理チップＣＨＩＰ２とする。画素チップＣＨＩＰ１は、画素部１、列出力線２、電流源３及び垂直走査回路８を含む。信号処理チップＣＨＩＰ２は、アンプ出力線５、列回路６、出力アンプ７、水平走査回路９、電圧生成回路１０及びクランプ電位線１１を含む。列アンプ部４は、画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２にまたがって配置されている。

図２は、第１の実施形態に係る画素部１の構成を示す図である。画素部１は、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４、フォトダイオードＰＤ、フローティングディフュージョンＦＤを有する。フォトダイオードＰＤは、入射された光量に応じた信号電荷を生成して蓄積する光電変換素子である。各トランジスタは、例えばＮ型のＭＯＳトランジスタで構成されるものとするがこれに限定されず、スイッチング又は増幅の機能を有していればよい。転送トランジスタＭ１、リセットトランジスタＭ２、選択トランジスタＭ４の制御端子であるゲートノードには、それぞれ駆動信号φＴＸ、φＲＥＳ、φＳＥＬが入力される。

フォトダイオードＰＤに蓄積された電荷は、転送トランジスタＭ１を介してフローティングディフュージョンＦＤに転送される。このとき、フローティングディフュージョンＦＤの電圧は転送された電荷に応じて変化する。すなわち、フローティングディフュージョンＦＤにおいて電荷電圧変換が行われる。フローティングディフュージョンＦＤの電圧は、リセットトランジスタＭ２をオンにすることにより、電源電圧ＶＤＤにリセットされる。フローティングディフュージョンＦＤの電圧は、増幅トランジスタＭ３のゲートに入力される。これにより、フローティングディフュージョンＦＤに転送された電荷に基づく信号は、増幅トランジスタＭ３により電流増幅され、選択トランジスタＭ４を介して列出力線２に出力される。信号を出力する行の選択トランジスタＭ４をオンにし、その他の行の選択トランジスタＭ４をオフにすることにより、所定の行の画素部１のみが列出力線２に接続される。

図３は、第１の実施形態に係る列アンプ部４の構成を示す回路図である。列アンプ部４はスイッチトキャパシタ型の回路構成を含んでおり、画素部１から列出力線２を介して入力される信号を増幅して出力する増幅部として機能する。列アンプ部４は、差動入力単相出力の差動増幅回路である増幅回路Ａｍｐ、入力容量ＣＡＰｉｎ（第１の容量素子）、帰還容量ＣＡＰｆ（第２の容量素子）及びクランプトランジスタＭ５（第３のスイッチ）を有する。入力容量ＣＡＰｉｎは、画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２にまたがって構成されており、列出力線２と増幅回路Ａｍｐの反転入力端子（−側入力端子）の間に配置される。増幅回路Ａｍｐの出力端子はアンプ出力線５に接続される。帰還容量ＣＡＰｆ及びクランプトランジスタＭ５は、増幅回路Ａｍｐの反転入力端子とアンプ出力線５の間に、互いに並列接続の関係で配置される。クランプトランジスタＭ５は駆動信号φＣＬＡＭＰにより駆動される。増幅回路Ａｍｐの非反転入力端子（＋側入力端子）はクランプ電位線１１に接続される。

図４は、第１の実施形態に係る撮像素子の断面構造を示す図である。図４を参照して、撮像素子の積層構造、特に列アンプ部４の入力容量ＣＡＰｉｎの構造を説明する。図４に示されているように、撮像素子は、画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２を積層した構造となっている。

画素チップＣＨＩＰ１は、マイクロレンズＭＬ、カラーフィルタＣＦ、フォトダイオードＰＤ及び転送トランジスタＭ１を含む画素部１、配線層１２並びに表面電極１３を有する。信号処理チップＣＨＩＰ２は、トランジスタＭ６、表面電極１６及び配線層１７を有する。便宜上、画素チップＣＨＩＰ１、信号処理チップＣＨＩＰ２はいずれも、表面電極１３又は表面電極１６がある側の面を表面とし、その反対側の面を裏面とする。

画素チップＣＨＩＰ１は、チップの裏面側が受光面である裏面照射型の構造になっている。すなわち、画素部１内のフォトダイオードＰＤは裏面側に形成されている。フォトダイオードＰＤの裏面方向の上部にはカラーフィルタＣＦとマイクロレンズＭＬが画素部１の各々に対応して配置されている。

画素チップＣＨＩＰ１の配線層１２は、画素部１から出力された信号を信号処理チップＣＨＩＰ２に伝送する機能等を有する。配線層１２内の信号伝送配線は画素チップＣＨＩＰ１の表面にある表面電極１３と接続されている。

同様に、信号処理チップＣＨＩＰ２も表面電極１６を有している。画素チップＣＨＩＰ１の表面電極１３と信号処理チップＣＨＩＰ２の表面電極１６は、誘電体層１４を介して接続されている。入力容量ＣＡＰｉｎは、２つの表面電極１３、１６と誘電体層１４により形成される。誘電体層１４には、バイアス電圧に依存して入力容量ＣＡＰｉｎの静電容量が大きく変化する材料が用いられる。例えば、誘電体層１４はチタン酸バリウム等の強誘電体を主材料とすることができる。

強誘電体材料にバイアス電圧を印加すると、強誘電体材料内の自発分極が電界の方向に整列する。これにより、強誘電体材料は、常誘電体材料よりも大きな誘電率を示す。この状態よりもさらに電界を大きくすると、自発分極の整列が終わり分極が飽和するため、電界が小さい場合と比べて誘電率が小さくなる。このようなメカニズムにより、強誘電体材料の誘電率は電界に依存して変化するため、入力容量ＣＡＰｉｎは、バイアス電圧に依存して静電容量が変化する。

信号処理チップＣＨＩＰ２の表面電極１６は、配線層１７を介して信号処理チップＣＨＩＰ２に形成されているトランジスタＭ６に接続される。トランジスタＭ６は、列回路６などの回路を構成するトランジスタである。

続いて図５を参照して、撮像素子の駆動方法について説明する。図５は、第１の実施形態に係る撮像素子の駆動方法を示すタイミングチャートである。図中のφＳＥＬ、φＲＥＳ、φＣＬＡＭＰ、φＴＸの各信号は駆動信号を示しており、これらの各信号は、Ｈｉｇｈ状態(以下“Ｈ”)及びＬｏｗ状態（以下“Ｌ”）のいずれかの状態をとるものとする。また、各トランジスタは“Ｈ”のときにオン（接続状態）となり、“Ｌ”のときにオフ（非接続状態）となるものとする。図中のＶＡＭＰｉｎ及びＶＡＭＰｏｕｔは列アンプ部４の内部ノードの電位を示す。電位ＶＡＭＰｉｎは列アンプ部４の入力、すなわち列出力線２の電位であり、電位ＶＡＭＰｏｕｔはアンプ出力線５の電位である。破線で示されたクランプ電位Ｖｃはクランプ電位線１１の電位を示す。

図中の時刻ｔ１〜ｔ８の期間は撮像素子のある行の画素部１から信号を同時に読み出す際の一連の駆動期間を示す。時刻ｔ１〜ｔ８の駆動を各行の画素部１に対して繰り返し行うことにより行ごとに順次信号を読み出す。

時刻ｔ１において、駆動信号φＳＥＬが“Ｈ”になり、読み出し対象行の選択トランジスタＭ４がオンになる。これにより、読み出し対象行の画素部１から列出力線２に信号を出力可能となる。

時刻ｔ２において、駆動信号φＲＥＳが“Ｈ”になり、リセットトランジスタＭ２がオンになると、フローティングディフュージョンＦＤに蓄積された信号電荷がリセットされる。フローティングディフュージョンＦＤの電位がリセットされると、電位ＶＡＭＰｉｎが変動する。列アンプ部４は反転増幅回路を構成しているため、電位ＶＡＭＰｏｕｔは電位ＶＡＭＰｉｎの変動に応じて反転増幅された電位となる。

時刻ｔ３において、駆動信号φＲＥＳが“Ｌ”になり、リセットトランジスタＭ２がオフになると、フローティングディフュージョンＦＤのリセットが終了する。フローティングディフュージョンＦＤの電位は駆動信号φＲＥＳの信号電圧の変化の影響により変化する。そのため、時刻ｔ３において、電位ＶＡＭＰｉｎ、ＶＡＭＰｏｕｔはいずれも変動する。

時刻ｔ４において、駆動信号φＣＬＡＭＰが“Ｈ”となる。これにより、列アンプ部４内のクランプトランジスタＭ５がオンになり、増幅回路Ａｍｐの反転入力端子と出力端子が短絡される。このとき、電位ＶＡＭＰｏｕｔはクランプ電位Ｖｃになる。

時刻ｔ５において、駆動信号φＣＬＡＭＰが“Ｌ”となり、クランプトランジスタＭ５がオフになる。これにより、増幅回路Ａｍｐの反転入力端子の電位が変動するが、反転入力端子と非反転入力端子の仮想接地により、電位ＶＡＭＰｏｕｔは反転入力端子の電位変動を打ち消すように変動する。時刻ｔ５以降、電位ＶＡＭＰｏｕｔが安定するまで待ち、安定時の電位ＶＡＭＰｏｕｔがリセットレベルとして後段の列回路６において保持される。

時刻ｔ６において、駆動信号φＴＸが“Ｈ”になり、転送トランジスタＭ１がオンになると、フォトダイオードＰＤに蓄積された信号電荷がフローティングディフュージョンＦＤに転送される。電位ＶＡＭＰｉｎは信号電荷に応じた電位に変動し、電位ＶＡＭＰｏｕｔは電位ＶＡＭＰｉｎの変動に応じて反転増幅された電位となる。

時刻ｔ７において、駆動信号φＴＸが“Ｌ”になり、転送トランジスタＭ１がオフになる。出力電位ＶＡＭＰｏｕｔは駆動信号φＴＸの電位変動の影響を受けて変化する。電位ＶＡＭＰｏｕｔが安定するまで待ち、後段の列回路６において、安定時の電位ＶＡＭＰｏｕｔと時刻ｔ５と時刻ｔ６の間に取得されたリセットレベルとの差分を取得する。この差分がセンサ外部に出力される。このようにして差分を取得することにより、リセットレベルに相当するノイズが除去され、フォトダイオードＰＤに蓄積された電荷に対応する信号のみを増幅した信号を得ることができる。

その後、時刻ｔ８において、駆動信号φＳＥＬが“Ｌ”になり、選択トランジスタＭ４がオフになり、当該行の読み出しが終了する。

電位ＶＡＭＰｉｎの電位変化をΔＶＳｉｎ、電位ＶＡＭＰｏｕｔの電位変化をΔＶＳｏｕｔとする。このとき、増幅率（ΔＶＳｏｕｔ／ΔＶＳｉｎ）は、入力容量ＣＡＰｉｎの静電容量Ｃｉｎと帰還容量ＣＡＰｆの静電容量Ｃｆを用いて下記の式（１）で表される。
ΔＶＳｏｕｔ／ΔＶＳｉｎ＝−Ｃｉｎ／Ｃｆ （１）

本実施形態においては、帰還容量ＣＡＰｆは信号処理チップＣＨＩＰ２の配線層１７の層間に形成される。すなわち、帰還容量ＣＡＰｆは酸化シリコンなどを主成分とする層間絶縁層を誘電体層とする容量である。そのため、印加電圧に対する静電容量の変化はほとんどなく、Ｃｆは変化しないものと考えることができる。しかしながら、入力容量ＣＡＰｉｎはバイアス電圧に依存して静電容量が大きく変化するチタン酸バリウム等の材料を用いて形成される。そのため、入力容量ＣＡＰｉｎの端子間に印加されるバイアス電圧ΔＶｄｃにより静電容量Ｃｉｎは変化する。

入力容量ＣＡＰｉｎの静電容量Ｃｉｎのバイアス電圧依存性を図６（ａ）に示す。バイアス電圧ΔＶｄｃが大きくなると、入力容量ＣＡＰｉｎの静電容量Ｃｉｎは減少する。また、入力容量ＣＡＰｉｎは、列出力線２と増幅回路Ａｍｐの反転入力端子との間に接続されている。定常状態では、増幅回路Ａｍｐの反転入力端子の電位は仮想接地により、非反転入力端子の電位とほぼ一致する。したがって、入力容量ＣＡＰｉｎのＣＨＩＰ２側の表面電極１６の電位は、クランプ電位Ｖｃになる。すなわち、入力容量ＣＡＰｉｎの端子間に印加されるバイアス電圧ΔＶｄｃは、列出力線２の電位ＶＡＭＰｉｎとクランプ電位Ｖｃとの差となる。電位ＶＡＭＰｉｎはリセット電位に対して信号振幅の分だけ低い電位であるため、信号振幅が十分小さければ、リセット電位付近で一定になる。よって、バイアス電圧ΔＶｄｃは、ほぼクランプ電位Ｖｃで決定される。したがって、電圧生成回路１０により、クランプ電位Ｖｃを制御することで入力容量ＣＡＰｉｎの静電容量Ｃｉｎを制御することが可能になる。

列アンプ部のゲインのクランプ電位依存性を図６（ｂ）に示す。図６（ａ）及び図６（ｂ）を参照して、クランプ電位Ｖｃの制御による増幅率の制御について述べる。バイアス電圧ΔＶｄｃがＶｄｃ１のときに静電容量ＣｉｎはＣ１であり、バイアス電圧ΔＶｄｃがＶｄｃ２のときに静電容量Ｃｉｎは１／２×Ｃ１であるものとする。また、クランプ電位ＶｃがＶｃ１、Ｖｃ２のとき、バイアス電圧ΔＶｄｃはそれぞれＶｄｃ１、Ｖｄｃ２であるものとする。また、バイアス電圧ΔＶｄｃがＶｄｃ１のときの増幅率をＧａｉｎ１とする。前述のように列アンプ部４は反転増幅回路であるため、実際には増幅率は負の値であるが、以下の説明では、簡略化のため増幅率を入出力電圧比の絶対値、すなわち正の値として考える。

バイアス電圧ΔＶｄｃがＶｄｃ１からＶｄｃ２になるようにクランプ電位ＶｃをＶｃ１からＶｃ２に変化させると、静電容量ＣｉｎはＣ１から１／２×Ｃ１に減少する。上述の式（１）により、列アンプ部４の増幅率もＧａｉｎ１から１／２×Ｇａｉｎ１に減少する。図６（ａ）に示したように静電容量Ｃｉｎはクランプ電位Ｖｃに対し連続的に変化する。そのため、クランプ電位Ｖｃを連続的に変化させるように制御することにより、列アンプ部４の増幅率を連続的に変化させることが可能である。

このように、本実施形態の撮像素子は、列アンプ部４の入力容量ＣＡＰｉｎにバイアス電圧依存性のある誘電体を用いることにより、撮像素子の増幅率を列アンプ部４の内部で連続的に制御することが可能である。そのため、動画撮影時などの増幅率を細かく制御する必要がある撮影状況であっても、撮像素子の外部でデジタルゲインを与えなくても増幅率の制御が可能となる。したがって、デジタルゲインを与える場合と比べ、ノイズを低減する効果が得られる。このノイズ低減効果について説明する。

撮像素子で生じるノイズは、列アンプ部４の前段で発生する第１のノイズと、列アンプ部４の後段で発生する第２のノイズに分けて考えることができる。デジタルゲインを使用して増幅率を制御する場合には、その処理はＡＤ変換後、すなわち列アンプ部４の後段で行われるため、第１及び第２のノイズの双方が増幅される。これに対して、列アンプ部４のゲインのみにより増幅率を制御する場合は、第２のノイズは増幅されないため、ノイズの合計量を、デジタルゲインを使用する場合と比べ低減することができる。

図７（ａ）及び図７（ｂ）は、第１の実施形態によるノイズ低減効果を示す図である。図７（ａ）は、本実施形態の比較例に係るグラフであり、一部の設定増幅率の場合にデジタルゲインを使用した際のノイズ量を示している。図７（ｂ）は、本実施形態に係るグラフであり、デジタルゲインを使用せず、列アンプ部４のゲインのみを使用した際のノイズ量を示している。図７（ａ）及び図７（ｂ）において、いずれも横軸はカメラシステム全体で設定される増幅率を示しており、縦軸はノイズ量を示している。

図７（ａ）は、列アンプで設定可能な増幅率が１．０、２．０、４．０と離散的である場合を想定した比較例である。その他の増幅率を設定する場合には後段のデジタルアンプにより与えられるデジタルゲインを併用することで増幅が行われる。設定増幅率が１．０の場合、列アンプの前段で生じたノイズが０．５であり、列アンプの後段で生じたノイズが２．０であるため、ノイズの合計量は２．５である。この状態から列アンプの設定増幅率を２．０に変更すると、列アンプの前段で生じたノイズは２倍に増幅されて１．０となる。しかしながら、列アンプの後段で生じたノイズは２．０のままであるため、ノイズの合計量は３．０となる。

一方、設定増幅率を１．０から１．６に変更した場合、列アンプの前段で生じたノイズ、列アンプ前の後段で生じたノイズはいずれも１．６倍に増幅されて、それぞれ０．８、３．２となる。これにより、ノイズの合計量は４．０となる。このように、列アンプで設定可能な増幅率が１．０、２．０、４．０と離散的である場合、これらの値の中間の増幅率を設定する場合にデジタルゲインを与える必要がある。この場合、列アンプの後段で生じたノイズが増幅されることになるため、ノイズの合計量が増大するという問題が生じ得る。また、設定増幅率とノイズ量の関係が単調増加ではなくなり、動画撮影時にノイズ感が急激に変化して目立ちやすくなるという問題も生じ得る。

これに対し、本実施形態に係る図７（ｂ）では、列アンプ部４の増幅率が連続的に設定可能である。したがって、デジタルゲインを与える必要がないため、図示されているようにいずれの設定増幅率であっても列アンプの後段で生じたノイズは２．０のままである。したがって、ノイズの合計量は、多くの設定増幅率の場合において上述の比較例の場合よりも小さくなる。また、設定増幅率とノイズ量の関係は単調増加になり、動画のノイズ感も目立ちにくくなる。

列アンプで設定可能な増幅率の種類を増やすためには、増幅回路に増幅率変更用の容量及びスイッチ（トランジスタ）を追加し、容量の接続関係をスイッチで切り替えることで、増幅率の設定値をより細かくする手法も想定される。しかしながら、この手法では、容量及びスイッチの個数が増加する。また、この列アンプは撮像素子の画素配列の各列に対応して配置されるものであるため、これらの容量及びスイッチは各列にそれぞれ配置されることになる。したがって、回路面積が大きくなるという問題がある。

しかしながら、本実施形態の構成は、入力容量ＣＡＰｉｎの静電容量Ｃｉｎをクランプ電位Ｖｃによって変化させることにより、連続的に増幅率を変化させるものであるため、回路規模の増大という問題は生じにくい。よって、本実施形態は上記の手法よりも回路の小型化においてより有効である。

なお、列アンプ部４は図３の構成に限られるものではない。図８に列アンプ部４の変形例を示す。図８に示される変形例では、列出力線２は増幅回路Ａｍｐの非反転入力端子に接続され、クランプ電位線１１は入力容量ＣＡＰｉｎの一端に接続され、入力容量ＣＡＰｉｎの他端は増幅回路Ａｍｐの反転入力端子に接続される。その他の回路構成は図３と同様である。図８の変形例の列アンプ部４は非反転増幅回路として動作する。このとき、増幅率（ΔＶＳｏｕｔ／ΔＶＳｉｎ）は、入力容量ＣＡＰｉｎの静電容量Ｃｉｎと帰還容量ＣＡＰｆの静電容量Ｃｆを用いて下記の式（２）で表される。
ΔＶＳｏｕｔ／ΔＶＳｉｎ＝Ｃｉｎ／Ｃｆ＋１ （２）

この変形例において、入力容量ＣＡＰｉｎの端子間に印加されるバイアス電圧ΔＶｄｃは、クランプ電位線１１のクランプ電位Ｖｃと入力電位ＶＡＭＰｉｎの差になる。そのため、信号振幅が十分小さく入力電位ＶＡＭＰｉｎが大きく変動しない場合には、バイアス電圧ΔＶｄｃは、ほぼクランプ電位Ｖｃで決定される。したがって、電圧生成回路１０により、クランプ電位Ｖｃを連続的に変化させることにより、静電容量Ｃｉｎを連続的に変化させることが可能であり、同様の効果が得られる。なお、本変形例の構成において、クランプ電位線１１は画素チップＣＨＩＰ１側の表面電極１３に接続されるので、電圧生成回路１０及びクランプ電位線１１は、画素チップＣＨＩＰ１に配置することが、回路の簡略化の面で好ましい。

（第２の実施形態）
以下、図９を参照して、本発明の第２の実施形態による撮像素子について説明する。図９は本発明の第２の実施形態に係る列アンプ部４−１の構成を示す回路図である。列アンプ部４−１以外の構成は第１の実施形態と同様のため、説明を省略する。

列アンプ部４−１は、帰還容量ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３（第３の容量素子）及びトランジスタＭ７−１、Ｍ７−２、Ｍ７−３（第１のスイッチ）をさらに有する。また、図３のＣＡＰｆに換えて、帰還容量ＣＡＰｆ０が増幅回路Ａｍｐの反転入力端子と出力端子の間に接続されている。帰還容量ＣＡＰｆ１及びトランジスタＭ７−１は直列接続されており、これらは増幅回路Ａｍｐの反転入力端子と出力端子の間に設けられている。帰還容量ＣＡＰｆ２、ＣＡＰｆ３及びトランジスタＭ７−２、Ｍ７−３も同様である。帰還容量ＣＡＰｆ０、ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３の静電容量は、それぞれＣｆ０、Ｃｆ１、Ｃｆ２、Ｃｆ３とする。トランジスタＭ７−１、Ｍ７−２、Ｍ７−３はそれぞれ駆動信号φｍ７−１、φｍ７−２、φｍ７−３により制御される。

第１の実施形態において、帰還容量ＣＡＰｆの静電容量Ｃｆは固定値である。そのため、列アンプ部４のゲインは入力容量ＣＡＰｉｎの静電容量Ｃｉｎのみにより変更される。しかしながら、静電容量Ｃｉｎの変化量には下限があり、例えば、１／４×Ｃ１、１／８×Ｃ１のような小さい容量値に調整することは困難である場合がある。本実施形態では、帰還容量ＣＡＰｆ０に加え、帰還容量ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３を設け、トランジスタＭ７−１、Ｍ７−２、Ｍ７−３の接続／非接続を切り替えることにより、帰還容量を可変とすることができる。したがって、列アンプ部４の増幅率をより広い範囲に制御できる。

静電容量の具体的な設定方法の一例を説明する。静電容量Ｃｆ０と静電容量Ｃｆ１は等しい値に設定され、静電容量Ｃｆ２は静電容量Ｃｆ１の２倍、静電容量Ｃｆ３は静電容量Ｃｆ１の４倍の静電容量になるように設定されているものとする。この場合、撮像素子の設定増幅率に応じてトランジスタＭ７−１、Ｍ７−２、Ｍ７−３を個別にオン又はオフに制御することで、帰還容量の合計値をＣｆ０から８×Ｃｆ０までの範囲で段階的に制御することが可能である。例えば、帰還容量の合計値を６×Ｃｆ０とする場合には、トランジスタＭ７−１、Ｍ７−３をオンにすればよい。

また、帰還容量ＣＡＰｆ０、ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３の組み合わせによる帰還容量の制御と静電容量Ｃｉｎのクランプ電位Ｖｃによる制御とを併用することにより、連続的な増幅率の制御が維持できる。このように粗い増幅率の設定を帰還容量ＣＡＰｆで、細かい増幅率の設定を入力容量ＣＡＰｉｎで行うことにより、増幅率の制御の連続性を保ったまま、増幅率の変更範囲を広げることができる。

本実施形態の撮像素子では列アンプ部４−１の回路面積は増大するものの、容量とスイッチの組み合わせのみにより同程度に細かく増幅率を制御しようとする場合に比べれば、回路面積の増加を抑えることが可能である。なお、図９において４つの帰還容量ＣＡＰｆを並列に接続しているが、この個数に限られるものではなく、所望の増幅率の変更範囲に応じて適宜増減可能である。

（第３の実施形態）
以下、図１０及び図１１を参照して、本発明の第３の実施形態による撮像素子について説明する。図１０は本発明の第３の実施形態に係る列アンプ部４−２の構成を示す回路図である。図１１は本発明の第３の実施形態に係る撮像素子の断面構造を示す図である。列アンプ部４−２及び撮像素子の断面構造以外の構成は第１の実施形態及び第２の実施形態と同様のため、説明を省略する。

図１０を参照して本実施形態の列アンプ部４−２の構成について説明する。列アンプ部４−２は、図３又は図８の入力容量ＣＡＰｉｎに換えて、入力容量ＣＡＰｉｎ０が設けられ、さらに入力容量ＣＡＰｉｎ１（第４の容量素子）を有する。また、列アンプ部４−２は、さらにトランジスタＭ８−０、Ｍ８−１（第２のスイッチ）を有する。入力容量ＣＡＰｉｎ０とトランジスタＭ８−０は直列接続されており、これらは、列出力線２と増幅回路Ａｍｐの非反転入力端子の間に接続される。入力容量ＣＡＰｉｎ１とトランジスタＭ８−１も同様に直列接続されており、これらは、列出力線２と増幅回路Ａｍｐの非反転入力端子の間に接続される。トランジスタＭ８−０、Ｍ８−１はそれぞれ駆動信号φｍ８−０、φｍ８−１により制御される。

入力容量ＣＡＰｉｎ０は、第１及び第２の実施形態と同様にバイアス電圧に依存して静電容量が大きく変化する材料を用いて構成されている。これに対して入力容量ＣＡＰｉｎ１は、静電容量に電圧依存性のない、あるいは電圧依存性が小さい材料を用いて構成される。すなわち、入力容量ＣＡＰｉｎ１は、端子間に印加される電圧に対する静電容量の依存性が入力容量ＣＡＰｉｎ０と異なる。また、トランジスタＭ８−０、Ｍ８−１のオン／オフによって入力容量ＣＡＰｉｎ０、入力容量ＣＡＰｉｎ１は接続／非接続を選択することが可能である。

続いて図１１を参照して入力容量ＣＡＰｉｎ１の構成について説明する。入力容量ＣＡＰｉｎ０の構成は第１の実施形態と同じ構成であるため説明を省略する。入力容量ＣＡＰｉｎ１は、信号処理チップＣＨＩＰ２の配線層１７の層間に形成される。すなわち、入力容量ＣＡＰｉｎ１は酸化シリコンなどを主成分とする層間絶縁層を誘電体層とする容量である。そのため、入力容量ＣＡＰｉｎ１は、入力容量ＣＡＰｉｎ０に比べ、印加電圧に対する静電容量変化率が小さい。列出力線２からの信号を入力容量ＣＡＰｉｎ１に入力させる配線部分において、画素チップＣＨＩＰ１の表面電極１３と信号処理チップＣＨＩＰ２の表面電極１６とはバンプ１５により電気的及び機械的に接続される。

入力容量ＣＡＰｉｎ０はバイアス電圧ΔＶｄｃに対する静電容量の変化率が大きい。信号振幅が大きい場合には信号電圧の変化によるバイアス電圧ΔＶｄｃによって、列回路部の４−２の増幅率が変化することがある。この増幅率の変化により、フォトダイオードＰＤで発生した電荷量に対する撮像素子の出力の線形性が劣化することがある。これは、上述のように信号振幅が大きい場合顕著となり得る。よって、信号振幅が大きく、線形性が要求される場合には、トランジスタＭ８−０をオフ、トランジスタＭ８−１をオンにして入力容量ＣＡＰｉｎ１のみにより列出力線２からの信号が増幅回路Ａｍｐに入力されるようにする。入力容量ＣＡＰｉｎ１は、バイアス電圧ΔＶｄｃに対する静電容量の変化率が小さいため、上述の線形性劣化は生じにくい。したがって、信号振幅が大きい場合であってもフォトダイオードＰＤで発生した電荷量に対する撮像素子の出力の線形性が維持される。

なお、上述の線形性劣化は信号振幅が大きい場合に生じる傾向があり、この場合は撮像素子の列アンプ部４−２の増幅率を低く設定する必要がある。そのため、入力容量ＣＡＰｉｎ１の静電容量は入力容量ＣＡＰｉｎ０よりも小さい値であることが好ましい。

本実施形態の撮像素子においては、列アンプ部４の増幅率が低い範囲では入力容量ＣＡＰｉｎ１を用いるため、増幅率の連続性が保たれない。しかしながら、増幅率が低い範囲では信号振幅が大きいことからノイズ量は非常に小さい。そのため、撮像素子の外部でデジタルゲインを与えることでノイズ量が増大しても、画質への影響は軽微である。このような理由により、本実施形態の撮像素子では、増幅率が高くノイズ量の増加が画質に影響しやすい場合にのみ入力容量ＣＡＰｉｎ０を用いる。以上のように、本実施形態では、増幅率に応じて入力容量を選択的に用いることにより、上述の要因による画質への影響を低減しつつ、効果的にノイズ量を抑えることが可能となる。

第１乃至第３の実施形態では入力容量ＣＡＰｉｎ０が画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２の間に形成されている構成を例示しているが、これに限定されるものではない。例えば、列アンプ部４、４−１、４−２を単一のチップ上に形成することもできる。この場合、入力容量ＣＡＰｉｎは、チップ間ではなく、列アンプ部４、４−１、４−２が形成されているチップ上に形成してもよい。ただし、第１乃至第３の実施形態のようにチップ間に入力容量ＣＡＰｉｎを形成する構造は、配線層間に形成する構造と比べて誘電体層１４の材料の選択自由度が高い利点があるため、より好適である。

（第４の実施形態）
以下、図１２及び図１３を参照して、本発明の第４の実施形態による撮像素子について説明する。図１２は本発明の第４の実施形態に係る列アンプ部４−３の構成を示す回路図である。図１３は本発明の第４の実施形態に係る撮像素子の断面構造を示す図である。列アンプ部４−３及び撮像素子の断面構造以外の構成は第１乃至第３の実施形態と同様のため、説明を省略する。

まず、図１２を参照して、本実施形態の構成を図３に示した第１の実施形態の構成と対比して説明する。本実施形態では、第１の実施形態と同様に増幅回路Ａｍｐ及びクランプトランジスタＭ５は、信号処理チップＣＨＩＰ２に形成されている。しかしながら、本実施形態では、帰還容量ＣＡＰｆが入力容量ＣＡＰｉｎと同様に画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２にまたがって構成されている。

続いて図１３を参照して、撮像素子の断面構造及び、列アンプ部４−３の帰還容量ＣＡＰｆの構成を説明する。帰還容量ＣＡＰｆ及びその配線以外の部分については第１の実施形態の図４と同様であるため説明を省略する。

入力容量ＣＡＰｉｎと同様に、帰還容量ＣＡＰｆは、画素チップＣＨＩＰ１の表面電極１３と信号処理チップＣＨＩＰ２の表面電極１６の間に誘電体層１４を構成することにより形成されている。また、帰還容量ＣＡＰｆの画素チップＣＨＩＰ１側の端子と信号処理チップＣＨＩＰ２の配線とはバンプ１５により接続される。この配線は信号処理チップＣＨＩＰ２に配置されたクランプトランジスタＭ５に接続される。

このように、本実施形態の撮像素子は、帰還容量ＣＡＰｆが入力容量ＣＡＰｉｎと同様に画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２の間に形成されるので容量を形成するための面積の利用効率が向上し、使用面積が削減され得る。

また、入力容量ＣＡＰｉｎと帰還容量ＣＡＰｆをＣＨＩＰ１とＣＨＩＰ２にまたがった同一層に生成することにより、列アンプ部４−３の増幅率の設定精度を向上させることができる。この理由について説明する。

一般に、並行平板型キャパシタの容量Ｃ［Ｆ］は、電極板間の誘電体の誘電率ε［Ｆ／ｍ］、電極板面積Ｓ［ｍ^２］、電極板間隔ｄ［ｍ］により、以下の式（３）により定まる。
Ｃ＝ε×Ｓ／ｄ （３）

第１の実施形態のように、入力容量ＣＡＰｉｎのみを画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２の間に設け、帰還容量ＣＡＰｆを信号処理チップＣＨＩＰ２内に設ける場合、入力容量ＣＡＰｉｎと帰還容量ＣＡＰｆとで電極板間隔ｄが異なる。一般的には、基板間に形成される入力容量ＣＡＰｉｎの方が、配線間に形成される帰還容量ＣＡＰｆよりも電極板間隔ｄが大きくなりやすい。

そのため、両者の静電容量を同程度のオーダーとするためには面積、誘電率を適宜調整するなどの複雑な設計調整が必要となる。また、基板間に形成される入力容量ＣＡＰｉｎと、配線間に形成される帰還容量ＣＡＰｆは異なる工程で形成されるので、両者の容量比の製造ばらつきを安定化させることが難しい場合もある。容量比は列アンプ部の増幅率に影響するため、増幅率の設定精度が不十分となる可能性がある。

本実施形態の列アンプ部４−３は、増幅率設定のための対となる容量である入力容量ＣＡＰｉｎと帰還容量ＣＡＰｆとを同一層に形成することにより、増幅率の精度が向上する。入力容量ＣＡＰｉｎと帰還容量ＣＡＰｆは同一層に同一工程で形成できるので、両者の静電容量を同程度のオーダーとする調整は容易である。また、電極板間隔ｄがばらついたとしても、入力容量ＣＡＰｉｎと帰還容量ＣＡＰｆの静電容量は同じ比率でばらつくので、両者の容量比Ｃｉｎ／Ｃｆのばらつきは低減される。したがって、容量比Ｃｉｎ／Ｃｆに依存する増幅率のばらつきは低減される。

以上のように、本実施形態によれば、積層構造の撮像素子において、入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆを基板間に形成することで、容量を形成する領域の面積が低減されている。また、入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆは同一層に同一工程で形成できるので、列アンプ部４−３の増幅率の精度を向上させることができる。

なお、クランプトランジスタＭ５は、画素チップＣＨＩＰ１に形成してもよいが、図１２のように信号処理チップＣＨＩＰ２に形成することがより好ましい。信号処理チップＣＨＩＰ２内の他の信号処理回路のトランジスタと同時に形成することが可能となるため、形成が容易となる利点があるためである。また、画素チップＣＨＩＰ１の面積を削減できる利点もある。クランプトランジスタＭ５を信号処理チップＣＨＩＰ２に配置することの利点は他の実施形態においても同様である。

（第５の実施形態）
以下、図１４を参照して、本発明の第５の実施形態による撮像素子について説明する。図１４は本発明の第５の実施形態に係る列アンプ部４−４の構成を示す回路図である。その他の構成は第２の実施形態と同様のため、説明を省略する。

本実施形態の列アンプ部４−４に含まれる回路素子の接続関係は、第２の実施形態の列アンプ部４−１と同じである。ただし、本実施形態では、入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆ０、ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３がいずれも画素チップＣＨＩＰ１と信号処理チップＣＨＩＰ２にまたがって構成されている。

これにより、第２の実施形態で述べたようにトランジスタＭ７−１、Ｍ７−２、Ｍ７−３の接続／非接続を切り替えることにより、帰還容量を可変とすることができる。したがって、列アンプ部４−４の増幅率をより広い範囲に制御できる。この効果に加え、第４の実施形態で述べたように入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆ０、ＣＡＰｆ１、ＣＡＰｆ２、ＣＡＰｆ３がいずれも同一層に同一工程で形成できるので、列アンプ部４−４の増幅率の精度が向上する。

なお、第４の実施形態及び第５の実施形態において、入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆは、第１乃至第３の実施形態のようにバイアス電圧に依存して静電容量が変化する構成であってもよく、そうでなくてもよい。入力容量ＣＡＰｉｎ及び帰還容量ＣＡＰｆの静電容量が変化するようにして列アンプ部４−３、４−４で増幅率を変化させる制御を行う場合、第１乃至第３の実施形態と同様の効果がさらに得られる。この構成を採用しない場合であっても、第４の実施形態及び第５の実施形態で説明した効果を得ることができる。

（第６の実施形態）
上記の各実施形態の撮像素子は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図１５に、第６の実施形態に係る撮像システムの一例として、動画撮影が可能なデジタルスチルカメラに、上述した実施形態のいずれかの撮像素子を適用した撮像システムのブロック図を示す。

図１５に例示した撮像システムは、撮像素子１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を撮像素子１５４に結像させるレンズ１５２、及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は撮像素子１５４に光を導く光学系である。撮像素子１５４は、上述した実施形態のいずれかの撮像素子である。また、図１５に例示した撮像システムは、撮像素子１５４より出力される出力信号の処理を行う信号処理部１５５を有する。信号処理部１５５は、撮像素子１５４が出力する信号に基づいて画像を生成する。具体的には、信号処理部１５５は、その他、必要に応じて、各種の補正及び圧縮を行って、画像データを出力する。また、信号処理部１５５は、撮像素子１５４が出力する信号を用いて、焦点検出を行ってもよい。信号処理部１５５は、出力信号にデジタルゲインを与えるデジタルアンプを備えていてもよい。

図１５に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。

さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する制御・演算部１５１０、撮像素子１５４と信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは、外部から入力されてもよく、撮像システムは少なくとも撮像素子１５４と、撮像素子１５４から出力された出力信号を処理する信号処理部１５５とを有すればよい。

なお、本実施形態の撮像システムの機能の一部は、上述した実施形態のいずれかの撮像素子の信号処理チップＣＨＩＰ２内に設けられていてもよく、別のチップ内に設けられていてもよい。

以上のように、本実施形態の撮像システムは、撮像素子１５４を適用して撮像動作を行うことが可能である。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

本発明が適用される実施形態は、上記実施形態に限られるものではなく種々の変形が可能である。例えば、上記実施形態に示した構成を任意に２つ以上選択して組み合わせてもよい。

また、第６の実施形態に示した撮像システムは、本発明の撮像素子を適用しうる撮像システムの一例を示したものであり、本発明の撮像素子を適用可能な撮像システムは図１５に示した構成に限定されるものではない。

上記実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。

１ 画素部
４ 列アンプ部（増幅部）
１０ 電圧生成回路（電圧生成部）
１４ 誘電体
ＣＨＩＰ１ 画素チップ（第１の基板）
ＣＨＩＰ２ 信号処理チップ（第２の基板）
Ａｍｐ 増幅回路
ＣＡＰｉｎ 入力容量（第１の容量素子）
ＣＡＰｏｕｔ 帰還容量（第２の容量素子）

Claims (12)

1. 光電変換により、入射された光量に応じた信号を出力する画素部と、
   第１の容量素子と、第２の容量素子と、増幅回路とを含み、前記第１の容量素子と前記第２の容量素子の静電容量に応じて定まる増幅率で前記画素部から出力される信号を増幅する増幅部と、
   前記第１の容量素子の端子間に印加される電圧を制御して前記第１の容量素子の静電容量を変化させることにより、前記増幅部の増幅率を変化させる電圧生成部と
   を有することを特徴とする撮像素子。
2. 前記増幅回路は、非反転入力端子と、反転入力端子と、出力端子とを有する差動増幅回路であり、
   前記第１の容量素子は、前記画素部と、前記反転入力端子の間に接続され、
   前記第２の容量素子は、前記反転入力端子と前記出力端子の間に接続され、
   前記電圧生成部は、前記非反転入力端子の電位を制御することにより前記第１の容量素子の静電容量を変化させる
   ことを特徴とする請求項１に記載の撮像素子。
3. 前記増幅回路は、非反転入力端子と、反転入力端子と、出力端子とを有する差動増幅回路であり、
   前記第１の容量素子は、前記反転入力端子に一端が接続され、
   前記第２の容量素子は、前記反転入力端子と前記出力端子の間に接続され、
   前記電圧生成部は、前記第１の容量素子の他端の電位を制御することにより前記第１の容量素子の静電容量を変化させる
   ことを特徴とする請求項１に記載の撮像素子。
4. 前記画素部を含む第１の基板と、
   前記増幅回路を含む第２の基板と、
   をさらに有し、
   前記第１の容量素子は、前記第１の基板と前記第２の基板との間に誘電体を挟んで形成される
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記増幅部は、
   第３の容量素子と、
   前記第２の容量素子と前記第３の容量素子との間の接続関係を切り替えることにより、前記増幅率を変化させる第１のスイッチと
   をさらに有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
6. 前記増幅部は、
   端子間に印加される電圧に対する静電容量の依存性が前記第１の容量素子と異なる第４の容量素子と、
   前記第１の容量素子又は前記第４の容量素子を前記増幅部と選択的に接続させる第２のスイッチと
   をさらに有することを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 前記第１の容量素子は、前記第４の容量素子よりも、端子間に印加される電圧の変化に対する静電容量の変化量が大きく、
   前記第２のスイッチは、前記増幅部の増幅率を高く設定する場合に、前記第１の容量素子を選択し、前記増幅部の増幅率を低く設定する場合に、前記第４の容量素子を選択する
   ことを特徴とする請求項６に記載の撮像素子。
8. 光電変換により、入射された光量に応じた信号を出力する画素部を有する第１の基板と、
   前記画素部から出力される信号を増幅する増幅回路を有する第２の基板と、
   前記第１の基板と前記第２の基板との間に誘電体を挟んで形成される第１の容量素子及び第２の容量素子と
   を有し、
   前記増幅回路は、前記第１の容量素子と前記第２の容量素子の静電容量に応じて定まる増幅率で前記画素部から出力される信号を増幅することを特徴とする撮像素子。
9. 前記増幅回路は、非反転入力端子と、反転入力端子と、出力端子とを有する差動増幅回路であり、
   前記第２の基板は、前記反転入力端子と前記出力端子を接続するための第３のスイッチをさらに有することを特徴とする請求項８に記載の撮像素子。
10. 第１の基板と前記第２の基板との間に前記誘電体を挟んで形成される第３の容量素子をさらに有し、
    前記第２の基板は、前記第２の容量素子と前記第３の容量素子との間の接続関係を切り替えることにより、前記増幅率を変化させる、第１のスイッチをさらに有することを特徴とする請求項８又は９に記載の撮像素子。
11. 前記第１の容量素子及び前記第２の容量素子の少なくとも１つの端子間に印加される電圧を制御して前記第１の容量素子及び前記第２の容量素子の少なくとも１つの静電容量を変化させることにより、前記増幅率を変化させる電圧生成部をさらに有することを特徴とする請求項８乃至１０のいずれか１項に記載の撮像素子。
12. 請求項１乃至１１のいずれか１項に記載の撮像素子と、
    前記撮像素子が出力する信号に基づいて画像を生成する信号処理部と
    を備えることを特徴とする撮像システム。

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