JP2022071317A - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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Abstract

【課題】偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】画素200の光電変換読み出し部210は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子PD1と、光電変換素子に蓄積された電荷を蓄積期間後の転送期間に転送可能な転送素子TG1-Trと、転送素子を通じて光電変換素子で蓄積された電荷が転送される出力ノードFD1と、リセット期間に出力ノードを所定の電位にリセットするリセット素子RST1-Trと、出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部211と、出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部213と、を含む。【選択図】図3

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置(イメージセンサ)として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが実用に供されている。
CMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
CMOSイメージセンサは、画素毎にフォトダイオード(光電変換素子)および浮遊拡散層(FD:Floating Diffusion、フローティングディフュージョン)を有するFDアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列(カラム)出力方向へと読み出すような列並列出力型が主流である。
ところで、特性向上のため、広ダイナミックレンジを持つ高画質のCMOSイメージセンサを実現する方法が種々提案されている(たとえば特許文献1参照)。
特許文献1には、フォトダイオードPDと蓄積容量Csを備え、フォトダイオードPDの容量よりも大きい蓄積容量Csに信号電荷を保持することで、最大信号を増大させてダイナミックレンジを拡大することができるようにした固体撮像装置が記載されている。
この固体撮像装置では、高輝度時に、フォトダイオードPDから溢れ出した電荷を蓄積容量Csに保持する。蓄積容量Csに溢れ出した高輝度信号は低変換利得(LCG(FD容量CFd+Cs)で読み出す。低輝度信号は高変換利得(HCG(FD容量CFd)による高利得読み出しを行う。
また、列並列出力型CMOSイメージセンサの画素信号読み出し(出力)回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列(カラム)毎にアナログ-デジタル変換器(ADC(Analog digital converter))を備え、画素信号をデジタル信号として取り出す回路である(たとえば特許文献2,3参照)。
この列並列ADC搭載CMOSイメージセンサ(カラムAD方式CMOSイメージセンサ)では、比較器(コンパレータ)はいわゆるRAMP波と画素信号の比較をして、後段のカウンタでデジタルCDSを行うことによりAD変換を行う。
しかしながら、この種のCMOSイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
これに対して、各画素に比較器を含むADC(さらにはメモリ部)を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素(ピクセル)センサが提案されている(たとえば特許文献4,5参照)。
しかしながら、上述した従来のデジタル画素センサを備えたCMOSイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能なデジタル画素センサを備えたCMOSイメージセンサが提案されている(たとえば特許文献6参照)。
このCMOSイメージセンサは、各デジタル画素DPがAD変換機能を有しており、AD変換部は、光電変換読み出し部の出力バッファ部により出力される(読み出される)電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器(コンパレータ)を有している。
そして、比較器は、蓄積期間に光電変換素子から出力ノード(フローティングディフュージョン)に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第1の比較結果信号を出力する第1の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第2の比較結果信号を出力する第2の比較処理と、を行う。
特許4317115号公報 特開2005-278135号公報 特開2005-295346号公報 US 7164114 B2 FIG、4 US 2010/0181464 A1 特開2019-062398号公報
しかしながら、上記のCMOSイメージセンサにおいては、たとえばリセットレベルサンプリング期間中に、非常に強い光で信号の急激な低下がみられると、たとえば「太陽」のような非常に明るい物体で「高輝度黒点(黒い太陽)」が現出する、いわゆる「ケラレ(Eclipse)」と呼ばれる構造ノイズを含む高輝度黒点のような偽信号が発生し、画質の劣化を招くという不利益がある。
同様に、信号レベルサンプリング期間中に、入射光が増加すると画素の光電変換読み出し部の出力バッファ部の出力信号レベル(出力信号電圧)が低下し、比較器の負側入力の入力スイングが低下する。
場合によっては、比較器の負入力の信号入力レベルが負になり、比較器の負入力は定格入力電圧の許容入力範囲を超えてしまい、安定した動作を行うことが困難であるという不利益がある。これは、負入力によって入力ノードのpn接合に大きな電流が流れるためである。
本発明は、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、偽信号の発生を抑止し、画質の劣化を防止でき、安定な動作を実現することが可能で、しかも実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第1の観点の固体撮像装置は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む。
本発明の第2の観点は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、を含む固体撮像装置の駆動方法であって、動作状態に適応して前記画素の光電変換読み出し部の前記出力バッファ部から電荷量に応じた電圧信号を前記画素信号として出力し、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する。
本発明の第3の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む。
本発明によれば、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。
また、本発明によれば、偽信号の発生を抑止し、画質の劣化を防止でき、安定な動作を実現することが可能で、しかも実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第1の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第1の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。 本発明の第1の実施形態に係るデジタル画素の主要部である蓄積キャパシタを含む電荷蓄積転送系の構成例を示す簡略上面図および簡略断面図である。 本発明の第1の実施形態に係る出力バッファ部の入力側レベルと出力電圧制御部の出力側レベルおよび出力電圧制御部に設定される2つの制限レベルとの関係を模式的に示す図である。 本発明の第1の実施形態に係る出力電圧制御部のケラレ防止制御回路としての機能について説明するための図である。 ケラレ現象の発生原理を説明するための図である。 本第1の実施形態に係る出力電圧制御部の次段回路である比較器の入力電圧安定化機能についてについて説明するための図である。 本発明の第1の実施形態に係る比較器の最小入力レベルについて説明するための図である。 本発明の本第1の実施形態に係る固体撮像装置におけるAD変換部の第1の比較処理期間におけるタイムスタンプ(TTS)モード、第2の比較処理期間におけるHCG(第1変換利得)モード、および第3の比較処理期間におけるLCG(第2変換利得)モードを含む動作のタイミングチャートである。 本第1の実施形態のTTSモードにおけるソースフォロワ出力の信号レベル例について説明するための図である。 本実施形態に係る比較器の第1の比較処理を説明するための図である。 本実施形態に係る比較器の第1の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。 本実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理に関連する光応答カバレッジを示す図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジを示す図である。 LCGおよびHCGの信号電荷のポテンシャル図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度と光変換された電子のトータル量Qpとの関係を示す図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とADCコードとの関係を示す図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とメモリコードとの関係を示す図である。 本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とSNRとの関係を示す図である。 本第1の実施形態に係るメモリ部およびメモリ制御部の構成および機能を説明するための図である。 本第1の実施形態に係る種々の光強度レベルに対応して第2のメモリに記憶される動作モードのステータス情報の例を示す図である。 本発明の第1の実施形態に係るメモリ部の第1のメモリおよび出力回路の構成例を示す図である。 本発明の第1の実施形態に係る固体撮像装置のメモリ制御部およびメモリ部における読み出しモードシーケンスを説明するためのフローチャートである。 本発明の第1の実施形態に係る固体撮像装置のメモリ部における動作シーケンスを説明するためのフローチャートである。 本発明の第1の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本発明の第1の実施形態に係るメモリ制御部の要部の構成例を説明するための図である。 タイムスタンプADCモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。 タイムスタンプADCモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。 本第1の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第1の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第1の実施形態に係る固体撮像装置の所定シャッタモード時の読み出し動作を説明するためのタイミングチャートである。 本第1の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本第1の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作において非飽和状態および飽和状態のフォトダイオードを含む動作シーケンスおよびポテンシャル遷移を示す図である。 本発明の第2の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプADCモード動作とリニアADCモード動作の選択処理の一例を示す図である。 本発明の第3の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第4の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置10は、たとえば画素としてデジタル画素(Digital Pixel)を含むCMOSイメージセンサにより構成される。
この固体撮像装置10は、図1に示すように、撮像部としての画素部20、垂直走査回路(行走査回路)30、出力回路40、およびタイミング制御回路50を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路30、出力回路40、およびタイミング制御回路50により画素信号の読み出し部60が構成される。
本第1の実施形態において、固体撮像装置10は、画素部20において、デジタル画素として光電変換読み出し部、AD(アナログデジタル)変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のCMOSイメージセンサとして構成されている。
本第1の実施形態に係る固体撮像装置10において、後で詳述するように、各デジタル画素DPがAD変換機能を有しており、AD変換部は、光電変換読み出し部により読み出される画素信号としての電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器(コンパレータ)を有している。
比較器は、読み出し部60の制御の下、蓄積期間に光電変換素子から出力ノード(フローティングディフュージョン)に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第1の比較結果信号を出力する第1の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第2の比較結果信号を出力する第2の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷と電荷蓄積部の蓄積電荷との加算電荷に応じた電圧信号に対するデジタル化した第3の比較結果信号を出力する第3の比較処理と、を行う。
固体撮像装置10は、高輝度黒点等の偽信号の発生を抑止し、画質の劣化を防止でき、しかも比較器への信号入力レベルの変動を抑えて負入力の定格入力電圧の信号入力範囲内とすることができることにより安定な動作を実現することが可能となるように、画素の光電変換読み出し部において、出力ノードとしてのフローティングディフュージョンFDを含む出力バッファ部の画素信号(電圧信号)の出力信号レベルを、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルを制限レベルに制御する出力電圧制御部を有している。
本第1の実施形態において、出力電圧制御部は、リセット信号読み出し時には、出力信号レベルを少なくとも最小画素信号レベルに制御可能であり、信号読み出し時には、出力信号レベルを少なくとも最大画素信号レベルに制御可能である。
出力電圧制御部は、あらかじめ想定した想定条件(本実施形態では高輝度黒点現象が発生する条件)が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。
また、出力電圧制御部は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。
さらに、固体撮像装置10は、比較器の比較結果信号の状態(本実施形態ではレベル)に応じてメモリ部へのアクセスを制御するメモリ制御部を有する。
そして、メモリ制御部は、第1の比較処理による第1の比較結果信号の状態に応じて、第2の比較処理による第2の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。
具体的には、メモリ制御部は、第1の比較処理期間に、第1の比較処理による第1の比較結果信号のレベルが第1のレベルから第2のレベルに変化した場合、第2の比較処理による第2の比較結果信号に応じたデータのメモリ部への書き込みを禁止する。
一方、メモリ制御部は、第1の比較処理期間に、第1の比較処理による第1の比較結果信号のレベルが第1のレベルのまま変化しなかった場合、第2の比較処理による第2の比較結果信号に応じたデータのメモリ部への書き込みを許容する。
また、本実施形態のメモリ制御部は、第1の比較処理および第2の比較処理による第1の比較結果信号および第2の比較結果信号の状態に応じて、第3の比較処理による第3の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。
具体的には、メモリ制御部は、第2の比較処理期間に、第2の比較処理による第2の比較結果信号のレベルが第2のレベルのまま変化しなかった場合、第3の比較処理による第3比較結果信号に応じたデータのメモリ部への書き込みを許容する。
以下、固体撮像装置10の各部の構成および機能の概要、特に、画素部20およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部20と読み出し部60の積層構造等について詳述する。
(画素部20およびデジタル画素200の構成)
図2は、本発明の第1の実施形態に係る固体撮像装置10の画素部のデジタル画素アレイの一例を示す図である。
図3は、本発明の第1の実施形態に係る固体撮像装置10の画素の一例を示す回路図である。
画素部20は、図2に示すように、複数のデジタル画素200がN行M列の行列状(マトリクス状)に配列されている。
なお、図2においては、図面の簡単化のため、9つのデジタル画素200が3行3列の行列状(M=3、N=3のマトリクス状)に配置されている例が示されている。
本第1の実施形態に係るデジタル画素200は、光電変換読み出し部(図2ではPDと表記)210、AD変換部(図2ではADCと表記)220、メモリ部(図2ではMEMと表記)230、およびメモリ制御部(図2ではMCLと表記)240を含んで構成されている。
本第1の実施形態の画素部20は、後で詳述するように、第1の基板110と第2の基板120の積層型のCMOSイメージセンサとして構成されるが、本例では、図3に示すように、第1の基板110に光電変換読み出し部210が形成され、第2の基板120にAD変換部220、メモリ部230、およびメモリ制御部240が形成されている。
画素200の光電変換読み出し部210は、フォトダイオード(光電変換素子)と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部210は、たとえば光電変換素子であるフォトダイオードPD1を有する。
このフォトダイオードPD1に対して、転送素子としての転送トランジスタTG1-Tr、リセット素子としてのリセットトランジスタRST1-Tr、ソースフォロワ素子としての第1のソースフォロワトランジスタSF1-Trおよび第2のソースフォロワトランジスタSF2-Tr、電流源素子としてのカレントトランジスタIC1-Tr、イネーブル素子としてのイネーブルトランジスタEN1-Tr、蓄積トランジスタCG1-Tr、蓄積容量素子としての蓄積キャパシタCS1、出力ノードND1としてのフローティングディフュージョンFD1,並びに読み出しノードND2をそれぞれ一つずつ有する。
このように、第1の実施形態に係るデジタル画素200の光電変換読み出し部210は、転送トランジスタTG1-Tr、リセットトランジスタRST1-Tr、第1のソースフォロワトランジスタSF1-Tr、第2のソースフォロワトランジスタSF2-Tr、カレントトランジスタIC1-Tr、イネーブルトランジスタEN1-Tr、および蓄積トランジスタCG1-Trの7トランジスタ(7Tr)を含んで構成されている。
そして、本第1の実施形態においては、第1のソースフォロワトランジスタSF1-Tr、カレントトランジスタIC1-Tr、イネーブルトランジスタEN1-Tr、および読み出しノードND2を含んで出力バッファ部211が構成されている。
また、蓄積トランジスタCG1-Trおよび蓄積容量素子としての蓄積キャパシタCS1を含んで電荷蓄積部212が構成されている。
第2のソースフォロワトランジスタSF2-Tr、並びに、カレントトランジスタIC1-TrおよびイネーブルトランジスタEN1-Trを含んで、出力電圧制御部213が構成されている。
本第1の実施形態においては、出力バッファ部211と出力電圧制御部213により、カレントトランジスタIC1-TrおよびイネーブルトランジスタEN1-Trが共用されている。
本第1の実施形態に係る光電変換読み出し部210は、出力バッファ部211の読み出しノードND2がAD変換部220の入力部に接続されている。
光電変換読み出し部210は、出力ノードとしてのフローティングディフュージョンFD1の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号VSLをAD変換部220に出力する。
より具体的には、光電変換読み出し部210は、AD変換部220の第1の比較処理期間PCMPR1において、蓄積期間PIに光電変換素子であるフォトダイオードPD1から出力ノードとしてのフローティングディフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSLを画素信号として出力する。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部213により制限レベルに制御される
たとえば、出力電圧制御部213は、あらかじめ想定した想定条件(本実施形態では高輝度黒点(ケラレ現象)が発生する条件)が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。
また、出力電圧制御部213は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。
さらに、光電変換読み出し部210は、AD変換部220の第2の比較処理期間PCMPR2において、蓄積期間PI後の転送期間PTに出力ノードとしてのフローティングディフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷に応じた電圧信号VSLを出力する。
光電変換読み出し部210は、第2の比較処理期間PCMPR2において、画素信号としての読み出しリセット信号(信号電圧)(VRST)および読み出し信号(信号電圧)(VSIG)をAD変換部220に出力する。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部213により制限レベルに制御される
さらに、光電変換読み出し部210は、AD変換部220の第3の比較処理期間PCMPR3において、蓄積期間PI後の転送期間PTに出力ノードとしてのフローティングディフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷および蓄積部212に蓄積されている蓄積電荷の合成電荷(加算電荷)に応じた電圧信号VSLを出力する。
光電変換読み出し部210は、第3の比較処理期間PCMPR3において、画素信号としての読み出しリセット信号(信号電圧)(VRST)および読み出し信号(信号電圧)(VSIG)をAD変換部220に出力する。
より具体的には、光電変換読み出し部210は、第1変換利得リセット読み出し処理HCGRRDとして、第1のリセット期間PR1に、出力バッファ部211から出力ノードND1であるフローティングディフュージョンFD1の第1電荷量に応じた第1変換利得(たとえば高変換利得:HCG)で変換した第1の読み出しリセット信号HCGVRSTを読み出す。
光電変換読み出し部210は、第1変換利得信号読み出し処理HCGSRDとして、第1のリセット期間PR1後の転送期間PT1に続く読み出し期間PRDに、出力バッファ部211から出力ノードND1であるフローティングディフュージョンFD1の第1電荷量に応じた第1変換利得(HCG)で変換した第1の読み出し信号HCGVSIGを読み出す。
次いで、光電変換読み出し部210は、第2変換利得信号読み出し処理LCGSRDとして、出力バッファ部211から出力ノードND1であるフローティングディフュージョンFD1の電荷に蓄積キャパシタCS1の電荷を共有させた第2電荷量に応じた第2変換利得(低変換利得:LCG)で変換した第2の読み出し信号LCGVSIG2読み出す。
次いで、光電変換読み出し部210は、第2変換利得リセット読み出し処理LCGRRDとして、第2のリセット期間PR2に、出力バッファ部211から第2電荷量に応じた第2変換利得(LCG)で変換した第2の読み出しリセット信号LCGVRSTを読み出す。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部213により制限レベルに制御される
このように、本第1の実施形態において、固体撮像装置10は、AD変換部220の第1の比較処理期間PCMPR1においてはタイムスタンプ(TTS)モードで動作し、第2の比較処理期間PCMPR2においては、HCG(第1変換利得)モードで動作し、第3の比較処理期間PCMPR3においては、LCG(第2変換利得)モードで動作する。
フォトダイオードPD1は、入射光量に応じた量の信号電荷(ここでは電子)を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがn型トランジスタである場合について説明するが、信号電荷が正孔(ホール)であったり、各トランジスタがp型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
各デジタル画素200において、フォトダイオード(PD)としては、埋め込み型フォトダイオード(PPD)が用いられる。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による界面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
光電変換読み出し部210の転送トランジスタTG1-Trは、フォトダイオードPD1とフローティングディフュージョンFD1の間に接続され、制御線を通じてゲートに印加される制御信号TGにより制御される。
転送トランジスタTG1-Trは、制御信号TGがハイ(H)レベルの転送期間PTに選択されて導通状態となり、フォトダイオードPD1で光電変換され蓄積された電荷(電子)をフローティングディフュージョンFD1に転送する。
なお、フォトダイオードPD1およびフローティングディフュージョンFD1が所定のリセット電位にリセットされた後、転送トランジスタTG1-Trは、制御信号TGがロー(L)レベルの非導通状態となり、フォトダイオードPD1は蓄積期間PIとなるが、このとき、入射する光の強度(量)が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタTG1―Tr下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンFD1に溢れ出す。
また、非常に高照度の場合、たとえばフローティングディフュージョンFD1の飽和電荷量を超えた電荷が蓄積トランジスタCG1―Tr下のオーバーフローパスを通じてオーバーフロー電荷として蓄積キャパシタCS1側に溢れ出す。
リセットトランジスタRST1-Trは、電源電圧VDDの電源線VddとフローティングディフュージョンFD1の間に接続され、制御線を通じてゲートに印加される制御信号RSTにより制御される。
リセットトランジスタRST1-Trは、制御信号RSTがHレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンFD1を電源電圧VDDの電源線Vddの電位にリセットする。
(電荷蓄積部212の構成)
電荷蓄積部212は、蓄積キャパシタCS1および蓄積トランジスタCG1-Trにより構成されている。
蓄積トランジスタCG1―Trは、フローティングディフュージョンFD1とリセットトランジスタRST1―Trとの間に接続され、その接続ノードND3と基準電位VSSとの間に蓄積キャパシタCS1が接続されている。
蓄積トランジスタCG1-Trは、制御線を通じてゲートに印加される制御信号DCGにより制御される。
蓄積トランジスタCG1-Trは、制御信号DCGがHレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンFD1と蓄積キャパシタCS1とを接続する。
なお、この出力ノードとしてのフローティングディフュージョンFD1と蓄積キャパシタCS1とを接続(接合)は、読み出し部60により、信号照度に応じて選択的に行うように制御するように構成することも可能である。
図4(A)および(B)は、本発明の第1の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
図4(A)および(B)は、フォトダイオードPD1からフローティングディフュージョンFD1への基本的な電荷蓄積転送系を示しており、電荷蓄積部212を形成する蓄積トランジスタCG1-Trおよび蓄積キャパシタCS1は図面の簡単化のために示されていない。
図5(A)および(B)は、本発明の第1の実施形態に係るデジタル画素の主要部である蓄積キャパシタを含む電荷蓄積転送系の構成例を示す簡略上面図および簡略断面図である。
各デジタル画素セルPXLCは、光Lが照射される第1基板面1101側(たとえば裏面側)と、この第1基板面1101側と対向する側の第2基板面1102側とを有する基板(本例では第1の基板110)に形成され、分離層SPLにより分離されている。
そして、図4(A)のデジタル画素セルPLXCは、光電変換読み出し部210を形成するフォトダイオードPD1、転送トランジスタTG1-Tr、フローティングディフュージョンFD1、リセットトランジスタRST1-Tr、分離層SPL、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
(フォトダイオードの構成)
フォトダイオードPD1は、第1基板面1101側と、第1基板面1101側と対向する側の第2基板面1102側とを有する半導体基板に対して埋め込むように形成された第1導電型(本実施形態ではn型)半導体層(本実施形態ではn層)2101を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードPD1の基板の法線に直交する方向(図中の直交座標系のX方向)における側部には第2の導電型(本実施形態ではp型)分離層SPLが形成されている。
このように、本実施形態では、各デジタル画素セルPXLCにおいて、フォトダイオード(PD)としては、埋め込み型フォトダイオード(PPD)が用いられる。
フォトダイオード(PD)を形成する基板表面にはダングリングボンドなどの欠陥による界面準位が存在するため、熱エネルギーによって多くの電荷(暗電流)が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード(PPD)では、フォトダイオード(PD)の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図4(A)のフォトダイオードPD1においては、n層(第1導電型半導体層)2101が、基板110の法線方向(図中の直交座標系のZ方向)に2層構造を持つように構成されている。
本例では、第1基板面1101側にn-層2102が形成され、このn-層2102の第2基板面1102側にn層2103が形成され、このn層2103の第2基板面1102側にp+層2104およびp層2105が形成されている。
また、n-層2102の第1基板面1101側にp+層2106が形成されている。
p+層2106は、フォトダイオードPD1のみならず分離層SPL、さらには他のデジタル画素セルPXLCにわたって一様に形成されている。
なお、このP+層2106の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードPD1および分離層SPLの一部に対応するようにマイクロレンズが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、3層、4層以上の積層構造であってもよい。
(X方向(列方向)における分離層の構成)
図4(A)のX方向(列方向)におけるp型分離層SPLにおいては、フォトダイオードPD1のn-層2102と接する側であって基板の法線に直交する方向(図中の直交座標系のX方向)の右側部に、第1のp層(第2導電型半導体層)2107が形成されている。
さらに、p型分離層SPLにおいては、第1のp層2107のX方向の右側に、第2のp層(第2導電型半導体層)2108が、基板110の法線方向(図中の直交座標系のZ方向)に2層構造を持つように構成されている。
本例では、第2のp層2108において、第1基板面1101側にp-層2109が形成され、このp-層2109の第2基板面1102側にp層2110が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、3層、4層以上の積層構造であってもよい。
p型分離層SPLの第1のp層2107および第2のp-層2109の第1の基板面1101側にはフォトダイオードPD1と同様のp+層2106が形成されている。
p型分離層SPLの第1のp層2107の第2の基板面1102側の一部にかかりオーバーフローパスOVPが形成されるように、n層2103が延長するように形成されている。
そして、n層2103の第2基板面1102側のp層2105上に、ゲート絶縁膜を介して転送トランジスタTG1-Trのゲート電極2111が形成されている。
さらに、p型分離層SPLの第1のp層2107の第2の基板面1102側にはフローティングディフュージョンFD1となるn+層2112が形成され、n+層2112に隣接してリセットトランジスタRST1-Trのチャネル形成領域となるp層2113、p層2113に隣接してn+層2114が形成されている。
そして、p層2113上に、ゲート絶縁膜を介してゲート電極2115が形成されている。
このような構造において、入射する光の強度(量)が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタTG1―Tr下のオーバーフローパスOVPを通じてオーバーフロー電荷としてフローティングディフュージョンFD1に溢れ出す。
(出力バッファ部211の構成)
上述したように、本第1の実施形態においては、第1のソースフォロワトランジスタSF1-Tr、カレントトランジスタIC1-Tr、イネーブルトランジスタEN1-Tr、および読み出しノードND2を含んで出力バッファ部211が構成されている。
第1のソースフォロワ素子としての第1のソースフォロワトランジスタSF1-Trは、ソースが読み出しノードND2に接続され、ドレイン側が電源線Vddに接続され、ゲートがフローティングディフュージョンFD1に接続されている。
読み出しノードND2と基準電位VSS(たとえばGND)の間に、イネーブルトランジスタEN1-Tr、電流源素子としてのカレントトランジスタIC1-Trが直列に接続されている。イネーブルトランジスタEN1-Trカレントトランジスタのゲートは制御信号VBNENの供給ラインに接続され、IC1-Trのゲートは制御信号VBNPIXの供給ラインに接続されている。
そして、出力電圧制御部213の第2のソースフォロワトランジスタSF2-Tr、並びに、読み出しノードND2とAD変換部220の入力部間の信号線LSGN1は、イネーブルトランジスタEN1-Trが導通状態にある期間に、電流源素子としてのカレントトランジスタIC1-Trにより駆動される。
出力バッファ部211は、出力ノードND1としてのフローティングディフュージョンFD1の電荷を電荷量に応じた電圧信号VSLに変換し、変換した電圧信号VSlを画素信号として読み出しノードND2に出力する。
(出力電圧制御部213の構成)
本第1の実施形態においては、第2のソースフォロワ素子としての第2のソースフォロワトランジスタSF2-Trにより出力電圧制御部213が構成されている。
第2のソースフォロワトランジスタSF2-Trは、ソースが出力バッファ部211の読み出しノードND2に接続され、ドレインが電源電圧VDDの電源線Vddに接続され、ゲートが画素信号の出力信号レベルの動作状態に応じた制限レベルCLVxを指定する制御バイアス信号CBSの供給ラインに接続されている。
この出力電圧制御部213は、ソースフォロワ回路として機能し、読み出しノードND2から出力される画素信号(電圧信号VSL)の信号レベルを、供給される制御バイアス信号CBSが指定する制限レベルCLVxに追従させる。
出力電圧制御部13は、動作モードの複数の動作状態に対応して制御バイアス信号CBSにより複数の制限レベルCLVx(1,2、・・)が設定可能であり、出力バッファ部211の画素信号の出力信号レベルを動作状態に応じた制限レベルCLVxに制御する(たとえばクランプする)。
上述したように、本第1の実施形態において、動作モードとは、AD変換部220の第1の比較処理期間PCMPR1におけるタイムスタンプ(TTS)モード、第2の比較処理期間PCMPR2におけるHCG(第1変換利得)モード、および第3の比較処理期間PCMPR3おけるLCG(第2変換利得)モードを含む。
また、動作状態とは、各動作モードにおける、たとえばリセットレベルサンプリング期間中の動作状態、および信号レベルサンプリング期間中の動作状態の2つの動作状態を含む。
したがって、本第1の実施形態においては、出力電圧制御部213は、一例として、動作状態に適応して制御バイアス信号CBSにより2つの制限レベルCLV1、CLV2が指定可能に構成されている。
図6は、本発明の第1の実施形態に係る出力バッファ部の入力側レベルと出力電圧制御部の出力側レベルおよび出力電圧制御部に設定される2つの制限レベルとの関係を模式的に示す図である。
図6において、横軸が出力バッファ部211の出力ノードとしてのフローティングディフュージョンFD1のレベルVinを、縦軸が出力電圧制御部213の出力電圧Voutを示している。
図6の例では、2つの第1の制限レベルCLV1および第2の制限レベルCLV2が設定される。
第1の制限レベルCLV1はたとえば2.0Vに設定され、第2の制限レベルCLV2はたとえば1.3Vに設定される。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間PSRST中、および信号レベルサンプリング期間PSILT]中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルLSが出力電圧制御部213により第1の制限レベルCLV1または第2の制限レベルCLV2に制御される(クランプされる)。
たとえば、出力電圧制御部213は、あらかじめ想定した想定条件(本実施形態ではケラレ現象が発生する条件)が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルLSを最小画素信号レベルに相当する第1の制限レベルCLV1に制御する(クランプする)。
また、出力電圧制御部213は、たとえばフォトダイオードPD1は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルLSを最大画素信号レベルに相当する第2の制限レベルCLV2に制御する(クランプする)。
なお、この出力電圧制御部213を光電変換読み出し部210に採用していない場合、出力信号レベルLSは最大画素信号レベルに相当する第2の制限レベルCLV2に制御されず(クランプされず)、入射光量が増加するにつれて0V、さらには負電圧まで降下していく。
(出力電圧制御部213のケラレ防止制御回路としての機能)
ここで、本第1の実施形態に係る出力電圧制御部213のケラレ防止制御回路としての機能について図7および図8に関連付けて説明する。
図7(A)および(B)は、本第1の実施形態に係る出力電圧制御部213のケラレ防止制御回路としての機能について説明するための図である。
図7(A)は、入射光とソースフォロワ回路を含む出力バッファ部211の出力SFoutとの関係を示す図である。図7(B)は入射光と読み出しリセット信号VRSTとの関係を示す図である。
また、図8は、ケラレ現象の発生原理を説明するための図である。
固体撮像装置10において、たとえばリセットレベルサンプリング期間PSRST中に、出力バッファ部211による読み出しリセット信号VRSTの出力信号レベルLSが第1の制限レベルCLV1より低い場合、光電変換読み出し部210のフローティングディフュージョンFD1を電源端子(電源線)Vddに結合するトランジスタ、たとえばリセットトランジスタRST1-Trがアサート(有効に)される場合がある。
このような固体撮像装置10において、本第1の実施形態に係る出力電圧制御部213を光電変換読み出し部210に採用していない場合、たとえばリセットレベルサンプリング期間中に、非常に強い光で信号の急激な低下がみられると、図8に示すように、たとえば「太陽」のような非常に明るい物体で「黒い太陽(高輝度黒点)BS」が現出する、いわゆる「ケラレ(Eclipse)」と呼ばれる構造ノイズを含む高輝度黒点のような偽信号が発生し、画質の劣化を招くという不利益がある。
これに対して、本第1の実施形態に係る出力電圧制御部213を光電変換読み出し部210に採用している場合、ケラレ現象が発生する条件が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルLSが最小画素信号レベルに相当する第1の制限レベルCLV1に制御される(クランプされる)。
(出力電圧制御部213の比較器221の入力電圧の安定化機能)
次に、本第1の実施形態に係る出力電圧制御部213の次段回路である比較器221の入力電圧安定化機能について図9および図10に関連付けて説明する。
図9(A)および(B)は、本第1の実施形態に係る出力電圧制御部213の次段回路である比較器221の入力電圧安定化機能についてについて説明するための図である。
図9(A)は、入射光とソースフォロワ回路を含む出力バッファ部211の出力SFoutとの関係を示す図である。図9(B)は入射光と比較器における最小信号レベルとの関係を示す図である。
なお、AC結合後の比較器の入力レベルも、比較器の入力のリセットバイアスを1Vとして想定し、入射光が増加するにつれて入力振幅が低下することを示している。
また、図10は、本第1の実施形態に係る比較器の最小入力レベルについて説明するための図である。
本第1の実施形態に係る出力電圧制御部213を光電変換読み出し部210に採用している場合、たとえば、TTS-ADC動作において、信号レベルサンプリング期間PSILT中に読み出し信号VSIGの信号レベルLSが低レベル側の第2の制限レベルCLV2と合致したときに、出力信号レベルLSが最大画素信号レベルに相当する第2の制限レベルCLV2に制御される(クランプされる)。
図10の回路では、出力電圧制御部213を光電変換読み出し部210に採用している場合、最小入力レベルが0Vを超えて抑制される。
すなわち、本第1の実施形態に係る出力電圧制御部213は、比較器221の最小信号入力レベルを0V以上に抑制する。
出力電圧制御部213を光電変換読み出し部210に採用していない場合、場合によっては、比較器の負入力の信号入力レベルが負になり、比較器の負入力は定格入力電圧の許容入力範囲を超えてしまい、安定した動作を行うことが困難であるという不利益がある。これは、負入力によって入力ノードのpn接合に大きな電流が流れるためである。
本第1の実施形態に係る固体撮像装置10においては、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。
(AD変換部220の構成)
デジタル画素200のAD変換部220は、光電変換読み出し部210により出力されるアナログの電圧信号VSLを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧VREFと比較して、デジタル信号に変換する機能を有する。
AD変換部220は、図3に示すように、比較器(COMP)221、カウンタ(CNT)222、入力側結合キャパシタC221、出力側の負荷キャパシタC222、およびリセットスイッチSW-RSTを含んで構成されている。
比較器221は、負側の第1の入力端子としての反転入力端子(-)に、光電変換読み出し部210の出力電圧制御部213により出力信号レベルが制御される出力バッファ部211から信号線LSGN1に出力された電圧信号VSLが供給され、正側の第2の入力端子としての非反転入力端子(+)に参照電圧VREFが供給され、電圧信号VSTと参照電圧VREFとを比較し、デジタル化した比較結果信号SCMPを出力する比較処理を行う.
比較器221は、第1の入力端子としての反転入力端子(-)に結合キャパシタC221が接続されており、第1の基板110側の光電変換読み出し部210の出力バッファ部211と第2の基板120側のAD変換部220の比較器221の入力部をAC結合することにより、低ノイズ化を図り、低照度時に高SNRを実現可能なように構成されている。
また、比較器221は、出力端子と第1の入力端子としての反転入力端子(-)との間にリセットスイッチSW-RSTが接続され、出力端子と基準電位VSSとの間に負荷キャパシタC222が接続されている。
基本的に、AD変換部220においては、光電変換読み出し部210の出力バッファ部211から信号線LSGN1に読み出されたアナログ信号(電位VSL)は比較器221で参照電圧VREF、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号RAMPと比較される。
このとき、比較器221と同様に列毎に配置されたカウンタ222が動作しており、ランプ波形のあるランプ信号RAMPとカウンタ値が一対一の対応を取りながら変化することで電圧信号VSLをデジタル信号に変換する。
基本的に、AD変換部220は、参照電圧VREF(たとえばランプ信号RAMP)の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号VSLとランプ信号RAMP(参照電圧VREF)が交わったとき、比較器221の出力が反転し、カウンタ222の入力クロックを停止し、または、入力を停止していたクロックをカウンタ222に入力し、そのときのカウンタ222の値(データ)がメモリ部230に記憶されてAD変換を完了させる。
以上のAD変換期間終了後、各デジタル画素200のメモリ部230に格納されたデータ(信号)は出力回路40から図示しない信号処理回路に出力され、所定の信号処理により2次元画像が生成される。
(比較器221における基本的な第1の比較処理および第2の比較処理、並びに、第3の比較処理)
そして、本第1の実施形態のAD変換部220の比較器221は、画素信号の読み出し期間に、第1の比較処理および第2の比較処理、並びに、第3の比較処理を行うように、読み出し部60により駆動制御される。
図11(A)~(J)は、本発明の本第1の実施形態に係る固体撮像装置におけるAD変換部220の第1の比較処理期間PCMPR1におけるタイムスタンプ(TTS)モード、第2の比較処理期間PCMPR2におけるHCG(第1変換利得)モード、および第3の比較処理期間PCMPR3おけるLCG(第2変換利得)モードを含む動作のタイミングチャートである。
図11(A)は動作モードを、図11(B)は画素のリセットトランジスタRST1-Trの制御信号RST(図では理解を容易にするために画素を示すPIX-を付してある)を、図11(C)は比較器221のリセットスイッチSW-RSTのリセット信号RST-COMPを、図11(D)は蓄積トランジスタCG1-Trの制御信号DCGを、図11(E)は転送トランジスタTG1-Trの制御信号TGを、図11(F)はランプ信号PAMPの状態Ramp-DACを、図11(G)はデータビット<9>を、図11(H)はデータビット<0>~<8>を、図11(I)は出力電圧制御部213に設定される制御バイアス信号CBS(CLV1,CLV2)を、図11(J)は出力電圧制御部により制御される出力バッファ部212のソースフォロワ出力を、それぞれ示している。
第1の比較処理CMPR1において、比較器221は、読み出し部60の制御の下、蓄積期間PIに光電変換素子であるフォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSL1に対するデジタル化した第1の比較結果信号SCMP1を出力する。
実際には、第1の比較処理CMPR1において、蓄積電荷に応じた電圧信号VSL1(VSIG)に対するデジタル化の前に、リセット時のフローティングディフュージョンFD1のリセット電圧に応じた電圧信号VSL1(VRST)の読み出しを行う。
なお、この第1の比較処理CMPR1の動作を、TTS(タイムスタンプ)モードまたはTTS(タイムスタンプ)-ADCモードの動作ともいう。
この第1の比較処理CMPR1が行われるTTSモードにおいては、たとえばモード開始から所定期間は出力電圧制御部213には制御バイアス信号CBSが第1の制限レベルCLV1で供給され、その後の蓄積期間等には第2の制限レベルCLV2で供給される。
図12は、本第1の実施形態のTTSモードにおけるソースフォロワ出力の信号レベル例について説明するための図である。
図12に示すように、たとえばRST_loを1.8Vに設定できる場合、ASIC入力スイングレベルはTTSで(2.1-0.9V = 1.2V)に低減できる。
さらに下がると、TTSでの最大ASIC入力スイングレベル(2.1-0.3V = 1.8V)を超える過剰なオーバーフロー電流ブースト信号レベルとなる。
第2の比較処理CMPR2において、比較器221は、読み出し部60の制御の下、蓄積期間PI後の転送期間PTに出力ノードであるフローティングフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷に応じた電圧信号VSL2(VSIG)に対するデジタル化した第2の比較結果信号SCMP2を出力する。
実際には、第2の比較処理CMPR2において、蓄積電荷に応じた電圧信号VSL2(VSIG)に対するデジタル化の前に、リセット時のフローティングディフュージョンFD1のリセット電圧に応じた電圧信号VSL2(VRST)に対するデジタル化を行う。
なお、この第2の比較処理CMPR2の動作を、HCGモードまたはPD(リニア)-ADCモードの動作ともいう。
この第2の比較処理CMPR2が行われるPD-ADCモードにおいては、たとえばモード開始から所定期間は出力電圧制御部213には制御バイアス信号CBSが第1の制限レベルCLV1で供給され、その後の読み出し期間等には第2の制限レベルCLV2で供給される。
さらに、第3の比較処理期間PCMPR3において、蓄積期間PI後の転送期間PTに出力ノードとしてのフローティングディフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷および電荷蓄積部212に蓄積されている蓄積電荷の合成電荷(加算電荷)に応じた電圧信号VSL3(VSIG)に対するデジタル化した第3の比較結果信号SCMP3を出力する。
実際には、第3の比較処理CMPR3において、蓄積電荷に応じた電圧信号VSL3(VSIG)に対するデジタル化の後に、リセット時のフローティングディフュージョンFD1のリセット電圧に応じた電圧信号VSL3(VRST)に対するデジタル化を行う。
なお、この第3の比較処理CMPR3の動作を、LCGモードまたはFD(リニア)-ADCモードの動作ともいう。
この第3の比較処理CMPR3が行われるFD-ADCモードにおいては、たとえばモード開始から全期間にわたって出力電圧制御部213には制御バイアス信号CBSが第2の制限レベルCLV2で供給される。
なお、本実施形態において、基本的に、蓄積期間PIは、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットレベルにリセットされてから、転送トランジスタTG1-Trが導通状態に切り替えられて転送期間PTが開始されるまでの期間である。
第1の比較処理CMPR1の期間PCMPR1は、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットレベルにリセットされてから、転送期間PTが開始される前に、フローティングディフュージョンFD1がリセットレベルにリセットされるまでの期間である。
第2の比較処理CMPR2の期間PCMPR2は、フローティングディフュージョンFD1がリセットレベルにリセットされた後の期間であって、転送期間PT後の期間を含む期間である。
第3の比較処理CMPR3の期間PCMPR3は、フローティングディフュージョンFD1がリセットレベルにリセットされた後の期間であって、転送期間PT後の期間を含む第2の比較処理CMPR2の期間PCMPR2に後続する期間である。
ここで、第1の比較処理CMPR1についてさらに詳述する。
図13は、本実施形態に係る比較器221の第1の比較処理CMPR1を説明するための図である。
図13において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンFD1の電圧レベルVFDを示している。
フローティングディフュージョンFD1の電圧レベルVFDは、リセットレベルのときが電荷量が最も少なく電圧レベルVFDは最も高いレベルVFDiniとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルVFDは低いレベルVFDsatとなる。
このような条件に従って、比較器221の参照電圧VREF1を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧VREFsatに設定する、あるいはリセットレベル時の電圧レベルVREFrstから電圧レベルVREFsatに至るランプ電圧VREFrampに設定する。
第1の比較処理CMPR1のときに、このような参照電圧VREF1がVREFsatまたはVREFrampに設定されると、図13に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器221の出力がフリップ(反転)する時間が速い。
最も高い照度の例EXP1の場合には、比較器221の出力が時刻t1に第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に直ちにフリップ(反転)する。
例EXP1より低い照度の例EXP2の場合には、比較器221の出力が時刻t1より遅い時刻t2に第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)にフリップ(反転)する。
例EXP2より低い照度の例EXP3の場合には、比較器221の出力が時刻t2より遅い時刻t3に第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)にフリップ(反転)する。
このように、比較器221は、第1の比較処理CMPR1において、蓄積期間PIの所定期間にフォトダイオードPD1からフローティングディフュージョンFD1へのオーバーフロー電荷の量に応じた時間に対応する第1の比較結果信号SCMP1を出力する。
より具体的には、比較器221は、第1の比較処理CMPR1において、オーバーフロー電荷がフォトダイオードPD1から出力ノードであるフローティングディフュージョンFD1に溢れ始める最大サンプリング時間におけるフォトダイオードPD1の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。
上述したように、TTS(タイムスタンプ)-ADCモードにおける光変換動作(Photo conversion operation)は、蓄積期間PIにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図13に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器221の出力状態が第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に反転され、その光レベルは、以下の時間で説明される飽和信号(ウェル容量)に対応する。
((FD飽和量×蓄積時間)/サンプリング期間)+PD飽和量
たとえば、FD飽和:8Ke @ 150uV / e~FD容量の1.1fF、最小サンプリング時間:15nsec、蓄積時間:3msec:
であると仮定する。
このタイムスタンプADC動作モード(またはTTS-ADCモード)では、上述したように、オーバーフロー電荷がフォトダイオードPD1から出力ノードであるフローティングディフュージョンFD1に溢れ始める最大サンプリング時間におけるフォトダイオードPD1の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。
図14は、本実施形態に係る比較器221の第1の比較処理CMPR1を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
参照電圧VREFは、図14中に(1)で示す所定の傾きを持たせて変化させたランプ波形(信号)RAMPまたは図14中に(2)で示す固定電圧DCであってもよく、また、図14中に(3)で示すログ(log)や図14中に(4)で示す指数関数的な値をとる電圧信号あってもよい。
図15は、本実施形態に係る比較器に種々の参照電圧VREFを入力した場合の光時間変換の状態を示す図である。
図15において、横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。なお、ここでのオーバーフロー信号とは、転送トランジスタTG1-Trを導通状態にしてフォトダイオードPD1に電荷をためない条件(非オーバーフロー)にして見積もったものである。
図15は、適用される光の性質(適性)によるオーバーフロー電荷(信号)に対応する比較器221が反転するサンプリング時間を示している。
図15においては、さまざまな固定基準電圧DC1、DC2、DC3とランプ基準電圧VRAMPに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
以上の飽和したオーバーフロー電荷に対する第1の比較処理CMPR1を行うTTS=ADCモードの動作が終了すると、フローティングディフュージョンFD1と比較器221をリセットした後に、非飽和電荷に対する第2の比較処理CMPR2を行うPD-ADCモード(HCGモード)の動作に移行し、またさらには、たとえば飽和電荷に対する第3の比較処理CMPR3を行うFD-ADCモード(LCGモード)の動作に移行する。
図16は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理に関連する光応答カバレッジを示す図である。
図16において、AがタイムスタンプADC(TTS-ADC)モード動作による信号(AD変換伝達曲線)を示し、BがリニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)を示している。
図17は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図である。
図17において、AがタイムスタンプADC(TTS-ADC)モード動作による信号(AD変換伝達曲線)を示し、BがリニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)を示し、CがリニアADC(FD-ADC)モード動作のLCGモードによる信号(AD変換伝達曲線)を示している。
図17において、横軸が光強度を示し、縦軸が光変換された電子のトータル量Qpを示している。
また、図18(A)および(B)はLCGおよびHCGの信号電荷のポテンシャル図である。
デジタル画素における第1の比較処理および第2の比較処理に関連する光応答カバレッジは、図16に示すように、タイムスタンプADC(TTS-ADC)モードは,非常に明るい光に対する光応答を有することができることから、リニアADC(PD-ADC)モードは暗いレベルからの光応答を有することができる。たとえば、120dBのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は900Keに相当する。
リニアADC(PD-ADC)モードは、ADCを適用した通常の読み出しモード動作のため、2eのノイズレベルから8KeのフォトダイオードPD1とフローティングディフュージョンFD1の飽和までカバーすることがでる。
リニアADC(PD-ADC)モードのカバレッジは、追加のスイッチと容量で30Keに拡張することができる。
この場合、低照度から高照度までの画像取得が可能となることはもとより、単一露光でのダイナミックレンジを拡大でき、画素ゆがみなしにグローバル読み出しを実現でき、また、ランダムアクセスなど画素毎のADC変換が可能となり、高照度側でのリニアリティを確保することが可能となる。
ただし、この場合、デジタル信号の解像度不足によるSN劣化が懸念される。
これに対して、デジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)は、図17に示すように、タイムスタンプADCモード動作による信号(AD変換伝達曲線)AとリニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)Bとの間に、リニアADC(FD-ADC)モード動作のLCGモードによる信号(AD変換伝達曲線)Cが介在することなる。
また、リニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)BとリニアADC(FD-ADC)モード動作のLCGモードによる信号(AD変換伝達曲線)Cとは、モード遷移領域MORにおいてオーバーラップしている。
その結果、低照度から高照度までの画像取得が可能となり、単一露光でのダイナミックレンジを拡大でき、画素ゆがみなしにグローバル読み出しを実現でき、また、ランダムアクセスなど画素毎のADC変換が可能となり、低照度側および高照度側でのリニアリティを確保することが可能となることはもとより、デジタル信号の解像度不足によるSN劣化を改善することが可能となる。
ここで、デジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)についてさらに考察する。
図19は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度と光変換された電子のトータル量Qpとの関係を示す図である。
図20は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とADCコードとの関係を示す図である。
図21は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とメモリコードとの関係を示す図である。
図22は、本発明の第1の実施形態に係るデジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)を示す図であって、光強度とSNRとの関係を示す図である。
図19~図22に示すように、デジタル画素における第1の比較処理および第2の比較処理、並びに第3の比較処理に関連する光応答カバレッジ(光変換プロット)は、図19に示すように、タイムスタンプADCモード動作による信号(AD変換伝達曲線)AとリニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)Bとの間に、リニアADC(FD-ADC)モード動作のLCGモードによる信号(AD変換伝達曲線)Cが介在することなる。
また、リニアADC(PD-ADC)モード動作のHCGモードによる信号(AD変換伝達曲線)Bとトータル電荷量Qp、ADCコード、メモリコード、SNRとの関係特性曲線においてもモード遷移領域MORにおいてオーバーラップしている。
これにより、低照度側および高照度側でのリニアリティを良好に確保することが可能となる。
図23は、本第1の実施形態に係るメモリ部およびメモリ制御部の構成および機能を説明するための図である。
メモリ部230は、図3および図23に示すように、第1のメモリ(Mem1)231と、第2のメモリ(Mem2)232とを有する。
第1のメモリ231は、メモリ制御部240の制御の下、比較器221による第1の比較結果信号SCMP1、第2の比較結果信号SCMP2、および第3の比較結果信号SCMP3がnビットのデジタルデータとして記憶される。
第2のメモリ232には、メモリ制御部240の制御の下、動作モードのステータス情報が記憶される。
第2のメモリ232には、たとえば、HCGモード(PD-ADCモード)のときはステータス情報「0」が記憶され、LCGモード(FD-ADCモード)のときはステータス情報「2」が記憶され、TTSモード(TTS-ADCモード)のときはステータス情報「1」が記憶される。
図24は、本第1の実施形態に係る種々の光強度レベルに対応して第2のメモリ232に記憶される動作モードのステータス情報の例を示す図である。
図24の例では、応答性が100Ke/lux、フォトダイオードPD1の電荷量Qpdが2Ke、フローティングディフュージョンFD1の電荷量Qfdが62Ke、Tint(蓄積時間)/Tsample(サンプル時間)は400μs/1.56μs、第1のメモリ231のビット深さが8ビットである。
第2のメモリ232にステータス情報「0」が記憶されるHCGモードのときは、光レベルは低(Low)である。この場合、光強度レンジ[lux]は-5e2より低く、フォトダイオードPD1の電荷量Qpdが2Keより低く、フローティングディフュージョンFD1の電荷量Qfdが0で、トータルの最大電荷量Qmaxは2Keである。第1のメモリ231には比較器221による第2の比較結果信号SCMP2が「0-255」に相当するnビットのデジタルデータとして記憶される。
第2のメモリ232にステータス情報「2」が記憶されるLCGモードのときは、光レベルは中(Middle)である。この場合、光強度レンジ[lux]は-5e2~1.6e4の範囲にあり、フォトダイオードPD1の電荷量Qpdが2Keより多く、フローティングディフュージョンFD1の電荷量Qfdが62Keより低く、トータルの最大電荷量Qmaxは62Keより低い。第1のメモリ231には比較器221による第3の比較結果信号SCMP3が「0-255」に相当するnビットのデジタルデータとして記憶される。
第2のメモリ232にステータス情報「1」が記憶されるTTSモードのときは、光レベルは高(High)である。この場合、光強度レンジ[lux]は1.6e4~4e6の範囲にあり、フォトダイオードPD1の電荷量Qpdが2Keより多く、フローティングディフュージョンFD1の電荷量Qfdが62Keより低く、トータルの最大電荷量Qmaxは15872Keより低い。第1のメモリ231には比較器221による第1の比較結果信号SCMP1が「0-255」に相当するnビットのデジタルデータとして記憶される。
メモリ制御部240は、メモリ部230への書き込み制御部(ライトコントローラ:WC)241を含んで構成されている。
書き込み制御部241は、比較器221の出力がレベル「1」に反転したか反転せずに「0」レベルであるかをモニタし、比較器221の状態が0でない限り、第1のメモリ231および第2のメモリ232を書き込み許容(ライトイネーブル)とする。
メモリ制御部240は、第1の比較処理CMPR1による第1の比較結果信号SCMP1の状態に応じて、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを行うか否かを制御する。
さらに、メモリ制御部240は、第1の比較処理CMPR1および第2の比較処理CMPR2による第1の比較結果信号SCMP1および第2の比較結果信号SCMP2の状態に応じて、第3の比較処理CMPR3による第3の比較結果信号SCMP3に応じたデータのメモリ部230への書き込みを行うか否かを制御する。
図25は、本発明の第1の実施形態に係るメモリ部の第1のメモリおよび出力回路の構成例を示す図である。
比較器221において、第1の比較処理CMPR1によりフローティングディフュージョンFD1のオーバーフロー電荷に応じた電圧信号がデジタル化された第1の比較結果信号SCMP1、および、第2の比較処理CMPR2によりフォトダイオードPD1の蓄積電荷がデジタル化された第2の比較結果信号SCMP2、並びに、第3の比較処理CMPR3によりフォトダイオードPD1の蓄積電荷および電荷蓄積部212に蓄積された電荷の加算電荷がデジタル化された第3の比較結果信号SCMP3は、関連付けられてnビットメモリ231にデジタルデータとして記憶される。
メモリ部230のnビットのデータをサンプルホールド可能な第1のメモリ231は、SRAMやDRAM等により構成され、たとえばデジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路40の外部IOバッファ41により読み出すことができる。
第1のメモリ231は、比較器221の比較結果信号の状態(本実施形態ではレベル)に応じてメモリ制御部240の出力信号S241によりメモリアクセス、具体的は、書き込み(オーバーライト)を行うか否かが制御される。
第1のメモリ231は、第1の比較処理CMPR1による第1の比較結果信号SCMP1に応じた信号S241が第1のレベル(ローレベル)で供給されると書き込み(オーバーライト)が禁止され、第2のレベル(ハイレベル)で供給されると書き込み(オーバーライト)が許容される。
また、第1のメモリ231は、メモリ制御部240により、第1の比較処理および第2の比較処理による第1の比較結果信号および第2の比較結果信号の状態に応じて、第3の比較処理による第3の比較結果信号に応じたデータの第1のメモリ231への書き込みを行うか否かが制御される。
第1のメモリ231は、メモリ制御部240により、第2の比較処理期間PCMPR2に、第2の比較処理CMPR2による第2の比較結果信号SCMP2のレベルが第2のレベル(ハイレベル)のまま変化しなかった場合、第3の比較処理CMPR3による第3比較結果信号SCMP3に応じたデータの第1のメモリ231への書き込み(オーバーライト)が許容される。
なお、本第1の実施形態においては、図11に示すように、TTSモード(TTS-ADCモード)およびLCGモード(FD-ADCモード)の場合であって、信号スイングが500mVより大きいときは第1のメモリ231への書き込みが無効となる。
また、HCGモード(PD-ADCモード)の場合であって、信号スイングが400mVより小さいときは第1のメモリ231への書き込みが無効となる。
(メモリ制御部およびメモリ部における読み出しモードシーケンス)
図26は、本発明の第1の実施形態に係る固体撮像装置のメモリ制御部およびメモリ部における読み出しモードシーケンスを説明するためのフローチャートである。
まず、読み出しモードがTTSモードとなり(ST1)、第1の比較処理CMPR1が行われる。これに伴い、第1のメモリ231および第2のメモリ232がリセットされる(ST11,ST21)。
そして、メモリ制御部240において、第1の比較処理CMPR1において比較器221の出力が第1のレベル(ローレベル:L)から第2のレベル(ハイレベル:H)にフリップ(反転)したか否かが判定される(ST2)。
ステップST2において、比較器221の出力がLレベルからHレベルにフリップしたと判定されると、第1の比較処理CMPR1によりフローティングディフュージョンFD1のオーバーフロー電荷に応じた電圧信号がデジタル化された第1の比較結果信号SCMP1がデジタルコードであるADCコードとして第1のメモリ231に書き込まれる(ST12)。そして、書き込み許容(ライトイネーブル)信号がロックされる(ST31)。
ステップST2において、比較器221の出力がLレベルからHレベルにフリップしていないと判定されると、読み出し状態がTTSモードからHCGモードに更新され、ランプ状波形の基準電圧VREFがリセットされ(ST3)、第2のメモリ232のステータス情報がTTSモードを示す「2」からHCGモードを示す「0」に更新される。(ST22)。
このようにして、読み出しモードがTTSモードからHCGモードに切り替わると(ST4)、第2の比較処理CMPR2が行われる。これに伴い、第1のメモリ231がリセットされる(ST13)。
そして、メモリ制御部240において、第2の比較処理CMPR2において比較器221の出力が第1のレベル(ローレベル)から第2のレベル(ハイレベル)にフリップ(反転)したか否かが判定される(ST5)。
ステップST5において、比較器221の出力がLレベルからHレベルにフリップしたと判定されると、第2の比較処理CMPR2によりフォトダイオードPD1の蓄積電荷に応じた電圧信号がデジタル化された第2の比較結果信号SCMP2がデジタルデータであるADCコードとして第1のメモリ231に書き込まれる(ST14)。そして、書き込み許容(ライトイネーブル)信号がロックされる(ST32)。
ステップST5において、比較器221の出力がLレベルからHレベルにフリップしていないと判定されると、読み出し状態がHCGモードからLCGモードに更新され、ランプ状波形の基準電圧VREFがリセットされ(ST6)、第2のメモリ232のステータス情報がHCGモードを示す「1」からLCGモードを示す「1」に更新される。(ST23)。
このようにして、読み出しモードがHCGモードからLCGモードに切り替わると(ST7)、第3の比較処理CMPR3が行われる。これに伴い、第1のメモリ231がリセットされる(ST15)。
そして、メモリ制御部240では、第3の比較処理CMPR3において比較器221の出力が第2のレベル(ハイレベル)から第1のレベル(ローレベル)にフリップ(反転)したか否かが判定される(ST8)。
ステップST8において、比較器221の出力がHレベルからLレベルにフリップしたと判定されると、第3の比較処理CMPR3によりフォトダイオードPD1の蓄積電荷および電荷蓄積部212に蓄積された電荷の加算電荷に応じた電圧信号がデジタル化された第3の比較結果信号SCMP3がデジタルデータであるADCコードとして第1のメモリ231に書き込まれる(ST16)。そして、書き込み許容(ライトイネーブル)信号がロックされる(ST33)。
図27は、本発明の第1の実施形態に係る固体撮像装置のメモリ部における動作シーケンスを説明するためのフローチャートである。
第1のメモリ231にビット深さp分のデジタルデータであるADCコードを書き込む場合(ST41)、モード毎に、比較器221の出力がフリップしたか否かが判定される(ST42)。
ステップST42において、比較器221の出力がフリップしたと判定されると、第1のメモリ231は書き込みディセーブル状態となる(ST43)。
ステップST42において、比較器221の出力がフリップしていないと判定されると、メモリがロックしていることを条件としてビット深さ分の書き込みが行われる(ST44~ST46)。
そして、nコード分が行われて(ST47、ST48)、次のモードの処理へと遷移する。
(フレーム読み出しシーケンス)
図28は、本発明の第1の実施形態に係る固体撮像装置10におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置10におけるフレーム読み出し方式の一例について説明する。
図28において、TTSはタイムスタンプADCであるTTSモードの処理期間を示し、HはHCGモードの処理期間を示し、LはLCGモードの処理期間を示している。
上述したように、オーバーフロー電荷は蓄積期間PI中にフローティングディフュージョンFD1に蓄積される。タイムスタンプADCモードであるTTSモードは蓄積時間PI中に動作する。
実際には、TTSモードは、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間に動作する。
TTSモードの動作が終了すると、リニアADCモード(PD-ADCモード)のHCGモードに遷移し、フローティングディフュージョンFD1のリセット時の信号(VRST)を読み出してデジタル信号をメモリ部230に格納するように変換する。
さらに蓄積期間PIの終了後、リニアADCモードではフォトダイオードPD1の蓄積電荷に応じた信号(VSIG)を読み取ってデジタル信号をメモリ部230に格納するように変換する。
より具体的には、第1の比較処理期間PCMPR1において、蓄積期間PIに光電変換素子であるフォトダイオードPD1から出力ノードとしてのフローティングディフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSLを出力する。
さらに、第2の比較処理期間PCMP2において、蓄積期間PI後の転送期間PTに出力ノードとしてのフローティングディフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷に応じた電圧信号VSLを出力する。
第2の比較処理期間PCMPR2において、画素信号としての読み出しリセット信号(信号電圧)(VRST)および読み出し信号(信号電圧)(VSIG)をAD変換部220に出力する。
さらに、第3の比較処理期間PCMP3において、蓄積期間PI後の転送期間PTに出力ノードとしてのフローティングディフュージョンFD1に転送されたフォトダイオードPD1の蓄積電荷および蓄積部212に蓄積されている蓄積電荷の合成電荷(加算電荷)に応じた電圧信号VSLを出力する。
第3の比較処理期間PCMPR3において、画素信号としての読み出しリセット信号(信号電圧)(VRST)および読み出し信号(信号電圧)(VSIG)をAD変換部220に出力する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなMIPIデータフォーマットを有する、たとえば出力回路40のIOバッファ41(図25)を介して固体撮像装置10(イメージセンサ)の外部に送られる。この動作は、全画素(ピクセル)アレイに対してグローバルに実行することができる。
また、画素部20において、全画素同時にリセットトランジスタRST1-Trと転送トランジスタTG1-Trを使ってフォトダイオードPD1をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間(蓄積期間PI)が終了した後、転送トランジスタTG1-Trを使って光電変換読み出し部210からの出力信号をAD変換部220、メモリ部230でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
(メモリ制御部240の構成および機能)
本実施形態の固体撮像装置10は、さらに、比較器221の比較結果信号の状態(本実施形態ではレベル)に応じてメモリ部230へのアクセスを制御するメモリ制御部240を有する。
メモリ制御部240は、第1の比較処理CMPR1による第1の比較結果信号SCMP1の状態(出力レベル)に応じて、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを行うか否かを制御する。
具体的には、メモリ制御部240は、第1の比較処理期間PCMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化した場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを禁止する。
一方、メモリ制御部240は、第1の比較処理期間PCMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)のまま変化しなかった場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを許容する。
さらに、メモリ制御部240は、第1の比較処理CMPR1および第2の比較処理CMPR2による第1の比較結果信号SCMP1および第2の比較結果信号SCMP2の状態に応じて、第3の比較処理CMPR3による第3の比較結果信号SCMP3に応じたデータの第1のメモリ231への書き込みを行うか否かが制御する。
メモリ制御部240は、第2の比較処理期間PCMPR2に、第2の比較処理CMPR2による第2の比較結果信号SCMP2のレベルが第2のレベル(ハイレベル)のまま変化しなかった場合、第3の比較処理CMPR3による第3比較結果信号SCMP3に応じたデータの第1のメモリ231への書き込み(オーバーライト)を許容する。
メモリ制御部240を設けた理由を以下に述べる。
タイムスタンプADCモード時において、第1の比較処理期間PCMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化したということは、次のことを意味する。
すなわち、この場合、非常に(極めて)高照度(明るい)の光がフォトダイオードPD1に照射され、光電変換された電荷がフォトダイオードPD1からフローティングディフュージョンFD1にオーバーフロー電荷として溢れ出していることから、後続のリニアADCモード(PD-ADCモード)の読み出し信号は必要ないことを意味する。
そこで、この場合、メモリ制御部240は、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込み(オーバーライト)を禁止する。
一方、タイムスタンプADCモード時において、第1の比較処理期間PCMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化していなということは、次のことを意味する。
すなわち、この場合、暗くて低照度から中間の明るさの通常の照度の光がフォトダイオードPD1に照射され、光電変換された電荷がフォトダイオードPD1からフローティングディフュージョンFD1にオーバーフロー電荷として溢れ出す確率は極めて低いことから、後続のリニアADCモード(PD-ADCモード)の読み出し信号は必要である意味する。
そこで、この場合、メモリ制御部240は、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込み(オーバーライト)を許容する。
同様に、リニアADCモード(PD-ADCモード)時において、第2の比較処理期間PCMPR2に、第2の比較処理CMPR2による第2の比較結果信号SCMP2のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化していなということは、次のことを意味する。
すなわち、この場合、暗くて低照度から中間の明るさの照度の光がフォトダイオードPD1に照射され、光電変換された電荷がフォトダイオードPD1からフローティングディフュージョンFD1にオーバーフロー電荷として溢れ出す確率は低いことから、後続のLCGモード(FD-ADCモード)の読み出し信号は必要であることを意味する。
そこで、この場合、メモリ制御部240は、第3の比較処理CMPR3による第3の比較結果信号SCMP3に応じたデータのメモリ部230への書き込み(オーバーライト)を許容する。
図29は、本発明の第1の実施形態に係るメモリ制御部240の要部の構成例を説明するための図である。
図30は、タイムスタンプADCモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図31は、タイムスタンプADCモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図29のメモリ制御部240は、フラグビットメモリセル(Flag)242およびゲート回路としてNOR回路243を含んで構成されている。
フラグビットメモリセル242は、フラグサンプリング信号FLGSAMP、第1の比較処理CMPR1による第1の比較結果信号SCMP1が供給される。
フラグビットメモリセル242は、第1の比較処理期間PCMPR1の終了後にフラグサンプリング信号FLGSAMPが供給されたときに、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)から第2のレベル(ハイレベル)に変化していると、信号SAを第2のレベル(ハイレベル)に設定してNOR回路243に出力する。
フラグビットメモリセル242は、第1の比較処理期間PCMPR1の終了後にフラグサンプリング信号FLGSAMPが供給されたときに、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)から第2のレベル(ハイレベル)に変化していない、信号SAを第1のレベル(ローレベル)に設定してNOR回路243に出力する。
NOR回路243は、フラグビットメモリセル242の出力信号SAおよび第1の比較処理CMPR1による第1の比較結果信号SCMP1が供給される。
NOR回路243は、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)から第2のレベル(ハイレベル)に変化している状態で、信号SAを第2のレベル(ハイレベル)で入力すると、信号SBを第1のレベル(ローレベル)に設定してメモリ部230に出力して、書き込み(オーバーライト)を禁止する。
NOR回路243は、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)から第2のレベル(ハイレベル)に変化していない状態で、信号SAを第1のレベル(ローレベル)で入力すると、信号SBを第2のレベル(ハイレベル)に設定してメモリ部230に出力して、書き込み(オーバーライト)を許容する。
フラグビットメモリセル242は、ADCメモリ231の一部であることから、レイアウト状のオーバーヘッドがなく、面積効率が良い。
また、NOR回路243は、最小サイズで4トランジスタ(4T)で構成可能であることから、面積上のオーバーヘッドは最小限で済む。
そして、本メモリ制御部240を設けることにより、2段階の比較処理を行うにもかかわらず、ADCメモリは一つで済む。
メモリ制御部240において、図30に示すように、第1の比較処理期間PCMPR1の終了後にフラグサンプリング信号FLGSAMPが供給されたときに、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)から第2のレベル(ハイレベル)に変化していると、フラグビットメモリセル242の出力信号SAが第2のレベル(ハイレベル)でNOR回路243に入力される。これに応じてNOR回路243から信号SBが第1のレベル(ローレベル)に設定されてメモリ部230に出力され、書き込み(オーバーライト)が禁止される。
メモリ制御部240において、図31に示すように、第1の比較処理期間PCMPR1の終了後にフラグサンプリング信号FLGSAMPが供給されたときに、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)のままで変化していないと、フラグビットメモリセル242の出力信号SAが第1のレベル(ローレベル)でNOR回路243に入力される。これに応じてNOR回路243から信号SBが第2のレベル(ハイローレベル)に設定されてメモリ部230に出力され、書き込み(オーバーライト)が許容される。
なお、フラグビットメモリセル242およびNOR回路243は、リニアADCモード(PD-ADCモード)の第2の比較処理期間PCMPR2の終了後に、クリア信号FLGCLRにより初期状態にクリアされる。
垂直走査回路30は、タイミング制御回路50の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素200の光電変換読み出し部210の駆動を行う。
垂直走査回路30は、タイミング制御回路50の制御に応じて、各デジタル画素200の比較器221に対して、第1の比較処理CMPR1、第2の比較処理CMPR2、第3の比較処理CMPR3に準じて設定される参照電圧VREF1,VREF2,VREF3を供給する。
また、垂直走査回路30は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードPDに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
出力回路40は、たとえば図25に示すように、画素部20の各デジタル画素200のメモリ出力に対応して配置されたIOバッファ41を含み、各デジタル画素200から読み出されるデジタルデータを外部に出力する。
タイミング制御回路50は、画素部20、垂直走査回路30、出力回路40等の信号処理に必要なタイミング信号を生成する。
本第1の実施形態において、読み出し部60は、たとえばグローバルシャッタモード時に、デジタル画素200からの画素信号の読み出し制御を行う。
読み出し部60は、タイムスタンプ(TTS)モード、第2の比較処理期間PCMPR2におけるHCGモード、およびLCGモードの各動作モードにおける、たとえばリセットレベルサンプリング期間中の動作状態、および信号レベルサンプリング期間中の動作状態の2つの動作状態に適応して、出力電圧制御部213に対して、制御バイアス信号CBSにより2つの制限レベルCLV1、CLV2が指定可能である。
読み出し部60は、出力ノードとしてのフローティングディフュージョンFD1と、蓄積トランジスタCG1-Trを介してフローティングディフュージョンFD1の電荷を蓄積する蓄積キャパシタCS1との接続(接合)を、信号照度に応じて選択的に行うように制御することも可能である。
(固体撮像装置10の積層構造)
次に、本第1の実施形態に係る固体撮像装置10の積層構造について説明する。
図32(A)および(B)は、本第1の実施形態に係る固体撮像装置10の積層構造について説明するための模式図である。
図33は、本第1の実施形態に係る固体撮像装置10の積層構造について説明するための簡略断面図である。
本第1の実施形態に係る固体撮像装置10は、第1の基板(上基板)110と第2の基板(下基板)120の積層構造を有する。
固体撮像装置10は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第1の基板110と第2の基板120が積層された構造を有する。
第1の基板110には、その中央部を中心として画素部20の各デジタル画素200の光電変換読み出し部210が形成されている。
第1の基板110の光Lが入射側である第1面111側にフォトダイオードPDが形成され、その光入射側にマイクロレンズMCLやカラーフィルタが形成されている。
第1の基板110の第2面側に転送トランジスタTG1-Tr,リセットトランジスタRST1-Tr,蓄積トランジスタCG1-Tr,第1のソースフォロワトランジスタSF1-Tr,第2のソースフォロワトランジスタSF2-Trカレントトランジスタ、IC1-Tr、イネーブルトランジスタEN1-Trが形成されている
このように、本第1の実施形態においては、第1の基板110には、基本的に、デジタル画素200の光電変換読み出し部210が行列状に形成されている。
第2の基板120には、各デジタル画素200のAD変換部220、メモリ部230、メモリ制御部240がマトリクス状に形成されている。
また、第2の基板120には、垂直走査回路30、出力回路40、およびタイミング制御回路50も形成されてもよい。
このような積層構造において、第1の基板110の各光電変換読み出し部210の読み出しノードND2と第2の基板120の各デジタル画素200の比較器221の反転入力端子(-)とが、たとえば図3に示すように、それぞれ信号線LSGN1、マイクロバンプBMPやビア(Die-to-Die Via)等を用いて電気的な接続が行われている。
また、本実施形態においては第1の基板110の各光電変換読み出し部210の読み出しノードND2と第2の基板120の各デジタル画素200の比較器221の反転入力端子(-)とが、結合キャパシタC221によりAC結合されている。
(固体撮像装置10の読み出し動作)
以上、固体撮像装置10の各部の特徴的な構成および機能について説明した。
次に、本第1の実施形態に係る固体撮像装置10のデジタル画素200の画素信号の読み出し動作等について詳述する。
図34は、本第1の実施形態に係る固体撮像装置の所定シャッタモード時の読み出し動作を説明するためのタイミングチャートである。
図35(A)~(G)は、本第1の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図36(A)~(H)は、本第1の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作において非飽和状態および飽和状態のフォトダイオードを含む動作シーケンスおよびポテンシャル遷移を示す図である。
図36(A)~(D)が非飽和状態のポテンシャル遷移を示し、図36(E)~(H)が飽和状態のポテンシャル遷移を示している。
まず、読み出し動作を開始するに当たって、図34および図35(A)に示すように、各デジタル画素200のフォトダイオードPD1およびフローティングディフュージョンFD1をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタRST1-Trと転送トランジスタTG1-Trと、蓄積トランジスタCG1-Trが所定期間導通状態に保持されて、フォトダイオードPD1およびフローティングディフュージョンFD1がリセットされる。
次いで、図34および図35(B)に示すように、蓄積トランジスタCG1-Trが所定期間非導通状態に保持されて、グローバルリセットおよびリセットサンプリングが行われる。
そして、図34および図35(C)に示すように、全画素同時にリセットトランジスタRST1-Trと転送トランジスタTG1-Trが非導通状態、蓄積トランジスタCG1-Trが導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
そして、図34および図35(C)に示すように、オーバーフロー電荷に対するタイムスタンプ(TTS)ADCモードの動作が開始される。
オーバーフロー電荷は蓄積期間PI中にフローティングディフュージョンFD1に蓄積される。タイムスタンプ(TTS)ADCモードは蓄積時間PI中、具体的には、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間に動作する。
タイムスタンプ(TTS)ADCモードにおいては、光電変換読み出し部210において、AD変換部220の第1の比較処理期間PCMP1に対応して、蓄積期間PIにフォトダイオードPD1から出力ノードとしてのフローティングディフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSL1が出力される。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間PSRST中、および信号レベルサンプリング期間PSILT]中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルLSが出力電圧制御部213により第1の制限レベルCLV1または第2の制限レベルCLV2に制御される(クランプされる)。
たとえば、出力電圧制御部213においては、あらかじめ想定したケラレ現象が発生する想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルLSを最小画素信号レベルに相当する第1の制限レベルCLV1に制御される(クランプされる)。
また、出力電圧制御部213においては、たとえばフォトダイオードPD1は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルLSを最大画素信号レベルに相当する第2の制限レベルCLV2に制御される(クランプされる)。
そして、AD変換部220の比較器221において、第1の比較処理CMPR1が行われる。比較器221では、読み出し部60の制御の下、蓄積期間PI中であって、フローティングディフュージョンFD1がリセットされるまでの期間にフォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に溢れ出たオーバーフロー電荷に応じた電圧信号VSL1に対するデジタル化した第1の比較結果信号SCMP1が出力され、第1の比較結果信号SCMP1に応じたデジタルデータがメモリ部230のメモリ231に格納される。
次に、図34および図35(D)に示すように、オーバーフロー電荷に対するタイムスタンプ(TTS)ADCモードの動作が終了し、リニアADCモード(HCGモード)に遷移し、フローティングディフュージョンFD1のリセット期間PR2に移行する。
リセット期間PR2においては、リセットトランジスタRST1-Trが所定期間導通状態に保持されて、フローティングディフュージョンFD1がリセットされる。フローティングディフュージョンFD1のリセット時の信号(VRST)を読み出してデジタル信号がメモリ部230のメモリ231に格納される。
そして、リセットトランジスタRST1-Trが非導通状態に切り替えられる。この場合、蓄積期間PIは継続される。
次に、図34および図35(E)に示すように、蓄積期間PIが終了し、転送期間PTに移行する。
転送期間PTにおいては、転送トランジスタTG1-Trが所定期間導通状態に保持されて、フォトダイオードPD1の蓄積電荷がフローティングディフュージョンFD1に転送される。
リニア(Lin)ADCモードにおいては、光電変換読み出し部210において、AD変換部220の第2の比較処理期間PCMP2に対応して、蓄積期間PI終了後に、フォトダイオードPD1から出力ノードとしてのフローティングディフュージョンFD1に転送された蓄積電荷に応じた電圧信号VSL2が出力される。
このとき、HCGモードにあり、蓄積トランジスタCG1-Trは非導通状態に保持されている。
この場合も、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間PSRST中、および信号レベルサンプリング期間PSILT]中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルLSが出力電圧制御部213により第1の制限レベルCLV1または第2の制限レベルCLV2に制御される(クランプされる)。
たとえば、出力電圧制御部213においては、あらかじめ想定したケラレ現象が発生する想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルLSを最小画素信号レベルに相当する第1の制限レベルCLV1に制御される(クランプされる)。
また、出力電圧制御部213においては、たとえばフォトダイオードPD1は電荷がオーバーフロー状態になく、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルLSを最大画素信号レベルに相当する第2の制限レベルCLV2に制御される(クランプされる)。
そして、AD変換部220の比較器221において、第2の比較処理CMPR2が行われる。比較器221では、読み出し部60の制御の下、蓄積期間PI後に、フォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に転送された蓄積電荷に応じた電圧信号VSL2に対するデジタル化した第2の比較結果信号SCMP2が出力され、第2の比較結果信号SCMP2に応じたデジタルデータがメモリ部230のメモリ231に格納される。
上記処理中において、メモリ制御部240により、第1の比較処理CMPR1による第1の比較結果信号SCMP1の状態(出力レベル)に応じて、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを行うか否かが制御される。
具体的には、メモリ制御部240において、第1の比較処理期間PCMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化した場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みが禁止される。
一方、メモリ制御部240においては、第1の比較処理期間CMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)のまま変化しなかった場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みが許容される。
次に、図34および図35(F)に示すように、蓄積トランジスタCG1-Trが導通状態に保持され、転送トランジスタTG1-Trが所定期間導通状態に保持されて、フォトダイオードPD1からフローティングディフュージョンFD1に転送される蓄積電荷と蓄積キャパシタCS1からフローティングディフュージョンFD1に転送された蓄積電荷との加算電荷に応じた電圧信号VSL3が出力される。
このとき、LCGモードにあり、蓄積トランジスタCG1-Trは導通状態に保持されている。
この場合、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間PSRST中、および信号レベルサンプリング期間PSILT]中を通じて第2の制限レベルCLV2に制御される(クランプされる)。
たとえば、出力電圧制御部213においては、たとえばフォトダイオードPD1は電荷がオーバーフロー状態になく、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルLSを最大画素信号レベルに相当する第2の制限レベルCLV2に制御される(クランプされる)。
そして、AD変換部220の比較器221において、第3の比較処理CMPR3が行われる。比較器221では、読み出し部60の制御の下、蓄積期間PI後に、フォトダイオードPD1から出力ノードであるフローティングフュージョンFD1に転送された蓄積電荷と蓄積キャパシタCS1からフローティングディフュージョンFD1に転送された蓄積電荷との加算電荷に応じた電圧信号VSL3に対するデジタル化した第3の比較結果信号SCMP3が出力され、第3の比較結果信号SCMP3に応じたデジタルデータがメモリ部230のメモリ231に格納される。
次に、図34および図35(G)に示すように、フローティングディフュージョンFD1のリセット期間PR2に移行する。
リセット期間PR2においては、リセットトランジスタRST1-Trが所定期間導通状態に保持されて、フローティングディフュージョンFD1がリセットされる。フローティングディフュージョンFD1のリセット時の信号(VRST)を読み出してデジタル信号がメモリ部230のメモリ231に格納される。
そして、リセットトランジスタRST1-Trが非導通状態に切り替えられる。
メモリ制御部240は、第1の比較処理および第2の比較処理による第1の比較結果信号および第2の比較結果信号の状態に応じて、第3の比較処理による第3の比較結果信号に応じたデータの第1のメモリ231への書き込みを行うか否かが制御する。
具体的には、メモリ制御部240は、第2の比較処理期間PCMPR2に、第2の比較処理CMPR2による第2の比較結果信号SCMP2のレベルが第2のレベル(ハイレベル)のまま変化しなかった場合、第3の比較処理CMPR3による第3比較結果信号SCMP3に応じたデータの第1のメモリ231への書き込み(オーバーライト)を許容する。
メモリ部230に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなMIPIデータフォーマットを有する、たとえば出力回路40のIOバッファ41を介して固体撮像装置10(イメージセンサ)の外部に送られる。この動作は、全画素(ピクセル)アレイに対してグローバルに実行される。
以上説明したように、本第1の実施形態によれば、固体撮像装置10は、画素部20において、デジタル画素として光電変換読み出し部210、AD変換部220、およびメモリ部230を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のCMOSイメージセンサとして構成されている。
本第1の実施形態に係る固体撮像装置10において、各デジタル画素200がAD変換機能を有しており、AD変換部220は、光電変換読み出し部210により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器221を有している。
そして、比較器221は、読み出し部60の制御の下、蓄積期間にフォトダイオードPD1から出力ノード(フローティングディフュージョン)FD1に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第1の比較結果信号SCMP1を出力する第1の比較処理CMPR1と、蓄積期間後の転送期間にフローティングノードFD1(出力ノード)に転送されたフォトダイオードPD1の蓄積電荷に応じた電圧信号に対するデジタル化した第2の比較結果信号SCMP2を出力する第2の比較処理CMPR2と、蓄積期間後の転送期間に出力ノードに転送されたフォトダイオードPD1の蓄積電荷と電荷蓄積部212の蓄積電荷との加算電荷に応じた電圧信号に対するデジタル化した第3の比較結果信号SCMP3を出力する第3の比較処理CMPR3と、を行う。
固体撮像装置10は、出力バッファ部211の画素信号(電圧信号)の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルを制限レベルに制御する出力電圧制御部213を有する。
たとえば、出力電圧制御部213は、あらかじめ想定した想定条件(本実施形態ではケラレ現象が発生する条件)が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。
また、出力電圧制御部213は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子(負側の入力端子)の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。
さらに、固体撮像装置10は、比較器221の比較結果信号の状態(本実施形態ではレベル)に応じてメモリ部へのアクセスを制御するメモリ制御部240を有する。
そして、メモリ制御部240は、第1の比較処理CMPR1による第1の比較結果信号SCMP1の状態(出力レベル)に応じて、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを行うか否かを制御する。
具体的には、メモリ制御部240は、第1の比較処理期間PSMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(たとえばローレベル)から第2のレベル(ハイレベル)に変化した場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを禁止する。
一方、メモリ制御部240は、第1の比較処理期間CMPR1に、第1の比較処理CMPR1による第1の比較結果信号SCMP1のレベルが第1のレベル(ローレベル)のまま変化しなかった場合、第2の比較処理CMPR2による第2の比較結果信号SCMP2に応じたデータのメモリ部230への書き込みを許容する。
さらに、メモリ制御部240は、第1の比較処理および第2の比較処理による第1の比較結果信号および第2の比較結果信号の状態に応じて、第3の比較処理による第3の比較結果信号に応じたデータの第1のメモリ231への書き込みを行うか否かが制御する。
具体的には、メモリ制御部240は、第2の比較処理期間PCMPR2に、第2の比較処理CMPR2による第2の比較結果信号SCMP2のレベルが第2のレベル(ハイレベル)のまま変化しなかった場合、第3の比較処理CMPR3による第3比較結果信号SCMP3に応じたデータの第1のメモリ231への書き込み(オーバーライト)を許容する。
したがって、本第1の実施形態の固体撮像装置10によれば、出力電圧制御部213による出力バッファ部211の出力信号レベルの制御により偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。
また、本第1の実施形態の固体撮像装置10によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第1の実施形態の固体撮像装置10によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第1の実施形態に係る固体撮像装置10は、第1の基板(上基板)110と第2の基板(下基板)120の積層構造を有する。
したがって、本第1の実施形態において、第1の基板110側を、基本的に、NMOS系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
(第2の実施形態)
図37は、本発明の第2の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプADCモード動作とリニアADCモード動作の選択処理の一例を示す図である。
本第2の実施形態に係る固体撮像装置10Aが、上述した第1の実施形態に係る固体撮像装置10と異なる点は、次のとおりである。
第1の実施形態に係る固体撮像装置10では、タイムスタンプ(TTS)ADCモード動作とリニア(Lin)ADCモード動作が連続して行われる。
これに対して、本第2の実施形態に係る固体撮像装置10Aでは、照度に応じてタイムスタンプ(TTS)ADCモード動作とリニア(Lin)ADCモード動作を選択的に行うことができる。
図28の例では、通常の照度である場合(ST51)、タイムスタンプADCモード動作とリニアADCモード動作が連続して行われる(ST52)。この場合、リニアADCモードにおいては、HCGモードとLCGモードの動作が行われる(ST53,ST54)
通常の照度ではなく、非常に(極めて)高照度の場合(ST51、ST55)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率が高いことから、タイムスタンプADCモード動作のみを行う(ST56)、
通常の照度ではなく、非常に(極めて)高照度でもなく、非常に(極めて)低照度の場合(ST51、ST55、ST57)、フォトダイオードPD1から電荷がフローティングディフュージョンFD1にオーバーフローする確率がきわめて低いことから、リニアADCモード動作のみを行う(ST58)。
本第2の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
(第3の実施形態)
図38は、本発明の第3の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第3の実施形態に係る固体撮像装置10Bが、上述した第1の実施形態に係る固体撮像装置10と異なる点は、次のとおりである。
本第3の実施形態に係る固体撮像装置10Bでは、出力電圧制御部213に第2のイネーブル素子としての第2のイネーブルトランジスタEN2-Trが、電源線vddと読み出しノードND2との間に、第2のソースフォロワトランジスタSF2-Trに対して直列に接続されている。
本第3の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得られることはもとより、出力バッファ部211の第1のソースフォロワ回路と出力電圧制御部213の第2のソースフォロワ回路とを個別に駆動制御することができる。
(第4の実施形態)
図39は、本発明の第4の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第4の実施形態に係る固体撮像装置10Cが、上述した第1の実施形態に係る固体撮像装置10と異なる点は、次のとおりである。
本第3の実施形態に係る固体撮像装置10Cでは、電流源としてのカレントトランジスタIC1-Trが第1の基板110側ではなく、たとえば第2の基板120側のAD変換部220の入力側に配置されている。
本第4の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
以上説明した固体撮像装置10,10A,10B,10Cは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図40は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
本電子機器300は、図40に示すように、本実施形態に係る固体撮像装置10,10A,10B,10Cが適用可能なCMOSイメージセンサ310を有する。
さらに、電子機器300は、このCMOSイメージセンサ310の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)320を有する。
電子機器300は、CMOSイメージセンサ310の出力信号を処理する信号処理回路(PRC)330を有する。
信号処理回路330は、CMOSイメージセンサ310の出力信号に対して所定の信号処理を施す。
信号処理回路330で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、CMOSイメージセンサ310として、前述した固体撮像装置10,10A,10B,10Cを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
10,10A,10B,10C・・・固体撮像装置、20・・・画素部、PD1・・・フォトダイオード、TG1-Tr・・・転送トランジスタ、RST1-Tr・・・リセットトランジスタ、CG1-Tr・・・蓄積トランジスタ、SF1-Tr・・・第1のソースフォロワトランジスタ、SF2-Tr・・・第2のソースフォロワトランジスタ、IC1-Tr・・・カレントトランジスタ、FD1・・・フローティングディフュージョン、CS1・・・蓄積キャパシタ、200・・・デジタル画素、210・・・光電変換読み出し部、211・・・出力バッファ部、212・・・電荷蓄積部、213・・・出力電圧制御部、220・・・AD変換部、221・・・比較器、222・・・カウンタ、230・・・メモリ部、231・・・第1のメモリ、232・・・第2のメモリ、240・・・メモリ制御部、30・・・垂直走査回路、40・・・出力回路、50・・・タイミング制御回路、60・・・読み出し部、300・・・電子機器、310・・・CMOSイメージセンサ、320・・・光学系、330・・・信号処理回路(PRC)。

Claims (18)

  1. 光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
    動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素の光電変換読み出し部は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む
    固体撮像装置。
  2. 前記読み出し部は、
    動作モードの複数の動作状態に適応して前記画素部の前記画素から画素信号を読み出し、
    前記出力電圧制御部は、
    動作モードの複数の動作状態に対応して制限レベルが設定可能で、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた前記制限レベルに制御する
    請求項1記載の固体撮像装置。
  3. 前記画素信号は、
    動作状態に適応した読み出しリセット信号および読み出し信号を含み、
    前記出力電圧制御部は、
    リセット信号読み出し時には、出力信号レベルを少なくとも最小画素信号レベルに制御可能であり、
    信号読み出し時には、出力信号レベルを少なくとも最大画素信号レベルに制御可能である
    請求項2記載の固体撮像装置。
  4. 前記出力電圧制御部は、
    あらかじめ想定した想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルを少なくとも最小画素信号レベルに制御する
    請求項3記載の固体撮像装置。
  5. 前記出力電圧制御部は、
    信号読み出し時に、出力信号レベルが次段回路の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する
    請求項3または4記載の固体撮像装置。
  6. 前記画素の光電変換読み出し部は、
    前記出力ノードとしてのフローティングディフュージョンと、
    リセット期間に前記フローティングディフュージョンを所定の電位にリセットする前記リセット素子と、を含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を画素出力信号として読み出しノードから出力する第1のソースフォロワ素子と、を含み、
    前記出力電圧制御部は、
    ソースが前記出力バッファ部の読み出しノードに接続され、ゲートに制御バイアス信号が供給され、前記読み出しノードから出力される画素信号の信号レベルを前記制御バイアス信号のレベルに追従させる第2のソースフォロワ素子を含む
    請求項1から5のいずれか一に記載の固体撮像装置、
  7. 前記出力電圧制御部は、
    前記第2のソースフォロワ素子のゲートに、出力対象の読み出し信号レベルに応じた前記制御バイアス信号がそれぞれ供給される
    請求項6記載の固体撮像装置。
  8. 前記画素は、
    前記出力電圧制御部により出力レベルが制御された前記出力バッファ部による電圧信号である画素信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器を含む
    請求項1から7のいずれか一に記載の固体撮像装置。
  9. 前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第1の比較結果信号を出力する第1の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第2の比較結果信号を出力する第2の比較処理と、
    記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷と前記電荷蓄積部の蓄積電荷との加算電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第3の比較結果信号を出力する第3の比較処理と、を行うことが可能である
    請求項8記載の固体撮像装置。
  10. 前記出力電圧制御部は、
    前記第1の比較処理時および前記第2の比較処理時におけるリセット信号読み出し時には、出力信号レベルを最小画素信号レベルに制御するための制御バイアス信号が供給され、
    前記第1の比較処理および前記第2の比較処理の蓄積期間を含む残りの期間、並びに、前記第3の比較処理期間には、出力信号レベルを最大画素信号レベルに制御するための制御バイアス信号が供給される
    請求項9記載の固体撮像装置。
  11. 前記光電変換読み出し部は、
    少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷を蓄積可能な電荷蓄積部を含む
    請求項10記載の固体撮像装置。
  12. 前記電荷蓄積部は、
    前記出力ノードに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、を含み、
    前記出力ノードは、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号、並びに、
    前記第3の比較処理期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号を出力する
    請求項11記載の固体撮像装置。
  13. 前記読み出し部は、
    通常の照度の場合、前記第1の比較処理と前記第2の比較処理と前記第3の比較処理を行うように制御し、
    通常の照度より高照度の場合、前記第1の比較処理を行うように制御し、
    通常の照度より低照度の場合、前記第2の比較処理を行うように制御する
    請求項9から12のいずれか一に記載の固体撮像装置。
  14. 前記比較器は、
    負側の第1の入力端子に、前記出力バッファ部による前記電圧信号である画素信号が供給され、
    正側の第2の入力端子に、前記参照電圧が供給され、
    前記第1の入力端子への前記電圧信号の供給ラインに結合キャパシタが接続されている
    請求項8から13のいずれか一に記載の固体撮像装置。
  15. 前記比較器は、
    出力端子と前記第1の入力端子との間にリセットスイッチが接続され、
    前記出力端子側に負荷キャパシタが接続されている
    請求項8から14のいずれか一に記載の固体撮像装置。
  16. 前記出力電圧制御部は、
    前記比較器の最小信号入力レベルを0V以上に抑制する
    請求項14または15記載の固体撮像装置。
  17. 光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
    前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素の光電変換読み出し部は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、を含む
    固体撮像装置の駆動方法であって、
    動作状態に適応して前記画素の光電変換読み出し部の前記出力バッファ部から電荷量に応じた電圧信号を前記画素信号として出力し、
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する
    固体撮像装置の駆動方法。
  18. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
    動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素の光電変換読み出し部は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む
    電子機器。

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