KR101574577B1

KR101574577B1 - 아날로그-디지털 변환 장치, 아날로그-디지털 변환 방법, 고체 촬상 소자, 및 카메라 시스템

Info

Publication number: KR101574577B1
Application number: KR1020090020288A
Authority: KR
Inventors: 겐이치 오쿠무라
Original assignee: 소니 주식회사
Priority date: 2008-03-18
Filing date: 2009-03-10
Publication date: 2015-12-04
Also published as: US8269872B2; CN101540607B; TW200950349A; JP4569647B2; TWI390854B; US20090237535A1; JP2009225324A; KR20090100251A; CN101540607A; EP2104235B1; EP2104235A1

Abstract

본 발명의 아날로그-디지털 변환 장치는, 아날로그 입력 신호를 디지털 신호로 변환시킨다. 본 발명의 아날로그-디지털 변환 장치는, 참조 신호와 입력 신호를 비교하고, 참조 신호와 입력 신호가 일치하면 출력을 반전시키는 비교기; 비교기의 비교 시간을 카운트하는 카운터; 비교기의 출력을 모니터링하는 제어 회로; 제어 회로의 모니터 결과에 의해 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로; 및 전압 발생 회로에 의해 발생된 전압을 입력 신호에 가산하여, 비교기의 입력 단자에 공급하는 아날로그 가산기를 포함한다.

Description

아날로그-디지털 변환 장치, 아날로그-디지털 변환 방법, 고체 촬상 소자, 및 카메라 시스템{ANALOG-TO-DIGITAL CONVERTER, ANALOG-TO-DIGITAL CONVERTING METHOD, SOLID-STATE IMAGE PICKUP DEVICE, AND CAMERA SYSTEM}

본 발명은, 예를 들면 CMOS 이미지 센서로 대표되는 고체 촬상 소자에 적용 가능한 아날로그-디지털(AD: analog-to-digital) 변환 장치, AD 변환 방법, 이러한 AD 변환 장치를 포함하는 고체 촬상 소자 및 카메라 시스템에 관한 것이다.

최근, CCD(charge-coupled device) 이미지 센서를 대신하는 고체 촬상 소자(이미지 센서)로서 CMOS 이미지 센서가 주목받고 있다.

이처럼 CMOS 이미지 센서가 주목받고 이유는, CCD 이미지 센서는 CCD 화소의 제조에 필요한 전용 프로세스를 필요로 하고, 그 동작에는 복수의 전원 전압이 필요하며, 또한 복수의 주변 IC를 조합시켜 동작시킬 필요가 있으므로, 시스템이 매우 복잡하게 된다는 문제를, CMOS 이미지 센서가 극복하고 있기 때문이다.

CMOS 이미지 센서는, 그 제조에 일반적인 CMOS형 집적 회로와 유사한 제조 프로세스를 사용하는 것이 가능하며, 또한 단일 전원에서의 구동이 가능할 뿐만 아니라, CMOS 프로세스를 사용한 아날로그 회로나 논리 회로를 동일 칩 내에 함께 사 용할 수 있으므로, 주변 IC의 수를 감소시킬 수 있는 큰 장점이 있다.

CCD 이미지 센서의 출력 회로는, 플로팅 디퓨전(FD: floating diffusion)이 가능한 FD 증폭기를 사용한 1-채널(ch) 출력이 일반적으로 사용되고 있다.

이에 대하여, CMOS 이미지 센서는, 각 화소마다 FD 증폭기를 구비하며, 그 출력은 화소 어레이의 중의 임의의 행(row)을 선택하고, 선택한 화소 열로부터 동시에 열(column) 방향으로 출력 신호를 판독하는 열-병렬 출력형(column-parrallel output scheme)이 일반적으로 사용되고 있다.

이것은, 화소 내에 배치된 FD 증폭기로는 충분한 구동 능력을 얻는 것은 어렵고, 이에 따라 데이터 레이트(data rate)를 낮추는 것이 필요하기 때문에, 병렬 처리가 유리하다고 생각되었기 때문이다.

이하, 일반적인 CMOS 이미지 센서에 대하여 설명한다.

도 1은, 4개의 트랜지스터를 포함하는, CMOS 이미지 센서 내의 화소의 일례를 나타낸 도면이다.

화소(10)는, 광전 변환 소자(photoelectric transducer)로서, 예를 들면 포토 다이오드(11)를 구비하고, 포토 다이오드(11)에 대하여, 전송 트랜지스터(12), 증폭 트랜지스터(13), 선택 트랜지스터(14), 및 리셋 트랜지스터(15)의 4개의 트랜지스터를 능동 소자로서 포함한다.

포토 다이오드(11)는 입사광을 그 광량에 따른 양의 전하(여기서는 전자)로 광전 변환한다.

전송 트랜지스터(12)는, 포토 다이오드(11)와 FD 사이에 접속되고, 전송 제 어선(LTx)을 통해 그 게이트(전송 게이트)에 구동 신호가 부여됨으로써, 포토 다이오드(11)에 의해 광전 변환된 전자를 플로팅 디퓨전(FD)에 전송한다.

FD에는 증폭 트랜지스터(13)의 게이트가 접속되어 있다. 증폭 트랜지스터(13)는, 선택 트랜지스터(14)를 통하여 신호선(LSGN)에 접속되고, 화소부 외부에 설치된 정전류원(16)과 함께 소스 팔로워(source follower)를 구성하고 있다.

어드레스 신호가 선택 제어선(LSEL)을 통해 선택 트랜지스터(14)의 게이트에 부여되고, 선택 트랜지스터(14)가 턴온되면, 증폭 트랜지스터(13)는 FD의 전위를 증폭하여 그 전위에 따른 전압을 출력(수직) 신호선(LSGN)에 출력한다. 출력 신호선(LSGN)을 통해, 각 화소(10)로부터 출력된 신호 전압은, 화소 신호 판독 회로에 출력된다.

리셋 트랜지스터(15)는, 전원 라인(LVDD)과 FD 사이에 접속되고, 리셋 제어선(LRST)을 통해 그 게이트에 리셋 신호가 부여됨으로써, FD의 전위를 전원 라인(LVDD)의 전위로 리셋한다.

보다 구체적으로 설명하면, 화소(10)를 리셋할 때는, 전송 트랜지스터(12)를 턴온으로 하고, 광전 변환 소자(11)에 축적된 전하를 방전시킨 다음에, 전송 트랜지스터(12)를 턴오프로 하고, 광전 변환 소자(11)가 광신호를 전하로 변환하여 축적한다.

판독시에는, 리셋 트랜지스터(15)를 턴온하고 FD를 리셋한다. 이어서, 리셋 트랜지스터(15)를 턴오프 하고, 그 경우의 FD의 전압을 증폭 트랜지스터(13) 및 선택 트랜지스터(14)를 통해 출력한다. 이 때의 출력을 P상(P-phase) 출력으로 한 다.

다음에, 전송 트랜지스터(12)를 턴온으로 하고, 광전 변환 소자(11)에 축적된 전하를 FD에 전송한다. 이 경우의 FD의 전압을 증폭 트랜지스터(13)로 출력하는데, 이 때의 출력을 D상 출력으로 한다.

D상 출력 및 P상 출력의 차분을 화상 신호로 함으로써, 화소마다의 출력의 DC(direct current) 성분의 불균일 뿐만 아니라, FD 리셋 노이즈도 화상 신호로부터 제거할 수 있다.

이들의 동작은, 예를 들면 전송 트랜지스터(12), 선택 트랜지스터(14) 및 리셋 트랜지스터(15)의 각 게이트가 행 단위로 접속되어 있으므로, 1행의 각 화소에 대하여 동시에 행해진다.

또한, 열-병렬 출력형 CMOS 이미지 센서의 화소 신호 판독(출력) 회로에 대하여 다양한 타입이 제안되어 있지만, 가장 진보된 형태 중의 하나는, 열마다 아날로그-디지털 변환 장치[이하, "ADC"(analog-to-digital converter)라고 함]를 구비하고, 디지털 신호로서 화소 신호를 인출하는 타입이다.

이와 같은 열-병렬 형태의 ADC를 탑재한 CMOS 이미지 센서는, 예를 들면 W.Yang 등에 의한 "An Integrated 800×600 CMOS Image System", ISSCC Digest of Technical Papers, pp.304-305, Feb., 1999, 및 일본 특허출원 공개번호 2005-278135호 공보에 개시되어 있다.

도 2는 열-병렬 ADC가 설치된 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타낸 블록도이다.

고체 촬상 소자(20)는, 도 2에 나타낸 바와 같이, 촬상부로서의 화소부(21), 수직 주사 회로(22), 수평 전송/주사 회로(23), 타이밍 제어 회로(24), ADC 그룹(25), 디지털-아날로그 변환 장치(이하, "DAC"라고 함)(26), 증폭 회로[샘플(sample)/홀드(hold)(S/H)](27), 및 신호 처리 회로(28)를 포함한다.

화소부(21)는, 포토 다이오드와 내장 증폭 회로를 포함하는, 예를 들면 도 1에 나타낸 바와 같은 화소가 매트릭스 형태로 배치되어 구성된다.

고체 촬상 소자(20)에는, 화소부(21)의 신호를 차례로 판독하기 위한 제어 회로로서, 내부 클록을 생성하는 타이밍 제어 회로(24), 행 어드레스 및 행 주사를 제어하는 수직 주사 회로(22), 그리고, 열 어드레스 및 열 주사를 제어하는 수평 전송/주사 회로(23)가 배치된다.

ADC 그룹(25)은, DAC(26)에 의해 생성되는 참조 전압을 계단형 전압으로 변화시킨 램프 파형인, 참조 전압 Vslop와, 행마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호를 비교하는 비교기(25-1)와, 비교 시간을 카운트하는 카운터(25-2)와, 카운트 결과를 유지하는 래치(25-3)를 포함하여 이루어지는 ADC가 복수 개의 열로 배열되어 있다.

ADC 그룹(25)은 n비트 디지털 신호 변환 기능을 갖는 열-병렬 ADC 블록을 포함한다. ADC 블록은 각 수직 신호선(수직열 선)과 대응하게 배치된다.

래치(25-3)의 각각의 출력은, 예를 들면 2n 비트폭의 수평 전송선(29)에 접속되어 있다.

수평 전송선(29)에 대응하도록, 2n개의 증폭 회로(27)와 신호 처리 회로(28) 가 배치된다[도 2에는 하나의 증폭 회로(27)와 하나의 신호 처리 회로(28)만이 표시되어 있다].

ADC 그룹(25)에서는, 열마다 배치된 비교기(25-1)가, 수직 신호선에 대해 판독된 아날로그 신호와 참조 전압(Vslop)(소정의 경사를 가지며 선형으로 변화하는 슬로프 파형)을 비교한다.

이 경우, 비교기(25-1)와 마찬가지로, 열마다 배치된 카운터(25-2)가 동작하는데, 램프 파형의 전위 Vslop와 카운터 값이 하나씩 대응하면서 변화함으로써, 수직 신호선의 전위(아날로그 신호) Vsl이 디지털 신호로 변환된다.

참조 전압 Vslop의 변화는 전압의 변화를 시간의 변화로 변환하는 것이며, 그 시간을 소정의 주기(클록)를 사용하여 카운트하는 것으로, 디지털 값으로 변환시키는 것이다.

아날로그 신호 Vsl과 참조 전압 Vslop가 교차하면, 비교기(25-1)의 출력이 반전된다. 이에 따라, 카운터(25-2)에 대한 클록 신호의 입력이 종료되고, AD 변환이 완료된다.

이상의 AD 변환기간이 종료된 후, 수평 전송/주사 회로(23)에 의해, 래치(25-3)에 유지된 데이터가, 수평 전송선(29) 및 증폭 회로(27)를 거쳐 신호 처리 회로(28)에 입력되어, 2차원 화상이 생성된다.

이와 같은 방식으로, 열-병렬 출력 처리가 행해진다.

ADC의 다이내믹 레인지(dynamic range)를 확장하는 많은 기술이 제안되어 있다.

일본 특허출원 공개번호 2004-147326호의 도 11에는, ADC의 다이내믹 레인지를 확장하기 위해, 신호 입력에 가산 회로를 설치하고, ADC의 디지털 출력값을 모니터하여, 오프셋 전압을 생성하여, 이 오프셋 전압을 신호에 가산하고 있는 것이 개시되어 있다.

"2007 INTERNATIONAL IMAGE SENSOR WORKSHOP" 논문의 도 12에는, ADC의 다이내믹 레인지를 확장하기 위해 참조 신호를 가공하는 것이 개시되어 있다.

또한, 미국특허 6670904호의 도 13에는 복수 개의 참조 신호(슬로프 신호)를 사용하는 기술에 대하여 제안되어 있다.

[해결하고자 하는 과제]

일본 특허출원 공개번호 2004-147326호의 도 11에 개시된 기술에서는, AD 변환 후에 입력 레인지(input range)를 확인하고 있지만, 이 경우, ADC가 입력 레인지로부터 한번이라도 벗어나지 않는다면 오프셋 전압의 발생 여부를 판정할 수 없다. 그러므로, ADC가 적어도 한 번은 AD 레인지를 벗어나게 되는(오버플로) 문제점이 있다.

한편, "2007 INTERNATIONAL IMAGE SENSOR WORKSHOP" 논문의 도 12에 개시된 기술에서는, ADC의 다이내믹 레인지를 확장하기 위해, 참조 신호를 처리(변경)하지만, 이 방법에서는, AD 변환의 정밀도를 높이는 것이 곤란하다.

예를 들면, 참조 신호의 경사를 변경하는 기술에 대해서도 제안되어 있다. 이 경우에는, P상과 D상의 참조 신호의 경사를 동일하게 하는 것이 곤란하게 때문에, CDS(correlated double sampling)의 정밀도가 떨어지게 되어 CDS 자체가 곤란해지는 문제점이 있다.

미국 특허 6670904호의 도 13에서는, 복수 개의 참조 신호(슬로프 신호)를 사용하지만, 이 방법에서, 각 참조 신호는 상이한 회로로 생성되므로, 회로 규모가 커져 버린다. 또한, 현실적으로 슬로프마다 경사를 동일하게 하는 것이 곤란하기 때문에 슬로프마다 경사가 상이하게 되어 버리므로, 복수 개의 슬로프를 연결하는 것이 어긋나게 되어, 후단에서의 보정이 곤란한 문제점이 있다.

본 발명은, AD 레인지를 벗어나지(오버플로) 않고도, 고정밀도로 다이내믹 레인지의 확장을 도모하는 것이 가능하며, 변환 처리의 고속화를 도모할 수 있는 아날로그-디지털(AD) 변환 장치, AD 변환 방법, 고체 촬상 소자, 및 카메라 시스템을 제공하는 것을 목적으로 한다.

[과제 해결 수단]

본 발명의 실시예에 의하면, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그-디지털(AD: analog-to-digital) 변환 장치로서, 참조 신호와 입력 신호를 비교하고, 참조 신호와 입력 신호가 일치하면 출력을 반전시키는 비교기; 비교기의 비교 시간을 카운트하는 카운터; 비교기의 출력을 모니터링하는 제어 회로; 제어 회로의 모니터 결과가 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로; 및 전압 발생 회로에 의해 발생된 전압을 입력 신호에 가산하여, 비교기의 입력 단자에 공급하는 아날로그 가산기를 포함한다.

바람직하게는, 전압 발생 회로에 의해 발생된 전압과 입력 신호는 각각 커패시터를 통해 공급된다.

바람직하게는, 전압 발생 회로는 복수 개의 전압을 발생시킬 수 있으며, 발생되는 복수 개의 전압은 각각 상이한 커패시터를 통해 공급된다.

바람직하게는, 아날로그-디지털 변환 장치는, 제어 회로에 의한 신호와 카운터의 출력 신호를 사용하여 아날로그-디지털 변환된 값을 계산하는 디지털 신호 보정 회로를 더 포함한다.

바람직하게는, 카운터는 초기값을 설정할 수 있으며, 아날로그-디지털 변환 장치는, 제어 회로로부터의 신호에 의해, 카운터의 복수 개의 초기값 중에서 임의의 초기값을 선택할 수 있는 선택 회로를 더 포함한다.

바람직하게는, 카운터는 직렬 입출력이 가능한 복수 개의 플립플롭을 포함하고, 카운터 모드와 시프트 레지스터 모드에 따른 동작이 가능한데, 카운터 모드일 때에는, 복수 개의 플립플롭의 데이터 출력이 다음 단의 플립플롭의 클록 입력에 공급되고, 비교기의 출력이 미리 정해진 레벨일 때, 카운터는 카운터 클록 신호에 동기된 카운터로서 기능하고, 시프트 레지스터 모드일 때에는, 복수 개의 플립플롭이 종속 접속(cascade-connected)되어, 선택된 초기값이 카운터에 입력되고, 카운터는 시프트 레지스터 클록 신호에 동기된 시프트 레지스터로서 기능한다.

본 발명의 다른 실시예에 의하면, 입력 신호 전압과 참조 신호 전압을 비교하는 제1 단계; 비교 결과를 모니터하고, 입력 신호 전압이 참조 신호 전압보다 작은 경우에는 전압을 입력 신호 전압에 가산하고, 가산한 전압에 대응하는 카운트 값을 메모리에 기억시키는 제2 단계; 입력 신호 전압과 가산된 전압과의 합계 전압이 참조 신호 전압 이상이 될 때까지 제1 단계 및 제2 단계를 반복하고, 입력 신호 전압과 가산된 전압과의 합계 전압이 참조 신호 전압 이상이 되었을 때의 합계 전압을 유지하는 제3 단계; 메모리에 기억시켜 둔 카운트 값을 초기값으로서 카운터에 설정하는 제4 단계; 및 유지된 합계 전압과 참조 신호 전압을 비교하는 제5 단계를 포함하는 아날로그-디지털 변환 방법을 제공한다.

바람직하게는, 아날로그-디지털 변환 방법은, 카운트된 카운트 값과 메모리에 기억된 카운트 값을 가산하여 출력하는 제6 단계를 더 포함한다.

바람직하게는, 아날로그-디지털 변환 방법은, 카운트된 카운트 값을 출력하고, 메모리에 기억된 카운트 값을 출력하는 제6 단계; 및 제6 단계에서 출력된 카운트 값을 후단의 논리 회로에 의해 합성하는 제7 단계를 더 포함한다.

본 발명의 다른 실시예에 의하면 고체 촬상 소자를 제공하는데, 고체 촬상 소자는, 광전 변환을 행하는 복수 개의 화소가 매트릭스 형태로 배열된 화소부; 및 화소부로부터 복수 개의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독 회로를 포함하며, 화소 신호 판독 회로는, 매트릭스 형태로 배열된 복수 개의 화소의 각각의 열 배열에 대응하여 배치되고, 입력되는 판독 신호의 전압과 참조 신호의 전압을 비교해서, 입력 신호의 전압이 참조 신호의 전압과 일치하면, 출력을 반전시키는 복수 개의 비교기; 복수 개의 비교기의 출력에 의해 동작이 제어되고, 대응하는 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수 개의 제어부를 포함하고, 복수 개의 제어부는, 각각 비교기의 비교 시간을 카운트하는 카운터; 비교기의 출력을 모니터링하는 제어 회로; 제어 회로의 모니터 결과가 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로; 및 전압 발생 회로에 의해 발생된 전압을 입력 신호에 가산하여 비교기의 입력 단자에 공급하는 아날로그 가산기를 포함한다.

본 발명의 다른 실시예에 의하면 카메라 시스템을 제공하는데, 카메라 시스템은, 고체 촬상 소자; 및 고체 촬상 소자에 피사체의 상을 결상하는 광학계를 포함하며, 고체 촬상 소자는, 광전 변환을 행하는 복수 개의 화소가 매트릭스 형태로 배열된 화소부; 및 화소부로부터 복수 개의 화소 단위로 화소 신호의 판독을 행하 는 화소 신호 판독 회로를 포함하며, 화소 신호 판독 회로는, 매트릭스 형태로 배열된 복수 개의 화소의 각각의 열 배열에 대응하여 배치되고, 입력되는 판독 신호의 전압과 참조 신호의 전압을 비교해서, 입력 신호의 전압이 참조 신호의 전압과 일치하면, 출력을 반전시키는 복수 개의 비교기; 복수 개의 비교기의 출력에 의해 동작이 제어되고, 대응하는 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수 개의 제어부를 포함하고, 복수 개의 제어부는, 각각 비교기의 비교 시간을 카운트하는 카운터; 비교기의 출력을 모니터링하는 제어 회로; 제어 회로의 모니터 결과에 의해 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로; 및 전압 발생 회로에 의해 발생된 전압을 입력 신호에 가산하여 비교기의 입력 단자에 공급하는 아날로그 가산기를 포함한다.

[효과]

본 발명에 의하면, AD 레인지의 벗어남(오버플로)에 의하지 않고, 고정밀도로 다이내믹 레인지의 확장을 도모하는 것이 가능하며, 변환 처리의 고속화를 도모할 수 있다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 3은, 본 발명의 실시예에 관한 열-병렬 ADC를 구비한 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타낸 블록도이다.

고체 촬상 소자(100)는, 도 3에 나타낸 바와 같이, 촬상부로서의 화소 부(110), 수직 주사 회로(120), 수평 전송/주사 회로(130), 타이밍 제어 회로(140), 화소 신호 판독 회로로서의 ADC 그룹(150), DAC(디지털-아날로그 변환 장치)(160), 증폭 회로(S/H)(170), 신호 처리 회로(180), 및 수평 전송선(190)을 포함한다. ADC 그룹(150)에서는 복수 개의 ADC(아날로그-디지털 변환 장치)(200)가 병렬로 배치되어 있다.

화소부(110)는, 포토 다이오드와 화소 내 증폭기를 포함하는, 예를 들면 도 1에 나타낸 바와 같은 화소가 매트릭스 형태로 배치되어 구성된다.

또한, 고체 촬상 소자(100)에서는, 화소부(110)의 신호를 차례로 판독하기 위한 제어 회로로서, 내부 클록을 생성하는 타이밍 제어 회로(140), 행 어드레스 및 행 주사를 제어하는 수직 주사 회로(120), 열 어드레스 및 열 주사를 제어하는 수평 전송/주사 회로(130)가 배치된다.

ADC 그룹(150)은, 기본적으로 복수 개의 열로 된 ADC(200)를 포함한다. 각각의 ADC(200)는, DAC(160)에 의해 생성되는 참조 전압을 계단형 전압으로 변화시킨 램프 파형인, 참조 전압 Vslop와 행마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호(전위 Vsl)를 비교하는 비교기(151)와, 비교 시간을 카운트하는 카운터를 구비하는 제어부(152)를 포함한다. 제어부(152)는, 비교기(151)의 출력을 모니터하고, 모니터 결과에 따라 DC(직류) 전압을 발생시키고, 발생시킨 DC 전압과 입력 아날로그 신호를 아날로그 가산하고, 그 가산 신호를 비교기(151)의 아날로그 신호의 입력 단자에 공급한다.

ADC 그룹(150)은, n비트 디지털 신호 변환 기능이 있으며, 각 수직 신호선 (수직열 선)마다 대응하도록 배치된 열-병렬 ADC 블록을 포함한다.

각각의 래치의 출력은, 예를 들면 2n 비트폭의 수평 전송선(190)에 접속되어 있다.

수평 전송선(190)에 대응하여, 2n개의 증폭 회로(170) 및 신호 처리 회로(180)가 배치된다[도 3에는 하나의 증폭 회로(170)와 하나의 신호 처리 회로(180)만이 표시되어 있다].

ADC 그룹(150)에서는, 열마다 배치된 각각의 비교기(151)가, 수직 신호선에 대해 판독된 아날로그 화소 신호 Vsig(전위 Vsl)와 참조 전압 Vslop(소정의 경사를 가지며 선형으로 변화하는 슬로프 파형, 즉 램프 파형)를 비교한다.

이 경우, 비교기(151)와 마찬가지로, 열마다 배치된 카운터가 동작하는데, 램프 파형을 가진 전위 Vslop와 카운터 값이 하나씩 대응하면서 변화함으로써, 수직 신호선의 전위(아날로그 신호) Vsl이 디지털 신호로 변환된다.

참조 전압 Vslop의 변화는 전압의 변화를 시간의 변화로 변환하는 것이며, 그 시간을 소정의 주기(클록)를 사용하여 카운트하는 것에 의해 디지털 값으로 변환하는 것이다.

아날로그 전기 신호 Vsl와 참조 전압 Vslop가 교차하면, 비교기(151)의 출력이 반전하고, 카운터에 대한 클록 신호의 입력이 정지되거나, 정지된 카운터에 대한 클록 신호의 입력이 재개된다. 이에 따라, AD 변환이 완료된다.

이러한 AD 변환기간의 종료 후, 수평 전송/주사 회로(130)에 의해, 래치에 유지된 데이터가, 수평 전송선(190)에 전송되고, 증폭 회로(170)를 거쳐 신호 처리 회로(180)에 입력되고, 소정의 신호 처리에 의해 2차원 화상이 생성된다.

이하, 본 실시예의 특징적인 구성을 가지는 ADC 그룹(화소 신호 판독 회로)(150)에서의 ADC의 구성, 기능 등에 대하여 상세하게 설명한다.

＜제1 실시예＞

도 4는 제1 실시예에 관한 ADC의 구성예를 나타낸 블록도이다.

도 4에서는, ADC를 도면 부호 200으로 나타내고 있다. 또한, 도 3에서의 비교기(151)를 도 4에서는 도면 부호 210으로 나타내고 있다.

도 4의 ADC(200)는, 비교기(210, 151), 비교기(210)의 비교 시간을 카운트하는 카운터(220), 비교기(210)의 출력을 모니터링하는 제어 회로(230), 제어 회로(230)의 모니터 결과에 의해 DC 전압을 발생시키는 전압 발생 회로(240), 비교기(210)의 아날로그 신호(Vsig) 입력 단자에 접속된 커패시터(C1), 전압 발생 회로(240)의 출력 측에 접속된 커패시터(C2), 커패시터(C1)를 통한 아날로그 신호 Vsig와 커패시터(C2)를 통한 DC 신호를 가산하는 아날로그 가산기(250), 및 디지털 신호 보정 회로(260)를 포함한다.

도 4의 구성에서, 아날로그 가산기(250)는, 결선형 OR(wired-OR) 게이트이다.

비교기(210)는, 참조파 Vref와 화소 신호 Vsig를 비교하고, 예를 들면 화소 신호 Vsig가 참조파 Vref의 레벨로 되면, 즉 화소 신호 Vsig가 참조파 Vref와 교차하면, 출력 레벨을 로우 레벨에서 하이 레벨로 전환한다.

디지털 신호 보정 회로(260)는, 제어 회로(230)의 신호 S230과 카운터(220) 의 신호 S220를 사용하여, AD 변환값을 계산하는 기능을 가진다.

도 5는 도 4의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

이하, 도 4의 ADC의 동작을 도 5와 관련해서 설명한다.

＜동작의 설명＞

기간 A에서, 참조파 Vref를 고정 전압으로 설정한다.

이 경우, 비교기(210)의 출력이 0V(로우 레벨)인 경우, 제어 회로(230)는 전압 발생 회로(240)를 사용해서 고정 전압 Va를 발생시킨다. 커패시터 C1과 C2에 의해, 비교기(210)의 입력 전압은 다음과 같이 변화한다.

[식 1]

ΔVin = C2/(C1+C2) * Va

이것을 비교기(210)의 출력이 하이 레벨로 반전할 때까지 반복함으로써, ADC(200)의 입력 레인지(input range)가 변경된다.

다음에, 기간 B에서, 계단형의 참조파 Vref를 생성하고 카운트 동작을 행함으로써 AD 변환을 수행한다.

다음에, 비교기(210)의 입력 전압 Vin의 변화량 ΔVin(도 5의 b)에 대응하는 카운트 값 정보를, 신호 S230으로서 제어 회로(230)로부터 디지털 신호 보정 회로(260)에 보낸다.

카운터(220)의 출력과 ΔVin에 대응하는 카운트 값에 기초해서, 디지털 신호 보정 회로(260)는 카운터 값을 보정하고, 보정된 카운트 값의 데이터를 출력한다.

도 4의 디지털 신호 보정 회로(260)의 구성 및 기능은, 일반적인 디지털 신 호 보정 회로로 해도 된다.

또한, 도 4의 a 및 b는, a가 b 보다 크도록, 즉 b＜a (= a1＋a2)로 되도록 설정한다.

도 5에서는, 설명을 위해, 기간 A가 기간 B와 동일한 길이로 되어 있지만, 실제로는, 기간 A가 기간 B보다 훨씬 짧다.

상술한 동작을 수행함으로써, 기간 B에서의 AD 변환 시간을 단축할 수 있으므로, 기간 A와 기간 B의 합계 시간은 통상의 AD 변환에 필요한 시간보다 단축할 수 있다.

예를 들면, a1=a2=1/2a인 경우에는, 기간 B를 통상의 AD 변환보다 절반으로 단축할 수 있고, 기간 B에 기간 A를 가산해도, 기간 A와 기간 B의 합계 시간은 통상의 경우보다 단축할 수 있다.

전술한 바와 같이, ADC(200)를 컬럼 ADC 방식의 고체 촬상 소자에 적용한 경우에, 화소로부터의 출력 신호가, 도 4의 입력 신호 Vsig로서 비교기(210, 151)에 입력되고, DAC(160)에 의해 생성된 신호가, 도 4의 참조 신호 Vref로서 비교기(210, 151)에 입력된다. 또한, 도 4의 데이터 출력은, 고체 촬상 소자의 증폭 회로(170)에 입력된다.

이 경우, 참조 신호 Vref는 컬럼마다 공통이다.

또한, 디지털 신호 보정 회로(260)는, 도 4에 도시된 바와 같이, ADC(200)에 직접 연결해도 되고, 후단의 DSP(digital signal processor) 내에 설치해도 된다.

또한, 디지털 신호 보정 회로(260)에서는, 도 4와 같이 ADC(200)에 접속된 구성의 경우나 후단의 DSP 내에 배치한 구성의 경우라도, 감마 보정 등의 고체 촬상 소자 특유의 신호 처리를 행할 수도 있다. 이와 같은 경우에는, 고체 촬상 소자에서는 선형성 보상(linearity compensation)은 불필요하다는 효과가 있다.

다음에, 제1 실시예에 관한 ADC의 구체적인 구성예에 대하여 설명한다.

도 6은 제1 실시예에 관한 ADC의 제1 구성예를 나타낸 회로도이다[도 6에 나타낸 ADC를 "ADC(200A)"라고 한다].

도 6에서, 카운터(220)는 2-입력 AND 게이트(221) 및 복수 개(도 6에서는 4개)의 플립플롭(222~225)을 포함한다.

AND 게이트(221)의 한쪽의 입력에는 비교기(210)의 출력 S210이 공급되고, 다른 쪽의 입력에는 카운터 클록 CTCK가 공급된다.

AND 게이트(221)의 출력이 제1 단의 플립플롭(222)의 클록 입력 CK에 접속되어 있다. 플립플롭(222)의 데이터 출력 Q가 다음 단의 플립플롭(223)의 클록 입력 CK에 접속되고, 플립플롭(223)의 데이터 출력 Q가 다음 단의 플립플롭(224)의 클록 입력 CK에 접속된다. 플립플롭(224)의 데이터 출력 Q가 최종 단의 플립플롭(225)의 클록 입력 CK에 접속되어 있다.

제어 회로(230A)는, 2-입력 OR 게이트(231)와, 시프트 레지스터를 형성하는 플립플롭(232, 233)을 포함한다.

OR 게이트(231)의 한쪽의 입력에는 비교기(210)의 출력 S210이 공급되고, 다른 쪽의 입력에는 컨트롤 신호 CTL이 공급된다.

OR 게이트(231)의 출력은 플립플롭(232)의 클록 입력 CK에 접속되고, 플립플 롭(232)의 데이터 출력 Q는 플립플롭(233)의 클록 입력 CK에 접속되어 있다.

플립플롭(232, 233)의 데이터 출력 Q가 결선형 OR로 연결되어 신호 S231로서 전압 발생 회로(240A)에 공급된다.

전압 발생 회로(240A)는, 전원 전위 VDD와 기준 전위 VSS 사이에 접속된 저항 소자(R240), 및 단자 a가 저항 소자의 복수 개(도 6에서는 4개)의 탭에 접속되고, 단자 b가 커패시터 C2에 공통으로 접속되어 있는 스위치(241~244)를 포함한다.

스위치(241~244)는, 제어 회로(230A)의 시프트 레지스터로부터 출력되는 출력 신호 S231에 의해 선택적으로 턴온/턴오프되며, 그 결과 저항 소자(R240)에 의해 저항 분할된 전압 Va가 커패시터 C2를 통해 비교기(210)의 아날로그 신호 입력 단자에 공급된다.

도 7은 도 6의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

이하, 도 6의 ADC의 동작을 도 7을 참조해서 설명한다.

신호 전압 Vsig가 입력된 시점에서, 참조 전압 Vref가 하한값(minimum value)으로 고정된다.

제어 회로(230)의 OR 게이트(231)에 컨트롤 신호(클록 신호) CTL이 입력된다. 입력 신호 Vsig가 참조 전압 Vref의 하한값보다 같거나 높은 경우, 비교기(210)는 하이 레벨의 신호 S210을 출력한다. 따라서, 제어 회로(230)의 시프트 레지스터는 동작하지 않는다.

한편, 입력 신호 Vsig가 참조 전압 Vref의 하한값보다 낮은 경우, 비교기(210)는 로우 레벨의 신호 S210을 출력한다. 따라서, 제어 회로(230)의 시프트 레지스터가 동작하고, 그 출력 신호 S231에 따라, 전압 발생 회로(240A)의 스위치(241~244)가 턴온된다. 그 결과, 전압 Va가 발생하고, 비교기(210)의 입력 전위 Vin이, 도 7에 나타낸 바와 같이 변이한다.

이러한 조작을 반복하고, 비교기(210)의 출력이 하이 레벨에 도달한 시점에서, 제어 회로(230A)의 동작은 정지하고, 전압 Va는 변경을 중단한다.

다음에, 참조 전압 Vref를 개시 전압으로 설정한다. 참조파 Vref는 계단형 전압으로 변이되고, 카운터 클록 신호 CTCK에 의해 카운터(220)의 카운트 동작을 행함으로써, AD 변환이 수행된다.

카운터(220)의 내부의 값 및 제어 회로(230A) 내의 시프트 레지스터의 값을 판독하고, 이들을 합성함으로써, 입력 신호 Vsig의 정확한 AD 변환값을 구할 수 있다.

전압 Va는 동일한 스텝으로 될 필요는 없고, 각 스텝에 대응하는 카운트 값을 인식할 수 있으면 된다.

ADC(200A)를 컬럼 ADC 방식의 고체 촬상 소자에 적용한 경우, 각 컬럼에 공통의 참조파를 입력하게 되면, 상기 하한값이 각 컬럼에서 공통인 값으로 설정된다.

본 실시예에 의하면, AD 변환기의 다이내믹 레인지를 확대할 수 있다.

램프파(ramp wave)의 경사를 변경(이득을 변경)하기 위해 AD 변환의 참조파를 처리하는 경우에는, P상과 D상의 경사를 동일하게 할 필요가 있는데, 이것은 달성하기 곤란하다. 따라서, 고정밀도의 AD 변환이 곤란해진다는 문제가 있다.

이에 대하여, 본 실시예에서는, 참조파 Vref를 처리할 필요가 없기 때문에, 이와 같은 문제는 생기지 않고, 고정밀도의 AD 변환이 가능해진다.

또한, 복수 개의 램프파를 사용하는(이중 경사) 경우, 각 램프파는 상이한 회로로 생성되므로, 각 램프파의 경사를 동일하게 하는 것은 곤란하고, 각 램프파의 연결을 양호한 정밀도로 AD 변환하는 것이 곤란하다는 문제가 있다.

이에 대하여, 본 실시예에서는, 기간 A의 카운트와 기간 B의 카운트를 단순한 가산으로 조합할 수 있으므로, 정밀도 양호한 AD 변환이 가능하다.

또한, 램프파의 경사를 변경하는 방법의 경우, 가산 및 감산만이 아니라, 곱셈도 필요하기 때문에, 회로 구성이 커져 버린다.

이에 대하여, 본 실시예의 경우, 가산과 감산만 필요로 하므로, 회로 구성을 작게 할 수 있다. 또한, 복수 개의 램프파를 사용하는 방법의 경우, 각 램프파를 각각 상이한 회로로 생성하므로, 회로 구성이 커져 버리게 된다. 그러나, 본 실시예에서는, 이와 같은 문제가 생기지 않는다. 즉, 본 실시예에 의하면, 회로 규모의 증대를 억제할 수 있다.

또한, 통상의 참조 신호(슬로프)를 사용하는 경우에는, 입력 신호가 제1 참조 신호의 레인지로부터 벗어나 있는 경우에는, 제2, 제3, ... 참조 신호(기간 B에 대응)를 제1 참조 신호에 이어 계속하여 발생시킬 필요가 있으므로, 입력 신호가 참조 신호의 레인지 내에 들어갈 때까지, 입력 신호를 상이한 참조 신호와 비교할 필요가 있으므로, AD 변환에 장시간을 필요로 한다.

이에 대하여, 본 실시예에 의하면, 기간 A에 필요한 시간은, 기간 B에 필요 한 시간보다 짧다. 통상과 같이 기간 B를 반복하는 것보다, 기간 B만으로 해결되는 본 실시예가 AD 변환에 필요한 시간을 단축할 수 있다.

또한, 종래 기술에서는, ADC가 한 번 입력 레인지로부터 벗어나지 않는다면 오프셋 전압 발생의 판정을 할 수 없으므로, 적어도 한 번은 ADC가 AD 레인지를 벗어나게(오버플로) 된다는 문제가 있다.

이에 대하여, 본 실시예에 의하면, 오프셋 전압을 입력 신호에 가산하고 있으므로, 오버플로를 발생시키지 않으면서, 다이내믹 레인지를 확대할 수 있어, AD 변환의 정밀도를 향상시킬 수 있다.

또한, 복수 개의 참조 신호(슬로프 신호)를 사용하는 기술에서는, 슬로프마다 경사가 상이하고, 복수 개의 슬로프를 연결하는 것이 어긋나게 되어, AD 변환의 정밀도가 떨어진다는 문제가 있다.

이에 대하여, 본 실시예에서는, 이와 같은 문제를 발생시키지 않으면서, 다이내믹 레인지를 확대할 수 있어, AD 변환의 정밀도를 향상시킬 수 있다.

즉, 본 실시예에 의하면, AD 변환의 고속화와 AD 변환 정밀도의 향상이라는 양쪽을 동시에 실현할 수 있다.

또한, 본 실시예에 의하면, 참조 신호 발생용의 DAC의 진폭을 작게 할 수 있고, 또한 AD 변환의 입력 레인지를 낮출 수 있으므로, ADC와 DAC의 저소비 전력화가 가능하다.

또한, 참조 신호를 변경하는 방법에서는, AD 변환의 정밀도를 향상시키는 것은 곤란했지만, 본 실시예에 의하면, AD 변환의 정밀도를 높일 수 있다.

도 8은 제1 실시예에 관한 ADC의 제2 구성예를 나타낸 회로도이다.

도 8의 ADC(200B)가 도 6의 ADC(200A)와 다른 점은, 제어 회로(230B)에 시프트 레지스터를 사용하고, 각 플립플롭(232, 233)으로부터 제어 신호 S232 및 S233을 출력하고, 전압 발생 회로(240B)에서, 복수 개(도 8의 예에서는 2개)의 DC 신호 Va1 및 Va2를 복수 개의 커패시터 C2 및 C3에 의해 비교기(210)의 아날로그 신호 입력 단자에 접합한 것에 있다.

전압 발생 회로(240B)는 스위치 회로(245 및 246)를 포함한다.

스위치 회로(245)는, 단자 a가 전원 전위 Va1에 접속되고, 단자 b가 기준 전위 Vss에 접속되고, 단자 c가 커패시터 C2에 접속되어 있다. 그리고, 스위치 회로(245)는, 제어 회로(230B)에 의한 제어 신호 S232에 따라 단자 c와 단자 a 또는 단자 b와의 접속 전환을 행한다.

스위치 회로(246)는, 단자 a가 전원 전위 Va2에 접속되고, 단자 b가 기준 전위 Vss에 접속되며, 단자 c가 커패시터 C3에 접속되어 있다. 스위치 회로(246)는, 제어 회로(230B)에 의한 제어 신호 S233에 따라 단자 c와 단자 a 또는 단자 b와의 접속 전환을 행한다.

도 8의 예에서, 비교기(210)에 대한 신호 입력에서의 변화량은 다음과 같이 된다.

[식 2]

ΔVin= (C2/(C1+C2+C3)*Va1) + (C3/(C1+C2+C3)*Va2)

적절한 전압비 또는 용량비를 설정함으로써, 비교기(210)의 입력 전압 Vin를 조정할 수 있다. 예를 들면, C2=C3으로 하고, Va1=2*Va2로 함으로써, 입력 전압 Vin에서의 변화량은 다음과 같이 구해진다.

[식 3]

ΔVin=(C2/(C1+2*C2)*Va1) + (C2/(C1+2*C2)*Va2)

따라서, 제어 회로(230B)의 시프트 레지스터에 의한 제어 신호 S232 및 S233와 조합함으로써, 입력 전압 Vin를 동일 스텝에서 변이시킬 수 있다.

도 8의 예에서는, 2개의 전원 시스템을 구비한 전압 발생 회로(240B)에 의해, Va1 및 Va2 모두 오프; Va1은 온이고 Va2는 오프; Va1은 오프이고 Va2는 온; Va1 및 Va2 모두 온인 4개의 레벨로 전압을 가산할 수 있다. 즉, 전압 발생 회로에 의해, 2비트의 전압 가산이 가능하다.

본 제2 구성예에 있어서도, 전술한 제1 구성예와 마찬가지의 효과를 갖는다.

＜제2 실시예＞

도 9는 본 제2 실시예에 관한 ADC의 구성예를 나타낸 블록도이다.

본 제2 실시예에 관한 ADC(200C)는, 제1 실시예에 관한 ADC(200)의 구성에 대하여, 초기값을 설정할 수 있는 메모리(270)를 포함한다. 제어 회로(230)로부터의 신호 S230에 의해, 카운터(220)의 상이한 초기값을 선택할 수 있도록 구성되어 있다.

도 10은 도 9의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

이하, 도 9의 ADC의 동작을 도 10을 참조하여 설명한다.

＜동작의 설명＞

기간 A에서, 신호 전압 Vsig, 전압 발생 회로(240)로부터의 전압 Va, 및 참조파 Vref를 고정 전압으로 설정한다. 비교기(210)의 출력을 제어 회로(230)에 의해 판정하고, 전압 발생 회로(240)의 출력 전압 Va를 전환한다.

비교기(210)의 출력이 0V인 경우, 제어 회로(230)는 전압 발생 회로(240)를 사용하여 고정 전압 Va를 발생시키고, ADC(200C)의 입력 레인지를 변경한다.

다음에, 기간 B'에서, 제어 회로(230)의 설정을 기초로, 그 때의 전압 발생 회로(240)에 의해 발생한 전압에 대응하는 카운트 값을 카운터(220)에서의 초기값으로 설정한다.

다음에, 기간 B에서, 계단형의 참조 전압 Vref를 생성하고, 카운트 동작을 행함으로써, AD 변환을 수행한다.

상술한 동작의 설명에 나타낸 AD 변환 방법은, 메모리(270)에서의 값을 카운터(220)에서의 초기값으로서 설정한 후에 카운트함으로써, AD 변환을 행하는 방법이지만, 다음에 설명하는 AD 변환 방법도 가능하다.

즉, 카운터 동작을 행한 후 메모리(270)의 값과 카운트 값을 가산한 다음 출력함으로써 AD 변환을 행하는 방법, 또는 카운터 값과 메모리 값을 별개로 출력하고, 논리 회로로 합성하는 방법 등을 채용하는 것도 가능하다.

제2 실시예에 따르면, 제1 실시예와 비교하여, ADC(200C) 내에서 상술한 AD 변환을 행할 수 있다.

여기서, ADC(200C)를 컬럼 ADC 방식의 고체 촬상 소자에 적용한 경우에는, 화소로부터의 출력 신호가, 도 9의 입력 신호 Vsig로서 비교기(210)에 입력되고, DAC(160)에 의해 생성된 신호가, 도 9의 참조 신호 Vref로서 비교기(210)에 입력된다. 또한, 도 9의 데이터 출력은, 고체 촬상 소자의 증폭 회로(170)에 입력된다.

이 경우, 참조 신호 Vref는 컬럼마다 공통이다.

다음에, 제2 실시예에 관한 ADC의 구체적인 구성예에 대하여 설명한다.

도 11은 제2 실시예에 관한 ADC의 구성예를 나타낸 회로도이다.

도 11에서, 카운터(220D)는, 직렬 입출력이 가능한 플립플롭 FF0~FF(N-1), 각 플립플롭 FF0~FF(N-1)의 데이터 입력 D의 입력단에 배치된 스위치 SW10~스위치 SW1(N-1), 및 각 플립플롭 FF0~FF(N-1)의 클록 입력 CK의 입력단에 배치된 스위치 SW20~스위치 SW2(N-1)를 포함한다.

카운터(220D)에서, 스위치 SW10은, 단자 a가 플립플롭 FF0의 반전 출력 /Q("/"는 반전을 나타냄)에 접속되고, 단자 b가 메모리(270D)에 포함되는 카운터 초기값 입력 선택 회로(271)의 출력에 접속되고, 단자 c가 플립플롭 FF0의 데이터 입력 D에 접속되어 있다.

스위치 SW11은, 단자 a가 플립플롭 FF1의 반전 출력 /Q에 접속되고, 단자 b가 전단의 플립플롭 FF0의 데이터 출력 Q에 접속되고, 단자 c가 플립플롭 FF1의 데이터 입력 D에 접속되어 있다.

마찬가지로, 스위치 SW1(N-1)는, 단자 a가 플립플롭 FF(N-1)의 반전 출력 /Q에 접속되고, 단자 b가 전단의 플립플롭 FF(N-2)의 데이터 출력 Q에 접속되고, 단자 c가 플립플롭 FF(N-1)의 데이터 입력 D에 접속되어 있다.

카운터(220D)에서, 스위치 SW20은, 단자 a가 2-입력 AND 게이트(280)의 출력에 접속되고, 단자 b가 시프트 레지스터 클록 신호 SFCK의 공급 라인에 접속되고, 단자 c가 플립플롭 FF0의 클록 입력 CK에 접속되어 있다.

스위치 SW21은, 단자 a가 전단의 플립플롭 FF0의 데이터 출력 Q에 접속되고, 단자 b가 시프트 레지스터 클록 신호 SFCK의 공급 라인에 접속되고, 단자 c가 플립플롭 FF1의 클록 입력 CK에 접속되어 있다.

마찬가지로, 스위치 SW2(N-1)는, 단자 a가 전단의 플립플롭 FF(N-2)의 데이터 출력 Q에 접속되고, 단자 b가 시프트 레지스터 클록 신호 SFCK의 공급 라인에 접속되고, 단자 c가 플립플롭 FF(N-1)의 클록 입력 CK에 접속되어 있다.

2-입력 AND 게이트(280)는, 한쪽의 입력이 비교기(210)의 출력에 접속되고, 다른 쪽의 입력이 카운터 클록 신호 CTCK의 공급 라인에 접속되며, 출력이 카운터(220D)의 스위치 SW20의 단자 b에 접속되어 있다.

카운터(220D)의 스위치 SW10~스위치 SW1(N-1) 및 스위치 SW20~스위치 SW2(N-1)는, 카운터-시프트 레지스터 전환 신호(이하, "전환 신호"라고 함) CSSW에 의해 전환 제어된다.

스위치 SW10~스위치 SW1(N-1) 및 스위치 SW20~스위치 SW2(N-1)는, 전환 신호 CSSW가 하이 레벨의 경우(카운터 모드), 단자 a와 단자 c가 접속되고, 전환 신호 CSSW가 로우 레벨의 경우(시프트 레지스터 모드), 단자 b와 단자 c가 접속된다.

도 12는, 카운터 모드일 때의 카운터의 스위치의 접속 상태를 포함하는 구성을 모식적으로 나타낸 도면이다.

도 13은 시프트 레지스터 모드일 때의 카운터의 스위치의 접속 상태를 포함하는 구성을 모식적으로 나타낸 도면이다.

카운터(220)에서, 카운터 모드일 때에는, 도 12에 나타낸 바와 같이, 제1 단의 플립플롭은 비교기(210)의 출력이 하이 레벨일 때 클록 입력 CK에서 카운터 클록 CTCK를 받아 자체의 반전 출력 데이터를 래치한다.

2단째 이후의 플립플롭 FF1~FF(N-1)는 전단의 플립플롭 FF0~FF(N-2)의 데이터 출력을 자체의 반전 출력 데이터를 래치한다.

카운터(220D)에서, 시프트 레지스터 모드일 때에는, 도 13에 나타낸 바와 같이, 각 플립플롭 FF0~FF(N-1)는 종속 접속되고, 플립플롭 FF0~FF(N-1)의 클록 입력 CK에는 시프트 레지스터 클록 신호 SFCK가 입력된다.

제1 단의 플립플롭 FF0의 데이터 입력 D에는, 카운터 초기값 입력 선택 회로(271)의 출력이 입력된다.

제어 회로(230D)는, 2-입력 OR 게이트(231) 및 플립플롭(232)을 포함한다.

OR 게이트(231)의 한쪽의 입력에 비교기(210)의 출력 S210가 공급되고, 다른 쪽의 입력에 컨트롤 신호 CTL이 공급된다.

OR 게이트(231)의 출력이 플립플롭(232)의 클록 입력 CK에 접속되고, 플립플롭(232)의 데이터 출력 Q가 제어 신호 S232로서 전압 발생 회로(240D)에 공급된다.

전압 발생 회로(240D)는 스위치 회로(245)를 포함한다.

스위치 회로(245)는, 단자 a가 전원 전위 Va에 접속되고, 단자 b가 기준 전위 Vss에 접속되고, 단자 c가 커패시터 C2에 접속되어 있다. 스위치 회로(245)는, 제어 회로(230D)에 의한 제어 신호 S232에 따라 단자 c와 단자 a 및 단자 c와 단자 b와의 접속 전환을 행한다.

메모리(270D)는 카운터 초기값 입력 선택 회로(271)를 포함한다.

카운터 초기값 입력 선택 회로(271)에서는, 단자 a가 Va 선택 초기값 입력 라인에 접속되고, 단자 b가 통상 초기값 입력 라인에 접속되며, 단자 c가 카운터(220D)의 스위치 FF10의 단자 b에 접속되어 있다.

카운터 초기값 입력 선택 회로(271)는, 제어 회로(230D)에 의한 제어 신호 S232에 따라 단자 c와 단자 a 및 단자 c와 단자 b와의 접속 전환을 행한다.

이와 같이, 본 구성은, 시프트 레지스터 동작이 가능한 카운터(220D)를 사용한 실시예이다. 카운터를 시프트 레지스터로 구현함으로써 초기값을 선택할 수 있다. 상기 예에서, 제어 회로(230D)의 출력 제어 신호 S232에 의해, 2개의 초기값을 설정할 수 있다.

도 14는 도 11의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

이하, 도 11의 ADC의 동작을 도 14와 관련해서 설명한다.

＜동작의 설명＞

기간 A에 앞서, AD 변환이 0V인 경우와 Va인 각각의 경우[본 예의 경우에는, 전압 발생 회로(240D)에 의한 발생 전압이 0V와 Va이므로, 발생 전압이 여러 개 있는 경우에는 그 각각에 대해]에 대하여 수행되고, 전압 발생 회로(240D)에 의한 입력이 0V와 Va일 때의 카운트 차를 별도로 측정한다. 이 카운트 차를 메모리(270D) 또는 후단의 DSP에 보존한다.

기간 A에서, 비교기(210)는 비교 동작을 행하고, 비교기(210)의 출력이 로우 레벨에서 하이 레벨로 될 때의 전압이 가산되는 전압 발생 회로(240D)의 동작을 결정한다. 이와 동시에 카운터 초기값의 선택을 행한다.

기간 B'에서는 카운터(220D)의 초기값이 설정된다. 도 14에서는, 전압 Va의 입력이 있으므로, 카운터 값에 Va 입력시의 초기값에 카운트 차분의 카운트 값 c를 설정하고 있다.

기간 B에서는 카운터(220D)가 카운트 동작을 행한다. 이 결과가 보정된(카운트 차 c를 포함) AD 변환값이다.

도 11의 카운터 초기값 입력 선택 회로(271)는, 전압 발생 회로(240D)에 의한 입력이 Va인 경우에는 Va 선택 초기값 입력을 선택하고, 0V인 경우에는 통상 초기값 입력을 선택한다. Va의 경우에는, 카운트 차 c를 카운터(220D)에 초기값으로서 입력한다.

본 구성예에 있어서도, 전술한 효과와 마찬가지의 효과를 갖는다.

＜제3 실시예＞

도 15는 본 제3 실시예에 관한 컬럼 ADC의 구성예를 나타낸 블록도이다.

본 제3 실시예에 관한 컬럼 ADC는, 컬럼마다, 초기값을 설정할 수 있는 카운터(220E)와 메모리(270E)를 포함하고, 제어 회로(230E)로부터의 신호에 의해, 카운터의 상이한 초기값을 선택할 수 있는 구성을 가지고, 어레이화한 구성에서, 공통된 참조 신호 Vref와 전압 발생원(290)을 포함하고 있다.

도 15에서, 전압 발생원(290)은, 각 컬럼에 공통이며, 컬럼 ADC의 외부에 배 치된다. 전압 발생원(290)이 하나이므로, 회로 규모는 그만큼 작게 된다.

상기 구성의 변형예로서, 카운터 초기값 메모리를 공통으로 공유할 수 있으며, 각 카운터(220E)의 초기값은 대응하는 제어 회로(230E)에 의해 선택될 수 있다.

또한, 공통된 메모리와 컬럼마다 메모리를 가지는 구성을 가지고, 카운터 초기값의 상위 비트가 공통 메모리에 저장되며, 컬럼마다 변하는 하위 비트(대략 2비트)가 각 컬럼의 메모리에 저장된다. 이에 따라, 컬럼마다의 불균일을 보정할 수 있다. 컬럼마다 상이한 불균일은 하위 비트로 한정되므로, 불균일이 있는 비트 이외는 공통으로 하고, 불균일이 있는 비트만 컬럼마다 독립적으로 가지는 구성을 채용하는 것도 가능하다.

제3 실시예에서는, 상기 각 실시예와 마찬가지의 효과 외에, 다음과 같은 효과도 갖는다.

컬럼 ADC에서도, 개별적으로 보정이 가능하며, 불균일을 억제할 수 있다.

이상 설명한 바와 같이, 본 실시예에 의하면, 광전 변환을 행하는 복수 개의 화소가 매트릭스 형태로 배열된 화소부(110)와, 화소부(110)로부터 행 단위로 데이터의 판독을 행하는 화소 신호 판독 회로(ADC 그룹)(150)를 포함한다. 각각의 ADC(200)는, DAC(160)에 의해 생성되는 참조 전압을 계단형으로 변화시킨 램프 파형인 참조 전압 Vslop와 행마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호(전위 Vsl)를 비교하는 비교기(151)와, 비교 시간을 카운트하는 카운터를 갖는 제어 회로(152)를 포함한다. 제어 회로(152)는, 비교기(210)의 출력을 모니 터하고, 모니터 결과에 따라 DC(직류)전압을 발생시키고, 발생시킨 DC 전압과 입력 아날로그 신호를 아날로그 가산하고, 그 가산 신호를 비교기(151)의 아날로그 신호의 입력 단자에 공급한다.

본 실시예에서, 비교기(210)는 입력 신호 전압 Vsig와 참조 신호 전압 Vref를 비교하고, 제어 회로(230)에 의해 그 비교 결과를 모니터하고, 입력 신호 전압 Vsig이 참조 신호 전압 Vref보다 작은 경우에는, 전압을 입력 신호 전압 Vsig에 가산한다. 예를 들면, 가산한 전압에 대응하는 카운트 값은 메모리에 기억된다. 입력 신호 전압 Vsig과 가산된 전압과의 합계 전압이 참조 신호 전압 Vref 이상으로 되기까지 상기 동작을 반복한다. 입력 신호 전압 Vsig과 가산된 전압과의 합계 전압이 참조 신호 전압 Vref 이상이 되었을 때의 합계 전압을 유지하고, 메모리에 기억시켜 둔 카운트 값을 초기값으로서 카운터에 세트하고, 유지된 합계 전압과 참조 신호 전압 Vref을 비교하도록 구성하는 것이 가능하므로, 다음과 같은 효과를 얻을 수 있다.

AD 변환기의 다이내믹 레인지를 확대할 수 있다.

본 실시예에 의하면, AD 변환의 고속화를 달성할 수 있다. 또한, 참조파를 변경하는 방법에 비해, 높은 정밀도로 AD 변환을 행할 수 있다.

그리고, ADC 및 DAC의 저소비 전력화가 가능해진다.

또한, 컬럼 ADC에서도, 개별적으로 보정이 가능하며, 불균일을 억제할 수 있다.

이와 같은 효과를 가지는 고체 촬상 소자는, 디지털 카메라나 비디오 카메라 의 촬상 소자로서 적용할 수 있다.

도 16은 본 발명의 실시예에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 일례를 나타낸 도면이다.

카메라 시스템(300)은, 도 16에 나타낸 바와 같이, 본 실시예에 관한 고체 촬상 소자(100)가 적용 가능한 촬상 디바이스(310)와, 촬상 디바이스(310)의 화소 영역으로 입사광을 안내하는(피사체 상을 결상하는) 광학계, 입사광을 촬상면 상에 결상시키는 렌즈(320)와, 촬상 디바이스(310)를 구동시키는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 포함한다.

구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동시키는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 발생기(도 16에는 도시하지 않음)를 포함하고, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동시킨다.

또한, 신호 처리 회로(340)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동영상으로서 표시한다.

전술한 바와 같이, 디지털 스틸 카메라 등의 촬상 장치는, 촬상 디바이스(310)로서 기능하는 고체 촬상 소자(100)를 포함함으로써, 고정밀도의 카메라를 실현할 수 있다.

본 발명은 2008년 3월 18일에 일본특허청에 제출된 일본 특허출원 2008-070012호의 우선권을 주장하며, 그 전체 내용이 본 명세서에 인용에 의해 원용된다.

본 기술분야의 당업자라면, 첨부된 특허청구의 범위와 그 등가의 범위 내에서 설계 요구와 다른 요인에 따라 다양한 변형, 조합, 부분 조합 및 변경 등이 가능하다는 것을 알 수 있을 것이다.

도 1은 4개의 트랜지스터로 구성된, CMOS 이미지 센서의 화소의 일례를 나타낸 도면이다.

도 2는 열-병렬 ADC가 구비된 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타낸 블록도이다.

도 3은 본 발명의 실시예에 관한 열-병렬 ADC가 구비된 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타낸 블록도이다.

도 5는 도 4의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

도 6은 제1 실시예에 관한 ADC의 제1 구성예를 나타낸 회로도이다.

도 7은 도 6의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

도 9는 제2 실시예에 관한 ADC의 구성예를 나타낸 블록도이다.

도 10은 도 9의 ADC의 동작을 설명하기 위한 타이밍 차트이다.

도 12는 카운터 모드시의 카운터의 스위치의 접속 상태를 포함하는 구성을 모식적으로 나타낸 도면이다.

도 13은 시프트 레지스터 모드시의 카운터의 스위치의 접속 상태를 포함하는 구성을 모식적으로 나타낸 도면이다.

도 15는 제3 실시예에 관한 ADC의 구성예를 나타낸 회로도이다.

Claims

아날로그 입력 신호를 디지털 신호로 변환하는 아날로그-디지털(AD: analog-to-digital) 변환 장치로서,

참조 신호와 입력 신호를 비교하고, 상기 참조 신호와 상기 입력 신호가 일치하면 출력을 반전시키는 비교기;

상기 비교기의 비교 시간을 카운트하는 카운터;

상기 비교기의 출력을 모니터링하는 제어 회로;

상기 제어 회로의 모니터 결과가 상기 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 상기 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로;

상기 전압 발생 회로에 의해 발생된 전압을 상기 입력 신호에 가산하여, 상기 비교기의 입력 단자에 공급하는 아날로그 가산기; 및

상기 제어 회로에 의한 신호와 상기 카운터의 출력 신호를 사용하여 아날로그-디지털 변환된 값을 계산하는 디지털 신호 보정 회로

를 포함하는 아날로그-디지털 변환 장치.
제1항에 있어서,

상기 전압 발생 회로에 의해 발생된 전압과 상기 입력 신호는 각각 커패시터를 통해 공급되는, 아날로그-디지털 변환 장치.
제2항에 있어서,

상기 전압 발생 회로는 복수 개의 전압을 발생시킬 수 있으며, 발생되는 상기 복수 개의 전압은 각각 상이한 커패시터를 통해 공급되는, 아날로그-디지털 변환 장치.
제1항에 있어서,

상기 카운터는 초기값을 설정할 수 있으며,

상기 제어 회로로부터의 신호에 의해, 상기 카운터의 복수 개의 초기값 중에서 임의의 초기값을 선택할 수 있는 선택 회로를 더 포함하는 아날로그-디지털 변환 장치.
제4항에 있어서,

상기 카운터는, 직렬 입출력이 가능한 복수 개의 플립플롭을 포함하고, 카운터 모드와 시프트 레지스터 모드에 따른 동작이 가능한데,

상기 카운터 모드일 때에는, 상기 복수 개의 플립플롭의 데이터 출력이 다음 단의 플립플롭의 클록 입력에 공급되고, 상기 비교기의 출력이 미리 정해진 레벨일 때, 상기 카운터는 카운터 클록 신호에 동기된 카운터로서 기능하고,

상기 시프트 레지스터 모드일 때에는, 상기 복수 개의 플립플롭이 종속 접속(cascade-connected)되어, 상기 선택된 초기값이 상기 카운터에 입력되고, 상기 카운터는 시프트 레지스터 클록 신호에 동기된 시프트 레지스터로서 기능하는, 아날로그-디지털 변환 장치.
입력 신호 전압과 참조 신호 전압을 비교하는 제1 단계;

상기 비교 결과를 모니터하고, 상기 입력 신호 전압이 상기 참조 신호 전압보다 작은 경우에는 전압을 상기 입력 신호 전압에 가산하고, 가산한 전압에 대응하는 카운트 값을 메모리에 기억시키는 제2 단계;

상기 입력 신호 전압과 상기 가산된 전압과의 합계 전압이 상기 참조 신호 전압 이상이 될 때까지 상기 제1 단계 및 상기 제2 단계를 반복하고, 상기 입력 신호 전압과 상기 가산된 전압과의 합계 전압이 상기 참조 신호 전압 이상이 되었을 때의 상기 합계 전압을 유지하는 제3 단계;

상기 메모리에 기억시켜 둔 상기 카운트 값을 초기값으로서 카운터에 설정하는 제4 단계;

상기 유지된 합계 전압과 상기 참조 신호 전압을 비교하는 제5 단계; 및

상기 카운트된 카운트 값과 상기 메모리에 기억된 카운트 값을 가산하여 출력하는 제6 단계

를 포함하는 아날로그-디지털 변환 방법.
입력 신호 전압과 참조 신호 전압을 비교하는 제1 단계;

상기 비교 결과를 모니터하고, 상기 입력 신호 전압이 상기 참조 신호 전압보다 작은 경우에는 전압을 상기 입력 신호 전압에 가산하고, 가산한 전압에 대응하는 카운트 값을 메모리에 기억시키는 제2 단계;

상기 입력 신호 전압과 상기 가산된 전압과의 합계 전압이 상기 참조 신호 전압 이상이 될 때까지 상기 제1 단계 및 상기 제2 단계를 반복하고, 상기 입력 신호 전압과 상기 가산된 전압과의 합계 전압이 상기 참조 신호 전압 이상이 되었을 때의 상기 합계 전압을 유지하는 제3 단계;

상기 메모리에 기억시켜 둔 상기 카운트 값을 초기값으로서 카운터에 설정하는 제4 단계;

상기 유지된 합계 전압과 상기 참조 신호 전압을 비교하는 제5 단계;

카운트된 카운트 값을 출력하고, 상기 메모리에 기억된 카운트 값을 출력하는 제6 단계; 및

상기 제6 단계에서 출력된 카운트 값을 후단의 논리 회로에 의해 합성하는 제7 단계

를 포함하는 아날로그-디지털 변환 방법.
광전 변환을 행하는 복수 개의 화소가 매트릭스 형태로 배열된 화소부; 및

상기 화소부로부터 복수 개의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독 회로

를 포함하며,

상기 화소 신호 판독 회로는,

매트릭스 형태로 배열된 복수 개의 화소의 각각의 열 배열에 대응하여 배치되고, 입력되는 판독 신호의 전압과 참조 신호의 전압을 비교해서, 상기 입력 신호의 전압이 상기 참조 신호의 전압과 일치하면, 출력을 반전시키는 복수 개의 비교기; 및

상기 복수 개의 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수 개의 제어부

를 포함하고,

상기 복수 개의 제어부는, 각각

상기 비교기의 비교 시간을 카운트하는 상기 카운터;

상기 비교기의 출력을 모니터링하는 제어 회로;

상기 제어 회로의 모니터 결과가 상기 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 상기 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로;

상기 전압 발생 회로에 의해 발생된 전압을 상기 입력 신호에 가산하여 상기 비교기의 입력 단자에 공급하는 아날로그 가산기; 및

상기 제어 회로에 의한 신호와 상기 카운터의 출력 신호를 사용하여 아날로그-디지털 변환된 값을 계산하는 디지털 신호 보정 회로

를 포함하는, 고체 촬상 소자.
제8항에 있어서,

상기 전압 발생 회로에 의해 발생된 전압과 상기 입력 신호는 각각 커패시터를 통해 공급되는, 고체 촬상 소자.
제9항에 있어서,

상기 전압 발생 회로는 복수 개의 전압을 발생시킬 수 있으며, 발생되는 상기 복수 개의 전압은 각각 상이한 커패시터를 통해 공급되는, 고체 촬상 소자.
제8항에 있어서,

상기 제어 회로에 의한 신호와 상기 카운터의 출력 신호를 사용하여 아날로그-디지털 변환된 값을 계산하는 디지털 신호 보정 회로를 더 포함하는 고체 촬상 소자.
제8항에 있어서,

상기 카운터는 초기값을 설정할 수 있으며,

상기 제어 회로로부터의 신호에 의해, 상기 카운터의 복수 개의 초기값 중에서 임의의 초기값을 선택할 수 있는 선택 회로를 더 포함하는 고체 촬상 소자.
제12항에 있어서,

상기 카운터의 초기값을 유지하며 각 컬럼에 공통으로 설치되는 메모리를 더 포함하며,

상기 초기값은 컬럼마다 상기 제어 회로에 의해 선택되는, 고체 촬상 소자.
제12항에 있어서,

상기 카운터의 초기값의 상위 비트를 유지하며, 각 컬럼에 공통으로 설치되는 메모리; 및

상기 카운터의 초기값의 하위 비트를 유지하며, 각 컬럼마다 설치되는 메모리

를 더 포함하고,

상기 초기값은 각 컬럼마다 상기 제어 회로에 의해 선택되는, 고체 촬상 소자.
제12항에 있어서,

상기 카운터는, 직렬 입출력이 가능한 복수 개의 플립플롭을 포함하고, 카운터 모드와 시프트 레지스터 모드에 따른 동작이 가능하며,

상기 카운터 모드일 때에는, 상기 복수 개의 플립플롭의 데이터 출력이 다음 단의 플립플롭의 클록 입력에 공급되고, 상기 비교기의 출력이 미리 정해진 레벨일 때, 상기 카운터는 카운터 클록 신호에 동기된 카운터로서 기능하고,

상기 시프트 레지스터 모드일 때에는, 상기 복수 개의 플립플롭이 종속 접속되어, 상기 선택된 초기값이 상기 카운터에 입력되고, 상기 카운터는 시프트 레지스터 클록 신호에 동기된 시프트 레지스터로서 기능하는, 고체 촬상 소자.
제8항에 있어서,

각 컬럼에 공통으로 설치되어 있는 전압 발생원을 더 포함하는 고체 촬상 소자.
고체 촬상 소자; 및

상기 고체 촬상 소자에 피사체의 상을 결상하는 광학계

를 포함하며,

상기 고체 촬상 소자는,

광전 변환을 행하는 복수 개의 화소가 매트릭스 형태로 배열된 화소부; 및

상기 화소부로부터 복수 개의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독 회로

를 포함하며,

상기 화소 신호 판독 회로는,

매트릭스 형태로 배열된 복수 개의 화소의 각각의 열 배열에 대응하여 배치되고, 입력되는 판독 신호의 전압과 참조 신호의 전압을 비교해서, 상기 입력 신호의 전압이 상기 참조 신호의 전압과 일치하면, 출력을 반전시키는 복수 개의 비교기;

상기 복수 개의 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수 개의 제어부

를 포함하고,

상기 복수 개의 제어부는, 각각

상기 비교기의 비교 시간을 카운트하는 상기 카운터;

상기 비교기의 출력을 모니터링하는 제어 회로;

상기 제어 회로의 모니터 결과에 의해 상기 비교기의 출력이 미리 정해진 레벨이라는 것을 나타내는 경우, 상기 모니터 결과에 따라 직류 전압을 발생시키는 전압 발생 회로;

상기 전압 발생 회로에 의해 발생된 전압을 상기 입력 신호에 가산하여 상기 비교기의 입력 단자에 공급하는 아날로그 가산기; 및

상기 제어 회로에 의한 신호와 상기 카운터의 출력 신호를 사용하여 아날로그-디지털 변환된 값을 계산하는 디지털 신호 보정 회로

를 포함하는,

카메라 시스템.
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