JP5371808B2 - マイクロコンピュータ、半導体装置及びマイクロコンピュータ応用機器 - Google Patents

Description

本発明は並列動作可能な複数のアナログ回路を有するマイクロコンピュータ及び半導体装置、さらにはそれを利用したマイクロコンピュータ応用機器に関する。

特許文献１には１チップに複数個のＡＤ変換回路を搭載し、複数のアナログ信号を同時にＡＤ変換可能にしたマイクロコンピュータが示される。

特許文献２には高速動作においてもＡＤ変換器の変換精度を低下させないようにするために、２個のサンプルホールド回路の動作タイミングをずらして並列的に動作させながら、各々のサンプルホールド回路の出力を順次切換えてＡＤ変換動作を行うＡＤ変換器について記載され、単に直列的にサンプルホールド動作と変換動作とを行う場合に比べて大凡２倍の変換効率を得ることができるとされる。

特開２００２−１６５４７６号公報 特開２０００−１５６６３６号公報

本発明者はマイクロコンピュータに搭載された複数個のＡＤ変換器を非同期で動作させると一方のＡＤ変換器で発生したノイズが他方のＡＤ変換器に伝播して変換結果に影響を与えて、変換精度が大きく劣化するという現象について検討した。検討によれば、複数のＡＤ変換器が共通のアナログ電源端子に接続されていると、アナログ電源配線を介して一のＡＤ変換器のノイズが他のＡＤ変換器に回り込むことによって変換精度に比較的大きな劣化を生ずる。更に、複数のＡＤ変換器が非同期で変換動作を開始する場合、一のＡＤ変換器から他のＡＤ変換器にノイズが回り込むタイミングを確定できず、変換精度の劣化も一定せず、アナログ回路的な対策では一定の効果を得ることが難しい。例えば逐次比較型のＡＤ変換器はアナログ入力をサンプリングするときにスイッチを開閉するため比較的大きなスイッチングノイズが発生する。またサンプリング後に内蔵ＤＡＣ（局部ＤＡ変換器）の入力コードを切替えて上位ビットから変換結果を求めていくが、内蔵ＤＡＣの入力コードを切替えるときにも比較的大きなスイッチングノイズが発生する。このようなノイズは変換動作、特に下位側ビットの変換動作に大きな影響を及ぼす。このようなアナログ電源経路を介して伝播するノイズの影響は逐次比較型のＡＤ変換器だけでなくその他のアナログ回路の間でも想定される。これらの発明者による検討事項について特許文献１，２では着目されていない。

本発明の目的は、一のアナログ回路で発生したノイズがアナログ電源経路を介して他のアナログ回路に回り込む虞を未然に抑制することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路に関し、相互に一のアナログ回路は、既にアナログ動作を開始している他のアナログ回路のアナログ動作サイクルにおいて当該一のアナログ回路のアナログ動作の開始を抑止する区間を特定するタイミング制御データに基づいてアナログ動作の開始が制御されるようにする。要するに、一のアナログ回路の動作が開始されたとき、その動作サイクルにおいて他のアナログ回路のアナログ動作の開始によって影響を受けるタイミングを予めタイミング制御データとして保持し、一のアナログ回路の動作の開始に同期してタイミング制御データを用いて他のアナログ回路のアナログ動作の開始を遅延させたり一時的に抑制したりする制御を行う。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、一のアナログ回路で発生したノイズがアナログ電源経路を介して他のアナログ回路に回り込む虞を未然に抑制することができる。

図１は本発明の実施の形態１に係るマイクロコンピュータの構成を例示するブロック図である。 図２は図１のマイクロコンピュータにおけるＡＤ変換器起動制御部によるＡＤ変換器の動作開始タイミング制御のための構成を例示するブロック図である。 図３はＡＤ変換器起動制御部におけるコントロール回路の一例を示す論理回路図である。 図４はタイミング制御データＴＣＤＡＴの一例を示す説明図である。 図５は他のＡＤ変換器の動作中に自ＡＤ変換器の動作開始が抑制されるときの動作を例示するタイミングチャートである。 図６は禁止期間から外れたタイミングで自ＡＤ変換器の動作開始が変換器起動制御部に供給されたときの動作タイミングチャートである。 図７は他の複数のＡＤ変換器に関する変換禁止要求によって自ＡＤ変換器の変換開始タイミングが遅延されるときの動作タイミングチャートである。 図８はＡＤ変換器起動制御部におけるコントロール回路にＡＤ変換ステートを用いた構成を採用した論理回路図である。 図９はキャリブレーション処理の具体例を示す説明図である。 図１０はキャリブレーション処理のフローチャートである。 図１１は他のＡＤ変換動作の開始による影響を例示する説明図である。 図１２は他のＡＤ変換動作の開始による影響の別の例を示す説明図である。 図１３は図１１及び図１２の場合のノイズを考慮したときに２個のＡＤ変換器を並列動作させるタイミング調整例を示すタイミング図である。 図１４は図１のマイクロコンピュータにおいてＡＤ変換器の外部から変換トリガ信号が供給されない場合の例を示すブロック図である。 図１５は本発明の実施の形態２に係るマイクロコンピュータの構成を例示するブロック図である。 図１６は図１５のマイクロコンピュータにおいてＡＤ変換器起動制御部を夫々が有するＡＤ変換器の詳細を例示するブロック図である。 図１７はキャリブレーション動作において一のＡＤ変換器が他のＡＤ変換器の変換動作を起動するための起動信号を（図１６では省略）を示すためのブロック図である。 図１８は図１５のマイクロコンピュータにおいてＡＤ変換器の外部から変換トリガ信号が供給されない場合を例示するブロック図である。 図１９は実施の形態１又は２に係るマイクロコンピュータを適用したマイクロコンピュータ応用機器として冷蔵庫の構成を例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜マイクロコンピュータ；アナログ動作の開始タイミング制御＞本発明の代表的な実施の形態に係るマイクロコンピュータ（１，２）は、アナログ信号を入力して処理するアナログユニット（４３〜４７、５３〜５６）とプロセッシングユニット（１１，１２，１３）とを有する。前記アナログユニットは、並列動作可能であって共通のアナログ電源端子（ＡＶＣＣ，ＡＶＳＳ）に接続された複数個のアナログ回路４３〜４６、５３〜５６）を有し、相互に一のアナログ回路は、既にアナログ動作を開始している他のアナログ回路のアナログ動作サイクルにおいて当該一のアナログ回路のアナログ動作の開始を抑止する区間を特定するタイミング制御データに基づいてアナログ動作の開始が制御される。

タイミング制御データは一のアナログ回路にとってその動作中に他のアナログ回路が非同期で動作開始するすべてのタイミングについて影響を受けるタイミングを特定するから、アナログ電源を共通にする複数のアナログ回路の並列的な動作態様をそのタイミング制御データで決定することにより、非同期動作される一のアナログ回路で発生したノイズがアナログ電源経路を介して他のアナログ回路に回り込む虞を未然に防止することができる。したがって、高性能だがノイズの大きなＡＤ変換器などのアナログ回路を動作精度を劣化させること無く使用することが容易になる。

〔２〕項１のマイクロコンピュータにおいて、前記アナログユニットは前記タイミング制御データを書換え可能に保持する記憶回路（２０１，３００）を有する。アナログ回路の動作形態に即したタイミング制御データを用いることが容易になる。

〔３〕＜開始タイミングの集中制御＞項２のマイクロコンピュータ（１）において、前記アナログユニットは前記アナログ回路の動作開始タイミングを制御するタイミング制御回路(４７)を有する。前記タイミング制御回路は、前記複数のアナログ回路に対するアナログ動作の起動要求信号を入力し、先に起動したアナログ回路の動作開始タイミングを基準に後の起動要求信号による他のアナログ回路に対する動作開始タイミングをタイミング制御データ(ＴＣＤＡＴ)に基づいて決定する。アナログ回路の動作開始タイミングをタイミング制御回路によって集中的に制御する場合に好適である。

〔４〕＜タイマによる制御＞項３のマイクロコンピュータにおいて、前記タイミング制御回路は、動作が開始されたアナログ回路の動作サイクル毎に前記タイミング制御データが特定するアナログ回路の動作開始を抑止する区間を判別するためのタイマ回路（２１０〜２１２）と、前記タイマ回路で判別された区間においてＡＤ変換動作の起動要求信号に応答するアナログ動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路（２２０〜２２２、２３０〜２３２、２４０〜２４２）とを有する。このとき、前記タイミング制御データは、前記タイマ回路が計測する計数情報によって前記アナログ回路の動作開始を抑止する区間を特定するデータである。

〔５〕＜ステートによる制御＞項３のマイクロコンピュータにおいて、前記タイミング制御回路は、動作が開始されたアナログ回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するアナログ回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路（２５０〜２５２）と、一致を判別した期間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路（２２０〜２２２、２３０〜２３２、２４０〜２４２）とを有する。このとき、前記タイミング制御データは、前記アナログ回路の動作開始を抑止する動作ステートを特定するデータである。アナログ回路の動作ステートの情報を流用することができ、タイミング制御回路に規模の縮小に寄与する。

〔６〕＜キャリブレーション＞項３のマイクロコンピュータにおいて、前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、一のアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき当該一のアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をアナログ動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これにより、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができる。

〔７〕＜開始タイミングの分散制御＞項２のマイクロコンピュータ（２）において、前記アナログ回路は、アナログ動作の起動要求に対し他のアナログ回路の状態を参照して自立的にアナログ動作の開始タイミングを制御するタイミング制御回路（６３，６４，６６）を有する。前記タイミング制御回路は、自らのアナログ動作中にその動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すためのタイミング制御信号（３１０，３１１，３１２）を生成して出力すると共に、他のアナログ回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してアナログ回路の動作を開始する制御を行う。これによれば、マイクロコンピュータに搭載するアナログ回路の個数を増減する場合に設計変更すべき回路部分を項３に比べて少なくすることができ、マイクロコンピュータにおける機能拡張もしくは変更への対応が容易である。

〔８〕＜タイマによる制御＞項７のマイクロコンピュータにおいて、前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を特定するためのタイマ計数データとすることができ、このとき、前記タイミング制御回路は、アナログ動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、アナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する。

〔９〕＜ステートによる制御＞項７のマイクロコンピュータにおいて、前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データとすることができ、このとき、前記タイミング制御回路は、アナログ動作の開始に応答してアナログ回路の動作ステート毎に、それが前記タイミング制御データによって特定されるアナログ回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じてアナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する。

〔１０〕＜キャリブレーション＞項７のマイクロコンピュータにおいて、前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、自らのアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき自らのアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてアナログ動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これによれば、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができる。

〔１１〕＜半導体装置；開始タイミングの集中制御＞本発明の代表的な別の実施の形態に係る半導体装置は、並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路と、前記アナログ回路の動作開始タイミングを制御するタイミング制御回路とを有する。前記タイミング制御回路は、前記複数のアナログ回路に対するアナログ動作の起動要求信号を入力し、先に起動したアナログ回路の動作開始タイミングを基準に後の起動要求信号による他のアナログ回路に対する動作開始タイミングをタイミング制御データに基づいて決定する。

タイミング制御データで一のアナログ回路にとってその動作中に他のアナログ回路が非同期で動作開始するすべてのタイミングについて影響を受けるタイミングを特定することにより、非同期動作される一のアナログ回路で発生したノイズがアナログ電源経路を介して他のアナログ回路に回り込む虞を未然に防止することができる。タイミング制御回路による集中的な制御に好適である。

〔１２〕＜書き換え可能な制御データ＞項１１の半導体装置は、前記タイミング制御データを書き換え可能に記憶する記憶回路を有する。アナログ回路の動作形態に即したタイミング制御データを用いることが容易になる。

〔１３〕＜動作開始禁止期間の特定＞項１１の半導体装置において、前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止する区間を特定するためのデータである。このとき、前記タイミング制御回路は、先の起動要求信号に応答して起動したアナログ動作サイクルにおいて対応するタイミング制御データが示す禁止の区間に亘り後の起動要求信号に対応するアナログ回路の動作開始を抑止する。これにより、アナログ電源を共通にする複数のアナログ回路の並列的な動作態様をそのタイミング制御データで決定することがきる。

〔１４〕＜タイマによる制御＞項１３の半導体装置において、前記タイミング制御回路は、動作が開始されたアナログ回路の動作サイクル毎に前記タイミング制御データが特定するアナログ回路の動作開始を抑止する区間を判別するためのタイマ回路と、前記タイマ回路で判別された区間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路とを有する。

〔１５〕項１４の半導体装置において、前記タイミング制御データは、タイマ回路が計測する計数情報によって前記アナログ回路の動作開始を抑止する区間を特定するデータである。

〔１６〕＜ステートによる制御＞項１３の半導体装置において、前記タイミング制御回路は、動作が開始されたアナログ回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するアナログ回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路と、一致を判別した期間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路とを有する。

〔１７〕項１４の半導体装置において、前記タイミング制御データは、前記アナログ回路の動作開始を抑止する動作ステートを特定するデータである。

〔１８〕＜アナログ回路＞項１１の半導体装置において、前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号を処理する回路である。

〔１９〕＜逐次比較型ＡＤ変換器＞項１１の半導体装置において、前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号をディジタル信号に変換するＡＤ変換器である。

〔２０〕＜キャリブレーション＞項１２の半導体装置において、前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、一のアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき当該一のアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をアナログ動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これによれば、半導体装置を適用した実機に好適なタイミング制御テータを容易に取得することができる。

〔２１〕＜半導体装置；開始タイミングの分散制御＞本発明の代表的なさらに別の実施の形態に係る半導体装置は、並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路を有する。前記アナログ回路はアナログ動作の起動要求に対し、他のアナログ回路の状態を参照して自立的にアナログ動作の開始タイミングを制御するタイミング制御回路を有する。前記タイミング制御回路は、自らのアナログ動作中にその動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すためのタイミング制御信号を生成して出力すると共に、他のアナログ回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してアナログ回路の動作を開始する制御を行う。

タイミング制御データは一のアナログ回路にとってその動作中に他のアナログ回路が非同期で動作開始するすべてのタイミングについて影響を受けるタイミングを特定するから、アナログ電源を共通にする複数のアナログ回路の並列的な動作態様をそのタイミング制御データで決定することにより、非同期動作される一のアナログ回路で発生したノイズがアナログ電源経路を介して他のアナログ回路に回り込む虞を未然に防止することができる。半導体装置における機能拡張もしくは変更への設計上の対応が容易である。

〔２２〕＜タイミング制御データ＞項２１の半導体装置はタイミング制御データを書き換え可能に記憶する記憶回路を有し、前記タイミング制御データに基づいて前記タイミング制御信号を生成する。

〔２３〕＜タイマによる制御＞項２１の半導体装置において、前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を特定するためのタイマ計数データである。このとき、前記タイミング制御回路は、アナログ動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、アナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する。

〔２４〕＜ステートによる制御＞項２１の半導体装置において、前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データである。このとき、前記タイミング制御回路は、アナログ動作の開始に応答してアナログ回路の動作ステート毎に、それが前記タイミング制御データによって特定されるアナログ回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じてアナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する。

〔２５〕＜アナログ回路＞項２１の半導体装置において、前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号を処理する回路である。

〔２６〕＜逐次比較型ＡＤ変換器＞項２１の半導体装置において、前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号をディジタル信号に変換するＡＤ変換器である。

〔２７〕＜キャリブレーション＞項２２の半導体装置において、前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、自らのアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき自らのアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてアナログ動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これによれば、半導体装置を適用した実機に好適なタイミング制御テータを容易に取得することができる。

〔２８〕＜マイクロコンピュータ応用機器＞本発明の代表的なさらに別の実施の形態に係るマイクロコンピュータ応用機器（４００）は、マイクロコンピュータ（１，２）とそれによって制御されるターゲット機器（４０７，４０８）を有する。前記マイクロコンピュータは、ターゲット機器（４０７，４０８）からアナログ信号を入力してディジタル信号に変換するＡＤ変換ユニット（４３〜４６、５３〜５６）と、ＡＤ変換ユニットによる変換結果を用いて前記ターゲット機器を制御するプロセッシングユニット（１１，１２，１，３）とを有する。前記ＡＤ変換ユニットは、並列動作可能であって共通のアナログ電源端子に接続された複数個のＡＤ変換回路を有し、相互に一のＡＤ変換回路は、既にＡＤ変換動作を開始している他のＡＤ変換回路の変換動作サイクルにおいて当該一のＡＤ変換回路の変換動作の開始を抑止する区間を特定するタイミング制御データに基づいてＡＤ変換動作の開始が制御され、前記タイミング制御データを書換え可能に保持する記憶回路を有する。

タイミング制御データは一のＡＤ変換回路にとってその動作中に他のＡＤ変換回路が非同期で動作開始するすべてのタイミングについて影響を受けるタイミングを特定するから、アナログ電源を共通にする複数のＡＤ変換回路の並列的な動作態様をそのタイミング制御データで決定することにより、非同期動作される一のＡＤ変換回路で発生したノイズがアナログ電源経路を介して他のＡＤ変換回路に回り込む虞を未然に防止することができる。

〔２９〕＜開始タイミングの集中制御＞項２８のマイクロコンピュータ応用機器において、前記ＡＤ変換ユニットは前記ＡＤ変換回路の動作開始タイミングを制御するタイミング制御回路を有する。前記タイミング制御回路は、前記複数のＡＤ変換回路に対するＡＤ変換動作の起動要求信号を入力し、先に起動したＡＤ変換回路の動作開始タイミングを基準に後の起動要求信号による他のＡＤ変換回路に対する動作開始タイミングをタイミング制御データに基づいて決定する。ＡＤ変換回路の動作開始タイミングをタイミング制御回路によって集中的に制御する場合に好適である。

〔３０〕＜タイマによる制御＞項２９のマイクロコンピュータ応用機器において、前記タイミング制御回路は、動作が開始されたＡＤ変換回路の動作サイクル毎に前記タイミング制御データが特定するＡＤ変換回路の動作開始を抑止する区間を判別するためのタイマ回路と、前記タイマ回路で判別された区間においてＡＤ変換動作の起動要求信号に応答するＡＤ変換動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路とを有する。このとき、前記タイミング制御データは、前記タイマ回路が計測する計数情報によって前記ＡＤ変換回路の動作開始を抑止する区間を特定するデータである。

〔３１〕＜ステートによる制御＞項２９のマイクロコンピュータ応用機器において、前記タイミング制御回路は、動作が開始されたＡＤ変換回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するＡＤ変換回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路と、一致を判別した期間においてＡＤ変換動作の起動要求信号に応答するＡＤ変換動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路とを有する。このとき、前記タイミング制御データは、前記ＡＤ変換回路の動作開始を抑止する動作ステートを特定するデータである。

〔３２〕＜キャリブレーション＞項２９のマイクロコンピュータ応用機器において、前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、一のＡＤ変換回路の動作を起動した後に他のＡＤ変換回路の動作を起動したとき当該一のＡＤ変換回路による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をＡＤ変換動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これにより、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができる。

〔３３〕＜開始タイミングの分散制御＞項２８のマイクロコンピュータ応用機器において、前記ＡＤ変換回路はＡＤ変換動作の起動要求に対し、他のＡＤ変換回路の状態を参照して自立的にＡＤ変換動作の開始タイミングを制御するタイミング制御回路を有する。このとき、前記タイミング制御回路は、自らのＡＤ変換動作中にその動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を示すためのタイミング制御信号を生成して出力すると共に、他のＡＤ変換回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してＡＤ変換回路の動作を開始する制御を行う。これによれば、マイクロコンピュータにおける機能拡張もしくは変更への設計上の対応が容易である。

〔３４〕＜タイマ制御＞項３３のマイクロコンピュータ応用機器において、前記タイミング制御データは、ＡＤ変換回路のＡＤ変換動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を特定するためのタイマ計数データである。このとき、前記タイミング制御回路は、ＡＤ変換動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、ＡＤ変換動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する。

〔３５〕＜ステートによる制御＞項３３のマイクロコンピュータ応用機器において、前記タイミング制御データは、ＡＤ変換回路のＡＤ変換動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データである。このとき、前記タイミング制御回路は、ＡＤ変換動作の開始に応答してＡＤ変換回路の動作ステート毎に、それが前記タイミング制御データによって特定されるＡＤ変換回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じてＡＤ変換動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する。

〔３６〕＜キャリブレーション＞項３３のマイクロコンピュータ応用機器において、前記タイミング制御回路は、前記タイミング制御データを生成するためのキャリブレーション動作を制御する。前記キャリブレーション動作は、自らのＡＤ変換回路の動作を起動した後に他のＡＤ変換回路の動作を起動したとき自らのＡＤ変換回路による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてＡＤ変換動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である。これにより、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

［実施の形態１］
《マイクロコンピュータ》
図１には実施の形態１に係るマイクロコンピュータの構成が例示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１は、特に制限されないが、相補型ＭＯＳ集積回路などの半導体プロセス技術によって単結晶シリコンのような１個の半導体基板に半導体装置として形成される。

マイクロコンピュータ１はプログラム等が格納されたＲＯＭ１１、プログラムを実行するＣＰＵ１３、ＣＰＵ１３などのワーク領域にされるＲＡＭ１２をＣＰＵコアのようなプロセッシングユニットとして備え、プロセッシングユニットは命令バス１５とオペランドバス１６を分離して備える。クロック発生回路１４で生成されるクロック信号はマイクロコンピュータ1の内部同期動作に用いられる。

プロセッシングユニットは内部メインバス１７，１８にインタフェースされ、例えば内部メインバス１７は外部バスコントローラ(ＢＳＣ)２４を介してポート２５に接続されると共に、バスブリッジ２２を介して内部周辺バス２６にインタフェースされ、かつ内部周辺バス２３にインタフェースされる。内部メインバス１８もバスブリッジ２２を介して内部周辺バス２６にインタフェースされると共に、外部バスコントローラ(ＢＳＣ)２４を介してポート２５に接続され、かつ内部周辺バス２３にインタフェースされる。内部メインバス１８と内部周辺バス２３との間には、割り込みコントローラ（ＩＣＵ）１９、データトランスファコントローラ（ＤＴＣ）２０、及ぶダイレクトメモリアクセスコントローラ（ＤＭＡＣ）２１が配置される。

内部周辺バス２６には、例えば、データを電気的に書換え可能とされる不揮発性メモリであるデータフラッシュ３０、ウッチドッグタイマ（ＷＤＴ）３１、ＣＲＣ（Cyclic Redundancy Check）演算器３２、シリアルコミュニケーションインタフェース（ＳＣＩ）３３、16ビットタイマパルスユニット（ＴＰＵ）３４，３５、プログラマブルパルスジェネレータ（ＰＰＧ）３６，３７、8ビットタイマ（ＴＭＲ）３８，３９、コンペアマッチタイマ（ＣＭＴ）４０，４１、ＩＩＣバスインタフェース（ＲＩＩＣ）４２が接続され、その動作がＣＰＵ１３等による初期設定に従って制御される。

更にマイクロコンピュータ１はアナログ回路として、例えば内部周辺バス２６に夫々接続されたアナログ信号を入力してディジタル信号に変換するＡＤ変換器４３〜４６、別のＡＤ変換器４８及びディジタル信号を入力してアナログ信号に変換するＤＡ変換器４９を備える。ＡＤ変換器４３〜４６は並列動作可能な回路であり、ＡＤ変換動作によるノイズの影響を相互間で緩和するためのタイミング制御を行うタイミング制御回路としてのＡＤ変換器起動制御部４７が同じく内部周辺バス２６に接続され、ＣＰＵ１３等による初期設定に基づいて制御を行うようにされる。ＡＤ変換器４８は前記ＡＤ変換器４３〜４６とは並列動作されるものではないのでＡＤ変換器起動制御部４７による制御対象から除外される。実施の形態１では、ＡＤ変換器起動制御部４７は４個のＡＤ変換器４３〜４６を集中制御する。

《ＡＤ変換開始タイミング制御》
図２にはマイクロコンピュータ1におけるＡＤ変換器起動制御部４７によるＡＤ変換器４３〜４６の動作開始タイミング制御のための構成が例示される。特に制限されないが、以下の説明では理解を容易化するためにＡＤ変換器を原則的に４３，４４，４６の３個として説明する。

ＡＤ変換器起動制御部４７はＡＤ変換器４３〜４６に対するＡＤ変換動作の起動要求信号１２０，１２１，１３０，１３１，１４０，１４０を入力し、先に起動したＡＤ変換器の動作開始タイミングを基準に後の起動要求信号による他のＡＤ変換器に対する信号１２２，１３２，１４２による動作開始タイミングをタイミング制御データ（ＴＣＤＡＴ）に基づいて決定する。これにより、相互に一のＡＤ変換器は、既にＡＤ変換動作を開始している他のＡＤ変換器のアナログ動作サイクルにおいて当該一のＡＤ変換器のアナログ動作の開始を抑止する区間を特定するタイミング制御データ（ＴＣＤＡＴ）に基づいてＡＤ変換動作の開始が制御される。そのための詳細な構成を更に説明する。

ＡＤ変換器４３〜４６は共通のアナログ電源端子ＡＶＣＣ、ＡＶＳＳに接続されてアナログ電源電圧ＡＶＣＣとアナロググランド電圧ＡＶＳＳが供給される。

ＡＤ変換器４３は、特に制限されないが、逐次比較型の構成を備える。例えば、マルチプレクサ１０３にはインピーダンス変換回路３を介してアナログ入力電圧ＡＮ０〜ＡＮｎが供給され、選択されたアナログ入力電圧はサンプルホールド回路１０４にホールドされる。サンプルホールドされた電圧（サンプルホールド電圧）を判別するために、局部ＤＡ変換回路１００を備え、逐次比較レジスタ１０１が保有するディジタル値を局部ＤＡ変換回路１００で変換し、変換結果をコンパレータ１０５でサンプルホールド電圧と比較し、その比較結果に応じてコントロール回路１０６が逐次比較レジスタ１０１の対応ビットを決めるという操作が、順次最上位ビットより最下位ビットまで逐次行われ、最終的に逐次比較レジスタ１０１に得られたデータが変換結果として変換データ格納レジスタ１０２に保持される。コントロール回路１０６はサンプルホールド電圧のサンプルホールド動作と、逐次比較による比較動作を制御する。その動作制御はＣＰＵ１３などによるＡＤ変換制御レジスタ１０７に設定された各種制御データに従って行われる。変換データ格納レジスタ１０２及びＡＤ変換制御レジスタ１０７はモジュールデータバス１１１、バスインタフェース１０９を介して内部周辺バス２６にインタフェースされる。

ＡＤ変換動作は起動要求信号としてのＡＤ変換トリガ信号１２０、１２１、１２２、１２３によって指示される。何れのトリガ信号を用いるかはＡＤ変換器トリガマルチプレクサ１０８がＡＤ変換器制御レジスタ１０７の設定値に従って一つ選択する。起動トリガ信号１２３はＡＤ変換起動レジスタ１１０の変換イネーブルビットの設定に従って発生される。ＡＤ変換器トリガマルチプレクサ１０８により変換トリガ信号１２０，１２１，又は１２３が選択される場合はＡＤ変換器起動制御部４７によるタイミング制御を経ることなく当該トリガ信号のイネーブルによって直接ＡＤ変換動作が開始されることになり、これは、例えば、ＡＤ変換器起動制御部４７の制御による動作遅延時間を嫌って即座にＡＤ変換動作を開始しなければならない場合、ＡＤ変換器４３〜４６の内の一つだけが動作する状態を保証することができる場合、或いはＡＤ変換器４３〜４６を同期動作させる場合に有意とされる。

１２４はＡＤ変換器４３によるＡＤ変換動作の終了をＡＤ変換の起動要求元に通知するための割り込み信号である。ＡＤ変換器４４、４６では異なる参照符号１３４，１４４を附してある。１２５はＡＤ変換器起動制御部４７にＡＤ変換器４３のサンプルホールド動作の開始、及びそれに続く逐次比較動作の終了などを通知する信号を総称する。ＡＤ変換器４４、４６では異なる参照符号１３５，１４５を附してある。

その他のＡＤ変換器４４〜４６もＡＤ変換器４３と同様に構成されるのでその詳細な説明は省略する。相違点は夫々異なるＡＤ変換の変換トリガ信号が供給される。例えばＡＤ変換器４４には変換トリガ信号１３０，１３１，１３２，１３３が供給され、ＡＤ変換器４６には外部から変換トリガ信号１４０，１４１，１４２が供給される。

ＡＤ変換起動制御部４７はコントロール回路２００及びＡＤ変換起動制御レジスタ２０１を有し、ＡＤ変換起動制御レジスタ２０１はモジュールデータバス２０３、バスインタフェース２０２を介して内部周辺バス２６に接続され、ＣＰＵ１３などによって制御データがセットされる。そのなかに前記タイミング制御データＴＣＤＡＴが含まれる。

コントロール回路２００は前記ＡＤ変換トリガ信号１２０、１２１、１２３、１３０、１３１、１３２、１４０、１４１及び１４３と、信号１２５、１３５及び１４５を入力し、タイミング制御データＴＣＤＡＴに基づいて、ＡＤ変換トリガ信号１２２、１３２、１４２をＡＤ変換器４３、４４、４６に出力する。

《タイマカウンタによるタイミング制御》
図３にはコントロール回路２００の一例が示される。ＡＤ変換器４３，４４，４６毎にタイマカウンタ（ＴＭＲＣ）２１０，２１１，２１２が設けられる。タイマカウンタ２１０，２１１，２１２にはタイミング制御データＴＣＤＡＴがプリセットされる。タイミング制御データＴＣＤＡＴはＡＤ変換器４３〜４６に共通であっても個別であってもよい。タイミング制御データＴＣＤＡＴは、例えばＡＤ変換器のサンプリング及び逐次比較による変換からなるＡＤ変換サイクルを１から２０までのカウントサイクルに対応させたとき、ＡＤ変換サイクル中に他のＡＤ変換器のＡＤ変換動作が起動されるとアナログ電源経路などを介して伝播されるノイズによる無視し得ない影響を受ける期間を特定するデータである。例えば図４の例では、タイミング制御データＴＣＤＡＴはカウントサイクル１乃至４と、カウントサイクル１６乃至２０を指定するデータとされる。

タイミング制御データＴＣＤＡＴがプリセットされたタイマカウンタ２１０は、信号１２５によってＡＤ変換サイクルが開始されると値０からタイマカウンタ動作を開始し、タイミング制御データＴＣＤＡＴで指定されたタイマカウント値の区間においてローレベルにされる波形のタイマ出力信号を形成し、信号１２５によってＡＤ変換サイクルの終了が指示されるとタイマカウント値を値０に戻してタイマカウンタ動作を停止する。他のタイマカウンタ２１１，２１２も信号１３５，１４５に基づいて同様に動作される。したがって夫々のタイマカウンタ２１０，２１１，２１２の出力はそのローレベルの期間において他のＡＤ変換器の動作を禁止するという意味を有する。

アンドゲート２２０はタイマカウンタ２１１，２１２の出力の論理積を採り、アンドゲート２２１はタイマカウンタ２１０，２１２の出力の論理積を採り、アンドゲート２２２はタイマカウンタ２１０，２１１の出力の論理積を採る。アンドゲート２２０の出力はＡＤ変換器４４、４６のＡＤ変換動作との関係でＡＤ変換器４３のＡＤ変換動作の開始をハイレベルによって許可するという意味を有する。同様にアンドゲート２２１の出力はＡＤ変換器４３、４６のＡＤ変換動作との関係でＡＤ変換器４４のＡＤ変換動作の開始をハイレベルによって許可するという意味し、アンドゲート２２２の出力はＡＤ変換器４３、４４のＡＤ変換動作との関係でＡＤ変換器４６のＡＤ変換動作の開始をハイレベルによって許可するという意味を有する。

オアゲート２３０は変換トリガ信号１２０、１２１及び１２３の論理和を採り、この論理和信号と前記アンドゲート２２０の論理積信号はアンドゲート２４０で論理積演算され、その論理積結果が変換トリガ信号１２２としてＡＤ変換器４３に供給される。したがって、変換トリガ信号１２２は、変換トリガ信号１２０、１２１及び１２３の何れかによってＡＤ変換が要求されているとき、他のＡＤ変換器４４，４６の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされる。同様に、オアゲート２３１は変換トリガ信号１３０、１３１及び１３３の論理和を採り、この論理和信号と前記アンドゲート２２１の論理積信号はアンドゲート２４１で論理積演算され、その論理積結果が変換トリガ信号１３２としてＡＤ変換器４４に供給される。したがって、変換トリガ信号１３２は、変換トリガ信号１３０、１３１及び１３３の何れかによってＡＤ変換が要求されているとき、他のＡＤ変換器４３，４６の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされる。また、オアゲート２３２は変換トリガ信号１４０、１４１及び１４３の論理和を採り、この論理和信号と前記アンドゲート２２２の論理積信号はアンドゲート２４２で論理積演算され、その論理積結果が変換トリガ信号１４２としてＡＤ変換器４６に供給される。したがって、変換トリガ信号１４２は、変換トリガ信号１４０、１４１及び１４３の何れかによってＡＤ変換が要求されているとき、他のＡＤ変換器４３，４４の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされる。

図５には他のＡＤ変換器の動作中に自ＡＤ変換器の動作開始が抑制されるときの動作が例示される。他のＡＤ変換器の動作上ＡＤ変換動作の開始が禁止されて期間に自ＡＤ変換器の動作開始が変換器起動制御部４７に供給されても、当該禁止期間の経過を待って自ＡＤ変換器に変換開始が許可される。図６のように、禁止期間から外れたタイミングで自ＡＤ変換器の動作開始が変換器起動制御部４７に供給されたときは、待つことなく自ＡＤ変換器に変換開始が許可される。図７には他の複数のＡＤ変換器に関する変換禁止要求によって自ＡＤ変換器の変換開始タイミングが遅延されるときの動作が例示される。図７においてＡＤ変換器４４からの変換禁止に対応する信号は図３のタイマカウンタ２１１の出力に対応され、ＡＤ変換器４６からの変換禁止に対応する信号はタイマカウンタ２１２の出力に対応され、ＤＡ変換器４３への変換禁止はアンドゲート２２０の出力に対応される。

《ＡＤ変換ステートによるタイミング制御》
ＡＤ変換開始のタイミング制御はタイマカウンタ用いた場合に限定されずＡＤ変換ステートを用いて制御することも可能である。

図８にはＡＤ変換ステートを用いたコントロール回路２００ｍが例示される。この場合、図３のタイマカウンタ２１０，２１１，２１２に代えてコンパレータ（ＣＯＭＰ）２５０，２５１，２５２を採用する。タイミング制御データＴＣＤＡＴはタイマカウンタによるカウント値に代えてＡＤ変換ステートのステート番号を保持する。ＡＤ変換ステートとはＡＤ変換サイクルのサンプリングと逐次変換の内部動作若しくは内部制御の遷移状態を示す情報であり、例えば０から２０などのステート番後によって示される。コンパレータ２５０，２５１，２５２は、対応するＡＤ変換器４３，４４，４６から信号１２５，１３５，１４５として供給されるステート番号をタイミング制御データのステート番号と比較し、一致したステートでローレベルにされる波形の比較結果信号を形成する。その他は図３の場合と同じであり、その詳細な説明は省略する。ＡＤ変換ステートによるタイミング制御を採用する場合もタイマカウンタを用いた場合と同様の作用効果を奏する。

《キャリブレーション》
前記タイミング制御データはマイクロコンピュータ及びＡＤ変換器の設計データを用いてシミュレーション等によって生成することも可能である。本実施の形態ではタイミング制御回路４７がタイミング制御データを生成するキャリブレーション動作の制御機能を備える。前記キャリブレーション動作は、一のＡＤ変換器の動作を起動した後に他のＡＤ変換器の動作を起動したとき当該一のＡＤ変換器による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換器の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をＡＤ変換動作の開始を禁止する区間とするタイミング制御データを生成する。コントロール回路２００によるＡＤ変換器４３，４４，４６への逐次的なＡＤ変換動作の指示信号やＡＤ変換動作の結果信号は総称信号１２５、１３５、１４５の一部に含まれるものと理解されたい。

図９を用いて更に具体的に説明する。動作中のＡＤ変換器４３（unit0）が受ける影響を考える場合、他のＡＤ変換器４４（unit1）が与える影響、ＡＤ変換器４５（unit2）が与える影響、ＡＤ変換器４６が与える影響を夫々取得し、それらの結果を合成する。例えばＡＤ変換器４３（unit0）を動作させたとき、同じタイミングでＡＤ変換器４４（unit1）の動作を開始したときの影響、タイマカウントステート（又は変換ステート）を一つずらしたタイミングでＡＤ変換器４４の動作を開始したときの影響、タイマカウントステート（又は変換ステート）を二つずらしたタイミングでＡＤ変換器４４の動作を開始したときの影響、以下タイミングのずれが最大になるまでずらしてＡＤ変換器４４の動作を開始したときの影響を夫々求める。次に、ＡＤ変換器４３（unit0）に対する別のＡＤ変換器４５（unit2）の動作による影響を求め、最後にＡＤ変換器４３に対する別のＡＤ変換器４６の動作による影響を求める。それらの結果に対して論理和を求めることによってＡＤ変換器４３（unit0）に関するタイミング制御データを求めることができる。夫々のＡＤ変換器４３，４４，４５，４６が他のＡＤ変換器から影響を受ける態様が異なる場合には、夫々のＡＤ変換器４３，４４，４５，４６に対して他のＡＤ変換器から受ける影響を測定し、ＡＤ変換器毎に個別のタイミング制御データを生成する。

生成したタイミング制御テータはＡＤ変換起動制御レジスタ２１０に格納される。望ましくは、ＡＤ変換起動制御レジスタ２１０はフラッシュメモリのように電気的に書き換え可能な不揮発性メモリで構成されるのがよい。キャリブレーション処理を電源遮断の度にやり直す手間が省ける。

図１０にはキャリブレーション動作のフローチャートが示される。タイマカウントステート（又は変換ステート）のステート差を０（ｄ＝０）として(Ｓ１)、ＡＤ変換器０の変換動作を開始し(Ｓ２)、ｄステート後にＡＤ変換器１の変換動作を開始する(Ｓ３)。ＡＤ変換器０の変換結果をワーク領域などに格納する(Ｓ４)。変換結果の精度が目標値を満足しているか否かを判別し(Ｓ５)、満足していなければそのときのステート差ｄを記録する(Ｓ６)。満足していれば、ステート差ｄ＝ｄ＋１に更新して（Ｓ７，Ｓ８）、前記ステップを繰り返し、全ステート差で変換を完了するまで上記処理を行なう。

マイクロコンピュータ１が上記キャリブレーション制御機能を備えることにより、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができるようになる。

図１１及び図１２にはＡＤ変換動作の開始による影響が例示される。図１１はＡＤ変換器ＡＤＣ０が変換動作を開始した直後にＡＤ変換器ＡＤＣ１の動作を開始したときの状態を例示する。ＡＤ変換器はサンプリング動作から変換動作に移るとき大きなスイッチングノイズを生ずる場合があり、サンプリング動作を終了する時点でそのノイズの影響を受けることによってもはやそれを修正するためのサンプリング動作を継続することが出来ずに最終的に変換精度が大きく劣化する場合がある。図１２はサンプリング動作を開始するときに大きなスイッチングノイズを生ずる場合があり、変換動作を終了する時点でそのノイズの影響を受けることによってもはやそれを修正するための変換動作を継続することが出来ずに最終的に変換精度が大きく劣化する場合がある。

図１３には図１１及び図１２の場合のノイズを考慮したときに２個のＡＤ変換器を並列動作させるタイミング調整例が示される。unit0のＡＤ変換器とunit１のＡＤ変換器を考える。unit0のＡＤ変換器を動作させた後にunit1のＡＤ変換器を起動するのに所定ステート遅延させ、また、unit1のＡＤ変換器が起動された後に再度unit0のＡＤ変換器を起動するのに所定ステート遅延させ、更に、unit0のＡＤ変換器が起動された後に再度unit1のＡＤ変換器を起動するのに所定ステート遅延させることによって、ＡＤ変換動作に伴うノイズ放出タイミングがノイズに弱いタイミングに重ならないように調整することができる。

図１４にはＡＤ変換器の外部から変換トリガ信号が供給されない場合の例が示される。図２との相違点は変換トリガ１２０、１２１、１３０、１３１、１４０、１４１がなく、ＡＤ変換器４３〜４６にトリガマルチプレクサ１０８が設けられていない点であり、その他は同じである。ＡＤ変換器に対する変換トリガはＣＰＵ１３によるレジスタ１１０設定によって行われる。

以上説明した実施の形態によれば以下の作用効果がある。

タイミング制御データで一のＡＤ変換器にとってその動作中に他のＡＤ変換器が非同期で動作開始するすべてのタイミングについて影響を受けるタイミングを特定することにより、非同期動作される一のＡＤ変換器で発生したノイズがアナログ電源経路を介して他のＡＤ変換器に回り込む虞を未然に防止することができる。アナログ電源を共通にする複数のＡＤ変換器の並列的な動作態様をそのタイミング制御データで決定することがきる。

タイミング制御データを書き換え可能に記憶する記憶回路２０１を有することにより、ＡＤ変換器の動作形態に即したタイミング制御データを用いることが容易になる。

キャリブレーション機能を備えるから、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができる。

［実施の形態２］
《マイクロコンピュータ》
図１５には実施の形態２に係るマイクロコンピュータの構成が例示される。同図に示されるマイクロコンピュータ（ＭＣＵ）２は、特に制限されないが、相補型ＭＯＳ集積回路などの半導体プロセス技術によって単結晶シリコンのような１個の半導体基板に半導体装置として形成される。図1に示されるマイクロコンピュータとの相違点は、ＡＤ変換器４３〜４６及びＡＤ変換器起動制御部４７の代わりに夫々ＡＤ変換器起動制御部６３〜６６を備えたＡＤ変換器５３〜５６を設けた点である。図２と同様野構成には同じ参照符号を附してその詳細な説明を省略する。

《ＡＤ変換開始タイミング制御》
図１６にはＡＤ変換器起動制御部６３〜６６を備えたＡＤ変換器５３〜５６の詳細が例示される。特に制限されないが、以下の説明では理解を容易化するためにＡＤ変換器を原則的に５３，５４，５６の３個として説明する。

夫々タイミング制御回路としてのＡＤ変換器起動制御部６３〜６６はトリガマルチプレクサ３０４を介して供給されるアナログ動作の起動要求に対し、他のＡＤ変換器の状態を参照して自立的にＡＤ変換動作の開始タイミングを制御する。要するに、ＡＤ変換器起動制御部６３〜６６は、自らのＡＤ変換動作中にその動作サイクルにおいて他のＡＤ変換器のアナログ動作の開始を禁止又は許可する区間を示すためのタイミング制御信号３１０，３１１，３１２をタイミング制御データＴＣＤＡＴに基づいて生成して出力すると共に、他のＡＤ変換器の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してアナログ回路の動作を開始する制御を行う。これにより、相互に一のＡＤ変換器は、既にＡＤ変換動作を開始している他のＡＤ変換器のアナログ動作サイクルにおいて当該一のＡＤ変換器のアナログ動作の開始を抑止する区間を特定するタイミング制御データ（ＴＣＤＡＴ）に基づいてＡＤ変換動作の開始が制御される。そのための詳細な構成を更に説明する。

ＡＤ変換器５３，５４，５６における逐次比較によるＡＤ変換動作に必要な図２と同様の構成には同じ参照符号を附してその詳細な説明を省略する。

ＡＤ変換器５３のＡＤ変換動作は起動要求信号としてＡＤ変換トリガ信号１２０，１２１，１２３によって指示され、それらはレジスタ１１０の設定に従ってトリガマルチプレクサ３０４で選択される。同様に、ＡＤ変換器５４のＡＤ変換動作は起動要求信号としてＡＤ変換トリガ信号１３０，１３１，１３３によって指示され、それらはレジスタ１１０の設定に従ってトリガマルチプレクサ３０４で選択される。ＡＤ変換器５６も同様である。

ＡＤ変換起動制御部６３〜６６は対応するコントロール回路１６０に配置される。コントロール回路１６０は逐次比較によるＡＤ変換動作を制御する前記コントロール回路１０６と同様の機能を備えると共に、ＡＤ変換起動制御機能を有する。ＡＤ変換起動制御部６３〜６６が用いるタイミング制御データＴＣＤＡＴは起動制御レジスタ３００が保持する。起動制御レジスタ３００はモジュールデータバス１１１、バスインタフェース１０９を介して内部周辺バス２６に接続され、ＣＰＵ１３などによって制御データがセットされる。

タイミング制御データＴＣＤＡＴは、ＡＤ変換器のサンプリング及び逐次比較による変換からなるＡＤ変換サイクルを１から２０までのカウントサイクルに対応させたとき、ＡＤ変換サイクル中に他のＡＤ変換器のＡＤ変換動作が起動されるとアナログ電源経路などを介して伝播されるノイズによる無視し得ない影響を受ける期間を特定するデータである。例えば図４の例では、タイミング制御データＴＣＤＡＴはカウントサイクル１乃至４と、カウントサイクル１６乃至２０を指定するデータとされる。

ＡＤ変換起動制御部６３は起動禁止制御部３０２と起動制御部３０３を備える。起動制御部３０３は自起動許可信号３２０がイネーブルにされていることを条件にトリガマルチプレクサからＡＤ変換トリガ信号が供給されることによりＡＤ変換動作を開始させる。

起動禁止制御部３０２は、例えばタイミング制御データＴＣＤＡＴがプリセットされたタイマカウンタによって構成され、ＡＤ変換サイクルが開始されると値０からタイマカウンタ動作を開始し、タイミング制御データＴＣＤＡＴで指定されたタイマカウント値の区間においてローレベルにされる波形の他起動許可信号３１０を形成し、ＡＤ変換サイクルの終了が指示されるとタイマカウント値を値０に戻してタイマカウンタ動作を停止する。したがって夫々のＡＤ変換器５３，５４，５６の起動禁止制御部３０２の出力３１０，３１１，３１２はそのローレベルの期間において他のＡＤ変換器の動作を禁止、即ち、そのハイレベルの期間において他のＡＤ変換器の動作を許可するという意味を有する。

自起動許可信号３２０は他のＡＤ変換器５４，５６の他起動許可信号３１１、３１２をアンドゲート３３０で論理積を採った信号とされる。同様に、自起動許可信号３２１は他のＡＤ変換器５３，５６の他起動許可信号３１０、３１２をアンドゲート３３１で論理積を採った信号とされ、自起動許可信号３２２は他のＡＤ変換器５３，５４の他起動許可信号３１０、３１１をアンドゲート３３２で論理積を採った信号とされる。

したがって、自起動信号３２０は他のＡＤ変換器５４，５６の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされる。同様に、自起動信号３２１は他のＡＤ変換器５３，５６の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされ、自起動信号３２２は他のＡＤ変換器５３，５４の動作上無視し得ないノイズが発生しないタイミングで変換イネーブルにされる。

《ＡＤ変換ステートによるタイミング制御》
ＡＤ変換開始のタイミング制御はタイマカウンタ用いた場合に限定されずＡＤ変換ステートを用いて制御することも可能である。例えば起動禁止制御部３０２をタイマカウンタではなくコンパレータ（ＣＯＭＰ）によって構成し、タイミング制御データＴＣＤＡＴにはタイマカウンタによるカウント値に代えてＡＤ変換ステートのステート番号を保持させる。起動禁止制御部３０２は、開始されたＡＤ変換動作におけるステート番号をタイミング制御データＴＣＤＡＴのステート番号と比較し、一致したステートでローレベルにされる波形の比較結果信号を形成する。その他は図１６の場合と同じであり、その詳細な説明は省略する。ＡＤ変換ステートによるタイミング制御を採用する場合もタイマカウンタを用いた場合と同様の作用効果を奏する。

《キャリブレーション》
前記タイミング制御データＴＣＤＡＴはマイクロコンピュータ及びＡＤ変換器の設計データを用いてシミュレーション等によって生成することも可能である。本実施の形態ではタイミング制御回路としてのＡＤ変換起動制御部６３〜６６がタイミング制御データを生成するキャリブレーション動作の制御機能を備える。前記キャリブレーション動作は、一のＡＤ変換器の動作を起動した後に他のＡＤ変換器の動作を起動したとき当該一のＡＤ変換器による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換器の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をＡＤ変換動作の開始を禁止する区間とするタイミング制御データを生成する動作である。キャリブレーション動作において一のＡＤ変換器が他のＡＤ変換器の変換動作を起動するための起動信号は図１６には図示が省略されており、図１７において参照符号３４１〜３４２によってその起動信号を図示してある。ＡＤ変換器５５に関する起動信号については図示を省略してある。３４０はＡＤ変換起動制御部６３が他のＡＤ変換器５４，５６の夫々に個別にＡＤ変換動作の起動を指示する起動信号、３４１はＡＤ変換起動制御部６４が他のＡＤ変換器５３，５６の夫々に個別にＡＤ変換動作の起動を指示する起動信号、３４２はＡＤ変換起動制御部６６が他のＡＤ変換器５３，５４の夫々に個別にＡＤ変換動作の起動を指示する起動信号である。

キャリブレーション動作は図９で説明したとの同様に制御される。例えば動作中のＡＤ変換器５３（unit0）が受ける影響を考える場合、他のＡＤ変換器５４が与える影響、ＡＤ変換器５５が与える影響、ＡＤ変換器５６が与える影響を夫々取得し、それらの結果を合成する。具体的には、ＡＤ変換器５３を動作させたとき、同じタイミングで起動信号３４０によりＡＤ変換器５４の変換動作を開始したときの影響、タイマカウントステート（又は変換ステート）を一つずらしたタイミングで起動信号３４０によりＡＤ変換器５４の動作を開始したときの影響、タイマカウントステート（又は変換ステート）を二つずらしたタイミングで起動信号３４０によりＡＤ変換器５４の動作を開始したときの影響、以下タイミングのずれが最大になるまでずらしてＡＤ変換器５４の動作を開始したときの影響を夫々求める。次に、ＡＤ変換器５３に対する別のＡＤ変換器５５の動作による影響を求め、最後にＡＤ変換器５３に対する更に別のＡＤ変換器５６の動作による影響を求める。それらの結果に対して論理和を求めることによってＡＤ変換器５３に関するタイミング制御データを求めることができる。夫々のＡＤ変換器５３，５４，５５，５６が他のＡＤ変換器から影響を受ける態様が異なる場合には、夫々のＡＤ変換器５３，５４，５５，５６に対して他のＡＤ変換器から受ける影響を測定し、ＡＤ変換器毎に個別のタイミング制御データを生成する。夫々のＡＤ変換起動制御部６３，６４，６５，６６によるキャリブレーション処理は先に説明した図１０のフローチャートに示される手順と同様に行われる。

夫々のＡＤ変換起動制御部６３，６４，６５，６６が生成したタイミング制御テータＴＣＤＡＴは対応する起動制御レジスタ３００に格納される。望ましくは、起動制御レジスタ３００はフラッシュメモリのように電気的に書き換え可能な不揮発性メモリで構成されるのがよい。キャリブレーション処理を電源遮断の度にやり直す手間が省ける。

マイクロコンピュータ１が上記キャリブレーション制御機能を備えることにより、マイクロコンピュータを適用した実機に好適なタイミング制御テータを容易に取得することができるようになる。

図１８にはＡＤ変換器の外部から変換トリガ信号が供給されない場合の例が示される。図１６との相違点は変換トリガ１２０、１２１、１３０、１３１、１４０、１４１がなく、ＡＤ変換器５３〜５６にトリガマルチプレクサ３０４が設けられていない点であり、その他は同じである。ＡＤ変換器に対する変換トリガはＣＰＵ１３によるレジスタ１１０設定によって行われる。

以上説明した実施の形態２においても実施の形態１と同様の作用効果を得ることができる。

［実施の形態３］
《マイクロコンピュータ応用機器》
図１９には上記マイクロコンピュータを適用しマイクロコンピュータ応用機器として冷蔵庫の構成が例示される。冷蔵庫４００は、マイクロコンピュータ１（２）及びそれによって制御されるターゲット機器を有する。ターゲット機器は、例えばＬＥＤ表示パネル４０１、入力キー４０２、冷蔵庫内のファンを回転させるモータ４０３のモータドライバ４０４、冷蔵庫の冷凍機を駆動するモータ４０５のモータドライバ４０６、冷蔵室の温度センサ４０７、及び冷凍室の温度センサ４０８等とされ、それらは冷蔵庫の筐体に収容されている。ＬＥＤ表示パネル４０１、入力用テンキー４０２、モータドライバ４０４、及びモータドライバ４０６はマイクロコンピュータ１（２）のポート２５に接続され、マイクロコンピュータ１（２）のＣＰＵ１３などを用いてデータ処理された表示データの出力、入力キーからの設定データの入力、モードドライバ４０４，４０６への駆動信号の出力が行われる。温度センサ４０７によるアナログ温度検出信号はＡＤ変換器４３（５３）に供給され、温度センサ４０８によるアナログ温度検出信号はＡＤ変換器４４（５４）に供給される。タイミング制御回路４７（６３、６４，６５，６６）が実現する前述のタイミング制御により、ＡＤ変換器４３（５３）、４４（５４）は並列的なＡＤ変換動作に際して先のＡＤ変換動作がその後に起動されるＡＤ変換動作の起動によるノイズの影響を受け難くされているので、冷蔵庫や冷凍庫の温度検出に高い精度を維持して、優れた冷蔵及び冷凍機能の達成に資することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、マイクロコンピュータは組み込み機器の制御に汎用的に利用されるものに限定されず、暗号化復号、画像処理、音声処理、通信処理などの処理に専用化されるものであってもよい。マイクロコンピュータのオンチップ回路やバス構成などは上記実施の形態に限定されず適宜変更可能である。搭載するＡＤ変換器の数も適宜変更可能である。複数のＡＤ変換器のアナログ入力は専用化されたものに限定されず共通化されたものであってもよい。また、１個のＡＤ変換器は複数のＡＤ変換チャネルを有する構成に限定されず、単チャンネルであってもよい。ＡＤ変換器は逐次比較型に制限されず、並列比較型、デルタシグマ型、２重積分型など、その他の変換形式を有するものであってもよい。コントロール回路２００，２００ｍの処理をソフトウェア処理に大きく依存させることも可能である。キャリブレーション処理に用いるアナログ電圧は外部からアナログマルチプレクサに供給しても良いが、キャリブレーション動作に専用の基準電圧発生回路を備え、これによって発生される基準電圧をアナログ電圧として用いてもよい。

更にアナログ回路はＡＤ変換器に限定されず、ＤＡ変換器、アナログフィルタ、アナログ信号処理回路などであってもよい。半導体装置は１チップのマイクロコンピュータに限定されず、マルチチップであってもよく、計測用、或いはシステムオンチップの種々の半導体集積回路であってよい。マイクロコンピュータ応用機器は冷蔵庫に限らず、民生用、産業用を問わず種々の電子機器に適用することが可能である。

１ マイクロコンピュータ（ＭＣＵ）
１３ ＣＰＵ
４３〜４６ ＡＤ変換器
４７ ＡＤ変換器起動制御部
ＴＣＤＡＴ タイミング制御データ
ＡＶＣＣ、ＡＶＳＳ アナログ電源端子
ＡＮ０〜ＡＮｎ アナログ入力電圧
１２０、１２１、１２３、１３０、１３１、１３２、１４０、１４１、１４３ ＡＤ変換トリガ信号
４７ ＡＤ変換起動制御部
２００ コントロール回路
２０１ ＡＤ変換起動制御レジスタ２０１
１２５、１３５、１４５ ＡＤ変換器とＡＤ変換起動制御部との間の制御用信号
２１０，２１１，２１２ タイマカウンタ（ＴＭＲＣ）
２５０，２５１，２５２ コンパレータ（ＣＯＭＰ）
２ マイクロコンピュータ
６３〜６６ ＡＤ変換器起動制御部
５３〜５６ ＡＤ変換器
３００ 起動制御レジスタ
３０２ 起動禁止制御部
３０３ 輝度言う制御部
３１０，３１１，３１２ 他起動許可のためのタイミング制御信号
３２０，３２１，３２２ 自起動許可のためのタイミング制御信号
４００ 冷蔵庫
４０７，４０８ 温度センサ

Claims (25)

1. アナログ信号を入力して処理するアナログユニットとプロセッシングユニットとを有するマイクロコンピュータであって、
   前記アナログユニットは、並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路を有し、相互に一のアナログ回路は、既にアナログ動作を開始している他のアナログ回路のアナログ動作サイクルにおいて当該一のアナログ回路のアナログ動作の開始を抑止する区間を特定するタイミング制御データに基づいてアナログ動作の開始が制御され、
   前記アナログユニットは、前記タイミング制御データを書換え可能に保持する記憶回路と、前記アナログ回路の動作開始タイミングを制御するタイミング制御回路とを有し、
   前記タイミング制御回路は、前記複数のアナログ回路に対するアナログ動作の起動要求信号を入力され、先に起動したアナログ回路の動作開始タイミングを基準に後の起動要求信号による他のアナログ回路に対する動作開始タイミングをタイミング制御データに基づいて決定し、
   前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
   前記キャリブレーション動作は、一のアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき当該一のアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をアナログ動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、マイクロコンピュータ。
2. 前記タイミング制御回路は、動作が開始されたアナログ回路の動作サイクル毎に前記タイミング制御データが特定するアナログ回路の動作開始を抑止する区間を判別するためのタイマ回路と、前記タイマ回路で判別された区間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路とを有し、
   前記タイミング制御データは、前記タイマ回路が計測する計数情報によって前記アナログ回路の動作開始を抑止する区間を特定するデータである、請求項１記載のマイクロコンピュータ。
3. 前記タイミング制御回路は、動作が開始されたアナログ回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するアナログ回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路と、一致を判別した期間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路とを有し、
   前記タイミング制御データは、前記アナログ回路の動作開始を抑止する動作ステートを特定するデータである、請求項１記載のマイクロコンピュータ。
4. アナログ信号を入力して処理するアナログユニットとプロセッシングユニットとを有するマイクロコンピュータであって、
   前記アナログユニットは、並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路を有し、相互に一のアナログ回路は、既にアナログ動作を開始している他のアナログ回路のアナログ動作サイクルにおいて当該一のアナログ回路のアナログ動作の開始を抑止する区間を特定するタイミング制御データに基づいてアナログ動作の開始が制御され、
   前記アナログユニットは、前記タイミング制御データを書換え可能に保持する記憶回路を有し、
   前記当該一のアナログ回路は、アナログ動作の起動要求に対し他のアナログ回路の状態を参照して自立的にアナログ動作の開始タイミングを制御するタイミング制御回路を有し、
   前記タイミング制御回路は、前記当該一のアナログ回路のアナログ動作中にその動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すためのタイミング制御信号を生成して出力すると共に、他のアナログ回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定して前記当該一のアナログ回路の動作を開始する制御を行い、
   前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
   前記キャリブレーション動作は、自らのアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき自らのアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてアナログ動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、マイクロコンピュータ。
5. 前記タイミング制御データは、前記当該一のアナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を特定するためのタイマ計数データであり、
   前記タイミング制御回路は、前記当該一のアナログ回路のアナログ動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、前記他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する、請求項４記載のマイクロコンピュータ。
6. 前記タイミング制御データは、前記当該一のアナログ回路のアナログ動作サイクルにおいて前記他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データであり、
   前記タイミング制御回路は、前記当該一のアナログ回路のアナログ動作の開始に応答して前記当該一のアナログ回路の動作ステート毎に、それが前記タイミング制御データによって特定される前記他のアナログ回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じて前記他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する、請求項４記載のマイクロコンピュータ。
7. 並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路と、前記アナログ回路の動作開始タイミングを制御するタイミング制御回路と、前記タイミング制御データを書き換え可能に記憶する記憶回路とを有する半導体装置であって、
   前記タイミング制御回路は、前記複数のアナログ回路に対するアナログ動作の起動要求信号を入力し、先に起動したアナログ回路の動作開始タイミングを基準に後の起動要求信号による他のアナログ回路に対する動作開始タイミングをタイミング制御データに基づいて決定し、
   前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
   前記キャリブレーション動作は、一のアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき当該一のアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をアナログ動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、半導体装置。
8. 前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止する区間を特定するためのデータであり、
   前記タイミング制御回路は、先の起動要求信号に応答して起動したアナログ動作サイクルにおいて対応するタイミング制御データが示す禁止の区間に亘り後の起動要求信号に対応するアナログ回路の動作開始を抑止する、請求項７記載の半導体装置。
9. 前記タイミング制御回路は、動作が開始されたアナログ回路の動作サイクル毎に前記タイミング制御データが特定するアナログ回路の動作開始を抑止する区間を判別するためのタイマ回路と、前記タイマ回路で判別された区間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路とを有する、請求項８記載の半導体装置。
10. 前記タイミング制御データは、タイマ回路が計測する計数情報によって前記アナログ回路の動作開始を抑止する区間を特定するデータである、請求項９記載の半導体装置。
11. 前記タイミング制御回路は、動作が開始されたアナログ回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するアナログ回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路と、一致を判別した期間においてアナログ動作の起動要求信号に応答するアナログ動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路とを有する、請求項８記載の半導体装置。
12. 前記タイミング制御データは、前記アナログ回路の動作開始を抑止する動作ステートを特定するデータである、請求項１１記載の半導体装置。
13. 前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号を処理する回路である、請求項７記載の半導体装置。
14. 前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号をディジタル信号に変換するＡＤ変換器である、請求項７記載の半導体装置。
15. 並列動作可能であって共通のアナログ電源端子に接続された複数個のアナログ回路を有する半導体装置であって、
    前記アナログ回路はアナログ動作の起動要求に対し、他のアナログ回路の状態を参照して自立的にアナログ動作の開始タイミングを制御するタイミング制御回路を有し、
    前記タイミング制御回路は、自らのアナログ動作中にその動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を示すためのタイミング制御信号を生成して出力すると共に、他のアナログ回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してアナログ回路の動作を開始する制御を行い、
    タイミング制御データを書き換え可能に記憶する記憶回路を備え、
    前記タイミング制御回路は前記タイミング制御データに基づいて前記タイミング制御信号を生成し、
    前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
    前記キャリブレーション動作は、自らのアナログ回路の動作を起動した後に他のアナログ回路の動作を起動したとき自らのアナログ回路による動作結果と目標値との誤差を蓄積する動作を、他のアナログ回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてアナログ動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、半導体装置。
16. 前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を特定するためのタイマ計数データであり、
    前記タイミング制御回路は、アナログ動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、アナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する、請求項１５記載の半導体装置。
17. 前記タイミング制御データは、アナログ回路のアナログ動作サイクルにおいて他のアナログ回路のアナログ動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データであり、
    前記タイミング制御回路は、アナログ動作の開始に応答してアナログ回路の動作ステート毎に、それが前記タイミング制御データによって特定されるアナログ回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じてアナログ動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する、請求項１５記載の半導体装置。
18. 前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号を処理する回路である、請求項１５記載の半導体装置。
19. 前記アナログ回路は、アナログ信号をサンプリングし、サンプリングしたアナログ信号をディジタル信号に変換するＡＤ変換器である、請求項１５記載の半導体装置。
20. マイクロコンピュータとそれによって制御されるターゲット機器を有するマイクロコンピュータ応用機器であって、
    前記マイクロコンピュータは、ターゲット機器からアナログ信号を入力してディジタル信号に変換するＡＤ変換ユニットと、ＡＤ変換ユニットによる変換結果を用いて前記ターゲット機器を制御するプロセッシングユニットとを有し、
    前記ＡＤ変換ユニットは、並列動作可能であって共通のアナログ電源端子に接続された複数個のＡＤ変換回路を有し、相互に一のＡＤ変換回路は、既にＡＤ変換動作を開始している他のＡＤ変換回路の変換動作サイクルにおいて当該一のＡＤ変換回路の変換動作の開始を抑止する区間を特定するタイミング制御データに基づいてＡＤ変換動作の開始が制御され、前記タイミング制御データを書換え可能に保持する記憶回路を有し、
    前記ＡＤ変換ユニットは前記ＡＤ変換回路の動作開始タイミングを制御するタイミング制御回路を有し、
    前記タイミング制御回路は、前記複数のＡＤ変換回路に対するＡＤ変換動作の起動要求信号を入力し、先に起動したＡＤ変換回路の動作開始タイミングを基準に後の起動要求信号による他のＡＤ変換回路に対する動作開始タイミングをタイミング制御データに基づいて決定し、
    前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
    前記キャリブレーション動作は、一のＡＤ変換回路の動作を起動した後に他のＡＤ変換回路の動作を起動したとき当該一のＡＤ変換回路による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間を求め、この区間をＡＤ変換動作の開始を禁止する区間とするタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、マイクロコンピュータ応用機器。
21. 前記タイミング制御回路は、動作が開始されたＡＤ変換回路の動作サイクル毎に前記タイミング制御データが特定するＡＤ変換回路の動作開始を抑止する区間を判別するためのタイマ回路と、前記タイマ回路で判別された区間においてＡＤ変換動作の起動要求信号に応答するＡＤ変換動作の開始を抑止し、前記タイマ回路による当該区間からの逸脱の判別を待って前記抑止を解除する論理回路とを有し、
    前記タイミング制御データは、前記タイマ回路が計測する計数情報によって前記ＡＤ変換回路の動作開始を抑止する区間を特定するデータである、請求項２０記載のマイクロコンピュータ応用機器。
22. 前記タイミング制御回路は、動作が開始されたＡＤ変換回路の動作ステートを識別し、識別した動作ステートが、前記タイミング制御データが特定するＡＤ変換回路の動作開始を抑止する動作ステートに一致するか否かを判別する判定回路と、一致を判別した期間においてＡＤ変換動作の起動要求信号に応答するＡＤ変換動作の開始を抑止し、不一致の判別を待って前記抑止を解除する論理回路とを有し、
    前記タイミング制御データは、前記ＡＤ変換回路の動作開始を抑止する動作ステートを特定するデータである、請求項２０記載のマイクロコンピュータ応用機器。
23. マイクロコンピュータとそれによって制御されるターゲット機器を有するマイクロコンピュータ応用機器であって、
    前記マイクロコンピュータは、ターゲット機器からアナログ信号を入力してディジタル信号に変換するＡＤ変換ユニットと、ＡＤ変換ユニットによる変換結果を用いて前記ターゲット機器を制御するプロセッシングユニットとを有し、
    前記ＡＤ変換ユニットは、並列動作可能であって共通のアナログ電源端子に接続された複数個のＡＤ変換回路を有し、相互に一のＡＤ変換回路は、既にＡＤ変換動作を開始している他のＡＤ変換回路の変換動作サイクルにおいて当該一のＡＤ変換回路の変換動作の開始を抑止する区間を特定するタイミング制御データに基づいてＡＤ変換動作の開始が制御され、前記タイミング制御データを書換え可能に保持する記憶回路を有し、
    前記ＡＤ変換回路はＡＤ変換動作の起動要求に対し、他のＡＤ変換回路の状態を参照して自立的にＡＤ変換動作の開始タイミングを制御するタイミング制御回路を有し、
    前記タイミング制御回路は、自らのＡＤ変換動作中にその動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を示すためのタイミング制御信号を生成して出力すると共に、他のＡＤ変換回路の夫々が出力する前記タイミング制御信号のいずれによっても動作開始が許可される区間に限定してＡＤ変換回路の動作を開始する制御を行い、
    前記タイミング制御回路は前記タイミング制御データを生成するためのキャリブレーション動作を制御し、
    前記キャリブレーション動作は、自らのＡＤ変換回路の動作を起動した後に他のＡＤ変換回路の動作を起動したとき自らのＡＤ変換回路による動作結果と目標値との誤差を蓄積する動作を、他のＡＤ変換回路の起動タイミングを順次ずらしながら繰り返し、それによって得られた複数の誤差と対応する起動タイミングとの関係から所定の誤差を生ずる起動タイミングの区間に基づいてＡＤ変換動作の開始を禁止する区間を決めてタイミング制御データを生成し、生成したタイミング制御テータを前記記憶回路に格納する処理である、マイクロコンピュータ応用機器。
24. 前記タイミング制御データは、ＡＤ変換回路のＡＤ変換動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を特定するためのタイマ計数データであり、
    前記タイミング制御回路は、ＡＤ変換動作の開始に応答して前記タイミング制御データに基づくタイマ動作を開始して、ＡＤ変換動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成するタイマ回路を有する、請求項２３記載のマイクロコンピュータ応用機器。
25. 前記タイミング制御データは、ＡＤ変換回路のＡＤ変換動作サイクルにおいて他のＡＤ変換回路のＡＤ変換動作の開始を禁止又は許可する区間を動作ステートによって特定するためのステート識別データであり、
    前記タイミング制御回路は、ＡＤ変換動作の開始に応答してＡＤ変換回路の動作ステート毎に、それが前記タイミング制御データによって特定されるＡＤ変換回路の動作開始を許可するか否かを判別し、夫々の判別結果に応じてＡＤ変換動作の開始を禁止又は許可する区間を示すタイミング制御信号を生成する、請求項２３記載のマイクロコンピュータ応用機器。

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