JP2001111559A - 通信調停システム - Google Patents

Abstract

(57)【要約】 【課題】 通信調停システムにおいて、システム全体と
してアクセス要求に応じた処理の遅れを小さく抑える。 【解決手段】 第１ＥＣＵのシリアルＩ／Ｏコントロー
ラは、第３ＥＣＵからのアクセス要求に応じた処理を実
行している途中に第２ＥＣＵからのアクセス要求を受信
したとき、両アクセス要求が共にＡ／Ｄ変換要求ならば
(S202:YES)、第３ＥＣＵからのＡ／Ｄ変換要求に応じた
処理を開始してからの経過時間ｔと予め定めた一定時間
Ｔとを比較し(S206)、経過時間ｔが一定時間Ｔ未満であ
れば(S206:YES)、第２ＥＣＵからのＡ／Ｄ変換要求に応
じた処理を優先させるが(S207〜S210)、経過時間ｔが一
定時間Ｔ以上であれば(S206:NO)、第３ＥＣＵからのＡ
／Ｄ変換要求に応じた処理を終了させた後第２ＥＣＵか
らのＡ／Ｄ変換要求に応じた処理を行う(S203〜S204)。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１ＥＣＵの入出
力装置に対するアクセス要求が第２ＥＣＵ又は第３ＥＣ
Ｕから通信によりなされるように構成され、優先順位の
高い第２ＥＣＵからのアクセス要求と優先順位の低い第
３ＥＣＵからのアクセス要求が重複したときにはその優
先順位にしたがって第２ＥＣＵからのアクセス要求に応
じた処理を優先して実行する通信調停システムに関す
る。

【０００２】

【従来の技術】従来、装置部品の削減や基板面積の低減
を図ることを目的として、複数のＥＣＵで入出力装置
（例えばＡ／Ｄ変換器や入出力バッファ等）を共有する
システムが提案されている。

【０００３】例えば特開平８−２４９０２１号には、図
９に示すように第１〜第３ＥＣＵ６００、７００、８０
０で１セットの入出力装置６０６（Ａ／Ｄ変換器、入力
バッファ、出力バッファ等）を共有する通信調停システ
ムが開示されている。このシステムでは、第１ＥＣＵ６
００は、入出力装置６０６、通信調停回路６０９、及び
２つのシリアル通信回路６１０、６１０’を備え、第２
ＥＣＵ７００及び第３ＥＣＵ８００は、それぞれＤＭＡ
（ダイナミックメモリアクセス）回路７０９、８０９及
びシリアル通信回路７１０、８１０を備えている。第１
ＥＣＵ６００の通信調停回路６０９は、第２ＥＣＵ７０
０及び第３ＥＣＵ８００からの入出力装置６０６へのア
クセス要求を代行する。また、両シリアル通信回路６１
０、７１０間又は両シリアル通信回路６１０’、８１０
間では、シフトクロックＳＣＬＫに基づいて互いのデー
タ（シリアル送信データＳＴＸＤ及びシリアル受信デー
タＳＲＸＤ）が交換される。

【０００４】

【発明が解決しようとする課題】ところで、上述の通信
調停システムでは、第２ＥＣＵ７００及び第３ＥＣＵ８
００の両方から重複して通信調停回路６０９へアクセス
要求がなされた場合、通信調停回路６０９は予め定めら
れた優先順位にしたがってそのアクセス要求を処理す
る。例えば、第２ＥＣＵ７００では、スロットル電子制
御などのようにＡ／Ｄ変換タイミングが遅れると制御性
に影響が及ぶ可能性のある制御が実行されるとすると、
第３ＥＣＵ８００のＡ／Ｄ変換要求よりも第２ＥＣＵ７
００のＡ／Ｄ変換要求の方が優先するように優先順位が
定められている。このため、通信調停回路６０９が第３
ＥＣＵ８００からのＡ／Ｄ変換要求を受けてそのＡ／Ｄ
変換を実行している最中に第２ＥＣＵ７００からのＡ／
Ｄ変換要求があった場合には、第３ＥＣＵ８００からの
Ａ／Ｄ変換を中止して、第２ＥＣＵ７００からのＡ／Ｄ
変換を優先して実行する。

【０００５】しかしながら、このように優先順位にした
がって処理を実行すると、場合によっては第３ＥＣＵ８
００からのＡ／Ｄ変換が長期にわたって実行されないこ
とがある。この点につき、図１０に基づいて説明する。
まず、シフトクロックＳＣＬＫに基づいて第３ＥＣＵ８
００からＡ／Ｄ変換要求が通信調停回路６０９へ通信さ
れる。通信調停回路６０９は、このＡ／Ｄ変換要求を受
信したあとこの要求に基づいて入出力装置６０６である
Ａ／Ｄ変換器にアクセスを開始する。なお、ここでは、
通信時間が１６μｓ、Ａ／Ｄ変換の実行時間が２０μｓ
とする。

【０００６】一方、両シリアル通信回路６１０’、８１
０間でシリアル通信が行われている最中に、両シリアル
通信回路６１０、７１０間でシリアル通信が開始され、
第２ＥＣＵ７００からＡ／Ｄ変換要求が重複してなされ
たとする。このとき、通信調停回路６０９は、優先順位
の低い第３ＥＣＵ８００によるＡ／Ｄ変換を中止し、優
先順位の高い第２ＥＣＵ７００からのＡ／Ｄ変換を実行
する。この間、第３ＥＣＵ８００のＡ／Ｄ変換は待ち状
態となる。そして、第２ＥＣＵ７００からのＡ／Ｄ変換
が終了すると、待ち状態の第３ＥＣＵ８００からのＡ／
Ｄ変換を最初から再開する。

【０００７】このようにして第３ＥＣＵ８００からのＡ
／Ｄ変換が再開されるが、このＡ／Ｄ変換が終了する前
（ここでは処理再開後１７μｓｅｃ）に、通信調停回路
６０９が再び第２ＥＣＵ７００からのＡ／Ｄ変換要求を
受信した場合には、またも第３ＥＣＵ８００のＡ／Ｄ変
換は中止され、第２ＥＣＵ７００からのＡ／Ｄ変換が優
先して実行される。これが繰り返されると、図１０に示
すように、第３ＥＣＵ８００からのＡ／Ｄ変換が長期に
わたって実行されないことが起こり得る。元来、第３Ｅ
ＣＵ８００は、Ａ／Ｄ変換タイミングが遅れたとしても
第２ＥＣＵ７００ほど制御に影響が及ぶことはないが、
それでもＡ／Ｄ変換タイミングが極度に遅れるとすれば
やはり制御に影響が及ぶおそれがある。

【０００８】本発明は上記課題に鑑みなされたものであ
り、第１ＥＣＵの入出力装置に対するアクセス要求が第
２ＥＣＵ又は第３ＥＣＵから通信によりなされるように
構成された通信調停システムにおいて、システム全体と
してアクセス要求に応じた処理の遅れを小さく抑えるこ
とを目的とする。

【０００９】

【課題を解決するための手段及び発明の効果】上記課題
を解決するため、本発明は、第１ＥＣＵの入出力装置に
対するアクセス要求が第２ＥＣＵ又は第３ＥＣＵから通
信によりなされるように構成され、優先順位の高い第２
ＥＣＵからのアクセス要求と優先順位の低い第３ＥＣＵ
からのアクセス要求が重複したときには第２ＥＣＵから
のアクセス要求に応じた処理を優先して実行する通信調
停システムであって、第２ＥＣＵからのアクセス要求を
受けたとき、第３ＥＣＵからのアクセス要求に応じた処
理を実行中か否かを判断する要求重複判断手段と、前記
要求重複判断手段により肯定判断されたならば、前記第
３ＥＣＵからのアクセス要求に応じた処理を開始してか
らの経過時間が予め定められた一定時間より短いか否か
を判断する経過時間判断手段と、前記経過時間判断手段
により前記経過時間が前記一定時間より短いと判断され
たならば、前記第３ＥＣＵからのアクセス要求に応じた
処理を中止して前記第２ＥＣＵからのアクセス要求に応
じた処理を開始し、前記経過時間判断手段により前記経
過時間が前記一定時間より長いと判断されたならば、前
記第３ＥＣＵからのアクセス要求に応じた処理が終了し
たあとに前記第２ＥＣＵからのアクセス要求に応じた処
理を開始する処理選択手段とを備えたことを特徴とす
る。

【００１０】本発明の通信調停システムでは、第２ＥＣ
Ｕからのアクセス要求を受けたとき、第３ＥＣＵからの
アクセス要求に応じた処理を実行している最中であれ
ば、その第３ＥＣＵからのアクセス要求に応じた処理を
開始してからの経過時間と予め定められた一定時間とを
比較し、経過時間が一定時間より短ければ、第３ＥＣＵ
からのアクセス要求に応じた処理を中止して第２ＥＣＵ
からのアクセス要求に応じた処理を開始し、経過時間が
一定時間より長ければ、第３ＥＣＵからのアクセス要求
に応じた処理が終了したあとに第２ＥＣＵからのアクセ
ス要求に応じた処理を開始する。

【００１１】経過時間が一定時間より短ければ、第３Ｅ
ＣＵからのアクセス要求に応じた処理が終了するまでに
まだ相当の時間を要するため、その処理の終了を待って
から第２ＥＣＵからのアクセス要求に応じた処理を開始
したのでは第２ＥＣＵの制御に影響がおよぶおそれがあ
ることから、優先順位どおり、第３ＥＣＵからのアクセ
ス要求に応じた処理を中止して第２ＥＣＵからのアクセ
ス要求に応じた処理を開始するのである。

【００１２】経過時間が一定時間より長ければ、間もな
く第３ＥＣＵからのアクセス要求に応じた処理が終了す
るため、この処理をキャンセルしてあとで最初から処理
し直すよりもこの処理を終了させてしまった方がシステ
ム全体として好ましく、また、第２ＥＣＵからのアクセ
ス要求に応じた処理がその分遅れるもののその遅れは僅
かであり第２ＥＣＵの制御にはほとんど影響を与えない
ことから、第３ＥＣＵからのアクセス要求に応じた処理
が終了したあとに第２ＥＣＵからのアクセス要求に応じ
た処理を開始するのである。

【００１３】以上のように、本発明の通信調停システム
によれば、原則として優先順位の高い第２ＥＣＵを優先
しつつも、優先順位の低い第３ＥＣＵからのアクセス要
求に応じた処理が大きく遅れるような事態を解消し、シ
ステム全体としてアクセス要求に応じた処理の遅れを小
さく抑えることができる。

【００１４】本発明の通信調停システムでは、処理選択
手段は、第３ＥＣＵからのアクセス要求に応じた処理を
開始してからの経過時間が一定時間より短いと判断され
たならば、第３ＥＣＵからのアクセス要求に応じた処理
を中止して第２ＥＣＵからのアクセス要求に応じた処理
を実行し、その後、中止した前記第３ＥＣＵからのアク
セス要求に応じた処理を開始するように構成してもよ
い。この場合、第３ＥＣＵからのアクセス要求は一旦中
止されたあとは再通信する必要がなく、アクセス要求に
応じた処理を迅速に行うことができる。

【００１５】本発明の通信調停システムでは、アクセス
要求は、アクセス要求の通信時間よりもアクセス要求に
応じた処理の実行時間の方が長いものが好ましい。第３
ＥＣＵからのアクセス要求に応じた処理が途中で中止さ
れて、第２ＥＣＵからのアクセス要求に応じた処理が優
先して実行されたとき、その後、中止された第３ＥＣＵ
からのアクセス要求に応じた処理が再開されるが、この
再開時とほぼ同時に第２ＥＣＵからのアクセス要求が通
信されてくると、通信時間よりも処理実行時間が長い場
合には、通信終了時に第３ＥＣＵからのアクセス要求に
応じた処理は未だ終了しておらず、再度この処理が中止
されてしまい、第３ＥＣＵからのアクセス要求に応じた
処理が大きく遅れる事態を招く。このため、このような
場合に特に本発明の通信調停システムを適用する意義が
大きい。なお、このとき一定時間は通信時間と同程度に
設定することが好ましい。

【００１６】本発明の通信調停システムの一例として、
入出力装置は入力アナログ信号をディジタル信号に変換
するＡ／Ｄ変換器、アクセス要求はＡ／Ｄ変換要求とし
てもよい。Ａ／Ｄ変換要求に応じた処理の実行時間は一
般にＡ／Ｄ変換要求の通信時間よりも長いため、本発明
の通信調停システムを適用する意義が大きい。また、Ａ
／Ｄ変換器は、入力アナログ信号から高精度なディジタ
ル信号を得るには高分解能が要求されることから一台当
たりのコストが嵩むため、複数のＥＣＵにて共有するの
が好ましい。

【００１７】

【発明の実施の形態】以下に、本発明の好適な実施形態
を図面に基づいて説明する。図１は、本実施形態のシス
テム構成を表す概略ブロック図である。本実施形態の車
載用エンジン制御システムは、本発明の通信調停システ
ムの一例であり、エンジンのノック処理や同処理にかか
る演算等を第１〜第３ＥＣＵ１００〜３００にて機能分
担して実行するように構成されている。

【００１８】第１ＥＣＵ１００は、高速ディジタル入力
や各種アナログ入力、低速ディジタル入力等の各入力信
号の全てを取り込めるように構成されている。因みに、
高速ディジタル入力としては「エンジン回転」等があ
り、アナログ入力としては「ノック信号」、「空気流
量」、「冷却水温」等々があり、また低速ディジタル入
力としては、「Ａ／Ｃ（エアコンディショナ）スイッ
チ」の状態、「ニュートラルスイッチ」の状態等に関す
る情報がある。なおここでは、信号の処理速度につい
て、ｍｓｅｃ（ミリ秒）オーダーを低速、μｓｅｃ（マ
イクロ秒）オーダーを高速として分類している。第１Ｅ
ＣＵ１００はまた、「Ｏ₂センサヒータ」に対するオン
／オフ指令や「ウォーニングランプ」に対するオン／オ
フ指令等の低速ディジタル信号も出力するように構成さ
れている。すなわち本実施形態においては、第１ＥＣＵ
１００は主に、データの入出力に関する処理に携わり、
第２ＥＣＵ２００及び第３ＥＣＵ３００は主に、それら
データに基づく各種演算の実行に携わるものとして、そ
れらＥＣＵの機能分担が設定されている。

【００１９】以下に、これら第１〜第３ＥＣＵ１００〜
３００の構成について詳述する。まず、データの入出力
にかかわる処理を主に司る第１ＥＣＵ１００は、その中
央演算処理装置であるＣＰＵ１０１、プログラムメモリ
として用いられるＲＯＭ（リードオンリーメモリ）１０
２、データメモリとして用いられるＲＡＭ（ランダムア
クセスメモリ）１０３をはじめ、波形整形回路１０４、
タイマＩ／Ｏ１０５、Ａ／Ｄ変換器１０６、入力バッフ
ァ１０７、出力バッファ１０８、通信調停回路１０９、
及びシリアル通信回路１１０、１１０’をそれぞれ具え
るシングルチップマイクロコンピュータとして構成され
ている。

【００２０】ここで、波形整形回路１０４は、「エンジ
ン回転」等の高速ディジタル入力ＨＤＩを入力してこれ
を２値化整形する回路であり、タイマＩ／Ｏ１０５は、
該２値化整形された信号の例えば立上りエッジ周期時間
を計時する回路である。この計時される周期時間に基づ
いて、その都度のエンジン回転数が求まるようになる。

【００２１】また、Ａ／Ｄ変換器１０６は、「ノック信
号」、「空気流量」、「冷却水温」等のアナログ入力Ａ
Ｉを取り込んでこれをディジタル信号に変換する周知の
回路である。因みに、これらアナログ入力のうち、「ノ
ック信号」及び「空気流量」は高速処理信号に属し、
「冷却水温」は低速処理信号に属するものであるが、こ
こではこのように、その種類に拘わることなく一括して
１つのＡ／Ｄ変換器１０６に取り込むようにしている。
なお、便宜上図示は割愛したが、これら各アナログ信号
はアナログマルチプレクサ等の選択回路に一旦取り込ま
れる。そして、ＣＰＵ１０１、或いは後述する通信調停
回路１０９によってＡ／Ｄ変換チャネルとして指定され
たチャネルに対応する信号だけが該選択回路により選択
されて、Ａ／Ｄ変換器１０６によりアナログ／ディジタ
ル変換される。

【００２２】更に、入力バッファ１０７は、「Ａ／Ｃス
イッチ」の状態や「ニュートラルスイッチ」の状態等を
示す低速ディジタル入力を一時格納する緩衝回路（メモ
リ）であり、出力バッファ１０８は、「Ｏ₂センサヒー
タ」に対するオン／オフ指令や「ウォーニングランプ」
に対するオン／オフ指令等の低速ディジタル出力を一時
格納する緩衝回路（メモリ）である。

【００２３】更にまた、通信調停回路１０９及びシリア
ル通信回路１１０、１１０’は、ＲＡＭ１０３、Ａ／Ｄ
変換器１０６、入力バッファ１０７、及び出力バッファ
１０８が、以下に説明する第２及び第３ＥＣＵ２００、
３００からも直接アクセスすることができるように、そ
れらアクセスに関して各ＣＰＵとの調停を図りつつ、第
２及び第３ＥＣＵ２００、３００からのアクセス要求や
その要求データをシリアル通信する回路である。その具
体的な構成、並びに処理態様については、後に図２〜図
５を併せ参照して詳述する。

【００２４】なお、第１ＥＣＵ１００において、上述し
た各要素のうち、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ
１０３、タイマＩ／Ｏ１０５、Ａ／Ｄ変換器１０６、入
力バッファ１０７、出力バッファ１０８、及び通信調停
回路１０９は、バスライン１１１に共通接続されてお
り、該バスライン１１１を介して、それら各要素間での
データ授受が行われるようになっている。

【００２５】第２ＥＣＵ２００は、スロットル電子制御
を主に司るＥＣＵであり、第３ＥＣＵ３００よりも優先
順位が高いものである。この第２ＥＣＵ２００は、その
中央演算処理装置であるＣＰＵ２０１、プログラムメモ
リとして用いられるＲＯＭ２０２、データメモリとして
用いられるＲＡＭ２０３をはじめ、タイマＩ／Ｏ２０
５、ＤＭＡ回路２０９、及びシリアル通信回路２１０を
それぞれ具えるシングルチップマイクロコンピュータと
して構成されている。

【００２６】ここで、タイマＩ／Ｏ２０５は、上述した
第１ＥＣＵ１００のタイマＩ／Ｏ１０５と同様、第１Ｅ
ＣＵ１００の波形整形回路１０４によって２値化整形さ
れた信号の例えば立上りエッジ周期時間を計時する回路
である。この第２ＥＣＵ２００においても、この計時さ
れる周期時間に基づいて、その都度のエンジン回転数を
求めるようになる。また、ＤＭＡ回路２０９及びシリア
ル通信回路２１０は、第２ＥＣＵ２００が、第１ＥＣＵ
１００のＲＡＭ１０３、Ａ／Ｄ変換器１０６、入力バッ
ファ１０７、及び出力バッファ１０８に直接アクセスす
ることができるように、該第１ＥＣＵ１００の通信調停
回路１０９及びシリアル通信回路１１０と協動して、そ
のアクセス要求や要求結果データをシリアル通信する回
路である。その具体的な構成、並びに処理態様について
も、後に図２〜図５を参照して詳述する。

【００２７】なお、第２ＥＣＵ２００においても、上述
した各要素のうち、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡ
Ｍ２０３、及びタイマＩ／Ｏ２０５は、バスライン２１
１に共通接続されており、該バスライン２１１を介し
て、それら各要素間でのデータ授受が行われる。

【００２８】第３ＥＣＵ３００は、スロットル電子制御
以外の制御を主に司るＥＣＵであり、第２ＥＣＵ２００
と同様、ＣＰＵ３０１、ＲＯＭ３０２、ＲＡＭ３０３、
タイマＩ／Ｏ３０５、ＤＭＡ回路３０９、及びシリアル
通信回路３１０をそれぞれ具えるシングルチップマイク
ロコンピュータとして構成されている。また、上述した
各要素のうち、ＣＰＵ３０１、ＲＯＭ３０２、ＲＡＭ３
０３、及びタイマＩ／Ｏ３０５は、バスライン３１１に
共通接続されており、該バスライン３１１を介して、そ
れら各要素間でのデータ授受が行われる。

【００２９】次に、図２〜図５を併せ参照して、本実施
形態のデータ入出力処理メカニズムを詳述する。図２
は、通信調停回路１０９、シリアル通信回路１１０、１
１０’、２１０、３１０の具体構成を示すとともに、各
種入出力装置をアクセスする上でのこれら通信調停回路
１０９、シリアル通信回路１１０、１１０’、２１０、
３１０を中心とした各ＣＰＵ１０１、２０１、３０１の
かかわりについて示したものである。

【００３０】まず、この図２を参照して、それら各回路
の構成、並びに機能について説明する。この図２に示さ
れるように、シリアル通信回路１１０、２１０は、それ
ぞれ１６ステージからなるシフトレジスタ１１０１、２
１０１を具えて構成されている。これらシフトレジスタ
１１０１、２１０１は、同図に示される態様でループ状
に接続されており、シリアル通信回路２１０側のシフト
クロック発生回路２１０２から出力されるシフトクロッ
クＳＣＬＫに基づいて互いのデータが交換されるように
なる。すなわち、これらシフトレジスタ１１０１及び２
１０１では、該シフトクロックＳＣＬＫの１クロック毎
に、シフトレジスタ２１０１の先頭ビットがシフトレジ
スタ１１０１の最終ビットに、また、シフトレジスタ１
１０１の先頭ビットがシフトレジスタ２１０１の最終ビ
ットに転送される。このようなシフト動作が同時に実行
され、ここでの例の場合、シフトクロックＳＣＬＫが１
６クロック出力されることで、それら各シフトレジスタ
１１０１及び２１０１にセットされている１６ビット分
のデータが全て交換されるようになる。

【００３１】同じくシリアル通信回路１１０’、３１０
も、それぞれ１６ステージからなるシフトレジスタ１１
０１’、３１０１を具えて構成され、上記と同様、シリ
アル通信回路３１０側のシフトクロック発生回路３１０
２から出力されるシフトクロックＳＣＬＫに基づいて互
いのデータが交換されるようになる。

【００３２】なお、シフトレジスタ２１０１には、ＣＰ
Ｕ２０１から発せられてＲＡＭ２０３に一時格納される
各種入出力装置（ＲＡＭ１０３、Ａ／Ｄ変換器１０６、
入力バッファ１０７、出力バッファ１０８）へのアクセ
ス要求がＤＭＡ回路２０９を通じて直接セットされ、同
じくシフトレジスタ３１０１には、ＣＰＵ３０１から発
せられてＲＡＭ３０３に一時格納される各種入出力装置
へのアクセス要求がＤＭＡ回路３０９を通じて直接セッ
トされる。

【００３３】本実施形態では、第１ＥＣＵ１００側から
みて、以下、シフトレジスタ２１０１、３１０１にセッ
トされてシフトレジスタ１１０１、１１０１’に転送さ
れる１６ビット長のデータ（アクセス要求）をシリアル
受信メッセージＳＲＸＤという。このシリアル受信メッ
セージＳＲＸＤのデータフォーマット例を図３に示す。

【００３４】すなわちこのシリアル受信メッセージＳＲ
ＸＤは、同図３に示されるように、その上位３ビット
（ｂ１５、ｂ１４、ｂ１３）が要求コマンドを構成し、
次の５ビット（ｂ１２、ｂ１１、ｂ１０、ｂ０９、ｂ０
８）がアドレス若しくはＡ／Ｄ変換チャネル情報を構成
する。残りの下位８ビット（ｂ０７〜ｂ００）は、ＲＡ
Ｍ１０３や出力バッファ１０８への書き込み要求時に、
その書き込みデータがセットされる領域として用いら
れ、データの読み出し要求やＡ／Ｄ変換要求等にあっ
て、該当するデータがない場合には、適宜のヌルデータ
やダミーデータがセットされる。

【００３５】また、シフトレジスタ１１０１、１１０
１’には、以下に説明する通信調停回路１０９を通じ
て、最初は適宜のダミーデータがセットされ、シリアル
受信メッセージＳＲＸＤが受信されて以降は、そのメッ
セージにあるアクセス要求に応じて、各々該当する返信
データがセットされる。ここでは、これも第１ＥＣＵ１
００側からみて、以下、このシフトレジスタ１１０１、
１１０１’にセットされてシフトレジスタ２１０１、３
１０１に転送される１６ビット長のデータをシリアル送
信データＳＴＸＤという。このシリアル送信データＳＴ
ＸＤのデータフォーマット例を図４に示す。

【００３６】すなわちこのシリアル送信データＳＴＸＤ
は、同図４に示されるように、その上位８ビット（ｂ１
５〜ｂ０８）若しくは１０ビット（ｂ１５〜ｂ０６）が
アクセス要求に応じた返信データ（アクセス結果デー
タ）を構成し、次の第１１ビット（ｂ０５）が、当該デ
ータが正常なデータであるか否かを示す判別ビットを構
成する。ここでは、返信データとして、Ａ／Ｄ変換要求
に応じたアクセス結果データ、すなわちＡ／Ｄ変換値の
みに１０ビットのデータ長を割り当て、他のＲＡＭ１０
３或いは入力バッファ１０７の読み出し要求に応じたア
クセス結果データについては８ビットのデータ長を割り
当てている。この８ビット長のデータを返信する場合に
は、残り２ビットに適宜のヌルデータやダミーデータが
セットされる。また、下位５ビット（ｂ０４〜ｂ００）
には、対応するシリアル受信メッセージＳＲＸＤにおい
て指定されているアドレス若しくはＡ／Ｄ変換チャネル
情報が確認のために添付される。これは、シリアル受信
メッセージＳＲＸＤのビットｂ１２〜ｂ０８からなる５
ビットのコピーが用いられる。

【００３７】一方、通信調停回路１０９は、図２に示さ
れるように、シリアルＩ／Ｏコントローラ１０９１とア
ドレスセレクタ１０９２とを具えて構成されている。こ
こで、シリアルＩ／Ｏコントローラ１０９１は、シリア
ル通信回路１１０、１１０’とＣＰＵ１０１との間に介
在して、大きくは、（ａ）各種入出力装置に対するＣＰ
Ｕ１０１によるアクセスと、シリアル通信回路１１０、
２１０を介してのＣＰＵ２０１によるアクセス（又は、
シリアル通信回路１１０’、３１０を介してのＣＰＵ３
０１によるアクセス）とが重ならないようにこれを調停
する。（ｂ）シフトレジスタ１１０１、１１０１’に受
信されたシリアル受信メッセージＳＲＸＤを解読してそ
の要求コマンドに応じた各種入出力装置（ＲＡＭ１０
３、Ａ／Ｄ変換器１０６、入力バッファ１０７、出力バ
ッファ１０８）に対するアクセスを代行し、その結果を
シリアル送信データＳＴＸＤとしてシフトレジスタ１１
０１、１１０１’にセットする。

【００３８】といった処理を実行する回路である。シリ
アルＩ／Ｏコントローラ１０９１によるこれら（ａ）及
び（ｂ）の処理を更に詳述すると次のようである。ま
ず、上記（ａ）の調停処理としては、具体的に、 （ａ−１）シフトレジスタ１１０１、１１０１’にシリ
アル受信メッセージＳＲＸＤが受信されると、その旨を
検知してＣＰＵ１０１にホールド（支配）要求信号ＨＬ
ＤＲを出力する（同要求信号ＨＬＤＲの論理レベルを
「Ｈ（ハイ）」レベルとする）。なお、少なくともこの
時点では、各種入出力装置はＣＰＵ１０１の支配下にあ
り、ＣＰＵ１０１によるそれら入出力装置へのアクセス
が優先される状態にある。 （ａ−２）以後、ＣＰＵ１０１からホールド解除信号Ｈ
ＬＤＡが出力された（同解除信号ＨＬＤＡの論理レベル
が「Ｈ」レベルとされた）か否かを監視する。因みにＣ
ＰＵ１０１では、ホールド要求信号ＨＬＤＲが入力され
ると、各種入出力装置に対する自らのアクセスを終えた
時点で、同要求に応えるべく、このホールド解除信号Ｈ
ＬＤＡを出力する。また、ＣＰＵ１０１では、このホー
ルド解除信号ＨＬＤＡを出力した後、再度入出力装置に
対する自らのアクセス要求が生じても、ホールド要求信
号ＨＬＤＲが入力されている（論理「Ｈ」レベルとなっ
ている）間は、該アクセスを控えて待機する。 （ａ−３）ＣＰＵ１０１からこのホールド解除信号ＨＬ
ＤＡが出力されることにより、上記（ｂ）のアクセス代
行処理に移行する。（ａ−４）シリアル受信メッセージ
ＳＲＸＤとして、当該通信の終了を示す「終了コマンド
（ＳＴＰ：図３）」が受信されることにより、ホールド
要求信号ＨＬＤＲをオフにする（同要求信号ＨＬＤＲの
論理レベルを「Ｌ（ロー）」レベルにする）。

【００３９】また、上記（ｂ）のアクセス代行処理とし
ては、具体的に、 （ｂ−１）シフトレジスタ１１０１、１１０１’に対
し、予めダミーデータＤＵＭＹをセットする。 （ｂ−２）シフトレジスタ１１０１へのシリアル送信デ
ータＳＴＸＤ書き込み中等、自らが第２ＥＣＵ２００に
対する処理を実行中のときは、ＤＭＡ回路２０９及びシ
リアル通信回路２１０に対してビジー信号ＢＵＳＹ１を
出力する（同信号ＢＵＳＹ１の論理レベルを「Ｈ」レベ
ルとする）。同じくシフトレジスタ１１０１’へのシリ
アル送信データＳＴＸＤ書き込み中等、自らが第３ＥＣ
Ｕ３００に対する処理を実行中のときは、ＤＭＡ回路３
０９及びシリアル通信回路３１０に対してビジー信号Ｂ
ＵＳＹ２を出力する（同信号ＢＵＳＹ２の論理レベルを
「Ｈ」レベルとする）。 （ｂ−３）シフトレジスタ１１０１、１１０１’に受信
されたシリアル受信メッセージＳＲＸＤの要求コマンド
をそれらコードのディジタル比較等により解読し、該解
読したコマンドに応じて、同時に指定されている読み出
しアドレス、書き込みアドレス、或いはＡ／Ｄ変換チャ
ネルＣＨをアクセスする。 （ｂ−４）上記解読した要求コマンドがＲＡＭ１０３や
出力バッファ１０８への書き込み要求であれば、それら
該当するデータの書き込み後、シフトレジスタ１１０
１、１１０１’にダミーデータＤＵＭＹをセットし、そ
れ以外であれば、上記アクセスに基づき読み出した、若
しくはＡ／Ｄ変換されたデータをシフトレジスタ１１０
１、１１０１’にシリアル送信データＳＴＸＤとしてセ
ットする。といった処理が実行される。

【００４０】シリアルＩ／Ｏコントローラ１０９１は、
シリアル通信回路１１０、２１０を介してのＣＰＵ２０
１のアクセスと、シリアル通信回路１１０’、３１０を
介してのＣＰＵ３０１のアクセスとが重ならないように
これを調停する、という処理を実行する回路でもある
が、この点については図６〜図８に基づいて後で詳しく
説明する。

【００４１】シリアルＩ／Ｏコントローラ１０９１のこ
うした機能により、ＣＰＵ１０１とＣＰＵ２０１とＣＰ
Ｕ３０１との間で、各種入出力装置が有効に共有される
ようになる。すなわちこの共有に関して、低速処理信号
であれ高速処理信号であれ、ＣＰＵ２０１やＣＰＵ３０
１は、ＣＰＵ１０１を介すことなく、各種入出力装置に
直接アクセスすることができるようになる。

【００４２】なお、本実施形態では、ビジー信号ＢＵＳ
Ｙ１、ＢＵＳＹ２を通信のタイミング信号として利用し
ている。すなわち、第２ＥＣＵ２００を例に挙げて説明
すると、ＤＭＡ回路２０９は、外部エッジ入力によって
動作するＤＭＡ機能を有しており、この外部エッジ入力
としてビジー信号ＢＵＳＹ１が割り付けられることによ
り、このビジー信号ＢＵＳＹ１の立下りエッジのタイミ
ング毎に、ＣＰＵ２０１からＲＡＭ２０３に書き出され
る各種入出力装置に対するアクセス要求がＤＭＡ回路２
０９を通じてシフトレジスタ２１０１にセットされてシ
フトレジスタ１１０１に転送されるようになる。ビジー
信号ＢＵＳＹ１は、シリアルＩ／Ｏコントローラ１０９
１によるシフトレジスタ１１０１へのデータ書き込み
（セット）が終了される都度、論理「Ｌ」レベルに立下
げられる。第３ＥＣＵ３００についても、これと同様、
ビジー信号ＢＵＳＹ２を通信のタイミング信号として利
用している。

【００４３】また、通信調停回路１０９を構成するアド
レスセレクタ１０９２は、バスライン１１１のうち、特
にアドレス及びコントロールバス１１１Ａに関してこれ
を、（ｉ）ＣＰＵ１０１から各種入出力装置（ＲＡＭ１
０３、Ａ／Ｄ変換器１０６、入力バッファ１０７、出力
バッファ１０８）に至るバスラインと、（ii）シリアル
Ｉ／Ｏコントローラ１０９１から各種入出力装置に至る
バスラインとで切り換える回路である。

【００４４】このアドレス及びコントロールバス１１１
Ａの切り換えは、ＣＰＵ１０１から発せられるホールド
解除信号ＨＬＤＡに基づいて行われるものであり、該信
号ＨＬＤＡが論理「Ｌ」レベルにあるときには上記
（ｉ）のバスラインが選択され、同信号ＨＬＤＡが論理
「Ｈ」レベルにあるときには上記（ii）のバスラインが
選択される。すなわち、各種入出力装置がＣＰＵ１０１
によって支配されているときにはＣＰＵ１０１側のバス
ラインが選択され、シリアルＩ／Ｏコントローラ１０９
１（ＣＰＵ２０１、３０１）によって支配されていると
きにはシリアルＩ／Ｏコントローラ１０９１側のバスラ
インが選択される。

【００４５】アドレスセレクタ１０９２を通じてこうし
たバスラインの切り換えが行われることにより、これら
ＣＰＵ１０１と通信調停回路１０９とでアドレス及びコ
ントロールバス１１１Ａの共有が可能となり、その配設
スペースを節約することができるようになる。なお、バ
スライン１１１のうち、データバス１１１Ｄはそのまま
共有される。

【００４６】図５は、こうした本実施形態の動作につい
てその一例として第１ＥＣＵ１００と第２ＥＣＵ２００
とのデータ入出力処理動作を示したものであり、この動
作につき図５を併せ参照して詳述する。なお、同図５に
おいて、図５（ａ）〜（ｃ）は、シリアル通信回路１１
０、２１０の状態であって、図５（ａ）は、シフトクロ
ックＳＣＬＫの発生態様を、図５（ｂ）は、シリアル受
信メッセージＳＲＸＤの転送態様を、図５（ｃ）は、シ
リアル送信データＳＴＸＤの転送態様をそれぞれ示して
いる。また、図５（ｄ）は、通信調停回路１０９から発
せられるビジー信号ＢＵＳＹ１の発生態様を、図５
（ｅ）は、通信調停回路１０９の処理例をそれぞれ示し
ている。また、図５（ｆ）〜（ｈ）は、通信調停回路１
０９とＣＰＵ１０１とのかかわりについて示すものであ
り、図５（ｆ）及び（ｇ）は、それぞれホールド要求信
号ＨＬＤＲ及びホールド解除信号ＨＬＤＡの論理レベル
状態を、図５（ｈ）は、アドレスセレクタ１０９２によ
って選択されるアドレス及びコントロールバス１１１Ａ
の選択態様を示している。

【００４７】さていま、時刻ｔ１において、ＣＰＵ２０
１からＲＡＭ２０３に書き出された「Ａ／Ｄ変換要求
（ＣＭＤ１）」がＤＭＡ回路２０９を通じてシフトレジ
スタ２１０１にセットされたとすると、シフトクロック
発生回路２１０２から図５（ａ）に示される態様でシフ
トクロックＳＣＬＫが発生され、両シリアル通信回路１
１０、２１０間でのシリアル通信（データ交換）が開始
される。なお、この通信の開始に先立って、シフトレジ
スタ１１０１には、図５（ｃ）に示されるようなダミー
データＤＵＭＹが予めシリアルＩ／Ｏコントローラ１０
９１によってセットされること、また同通信の開始に伴
って、シリアルＩ／Ｏコントローラ１０９１からは、Ｄ
ＭＡ回路２０９及びシリアル通信回路２１０に対してビ
ジー信号ＢＵＳＹ１が出力されることは上述した。

【００４８】時刻ｔ２に、こうした通信（データ交換）
が完了すると、シリアルＩ／Ｏコントローラ１０９１に
よって、シフトレジスタ１１０１に受信されたメッセー
ジＳＲＸＤが読み込まれる。そして、ＣＰＵ２０１から
のアクセス要求があった旨を検知したシリアルＩ／Ｏコ
ントローラ１０９１からは、図５（ｆ）に示されるよう
に、時刻ｔ２をもって、ＣＰＵ１０１に対しホールド要
求信号ＨＬＤＲが出力される。ただしこの時点では、Ｃ
ＰＵ１０１が各種入出力装置をアクセス中であるため、
同要求がすぐには達せられず、そのアクセスが終了する
まで、シリアルＩ／Ｏコントローラ１０９１は待機状態
におかれる。

【００４９】その後、時刻ｔ３に、ＣＰＵ１０１による
上記アクセスが終了し、図５（ｇ）に示される態様で、
ＣＰＵ１０１からホールド解除信号ＨＬＤＡが出力され
たとすると、アドレスセレクタ１０９２により、図５
（ｈ）に示される態様でアドレス及びコントロールバス
の切り換えが行われる。また併せて、シリアルＩ／Ｏコ
ントローラ１０９１では、上記解読したシリアル受信メ
ッセージＳＲＸＤに基づき、Ａ／Ｄ変換器１０６に対す
るアクセスを開始する。なお、このアクセスに際して
は、上述した如く、受信メッセージＳＲＸＤに書き込ま
れているＡ／Ｄ変換チャネル（ＣＨ）が指定される。ま
た、シリアルＩ／Ｏコントローラ１０９１では、その変
換データであるＡ／Ｄ変換値が得られると、これをシリ
アル送信データＳＴＸＤ（ＡＮＳ１）として、図４に例
示した態様で、シフトレジスタ１１０１に書き込む。

【００５０】時刻ｔ４において、この書き込みが終了す
ると、シリアルＩ／Ｏコントローラ１０９１から出力さ
れているビジー信号ＢＵＳＹ１は、図５（ｄ）に示され
るように一旦オフ（論理「Ｌ」レベル）となる。このと
き、ＤＭＡ回路２０９では上述したように、その立下り
エッジに基づいて、ＣＰＵ２０１の次のアクセス要求で
ある「ＲＡＭ値読み込み要求（ＣＭＤ２）」をシフトレ
ジスタ２１０１にセットする。

【００５１】こうしてアクセス要求がセットされること
により、シフトクロック発生回路２１０２では、時刻ｔ
５に、再び図５（ａ）に示される態様でシフトクロック
ＳＣＬＫを発生し、両シリアル通信回路１１０、２１０
間での上述したデータ交換を再開する。なおこのデータ
交換では、図５（ｂ）及び（ｃ）に示されるように、
「ＲＡＭ値読み込み要求（ＣＭＤ２）」と先のアクセス
結果である「Ａ／Ｄ変換値（ＡＮＳ１）」とが互いに交
換されるようになる。

【００５２】以後、シリアルＩ／Ｏコントローラ１０９
１では、 （１）ビジー信号ＢＵＳＹ１を論理「Ｈ」レベルに立上
げる。 （２）受信された「ＲＡＭ値読み込み要求（ＣＭＤ
２）」を解読して、ＲＡＭ１０３についての指定された
アドレスをアクセスし、その読み出したＲＡＭ値を、シ
リアル送信データＳＴＸＤ（ＡＮＳ２）としてシフトレ
ジスタ１１０１に書き込む（セットする）。 （３）この書き込みの終了に伴って、ビジー信号ＢＵＳ
Ｙ１を論理「Ｌ」レベルに立下げる。といった処理を実
行し、またＤＭＡ回路２０９では、 （１）先のアクセス結果である「Ａ／Ｄ変換値（ＡＮＳ
１）」をＲＡＭ２０３に格納する。 （２）ビジー信号ＢＵＳＹ１の論理「Ｌ」レベルへの立
下りタイミングに基づいてＲＡＭ２０３に書き出されて
いる次のアクセス要求「入力バッファデータ読み込み
（ＣＭＤ３）」をシフトレジスタ２１０１にセットす
る。

【００５３】といった処理を実行する。なお、この新た
なアクセス要求「入力バッファデータ読み込み（ＣＭＤ
３）」についても、両シリアル通信回路１１０、２１０
を通じて上記アクセス結果である「ＲＡＭ値（ＡＮＳ
２）」とデータ交換された後は、これらシリアルＩ／Ｏ
コントローラ１０９１及びＤＭＡ回路２０９による同処
理に準じた処理が実行される。

【００５４】そして最後に、要求コマンドとして「終了
コマンド（ＳＴＰ）」がシフトレジスタ１１０１に受信
され、時刻ｔ６をもってこれがシリアルＩ／Ｏコントロ
ーラ１０９１により解読されると、シリアルＩ／Ｏコン
トローラ１０９１では、図５（ｆ）に示される態様で、
ＣＰＵ１０１に対し出力しているホールド要求信号ＨＬ
ＤＲをオフ（論理「Ｌ」レベル）とし、このホールド要
求信号ＨＬＤＲのオフに伴い、ＣＰＵ１０１でも、図５
（ｇ）に示されるように、ホールド解除信号ＨＬＤＡを
オフとする。また、こうしてホールド解除信号ＨＬＤＡ
がオフとされることにより、アドレスセレクタ１０９２
により、図５（ｈ）に示される態様でアドレス及びコン
トロールバスの切り換えが行われ、各種入出力装置は、
再びＣＰＵ１０１によって支配されるようになる。他
方、シリアルＩ／Ｏコントローラ１０９１は、シリアル
通信回路１１０に再びアクセス要求が受信されるまで待
機状態におかれる。

【００５５】以上図５にしたがって第１ＥＣＵ１００と
第２ＥＣＵ２００とのデータ入出力処理動作について説
明したが、第１ＥＣＵ１００と第３ＥＣＵ３００とのデ
ータ入出力処理動作についてもこれと同様である。次
に、本実施形態において、シリアルＩ／Ｏコントローラ
１０９１は、第２ＥＣＵ２００のＣＰＵ２０１からのア
クセス要求と第３ＥＣＵ３００のＣＰＵ３０１からのア
クセス要求とが重複した場合に調停を行うが、以下この
点について説明する。

【００５６】シリアルＩ／Ｏコントローラ１０９１は、
ＣＰＵ２０１からのアクセス要求に応じた処理を実行し
ている途中にＣＰＵ３０１からのアクセス要求を受信し
た場合（ケース＃１という）、及び、ＣＰＵ３０１から
のアクセス要求に応じた処理を実行している途中にＣＰ
Ｕ２０１からのアクセス要求を受信した場合（ケース＃
２とう）に、調停を行う。この調停につき、図６及び図
７のフローチャートに基づき、以下に説明する。

【００５７】図６はケース＃１において調停を行う場合
のフローチャートである。シリアルＩ／Ｏコントローラ
１０９１は、ＣＰＵ２０１からのアクセス要求に応じた
処理を実行している途中にＣＰＵ３０１からのアクセス
要求を受信すると、ＲＯＭ１０２に記録された各種プロ
グラムのうちから、「調停−ケース＃１」のプログラム
を読み出して実行する。

【００５８】まず、ステップ（以下Ｓという）１００に
おいて、両アクセス要求が同じか否か、つまり同じ入出
力装置に対する処理を要求しているか否かを判断し、両
アクセス要求が異なるならば、つまり別々の入出力装置
に対する処理を要求しているならば（Ｓ１００：Ｎ
Ｏ）、それらの処理を並行して実行し（Ｓ１０１）、こ
のプログラムを終了する。例えば一方のアクセス要求が
Ａ／Ｄ変換要求で、他方のアクセス要求がＲＡＭ値読み
込み要求の場合には、各要求に応じた処理を並行して実
行する。ここで、Ａ／Ｄ変換要求に応じた処理とは、Ａ
／Ｄ変換器１０６に対してアクセスし、その変換データ
であるＡ／Ｄ変換値が得られたらこれをシフトレジスタ
２１０１（又は３１０１）に書き込む処理をいい、ＲＡ
Ｍ値読み込み要求に応じた処理とは、ＲＡＭ１０３につ
いて指定されたアドレスをアクセスし、読み出したＲＡ
Ｍ値をシフトレジスタ２１０１（又は３１０１）に書き
込む処理をいう。なお、書き込み終了後、ビジー信号Ｂ
ＵＳＹ１（又はＢＵＳＹ２）は立ち下げられる。

【００５９】一方、Ｓ１００において、両アクセス要求
が同じならば、つまり同じ入出力装置に対する処理を要
求しているならば（Ｓ１００：ＹＥＳ）、調停を行う必
要があるが、ここではＣＰＵ２０１からのアクセス要求
に応じた処理をそのまま継続し、その処理が終了したか
否かを判断し（Ｓ１０２）、その処理が終了したならば
（Ｓ１０２：ＹＥＳ）、ＣＰＵ３０１からのアクセス要
求に応じた処理を開始し（Ｓ１０３）、このプログラム
を終了する。

【００６０】このように、ＣＰＵ２０１からのアクセス
要求に応じた処理を実行している途中にＣＰＵ３０１か
ら同じ入出力装置に対する処理を要求するメッセージを
受信した場合には、優先順位の高いＣＰＵ２０１からの
アクセス要求に応じた処理を優先して終了させ、その後
優先順位の低いＣＰＵ３０１からのアクセス要求に応じ
た処理を実行する。

【００６１】図７はケース＃２において調停を行う場合
のフローチャートである。シリアルＩ／Ｏコントローラ
１０９１は、ＣＰＵ３０１からのアクセス要求に応じた
処理を実行している途中にＣＰＵ２０１からのアクセス
要求を受信すると、ＲＯＭ１０２に記録された各種プロ
グラムのうちから、「調停−ケース＃２」のプログラム
を読み出して実行する。

【００６２】まず、Ｓ２００において、両アクセス要求
が同じか否か、つまり同じ入出力装置に対する処理を要
求しているか否かを判断し、別々の入出力装置に対する
処理を要求しているならば（Ｓ２００：ＮＯ）、それら
の処理を並行して実行し（Ｓ２０１）、このプログラム
を終了する。

【００６３】一方、Ｓ２００において、両アクセス要求
が同じであれば、つまり同じ入出力装置に対する処理を
要求しているならば（Ｓ２００：ＹＥＳ）、調停を行う
必要があるが、ここではまずその要求がＡ／Ｄ変換要求
か否かを判断する（Ｓ２０２）。そして、Ａ／Ｄ変換要
求でなければ（Ｓ２０２：ＮＯ）、そのまま第３ＥＣＵ
３００からのアクセス要求に応じた処理を継続し、その
処理が終了したか否かを判断し（Ｓ２０３）、その処理
が終了したならば（Ｓ２０３：ＹＥＳ）、ＣＰＵ２０１
からのアクセス要求に応じた処理を開始し（Ｓ２０
４）、このプログラムを終了する。

【００６４】Ａ／Ｄ変換要求に応じた処理以外の処理
（ＲＡＭ値読み込み要求に応じた処理や入力バッファデ
ータ値読み込み要求に応じた処理等）に要する時間は僅
か（数μｓｅｃ）であるため、このようにＣＰＵ３０１
からのアクセス要求に応じた処理を先に終了させたとし
てもＣＰＵ２０１からのアクセス要求に応じた処理の遅
れは僅かであり、第２ＥＣＵ２００のスロットル電子制
御に悪影響を及ぼすことはない。

【００６５】Ｓ２０２において両アクセス要求が共にＡ
／Ｄ変換要求ならば（Ｓ２０２：ＹＥＳ）、ＣＰＵ３０
１からのＡ／Ｄ変換要求に応じた処理を開始してからの
経過時間（ｔとする）と予めＲＯＭ１０２に記憶された
一定時間（Ｔとする）とを比較し（Ｓ２０６）、経過時
間ｔが一定時間Ｔ未満であれば（Ｓ２０６：ＹＥＳ）、
ＣＰＵ３０１からのＡ／Ｄ変換要求に応じた処理が終了
するまでにまだ相当の時間がかかるため、この処理を中
止し（Ｓ２０７）、優先順位の高いＣＰＵ２０１からの
Ａ／Ｄ変換要求に応じた処理を優先して実行し（Ｓ２０
８）、その処理の終了後（Ｓ２０９：ＹＥＳ）、中止し
たＣＰＵ３０１からのＡ／Ｄ変換要求に応じた処理を最
初からやり直し（Ｓ２１０）、このプログラムを終了す
る。

【００６６】このように、ＣＰＵ３０１からのＡ／Ｄ変
換要求に応じた処理を実行している途中にＣＰＵ２０１
からのＡ／Ｄ変換要求を受信した場合には、ＣＰＵ３０
１からのＡ／Ｄ変換要求に応じた処理を開始してからの
経過時間に応じて、その処理をそのまま継続して終了さ
せてからＣＰＵ２０１からのＡ／Ｄ変換要求に応じた処
理を実行するのか、ＣＰＵ３０１からのＡ／Ｄ変換要求
に応じた処理を中止してＣＰＵ２０１からのＡ／Ｄ変換
要求に応じた処理を優先して実行するのかを決める。

【００６７】このように経過時間に応じて処理を変える
のは、Ａ／Ｄ変換要求に応じた処理に要する時間は、こ
れ以外の処理（ＲＡＭ値読み込み要求に応じた処理や入
力バッファデータ値読み込み要求に応じた処理等）に要
する時間（数μｓｅｃ）と比べてかなり長く（２０μｓ
ｅｃ）、また、通信時間（１ＭＨｚのクロックで１６ク
ロック＝１６μｓｅｃ）と比べても長いため、常にＣＰ
Ｕ３０１からのＡ／Ｄ変換要求に応じた処理が終了する
のを待ってＣＰＵ２０１からのＡ／Ｄ変換要求に応じた
処理を実行していたのでは、ＣＰＵ２０１からのＡ／Ｄ
変換要求に応じた処理に大きな遅れが生じ、第２ＥＣＵ
２００のスロットル電子制御に悪影響が及ぶおそれがあ
るからである。

【００６８】なお、一定時間Ｔは通信時間と同程度に定
められている。即ち、ここでは通信時間が１６μｓｅｃ
であり、１ＭＨｚの通信クロックが多少ばらつくことも
考慮して、一定時間Ｔは１４μｓｅｃに設定されてい
る。次に調停について、図８のタイムチャートにしたが
って更に詳説する。但し、図８ではホールド解除信号Ｈ
ＬＤＡはハイレベルつまり選択アドレスバスはシリアル
Ｉ／Ｏアドレスにセットされているものとする。また、
図８では第２ＥＣＵ２００のＣＰＵ２０１はＡ／Ｄ変換
要求を３回続けて行った後、ＲＡＭ値読み込み要求、入
力バッファデータ値読み込み要求を行い、第３ＥＣＵ３
００のＣＰＵ３０１はＡ／Ｄ変換要求を２回続けて行っ
た後、ＲＡＭ値読み込み要求、入力バッファデータ値読
み込み要求を行うものとする。

【００６９】まず、時刻ｔ０１において、第３ＥＣＵ３
００のシフトクロック発生回路３１０２からシフトクロ
ックＳＣＬＫが発生され、シリアル通信回路１１０’、
３１０間でのシリアル通信が開始され、第３ＥＣＵ３０
０のシフトレジスタ３１０１にセットされたＡ／Ｄ変換
要求がデータ交換されたとする。この通信の開始に伴っ
て、シリアルＩ／Ｏコントローラ１０９１からは、ＤＭ
Ａ回路３０９及びシリアル通信回路３１０に対してビジ
ー信号ＢＵＳＹ２が出力される。そして時刻ｔ０３にこ
の通信が完了すると、シリアルＩ／Ｏコントローラ１０
９１は、シフトレジスタ１１０１’に受信されたメッセ
ージを読み込み、ＣＰＵ３０１からのＡ／Ｄ変換要求に
応じて、Ａ／Ｄ変換器１０６に対するアクセスを開始す
る。

【００７０】一方、時刻ｔ０１〜ｔ０３の間の時刻ｔ０
２において、第２ＥＣＵ２００のシフトクロック発生回
路２１０２からシフトクロックＳＣＬＫが発生され、シ
リアル通信回路１１０、２１０間でのシリアル通信が開
始され、第２ＥＣＵ２００のシフトレジスタ２１０１に
セットされたＡ／Ｄ変換要求がデータ交換されたとす
る。この通信の開始に伴って、シリアルＩ／Ｏコントロ
ーラ１０９１からは、ＤＭＡ回路２０９及びシリアル通
信回路２１０に対してビジー信号ＢＵＳＹ１が出力され
る。そして、時刻ｔ０４にこの通信が完了すると、シリ
アルＩ／Ｏコントローラ１０９１は、シフトレジスタ１
１０１に受信されたメッセージを読み込む。

【００７１】この時点（時刻ｔ０４）で、シリアルＩ／
Ｏコントローラ１０９１は、ＣＰＵ３０１からのＡ／Ｄ
変換要求に応じた処理を実行中にＣＰＵ２０１からのＡ
／Ｄ変換要求を受信したことになるため、前述の調停−
ケース＃２（図７）のプログラムを実行する。即ち、シ
リアルＩ／Ｏコントローラ１０９１は、両アクセス要求
が共にＡ／Ｄ変換要求であるため、Ｓ２００でＹＥＳ、
Ｓ２０２でＹＥＳと判断し、続くＳ２０６でＣＰＵ３０
１からのＡ／Ｄ変換要求に応じた処理を開始してからの
経過時間ｔと一定時間Ｔとを比較するが、ここでは経過
時間ｔは一定時間Ｔ未満のため、Ｓ２０７〜Ｓ２１０の
処理を実行する。つまり、時刻ｔ０４において、ＣＰＵ
３０１からのＡ／Ｄ変換要求に応じた処理を中止し、Ｃ
ＰＵ２０１からのＡ／Ｄ変換要求に応じた処理を開始す
る。そして、ＣＰＵ２０１からのＡ／Ｄ変換要求に応じ
た処理が終了した時点（時刻ｔ０５）、つまりＡ／Ｄ変
換器１０６にアクセスしてその変換データであるＡ／Ｄ
変換値を得た後そのＡ／Ｄ変換値をシリアル通信回路１
１０のシフトレジスタ１１０１にセットしてビジー信号
ＢＵＳＹ１を立ち下げた時点で、中止したＣＰＵ３０１
からのＡ／Ｄ変換要求に応じた処理を最初からやり直
す。

【００７２】第２ＥＣＵ２００は、ビジー信号ＢＵＳＹ
１の立ち下がりエッジを検知した後、時刻ｔ０６（例え
ば時刻ｔ０５の１μｓｅｃ後）において、シフトクロッ
ク発生回路２１０２からシフトクロックＳＣＬＫを発生
し、再びシリアル通信回路１１０、２１０間でのシリア
ル通信を開始し、第２ＥＣＵ２００のシフトレジスタ２
１０１にセットされた次のＡ／Ｄ変換要求をデータ交換
する。この通信の開始に伴って、ビジー信号ＢＵＳＹ１
が出力される。そして、時刻ｔ０７にこの通信が完了す
ると、シリアルＩ／Ｏコントローラ１０９１は、シフト
レジスタ１１０１に受信されたメッセージを読み込む。

【００７３】この時点（時刻０７）で、シリアルＩ／Ｏ
コントローラ１０９１は、ＣＰＵ３０１からのＡ／Ｄ変
換要求に応じた処理の実行中にＣＰＵ２０１からのＡ／
Ｄ変換要求を受信したことになるため、再度、前述の調
停−ケース＃２（図７）のプログラムを実行する。即
ち、シリアルＩ／Ｏコントローラ１０９１は、両アクセ
ス要求が共にＡ／Ｄ変換要求であるため、Ｓ２００でＹ
ＥＳ、Ｓ２０２でＹＥＳと判断し、続くＳ２０６でＣＰ
Ｕ３０１からのＡ／Ｄ変換要求に応じた処理を開始して
からの経過時間ｔと一定時間Ｔとを比較するが、ここで
は経過時間ｔは通信時間を越えており、一定時間Ｔ以上
であるため、Ｓ２０３〜Ｓ２０４の処理を実行する。つ
まり、時刻ｔ０７において、ＣＰＵ３０１からのＡ／Ｄ
変換要求に応じた処理をそのまま継続し、その処理が終
了した時点（時刻ｔ０８）、つまりＡ／Ｄ変換器１０６
にアクセスしてその変換データであるＡ／Ｄ変換値を得
た後そのＡ／Ｄ変換値をシリアル通信回路１１０’のシ
フトレジスタ１１０１’にセットしてビジー信号ＢＵＳ
Ｙ２を立ち下げた時点で、ＣＰＵ２０１からのＡ／Ｄ変
換要求に応じた処理を開始する。

【００７４】第３ＥＣＵ３００は、ビジー信号ＢＵＳＹ
２の立ち下がりエッジを検知した後、時刻ｔ０９（例え
ば時刻ｔ０８の１μｓｅｃ後）において、シフトクロッ
ク発生回路３１０２からシフトクロックＳＣＬＫを発生
し、再びシリアル通信回路１１０’、３１０間でのシリ
アル通信を開始し、第３ＥＣＵ３００のシフトレジスタ
３１０１にセットされた次のＡ／Ｄ変換要求をデータ交
換する。この通信の開始に伴って、ビジー信号ＢＵＳＹ
２が出力される。そして、時刻ｔ１０にこの通信が完了
すると、シリアルＩ／Ｏコントローラ１０９１は、シフ
トレジスタ１１０１’に受信されたメッセージを読み込
む。

【００７５】この時点（時刻ｔ１０）で、シリアルＩ／
Ｏコントローラ１０９１は、ＣＰＵ２０１からのＡ／Ｄ
変換要求に応じた処理の実行中にＣＰＵ３０１からのＡ
／Ｄ変換要求を受信したことになるため、前述の調停−
ケース＃１（図６）のプログラムを実行する。シリアル
Ｉ／Ｏコントローラ１０９１は、両アクセス要求が共に
Ａ／Ｄ変換要求であるため、Ｓ１００でＹＥＳと判断
し、Ｓ１０２〜Ｓ１０３の処理を実行する。つまり、時
刻ｔ１０において、ＣＰＵ２０１からのＡ／Ｄ変換要求
に応じた処理をそのまま継続し、その処理が終了した時
点（時刻ｔ１１）、つまりＡ／Ｄ変換器１０６にアクセ
スしてその変換データであるＡ／Ｄ変換値を得た後その
Ａ／Ｄ変換値をシリアル通信回路１１０のシフトレジス
タ１１０１にセットしてビジー信号ＢＵＳＹ１を立ち下
げた時点で、ＣＰＵ３０１からのＡ／Ｄ変換要求に応じ
た処理を開始する。

【００７６】第２ＥＣＵ２００は、ビジー信号ＢＵＳＹ
１の立ち下がりエッジを検知した後、時刻ｔ１２（例え
ば時刻ｔ１１の１μｓｅｃ後）において、シフトクロッ
ク発生回路２１０２からシフトクロックＳＣＬＫを発生
し、再びシリアル通信回路１１０及び２１０間でのシリ
アル通信を開始し、第２ＥＣＵ２００のシフトレジスタ
２１０１にセットされた次のＡ／Ｄ変換要求をデータ交
換する。この通信の開始に伴って、ビジー信号ＢＵＳＹ
１が出力される。そして、時刻ｔ１３にこの通信が完了
すると、シリアルＩ／Ｏコントローラ１０９１は、シフ
トレジスタ１１０１に受信されたメッセージを読み込
む。この時点（時刻１３）で、シリアルＩ／Ｏコントロ
ーラ１０９１は、ＣＰＵ３０１からのＡ／Ｄ変換要求に
応じた処理の実行中にＣＰＵ２０１からのＡ／Ｄ変換要
求を受信したことになるが、この後の処理は前述の時刻
ｔ０７の場合と同様であるため、説明を省略する。

【００７７】その後の時刻ｔ１４において、シリアルＩ
／Ｏコントローラ１０９１は、ＣＰＵ２０１からのＡ／
Ｄ変換要求に応じた処理の実行中にＣＰＵ３０１からの
ＲＡＭ値読み込み要求を受信し、前述の調停−ケース＃
１（図６）のプログラムを実行するが、両アクセス要求
は異なるため、Ｓ１００でＮＯと判断し、Ｓ１０１に進
んで両アクセス要求に応じた処理を並行して実行する。
つまり、時刻ｔ１４〜ｔ１５では、ＣＰＵ２０１からの
Ａ／Ｄ変換要求に応じた処理と、ＣＰＵ３０１からのＲ
ＡＭ値読み込み要求に応じた処理とが、重複して実行さ
れる。

【００７８】ここで、本実施形態の構成要素と本発明の
構成要素の対応関係について説明する。本実施形態のシ
リアルＩ／Ｏコントローラ１０９１が、本発明の要求重
複判断手段、経過時間判断手段、処理選択手段に相当
し、シリアルＩ／Ｏコントローラ１０９１の処理のう
ち、調停−ケース＃２を実行するか否かが要求重複判断
手段の処理に相当し、Ｓ２０６が経過時間判断手段の処
理に相当し、Ｓ２０３並びにＳ２０７及びＳ２０８が処
理選択手段の処理に相当する。

【００７９】以上のように、本実施形態によれば、第１
ＥＣＵ１００のＡ／Ｄ変換器１０６に対するアクセス要
求が第２ＥＣＵ２００又は第３ＥＣＵ３００からシリア
ル通信により個別になされるように構成され、優先順位
の高い第２ＥＣＵ２００からのＡ／Ｄ変換要求と優先順
位の低い第３ＥＣＵ３００からのＡ／Ｄ変換要求が重複
したときには調停したうえで処理を実行する通信調停シ
ステムにおいて、原則として優先順位の高い第２ＥＣＵ
２００からのＡ／Ｄ変換要求を優先しつつも、優先順位
の低い第３ＥＣＵ３００からのＡ／Ｄ変換要求に応じた
処理が大きく遅れるような事態を解消し、システム全体
としてアクセス要求に応じた処理の遅れを小さく抑える
ことができる。

【００８０】また、第３ＥＣＵ３００からのＡ／Ｄ変換
要求に応じた処理の実行中に第２ＥＣＵ２００からのＡ
／Ｄ変換要求があり、第３ＥＣＵ３００からのＡ／Ｄ変
換要求に応じた処理を中止して第２ＥＣＵ２００からの
Ａ／Ｄ変換要求に応じた処理を実行した場合には、第２
ＥＣＵ２００からのＡ／Ｄ変換要求に応じた処理の終了
後、中止した第３ＥＣＵ３００からのＡ／Ｄ変換要求に
応じた処理を開始するため、第３ＥＣＵ３００は同じＡ
／Ｄ変換要求につき再通信する必要がなく、処理を迅速
に行うことができる。

【００８１】更に、Ａ／Ｄ変換の実行時間（２０μｓｅ
ｃ）はＡ／Ｄ変換要求の通信時間（１６μｓｅｃ）より
も長いこと、また、Ａ／Ｄ変換器１０６は入力アナログ
信号から高精度なディジタル信号を得るには高分解能が
要求されることから一台当たりのコストが嵩むため複数
のＥＣＵにて共有するのが好ましいことから、本発明を
適用する意義が大きい。

【００８２】尚、本発明の実施の形態は、上記実施形態
に何ら限定されるものではなく、本発明の技術的範囲に
属する限り種々の形態を採り得ることはいうまでもな
い。例えば、上記実施形態の調停−ケース＃２におい
て、Ｓ２０２にてＡ／Ｄ変換要求か否かを判断せず、両
者が同じ処理であれば（Ｓ２００でＹＥＳ）、直ちにＳ
２０６に進んでＣＰＵ３０１からのアクセス要求に応じ
た処理を開始してからの経過時間と予め定めた一定時間
との比較を行い、経過時間が一定時間未満ならばＳ２０
７〜Ｓ２１０の処理を行い、経過時間が一定時間以上な
らばＳ２０３〜Ｓ２０４の処理を行うようにしてもよ
い。つまり、長時間を要するＡ／Ｄ変換要求のみなら
ず、短時間で済むＲＡＭ値読み込み要求や入出力バッフ
ァデータ値読み込み要求についても、経過時間に応じ
て、第３ＥＣＵ３００からのアクセス要求に応じた処理
をそのまま継続させた後第２ＥＣＵ２００からのアクセ
ス要求に応じた処理を行うか、第３ＥＣＵ３００からの
アクセス要求に応じた処理を中止して第２ＥＣＵからの
アクセス要求に応じた処理を優先して行うかを決めても
よい。尚、この場合、一定時間は各処理ごとに適宜設定
してもよい。

【００８３】また、同じく上記実施形態の調停−ケース
＃２において、Ｓ２０２にてＡ／Ｄ変換要求でなかった
場合、Ｓ２０３〜Ｓ２０４の処理を行う代わりにＳ２０
７〜Ｓ２１０の処理を実行してもよい。つまり、Ａ／Ｄ
変換以外の処理は短時間で済むため、第３ＥＣＵ３００
からのアクセス要求に応じた処理を常に中止して第２Ｅ
ＣＵ２００からのアクセス要求を優先して実行するとし
ても、第３ＥＣＵ３００の処理が大きく遅れるような事
態にはなりにくいため、このように変更してもよい。

【図面の簡単な説明】

【図１】 本実施形態のシステム構成を表す概略ブロッ
ク図である。

【図２】 本実施形態の通信調停回路及びその周辺回路
を示すブロック図である。

【図３】 本実施形態の受信メッセージのフォーマット
を示す説明図である。

【図４】 本実施形態の送信メッセージのフォーマット
を示す説明図である。

【図５】 本実施形態の第１ＥＣＵ−第２ＥＣＵ間のデ
ータ入出力処理動作の一例を示すタイムチャートであ
る。

【図６】 本実施形態の調停（ケース＃１）のフローチ
ャートである。

【図７】 本実施形態の調停（ケース＃２）のフローチ
ャートである。

【図８】 本実施形態の調停実行時のデータ入出力処理
動作の一例を示すタイムチャートである。

【図９】 従来のシステム構成を表す概略ブロック図で
ある。

【図１０】 従来の調停実行時のデータ入出力処理動作
の一例を示すタイムチャートである。

【符号の説明】

１００・・・第１ＥＣＵ、１０１・・・ＣＰＵ、１０６
・・・Ａ／Ｄ変換器、１０７・・・入力バッファ、１０
８・・・出力バッファ、１０９・・・通信調停回路、１
０９１・・・シリアルＩ／Ｏコントローラ、１１０、１
１０’・・・シリアル通信回路、１１０１、１１０１’
・・・シフトレジスタ、２００・・・第２ＥＣＵ、２０
１・・・ＣＰＵ、２０９・・・ＤＭＡ回路、２１０・・
・シリアル通信回路、２１０１・・・シフトレジスタ、
３００・・・第３ＥＣＵ、３０１・・・ＣＰＵ、３０９
・・・ＤＭＡ回路、３１０・・・シリアル通信回路、３
１０１・・・シフトレジスタ、ＢＵＳＹ１、ＢＵＳＹ２
・・・ビジー信号、ＨＬＤＡ・・・ホールド解除信号、
ＨＬＤＲ・・・ホールド要求信号、ＳＣＬＫ・・・シフ
トクロック、ＳＲＸＤ・・・シリアル受信メッセージ、
ＳＴＸＤ・・・シリアル送信データ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 12/40 Ｈ０４Ｌ 11/00 ３２１ Ｆターム(参考） 3G084 BA05 BA33 DA05 EA02 EA07 EB05 EB06 EC01 FA00 FA06 FA07 FA20 FA25 FA33 5B061 BA01 BB04 BB13 BB16 RR03 RR06 5K032 AA02 BA05 BA06 CB04 CB05 DA01 DA11 DB24 DB28 EA06 EA07 5K033 AA02 BA05 BA06 CB17 DA01 DA13 DB16 DB20 EA06 EA07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１電子制御装置（以下第１ＥＣＵとい
   う）の入出力装置に対するアクセス要求が第２電子制御
   装置（以下第２ＥＣＵという）又は第３電子制御装置
   （以下第３ＥＣＵという）から通信によりなされるよう
   に構成され、優先順位の高い第２ＥＣＵからのアクセス
   要求と優先順位の低い第３ＥＣＵからのアクセス要求が
   重複したときには第２ＥＣＵからのアクセス要求に応じ
   た処理を優先して実行する通信調停システムであって、 第２ＥＣＵからのアクセス要求を受けたとき、第３ＥＣ
   Ｕからのアクセス要求に応じた処理を実行中か否かを判
   断する要求重複判断手段と、 前記要求重複判断手段により肯定判断されたならば、前
   記第３ＥＣＵからのアクセス要求に応じた処理を開始し
   てからの経過時間が予め定められた一定時間より短いか
   否かを判断する経過時間判断手段と、 前記経過時間判断手段により前記経過時間が前記一定時
   間より短いと判断されたならば、前記第３ＥＣＵからの
   アクセス要求に応じた処理を中止して前記第２ＥＣＵか
   らのアクセス要求に応じた処理を開始し、前記経過時間
   判断手段により前記経過時間が前記一定時間より長いと
   判断されたならば、前記第３ＥＣＵからのアクセス要求
   に応じた処理が終了したあとに前記第２ＥＣＵからのア
   クセス要求に応じた処理を開始する処理選択手段とを備
   えたことを特徴とする通信調停システム。
2. 【請求項２】 請求項１記載の通信調停システムであっ
   て、 前記処理選択手段は、前記経過時間判断手段により前記
   経過時間が前記一定時間より短いと判断されたならば、
   前記第３ＥＣＵからのアクセス要求に応じた処理を中止
   して前記第２ＥＣＵからのアクセス要求に応じた処理を
   実行し、その後、中止した前記第３ＥＣＵからのアクセ
   ス要求に応じた処理を開始する通信調停システム。
3. 【請求項３】 請求項１又は２記載の通信調停システム
   であって、 前記アクセス要求は、アクセス要求の通信時間よりもア
   クセス要求に応じた処理の実行時間の方が長い通信調停
   システム。
4. 【請求項４】 請求項３記載の通信調停システムであっ
   て、 前記入出力装置は入力アナログ信号をディジタル信号に
   変換するＡ／Ｄ変換器であり、前記アクセス要求はＡ／
   Ｄ変換要求である通信調停システム。