CN105868148B - 可重构的串行和脉冲宽度调制接口 - Google Patents

可重构的串行和脉冲宽度调制接口 Download PDF

Info

Publication number
CN105868148B
CN105868148B CN201610070756.2A CN201610070756A CN105868148B CN 105868148 B CN105868148 B CN 105868148B CN 201610070756 A CN201610070756 A CN 201610070756A CN 105868148 B CN105868148 B CN 105868148B
Authority
CN
China
Prior art keywords
mode
signal
storage elements
storage
arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610070756.2A
Other languages
English (en)
Other versions
CN105868148A (zh
Inventor
R·索贾
A·M·布洛奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN105868148A publication Critical patent/CN105868148A/zh
Application granted granted Critical
Publication of CN105868148B publication Critical patent/CN105868148B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/287—Multiplexed DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及可重构串行和脉冲宽度调制接口。可重构寄存器装置包括按照链式结构顺序地布置的存储元件的装置。每个存储元件存储二进制信号的状态。可连接到存储元件的装置的组合逻辑电路使存储元件的装置形成二进制同步计数器。可连接到存储元件的装置的旁路逻辑电路使存储元件的装置形成串行移位寄存器。切换电路具有用于接收表示计数器模式和移位寄存器模式的至少一个的模式信号的模式信号输入端子。如果模式信号表示计数器模式，则切换电路被配置为将存储元件的装置连接到组合逻辑电路，而如果模式信号表示移位寄存器模式，则切换电路被配置为将存储元件的装置连接到旁路逻辑电路。

Description

可重构的串行和脉冲宽度调制接口
技术领域
本公开一般涉及具有通信接口的处理系统，更具体地，涉及具有可重构以传递串行或脉冲宽度调制数据的接口的处理系统。
背景技术
随着半导体技术的发展，电子装置(例如晶体管)的尺寸不断减小。与此同时，处理系统的能力不断增加，从而对处理系统可以与其进行通信的装置的数量和类型的需求增加。然而，随着处理系统尺寸的减小，处理系统外部封装的引脚或接触的数量也减少，从而迫使在接口之间共享引脚。例如，某些类型的数据可以以串行格式传递，而其它类型的数据可以以脉冲宽度调制(PWM)的或脉冲持续时间调制(PDM)的格式传递。在一些情况下，特定的引脚可以连接至串行或PWM接口电路，这取决于处理系统的购买者所确定的应用。虽然两种类型接口的电路都用所述装置来提供，但是对于特定应用而言不需要的接口电路不被使用，从而占用了昂贵的空间，使路由和复用复杂化，并且不必要地增加了制造该处理系统的成本。当需要大量接口的时候，这一点尤为如此。
发明内容
根据本发明的一个方面，提供一种可重构接口装置，包括：存储元件的装置，按照链式结构顺序地布置，其中每个存储元件被配置为存储二进制信号的状态；组合逻辑电路，能够连接到所述存储元件的装置，其中所述组合逻辑电路被配置为使所述存储元件的装置能够形成二进制同步计数器；旁路逻辑电路，能够连接到所述存储元件的装置，其中所述旁路逻辑电路被配置为使所述存储元件的装置能够形成串行移位寄存器；切换电路，具有模式信号输入端子，所述模式信号输入端子用于接收表示计数器模式和移位寄存器模式的至少一个的模式信号，其中所述切换电路被配置为：如果所述模式信号表示所述计数器模式，则选择性地将所述存储元件的装置连接到所述组合逻辑电路，并且如果所述模式信号表示所述移位寄存器模式，则选择性地将所述存储元件的装置连接到所述旁路逻辑电路；以及输入信号切换单元，具有用于接收预定的非时变信号的第一输入端子、用于接收随时间改变的二进制数据信号流的第二输入端子、以及输出端子，基于所述模式信号选择性地传输所述非时变信号和二进制数据信号的一个到所述输出端子，其中所述输入信号切换单元被配置为：如果所述模式信号表示所述计数器模式，则选择性地在输出端子呈现所述非时变信号，并且如果所述模式信号表示所述移位寄存器模式，则选择性地在输出端子呈现所述数据信号流。
根据本发明的另一个方面，提供一种方法，包括：接收表示计数器模式和移位寄存器模式中的至少一个的模式信号；如果所述模式信号表示所述计数器模式，则选择性地将存储元件的装置连接到组合逻辑电路，其中所述组合逻辑电路能够连接到所述存储元件的装置，其中所述存储元件按照链式结构顺序地布置，其中每个存储元件被配置为存储二进制信号的状态，其中所述组合逻辑电路被配置为使得所述存储元件的装置能够形成二进制同步计数器；以及如果所述模式信号表示所述移位寄存器模式，则选择性地将存储元件的装置连接到旁路逻辑电路，其中所述旁路逻辑电路能够连接到所述存储元件的装置，其中所述旁路逻辑电路被配置为使所述存储元件的装置能够形成串行移位寄存器。
附图说明
本公开通过示例的方式说明，并且不受限于附图，在附图中相似的附图标记表示相似的要素。附图中的要素被简明地例示，不一定按比例绘制。
图1例示了根据本发明一个实施例的处理系统的框图。
图2例示了可以用于图1的处理系统中的接口装置的实施例的框图。
图3例示了可以用于图2的接口装置中的旁路/组合器模块的实施例的框图。
图4例示了具有图3的旁路/组合器模块的实施例的进一步细节的框图。
具体实施方式
本文公开的系统、装置以及方法的实施例提供了一种接口装置，该接口装置可以被配置用于两种不同类型的格式(例如，串行或脉冲宽度调制(PWM)数据格式)之一的数据。在串行配置中，接口装置用作串行移位寄存器。在PWM结构中，相同的接口装置用作用于PWM驱动器的定时器计数器。还包括多路复用器，以在串行移位寄存器和定时器计数器之间进行功能切换。相同的逻辑门被用于串行模式下的数据移位、PWM模式下捕获边沿时间、或者在输入转变处时间戳捕获以将数据从寄存器传输到缓冲器。由可重构接口装置提供的灵活性使得其适合软件定义的I/O架构，所述软件定义的I/O架构通过去除不使用的部件减小管芯(die)尺寸同时保留灵活性，以低于先前的成本支持很多不同应用。
图1例示了根据本发明一个实施例的处理系统100的框图，所述处理系统100包括具有微控制器单元(MCU)103的控制器单元102，所述微控制器单元(MCU)103具有处理器104、存储器和接口装置108、110。外围装置112被耦接以通过总线经由接口装置110与MCU103进行串行数据传递。控制器单元102外部的传感器114被耦接以通过总线经由接口装置108与MCU103进行PWM数据传递。处理器104、存储器106和接口装置108、110被耦接以通过总线111彼此通信。处理器104也可以被耦接以通过专用总线与存储器106直接通信。
接口装置108、110包括相同的电路，但是基于要经由接口装置108、110传递的数据的类型，该电路的配置有所不同。通常在建立系统100时做出是否配置108、110的决定，并且在系统100的整个寿命期间不改变。然而，在其它情况下，也可以动态地重构接口装置108、110以处理不同格式的数据。
处理器104、存储器106和接口装置108、110可以被实现为位于单个集成电路上或相同装置内的电路。替代地，处理器102、存储器106和接口装置108、110，以及外围装置112和传感器114，可以包括彼此互连的任何数量的分离的集成电路或分离的装置。例如，存储器106可以位于与处理器104相同的集成电路上，或位于单独集成电路上，或位于与系统100的其它元件分立的另一个外围装置或从装置内。外围装置112可以共同位于与SOC 103相同的模块中，而传感器114可以位于远离控制器单元102的位置处的单独集成电路或装置上。此外，例如，系统100或其部分可以是物理电路或可转换为物理电路的逻辑表示的软表示或代码表示。同样，系统100的部分可以以软件或任何适当类型的硬件描述语言来实施。
存储器装置106可以是任何合适的存储器装置，例如，随机存取存储器(RAM)、静态RAM(SRAM)、磁电阻RAM(MRAM)、非易失性RAM(NVRAM，例如“闪存”存储器等等)、和/或动态RAM(DRAM)(例如，同步DRAM(SDRAM))、双倍数据速率RAM、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等，及其任意组合，等等。
与串行外围装置112的通信包括通过计算机总线111一次一位地顺序地向处理器104或存储器106发送数据。可以在系统100中使用的串行协议的示例包括串行外围装置接口(SPI)、RS-232、RS-422、RS-485、MICROWIRETM、I2C、I2S等等。外围装置112可以包括温度传感器、压力传感器、模数转换器、触摸屏、视频游戏控制器、控制装置、音频编解码器、数字电位计、数模转换器、照相机镜头、以太网装置、USB装置、USART装置、CAN、IEEE 802.15.4装置、IEEE802.11装置、掌上视频游戏机、闪存、EEPROM、实时时钟、显示器、多媒体卡或安全数字卡。在系统100中可以包括任何合适数量的串行外围装置112，而作为示例只示出了一个外围装置112。
传感器112可以定位在远程的、有噪的环境中，因此具有比模拟信号更好的抗噪声性的数字脉冲宽度调制(PWM)输出(例如SENT协议)可以在这些类型的应用中使用。传感器112的示例包括轮胎压力传感器、发动机排气传感器、压缩机出口温度、冷却液出口压力传感器、电池电压和空气进口压力等等。在系统100中可以包括任何合适数量的传感器114，而作为示例仅示出了一个传感器112。
图2例示了可以用于图1的处理系统100的接口装置108、110的实施例的框图，所述接口装置108、110包括滤波器202、控制逻辑模块204、多路复用器206、208、旁路/组合器逻辑模块210-218，以及存储元件220-238。存储元件220-238可以用触发器电路、存储寄存器或其它合适的用于存储数据的位的装置来实现。旁路/组合器模块210-218和存储元件220-228被共同称为寄存器240。存储元件230-238被共同称为缓冲器242。
多路复用器206具有耦接至恒定值或者替代地耦接至预定标器(prescaler)装置的输出的第一输入，以及被耦接以接收串行输入数据的第二输入。到多路复用器206的控制输入被标记为MODE(模式)，并且是表示接口108、110被配置为串行模式还是PWM模式的信号。多路复用器206在PWM模式期间将输出所述恒定值而在串行模式期间将输出串行数据。多路复用器206的输出被耦接作为到旁路/组合器模块210的输入。每个旁路/组合器模块210-218具有耦接至存储元件220-228中相应的相邻存储元件的输入的输出。存储元件228的输出耦接至存储元件238的输入。每个旁路/组合器模块210-218的另一个输出耦接至存储元件230-238中相应的存储元件的输入。每个存储元件230-238的输出耦接至数据总线111。
多路复用器208具有耦接至PWM时钟信号的第一输入和耦接至串行时钟信号的第二输入。多路复用器208的输出耦接至每个存储元件220-228的另一个输入。多路复用器208的控制输入被标记为MODE(模式)，并且是表示接口108、110被配置为串行模式还是PWM模式的信号。该模式(MODE)信号被设置为使多路复用器208在PWM模式期间输出PWM时钟信号而在串行模式期间输出串行时钟信号。该模式信号还控制多路复用器208以在PWM模式期间输出恒定值而在串行模式期间输出信号中的数据。
当接口装置108、110被配置为串行接口时，主装置(例如，MCU103)和从装置(例如，模数转换器或其它合适的外围装置112)通过相应的接口装置(例如，用于MCU 103的接口装置108或110)进行通信。在接口装置108、110中，移位寄存器240的最低有效位可以具有连接到用作主输入/从输出的引脚的输入，而移位寄存器240的最高有效位可以具有连接到用作主输出/从输入的引脚的输出。串行时钟信号连接到移位寄存器240的时钟输入。
外围装置112的SPI接口可以包括从移位寄存器，该从移位寄存器具有与标记为MOSI的引脚连接的输入和与标记为MISO的引脚连接的输出。从移位寄存器的时钟输入连接到串行时钟信号。MCU 103和从外围装置112各自的MOSI、MISO和串行时钟引脚可以彼此连接。MCU 103和从外围装置112二者都具有用于输入待传输数据到其相应的移位寄存器或从其相应的移位寄存器取回(retrieving)接收的数据的数据路径。此外，MCU 103和从外围装置112二者都可以具有用于表示接口的当前状态的状态寄存器位以及用于配置其各自的接口的控制寄存器位。
在串行模式操作期间，MCU 103通过MOSI线发送数据位，而从外围装置112从相同的线读取该数据。从外围装置112通过MISO线发送数据位，而MCU从相同的线读取该数据。传输具有固定的字长，例如八位或其它合适的位数。数据的位被移位到下一个相邻的存储元件210-228，而最高有效位被移出，新的最低有效位从多路复用器206移入寄存器240。在数据寄存器已被移出之后，MCU 103和外围从装置112已交换了寄存器值。寄存器240内的交换的数据可以被转移到缓冲器242，并且可以断言中断或直接存储器存取请求，以将缓冲器242中的数据存储在存储器106中或用于其它目的。如果有更多要交换的数据，则移位寄存器240被加载新的数据，并且该过程重复进行。传输可能涉及任何数量的时钟周期。当不再有待传输的数据时，MCU 103停止触发(toggle)串行时钟信号。
当接口装置108、110被配置为PWM接口的时候，恒定数据值通过多路复用器206提供给寄存器240。时钟信号PWMCLK由多路复用器208输出，并且由多路复用器208提供给存储元件220-228。PWM信号通常包括多个PWM周期，每个PWM周期具有两个信号转变，从时间上看的话，它们实现脉冲的序列。PWM信号具有由每单位时间提供的脉冲(周期)的数量所确定的特性频率。例如，PWM信号可以提供100Hz、25KHz或其它期望的频率的脉冲。PWM信号的每个周期包括有效段(active segment)、脉冲和非有效段(inactivesegment)。术语“有效段”是指PWM信号处于逻辑高状态的那部分。术语“非有效段”是指PWM信号处于逻辑低状态的那部分。在SENT协议中，信号的处于逻辑高状态的脉冲宽度承载数据。
当寄存器240用作PWM模式下的定时器计数器的时候，存储元件220-228可以在时钟信号PWMCLK的每个上升沿或下降沿处递增。当定时器计数器达到某个预设值(例如，0)的时候，控制逻辑模块204可以生成中断。这样得到的是足够精确的时间基础，以用于执行功能(例如维持参考时钟(秒、分等)或定期执行某些操作。可以断言(assert)中断或直接存储器存取请求以将缓冲器242中的定时器计数器数据存储在存储器106中或用于其它目的。
参考图2和图3，图3例示了可以用于图2的接口装置108、110中的旁路/组合器模块212的实施例的框图。旁路/组合器模块212包括旁路单元302和组合逻辑单元304。信号从控制逻辑204和存储元件220被输入至旁路单元302和组合逻辑单元304。旁路单元302在串行模式期间操作，而组合逻辑单元304在PWM模式期间操作。旁路单元302和组合逻辑单元304的输出耦接至多路复用器308，多路复用器308在串行模式期间向存储元件222提供旁路单元302的输出，而在PWM模式期间向存储单元222提供组合逻辑单元304的输出。类似的旁路/组合器模块212可以用于旁路/组合器模块210和214-218。
旁路单元302可以单纯地将存储元件220连接到存储元件222而不影响存储元件220、222中的数据。当用作同步定时器计数器的时候，寄存器240中的每个存储元件220-228同时接收完全相同的时钟脉冲。在计数操作期间，可以基于是否所有在前的触发器输出都为高，来使特定的存储单元220-228翻转(toggle)。在前的触发器随后可以被翻转或复位以输出低，直到计数器达到这样的值，在该值处每个触发器随后作为计数序列的一部分独立地翻转。
参照图2、图3和图4，图4例示了具有图3的旁路/组合器模块的实施例的进一步细节的框图。组合逻辑304包括与门402和异或(XOR)门410。与门402包括耦接至ADDER1_IN(n)(加法器1_输入(n))信号的第一输入，该ADDER1_IN(n)信号作为CARRY_OUT(n-1)信号由旁路/组合器模块210中的类似的组合逻辑模块304输出。到与门402的第二输入是存储元件220的输出。与门402的输出是CARRY_OUT(n)(进位_输出(n))信号，该CARRY_OUT(n)信号作为ADDER1_IN(n+1)(加法器1_输入(n+1))信号提供至旁路/组合器模块214中的类似的组合逻辑模块304。
XOR门410具有耦接至ADDER1_IN(n)信号的第一输入和耦接至存储元件220的输出(示出为ADDER2_IN(n+1)信号(加法器2_输入(n+1)))的第二输入。XOR门410的输出被提供为到多路复用器308的第一输入。到多路复用器308的第二输入耦接至ADDER2_IN(n)(加法器2_输入(n))信号，该ADDER2_IN(n)信号作为SHIFT_OUT(n-1)(移位_出(n-1))信号由旁路/组合器模块210输出。多路复用器308的输出ADDER_SHIFT_OUT(加法器_移位_出)耦接至存储元件220的数据输入。
在串行模式期间，旁路/组合器模块212被配置为移位寄存器，其中ADDER_SHIFTCONTROL(加法器_移位控制)信号被提供为多路复用器308的控制输入以输出ADDER2_IN(n)信号。串行数据输入通过存储元件220-228移位。在捕获一个完整的字之后(即，在移入循环数量等于字内的位数之后)，存储元件220-228的内容被传送到缓冲器242。
在定时器计数器模式下，旁路/组合器模块212被配置以充当计时器以测量来自多路复用器206的输入信号的两个边沿之间的间隔。使用例如由控制逻辑204向存储元件220-228提供的复位信号，将定时器在边沿之间重新初始化。到多路复用器308的ADDER_SHIFTCONTROL信号将输出设置为XOR门410的输出。在定时器计数器模式下，在每个时钟周期，当输入信号的“第一”有效边沿被检测到的时候，存储元件220-228的内容递增，而当“第二”有效边沿被检测到的时候，存储元件220-228的内容则禁用。因此,计数器值与两个输入之间的时间间隔对应。计时器值在有效输入边沿处被传送到缓冲器242。在那之后，计数器重新初始化。在第二输入边沿处，该过程重复进行。
至此应理解，在一些实施例中，提供了可重构寄存器装置，其可以包括按照链式结构顺序地布置的存储元件(220、222、224、226，228)的装置(布置)。每个所述存储元件(220，222，224，226，228)可以被配置用于存储二进制信号的状态。组合逻辑电路(304)可以连接至所述存储元件的装置。所述组合逻辑电路(304)可以被配置为使所述存储元件的装置能够形成二进制同步计数器。旁路逻辑电路(302)可以连接到所述存储元件的装置。所述旁路逻辑电路(302)可以被配置为使所述存储元件的装置能够形成串行移位寄存器。切换电路(308)可以具有用于接收表示计数器模式和移位寄存器模式中的至少一个的模式信号的模式信号输入端子。所述切换电路(308)可以被配置为：如果所述模式信号表示所述计数器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述组合逻辑电路(304)，而如果所述MODE信号表示所述移位寄存器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述旁路逻辑电路(302)。
另一方面，所述可重构寄存器装置还可以包括连接到每个所述存储元件的时钟信号输入，所述存储元件每个都具有用于接收时钟信号的时钟输入端子。每个存储元件还可以包括信号输入端子和信号输出端子，并且可以被配置为在每个时钟周期的上升沿和下降沿的至少一个处捕获提供到所述信号输入端子的二进制信号，以及在所述输出端子处呈现先前所捕获的信号状态的存储状态。
另一方面，所述组合逻辑电路可以被配置为在每个时钟周期将存储在存储元件中的所述状态所表示的二进制值至少增加1。所述旁路逻辑电路(302)可以被配置为将每个存储元件的输出端子连接到按照顺序的下一个存储元件的输入端子。
另一方面，所述存储元件(220，222，224，226，228)可以是时钟触发存储元件。
另一方面，所述存储元件(220，222，224，226，228)可以是触发器。
另一方面，所述组合逻辑电路可以被配置为使所述存储元件的装置能够形成同步串行计数器和同步并行计数器中的一种。
在另一个实施例中，可重构接口装置(108,110)可以包括存储元件(220，222，224，226，228)的装置。所述存储元件(220，222，224，226，228)可以按照链式结构顺序地布置，并且可以被配置为存储二进制信号的状态。组合逻辑电路(304)可以连接到所述存储元件的装置。所述组合逻辑电路(304)可以配置为使所述存储元件的装置能够形成二进制同步计数器。旁路逻辑电路(302)可以连接到所述存储元件的装置。所述旁路逻辑电路(302)可以被配置为使所述存储元件的装置能够形成串行移位寄存器。切换电路(308)可以具有用于接收表示计数器模式和移位寄存器模式中的至少一个的模式信号的模式信号输入端子，如果所述模式信号表示所述计数器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述组合逻辑电路(304)，而如果所述模式信号表示所述移位寄存器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述旁路逻辑电路(302)。输入信号切换单元(206)具有用于接收预定的非时变信号的第一输入端子、用于接收随时间改变的二进制数据信号流的第二输入端子、以及输出端子，基于模式信号选择性地传输所述非时变信号和二进制数据信号中的一个到所述输出端子。所述输入信号切换单元(206)可以被配置为:如果所述模式信号表示所述计数器模式，则选择性地在输出端子呈现所述非时变信号，而如果所述模式信号表示所述移位寄存器模式，则选择性地在输出端子呈现所述数据信号流。所述输入信号切换单元(206)的所述输出端子可以连接到按照所述链式结构的顺序的所述存储元件(220,222,224,226,228)的装置的第一存储元件。
另一方面，所述可重构接口装置还可以包括时钟信号切换元件(208)，其具有用于接收计数器时钟信号的第一输入端子、用于接收移位时钟信号的第二输入端子、以及输出端子，基于所述模式信号选择性地传输所输入的信号之一到所述输出端子。所述时钟信号切换单元(208)可以被配置为：如果所述模式信号表示所述计数器模式，则选择性地呈现所述非时变信号，而如果所述模式信号表示所述移位寄存器模式，则在输出端子呈现所述数据信号流。
另一方面，所述输入信号切换单元(206)可以是多路复用器。
另一方面，所述时钟信号切换单元(208)可以是多路复用器。
另一方面，所述可重构接口装置还可以包括缓冲器，所述缓冲器包含数量与所述存储元件的装置中的存储元件(220,222,224,226,228)的数量对应的存储单元(230,232,234,236,238)。每个所述存储单元(230,232,234,236,238)可以被配置为存储二进制信号的状态。所述缓冲器可以连接到所述存储元件(220,222,224,226,228)的装置，以将所述存储元件的装置的每个存储元件的状态存储在所述缓冲器的相应的存储单元中。控制逻辑电路(204)可以被配置为将所述存储元件的状态加载到相应的存储单元中。
另一方面，每个存储单元(230,232,234,236,238)并行连接到所述相应的存储元件(220,222,224,226,228)。
另一方面，所述控制逻辑电路(204)具有接收所述模式信号的模式输入端子和接收具有变化的脉冲宽度的信号的流的信号输入端子。所述控制逻辑电路(204)可以被配置为：检测所接收的信号流中的信号转变，以及在检测到信号转变时触发将所述存储元件的装置的每个存储元件的状态加载在所述缓冲器的相应的存储单元中。
另一方面，所述控制逻辑电路(204)可以被配置为：在检测到信号转变时将所述存储元件的装置的每个存储元件的状态加载在缓冲器的相应的存储单元中之后，将所述存储元件的装置的存储元件重置到默认状态。
另一方面，具有变化的脉冲宽度的信号的流可以是脉冲宽度调制信号和脉冲代码调制信号中的一种。
另一方面，所述存储元件的装置可以包括至少两组存储元件。每组存储元件可以按照链式结构顺序地布置。每组的存储元件可以形成单独的二进制同步计数器。
另一方面，所述控制逻辑电路(204)可以具有接收模式信号的模式输入端子和接收与帧相关的指示信号的指示输入端子。所述控制逻辑电路(204)可以被配置为在接收与帧相关的指示信号时来触发将所述存储元件的装置的每个存储元件的状态加载在所述缓冲器的相应的存储单元中。
另一方面，所述随时间变化的二进制数据信号流可以是与所述移位时钟信号同步接收的比特(位)流。
在其它实施例中，一种方法可以包括：接收表示计数器模式和移位寄存器模式中的至少一个的模式信号，以及如果所述模式信号表示所述计数器模式，则选择性地将存储元件(220,222,224,226,228)的装置连接到组合逻辑电路(304)。所述组合逻辑电路(304)可以连接到所述存储元件的装置，其中所述存储元件(220,222,224,226,228)按照链式结构顺序地布置，并且每个所述存储元件(220,222,224,226,228)被配置为存储二进制信号的状态。所述组合逻辑电路(304)可以被配置为使所述存储元件的装置能够形成二进制同步计数器。如果所述模式信号表示所述移位寄存器模式，则可以选择性地将存储元件(220,222,224,226,228)的装置连接到旁路逻辑电路(302)。所述旁路逻辑电路(302)可以连接到所述存储元件的装置。所述旁路逻辑电路(302)可以被配置为使所述存储元件的装置能够形成串行移位寄存器。
另一方面，所述方法还可以包括：如果所述模式信号表示所述计数器模式，则选择性地向所述存储元件的装置的第一存储元件提供非时变信号，而如果所述模式信号表示所述移位寄存器模式，则选择性地向所述存储元件的装置的所述第一存储元件提供所述数据信号流。所述存储元件(220,222,224,226,228)的装置的所述第一存储元件是就所述链式结构的顺序而言的第一存储元件。
由于实施本发明的装置大部分由本领域技术人员所熟知的电子部件和电路组成，为了理解和领会本公开的基本概念并且为了不混淆或偏离本公开的教导，不会以比认为必要的程度(如上文所例示的)任何更大的程度来解释电路的细节。
当提到使信号、状态位、或类似的装置呈现其逻辑真或逻辑假状态时，在本文中分别使用术语“断言”或“置位”以及“取反”(或“去断言”或“清除”)。如果逻辑真状态是逻辑电平“1”，则逻辑假状态是逻辑电平“0”。如果逻辑真状态是逻辑电平“0”，则逻辑假状态是逻辑电平“1”。
上述一些实施例可以使用各种各样的不同信息处理系统来适当地实现。例如，尽管图1以及其说明描述了示例性的信息处理架构，但该示例性架构仅仅是为了在讨论本公开的各个方面时提供有用的参考而呈现。当然，为了说明的目的，架构的描述已被简化，并且其只是根据本公开可以使用的多种不同类型的适当架构中的一种。本领域技术人员应认识到，逻辑块之间的界限仅仅是例示性的，并且替代实施例可以合并逻辑块或电路元件，或者对各种逻辑块或电路元件进行功能的替代分解。
因此，应理解，本文描述的架构仅仅是示例性的，并且事实上可以实现很多达成相同功能的其它架构。从某种概括但仍然明确的意义来说，达成相同功能的元件的任何装置被有效地“相关联”的以达成期望的功能。因此，本文中相结合以达成特定功能的任意两个部件可以被看作彼此“相关联”以达成期望的功能，而不论架构或中间元件。同样地，这样相关联的任意两个部件也可以被看作是彼此“可操作地连接”或“可操作地耦接”以达成期望的功能。
此外，本领域技术人员应认识到，上述描述的操作的功能之间的分界仅仅是例示性的。多个操作的功能可以结合为单个操作，和/或单个操作的功能可以分配在额外的操作中。此外，替代实施例可以包括特定操作的多个实例，并且在各种其它实施例中可以改变操作的顺序。
在一个实施例中，系统100是计算机系统，例如嵌入式计算机系统或片上系统(SoC)。其它实施例可以包括不同类型的计算机系统。计算机系统是可以被设计为向一个或多个用户提供独立计算能力的信息处理系统。计算机系统可以有很多形式，包括但不限于：主机、微型计算机、服务器、工作站、个人电脑、笔记本平板电脑、个人数字助理、电子游戏机、汽车及其它嵌入式系统、手机和各种其它无线设备。典型的计算机系统包括至少一个处理单元、相关联的存储器和若干输入/输出(I/O)装置。
尽管参照具体实施例描述了本公开，但可以进行各种修改以及改变而不脱离如下面的权利要求所述的本发明范围。因此，说明书和附图被认为是例示性的而非限制性的，并且意图将所有这些修改包括在本公开范围内。本发明所描述的任何关于具体实施例的好处、优点或解决方案都不应被解释为任何或所有权利要求的关键的、必要的或本质性的特征或要素。
本文所用的术语“耦接”不应被限定为直接耦接或机械耦接。
此外，本文所用的“一”被定义为一个或多于一个。此外，在权利要求中使用的引导短语如“至少一个”以及“一个或多个”不应该被解释为暗示：通过不定冠词“一”对其它权利要求元素的引入将包含这样的被引入的权利要求元素的任何特定权利要求限定为只包含一个这样的元素的公开，即使当同一权利要求中包括引导性短语“一个或多个”或“至少一个”以及不定冠词(例如“一”)的时候也是如此。使用定冠词的情况也是如此。
除非另有说明，术语如“第一”以及“第二”用于任意区分这些术语所描述的要素。因此，这些术语并不必然表示这些元件的时间上的或其它的先后顺序。

Claims (9)

1.一种可重构接口装置(108，110)，包括：
存储元件(220，222，224，226，228)的装置，按照链式结构顺序地布置，其中每个存储元件(220，222，224，226，228)被配置为存储二进制信号的状态；
组合逻辑电路(304)，能够连接到所述存储元件的装置，
其中所述组合逻辑电路(304)被配置为使所述存储元件的装置能够形成二进制同步计数器；
旁路逻辑电路(302)，能够连接到所述存储元件的装置，
其中所述旁路逻辑电路(302)被配置为使所述存储元件的装置能够形成串行移位寄存器；
切换电路(308)，具有模式信号输入端子，所述模式信号输入端子用于接收表示计数器模式和移位寄存器模式的至少一个的模式信号，
其中所述切换电路(308)被配置为：
如果所述模式信号表示所述计数器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述组合逻辑电路(304)，并且
如果所述模式信号表示所述移位寄存器模式，则选择性地将所述存储元件(220，222，224，226，228)的装置连接到所述旁路逻辑电路(302)；
输入信号切换单元(206)，具有用于接收预定的非时变信号的第一输入端子、用于接收随时间改变的二进制数据信号流的第二输入端子、以及输出端子，基于所述模式信号选择性地传输所述非时变信号和二进制数据信号的一个到所述输出端子，
其中所述输入信号切换单元(206)被配置为：
如果所述模式信号表示所述计数器模式，则选择性地在输出端子呈现所述非时变信号，并且
如果所述模式信号表示所述移位寄存器模式，则选择性地在输出端子呈现所述数据信号流；以及
缓冲器，包含数量与所述存储元件的装置中的存储元件(220，222，224，226，228)的数量对应的存储单元(230，232，234，236，238)，
其中每个所述存储单元(230，232，234，236，238)被配置为存储二进制信号的状态，
所述缓冲器连接到所述存储元件(220，222，224，226，228)的装置，其中所述缓冲器被配置为将所述存储元件的装置的每个存储元件的状态存储在所述缓冲器的相应的存储单元中；以及
控制逻辑电路(204)，被配置为将所述存储元件的所述状态加载到相应的存储单元中。
2.根据权利要求1所述的可重构接口装置，其中所述输入信号切换单元(206)的所述输出端子连接到按照所述链式结构顺序的所述存储元件(220，222，224，226，228)的装置的第一存储元件。
3.根据权利要求1所述的可重构接口装置，还包括：
时钟信号切换单元(208)，具有用于接收计数器时钟信号的第一输入端子、用于接收移位时钟信号的第二输入端子、以及输出端子，基于所述模式信号选择性地传输所输入的信号中的一个到所述输出端子，
其中所述时钟信号切换单元(208)被配置为：
如果所述模式信号表示所述计数器模式，则选择性地呈现所述计数器时钟信号，并且
如果所述模式信号表示所述移位寄存器模式，则在输出端子呈现所述移位时钟信号。
4.根据权利要求1所述的可重构接口装置，其中所述输入信号切换单元(206)是多路复用器。
5.根据权利要求3所述的可重构接口装置，其中所述时钟信号切换单元(208)是多路复用器。
6.根据权利要求 1所述的可重构接口装置，还包括：
其中每个存储单元(230，232，234，236，238)并行连接到相应的存储元件(220，222，224，226，228)。
7.根据权利要求 1所述的可重构接口装置，
其中所述控制逻辑电路(204)具有接收所述模式信号的模式输入端子和接收具有变化的脉冲宽度的信号的流的信号输入端子，
其中所述控制逻辑电路(204)被配置为：
检测所接收的信号流中的信号转变，以及
在检测到信号转变时触发将所述存储元件的装置的每个存储元件的状态加载在所述缓冲器的相应的存储单元中。
8.一种用于接口装置的方法，包括：
接收表示计数器模式和移位寄存器模式中的至少一个的模式信号；
如果所述模式信号表示所述计数器模式，则选择性地将存储元件(220，222，224，226，228)的装置连接到组合逻辑电路(304)，
其中所述组合逻辑电路(304)能够连接到所述存储元件的装置，其中所述存储元件(220，222，224，226，228)按照链式结构顺序地布置，其中每个存储元件(220，222，224，226，228)被配置为存储二进制信号的状态，
其中所述组合逻辑电路(304)被配置为使得所述存储元件的装置能够形成二进制同步计数器；
如果所述模式信号表示所述移位寄存器模式，则选择性地将存储元件(220，222，224，226，228)的装置连接到旁路逻辑电路(302)，
其中所述旁路逻辑电路(302)能够连接到所述存储元件的装置，
其中所述旁路逻辑电路(302)被配置为使所述存储元件的装置能够形成串行移位寄存器；
在缓冲器中存储数量与所述存储元件的装置中的存储元件(220，222，224，226，228)的数量对应的存储单元(230，232，234，236，238)，所述每个存储单元(230，232，234，236，238)被配置为存储二进制信号的状态，所述缓冲器连接到所述存储元件(220，222，224，226，228)的装置，其中所述缓冲器被配置为将所述存储元件的装置的每个存储元件的状态存储在所述缓冲器的相应的存储单元中；以及
将所述存储元件的所述状态加载到相应的存储单元中。
9.根据权利要求8所述的用于接口装置的方法，还包括：
如果所述模式信号表示所述计数器模式，则选择性地向所述存储元件的装置的第一存储元件提供非时变信号，以及
如果所述模式信号表示所述移位寄存器模式，则选择性地向所述存储元件的装置的所述第一存储元件提供数据信号流；
其中所述存储元件(220，222，224，226，228)的装置的所述第一存储元件是就所述链式结构的顺序而言的第一存储元件。
CN201610070756.2A 2015-02-10 2016-02-02 可重构的串行和脉冲宽度调制接口 Active CN105868148B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/618,491 US9652430B2 (en) 2015-02-10 2015-02-10 Configurable serial and pulse width modulation interface
US14/618,491 2015-02-10

Publications (2)

Publication Number Publication Date
CN105868148A CN105868148A (zh) 2016-08-17
CN105868148B true CN105868148B (zh) 2020-10-23

Family

ID=55456572

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610070756.2A Active CN105868148B (zh) 2015-02-10 2016-02-02 可重构的串行和脉冲宽度调制接口

Country Status (3)

Country Link
US (1) US9652430B2 (zh)
EP (1) EP3056998B1 (zh)
CN (1) CN105868148B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2539445A (en) * 2015-06-16 2016-12-21 Nordic Semiconductor Asa Data processing
CA3121459A1 (en) 2018-12-03 2020-06-11 Hewlett-Packard Development Company, L.P. Logic circuitry package
DE102019111805A1 (de) * 2019-05-07 2020-11-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum erzeugen eines pwm-signals und schaltung zum erzeugen eines pwm-signals
FR3107983B1 (fr) * 2020-03-05 2022-05-27 St Microelectronics Sa Dispositif de surveillance d'un circuit digital
CN111522759B (zh) * 2020-04-16 2021-10-01 山东智岩探测科技有限公司 多路同步串行数据总线转换为并行数据总线的装置及方法
CN112084131A (zh) * 2020-09-11 2020-12-15 深圳比特微电子科技有限公司 用于数字货币的计算装置和计算系统
CN115412392B (zh) * 2021-05-28 2024-05-10 精拓科技股份有限公司 Rs-485电路与通信系统
CN114500204B (zh) * 2022-03-30 2022-07-19 浙江地芯引力科技有限公司 Fsk数据发送控制装置、方法、定时器、mcu及设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540607A (zh) * 2008-03-18 2009-09-23 索尼株式会社 模拟数字转换器及转换方法、固体摄像装置和照相机系统
CN102099861A (zh) * 2008-07-21 2011-06-15 美光科技公司 使用堆叠式存储器装置裸片的存储器系统及方法以及使用所述存储器系统的系统
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN103138748A (zh) * 2013-01-29 2013-06-05 东南大学 基于线性反馈移位寄存器的n比特计数器及控制方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5454097A (en) 1993-01-25 1995-09-26 Motorola, Inc. Cascadable peripheral data interface including a shift register, counter, and randomly-accessed registers of different bit length
US7464192B2 (en) 2002-09-10 2008-12-09 Silicon Storage Technology, Inc. Programmable serial interface for a semiconductor circuit
KR100640588B1 (ko) 2004-09-24 2006-11-01 삼성전자주식회사 Ｓａｔａ 인터페이스와 ａｔａ 인터페이스를 선택적으로사용하는 비휘발성 메모리 저장 장치
CN101276319B (zh) 2008-02-05 2010-04-21 北京飞天诚信科技有限公司 一种将usb接口分时应用为标准i/o接口的设备及方法
US8175087B2 (en) 2009-10-12 2012-05-08 Linear Technology Corporation Method and system for communicating multiple data signals over a single unidirectional isolation component
US9183168B2 (en) 2013-02-22 2015-11-10 Dell Products, Lp Dual mode USB and serial console port

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540607A (zh) * 2008-03-18 2009-09-23 索尼株式会社 模拟数字转换器及转换方法、固体摄像装置和照相机系统
CN102099861A (zh) * 2008-07-21 2011-06-15 美光科技公司 使用堆叠式存储器装置裸片的存储器系统及方法以及使用所述存储器系统的系统
CN102257569A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 时钟转发的低功率信号传输系统
CN103138748A (zh) * 2013-01-29 2013-06-05 东南大学 基于线性反馈移位寄存器的n比特计数器及控制方法

Also Published As

Publication number Publication date
US9652430B2 (en) 2017-05-16
EP3056998A3 (en) 2016-08-24
EP3056998B1 (en) 2017-12-20
US20160232123A1 (en) 2016-08-11
CN105868148A (zh) 2016-08-17
EP3056998A2 (en) 2016-08-17

Similar Documents

Publication Publication Date Title
CN105868148B (zh) 可重构的串行和脉冲宽度调制接口
CN106487372B (zh) 包括单线接口的装置和具有该装置的数据处理系统
CN100442074C (zh) 通过单个测试访问端口连接多个测试访问端口控制器
US8023602B2 (en) Serial data communication apparatus and methods of using a single line
EP1667326B1 (en) Output reporting techniques for hard intellectual property blocks
US20100042858A1 (en) Management of power domains in an integrated circuit
US20060184847A1 (en) Semiconductor device tested using minimum pins and methods of testing the same
JP2013508731A5 (zh)
JP2007094377A5 (zh)
US8659336B2 (en) Apparatus and method for synchronising signals
US9934171B2 (en) Serial communication link with optimal transfer latency
WO2014013298A1 (en) Register file module and method therefor
TW201310914A (zh) 可組態之邏輯胞元
US20050116754A1 (en) Reset circuit
CN103135439B (zh) 计时装置及电子设备
US8421498B2 (en) Semiconductor device with bus connection circuit and method of making bus connection
JP2001326566A (ja) クロック異常検出回路
US7953999B2 (en) Semiconductor integrated circuit device and method of operating the same
JP2017531942A (ja) ビルトインフロー制御を用いたクロックフリー・デュアルデータレート・リンク
JPH06311127A (ja) ディジタルデータ調停装置
CN104252560A (zh) 基于现场可编程门阵列的集中缓存式装置及设计方法
US11385982B2 (en) General purpose input/output with hysteresis
US9024699B2 (en) Numerically-controlled oscillator
Cadenas et al. Pipelining considerations for an FPGA case
JP2007121063A (ja) 周波数測定回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

CB02 Change of applicant information
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant