JP3703372B2 - 半導体制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数個のサンプルホールド回路を備えた半導体制御装置に関し、特に、携帯電話などの移動体通信装置に利用して有効なものに関する。
【0002】
【従来の技術】
近年、Verilog等のハードウェア記述言語を用いて半導体制御装置のレイアウトを自動配置、配線することが多く行われてきている。
【0003】
携帯電話などの移動体通信装置では、データ信号を保持するためにサンプルホールド回路が利用されており、そのサンプルホールド回路を備えた半導体制御装置のレイアウト設計にも、自動配置、配線技術が多く利用されている。
【0004】
図12は、サンプルホールド回路を備えた従来の半導体制御装置の全体構成を示す。同図において、100はスイッチ制御回路、110、120、130は各々サンプルホールド回路である。前記スイッチ制御回路100は各サンプルホールド回路と各々信号線140、150、160と接続されていて、この信号線を介して各サンプルホールド回路110〜130にスイッチ制御信号SH1、SH2、SH3を順番に出力する。
【0005】
図13は、図12に示した従来の半導体制御装置の具体的回路図である。スイッチ制御回路100からのスイッチ制御信号SH1、SH2、SH2により、各々サンプルホールド回路110〜130のCMOSスイッチ112、122、132が開動作して、データ入力端子DATAINからのデータが前記スイッチ制御信号SH1〜SH3に同期して容量111、121、131に順番にサンプルされる。この時のタイミングチャートを図14に示す。
【0006】
図14において、タイミングT1においてスイッチ制御信号SH1の立上りに同期してサンプルホールド回路110のCMOSスイッチ112が開き、容量111にデータが取り込まれ始める。その後、タイミングT2でのスイッチ制御信号SH1の立下りに同期してデータがサンプルホールドされ、CMOSスイッチ112が閉じる。
【0007】
次に、タイミングT3でのスイッチ制御信号SH2の立上りに同期してサンプルホールド回路120のCMOSスイッチ122が開き、容量121にデータが取り込まれ始める。その後、タイミングT4でのスイッチ制御信号SH2の立下りに同期して前記データがサンプルホールドされ、CMOSスイッチ122が閉じる。
【0008】
同様にして、タイミングT5でのスイッチ制御信号SH3の立上りに同期してサンプルホールド回路130のCMOSスイッチ132が開き、容量131にデータが取り込まれ始める。その後、タイミングT6でのスイッチ制御信号SH3の立下りに同期してデータがサンプルホールドされ、CMOSスイッチ132が閉じる。このようにして、複数個のCMOSスイッチ112〜132が順番に開閉して、入力端子DATAINのデータが順番に各サンプルホールド回路110〜130に取り込まれて行く。
【0009】
【発明が解決しようとする課題】
近年、半導体装置のレイアウトの自動配置配線技術が利用されるようになり、その技術により信号線の配線長は従来よりも正確に制御できるようになってきた。しかし、実際には、チップの製造バラツキ等によって、配線の抵抗値や容量にバラツキが生じ、その結果、信号の伝達速度にバラツキが生じ、信号遅延を生じる。
【0010】
信号遅延を生じた場合のタイミングチャートを図15に示す。同図において、入力端子DATAINのデータには、CMOSスイッチ112、122、132のスイッチングによるデジタル信号のクロストークや基板を介しての回り込み雑音によるスイッチング雑音が現れている。
【0011】
今、信号遅延により、スイッチ制御信号SH1が遅れた場合を考える。スイッチ制御信号SH1の立下りが遅れ、タイミングT3でLレベルになる以前に、タイミングT2で次のスイッチ制御信号SH2がHレベルとなると、CMOSスイッチ122が開く。この時、入力端子DATAINのデータにはスイッチング雑音が生じる。そして、タイミングT3においてスイッチ制御信号SH1の立下り、この立下りに同期して入力端子DATAINのデータが容量111にサンプルホールドされる。この時、前記CMOSスイッチ122のスイッチングに起因して生じた前記スイッチング雑音ΔVが、誤った値として容量111にサンプルホールドされる。
【0012】
次に、同様にして、信号遅延により、スイッチ制御信号SH2の立下りが遅れた場合を考えると、スイッチ制御信号SH2の立下りが遅れ、タイミングT5でLレベルになる以前に、タイミングT4で次のスイッチ制御信号SH3がHレベルとなると、CMOSスイッチ132が開いてスイッチング雑音が生じる。そして、タイミングT5において前記スイッチ制御信号SH2の立下りに同期して、入力端子DATAINのデータが容量121にサンプルホールドされる。この時、CMOSスイッチ132のスイッチングに起因して生じた前記スイッチング雑音ΔVが、誤った値として容量121にサンプルホールドされる。従って、従来では、スイッチング雑音がサンプルホールドの性能を低下させるという問題点があった。
【0013】
本発明は前記従来の問題点を解決するものであり、その目的は、スイッチ制御回路から複数個のサンプルホールド回路までの各信号配線長の長短に拘わらず、何れかのサンプルホールド回路でのデータのサンプルホールド中に、次のサンプルホールド回路においてスイッチが開動作することを確実に防止して、スイッチング雑音を含まない正しいデータをサンプルホールドし、サンプルホールド性能の向上を図ることにある。
【0014】
【課題を解決するための手段】
前記目的を達成するため、本発明では、何れか1個のサンプルホールド回路でデータを保持し終わるまでは、次にデータを保持するサンプルホールド回路においてスイッチを開動作させないように制御する。
【0015】
すなわち、請求項1記載の発明の半導体制御装置は、内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記1回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止することを前提構成として、前記各スイッチ開閉回路は、第1及び第2のNAND回路と、第1及び第2のインバータとを備え、前記第1のNAND回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のインバータの出力とを受け、前記第2のNAND回路は、前記第1のNAND回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記第1のインバータは前記第2のNAND回路の出力を受け、前記第2のインバータは前記第1のインバータの出力を受け、前記第1及び第2のインバータの1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記第1のインバータの出力が前記状態信号として出力されることを特徴とする。
【0016】
請求項2記載の発明は、前記請求項1記載の半導体制御装置と前提構成を同一として、前記各スイッチ開閉回路は、第1及び第2のNAND回路と、1個のインバータとを備え、前記第1のNAND回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のNAND回路の出力とを受け、前記第2のNAND回路は、前記第1のNAND回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記インバータは前記第2のNAND回路の出力を受け、前記第2のNAND回路の出力及び前記インバータの出力との1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記インバータの出力が前記状態信号として出力されることを特徴とする。
【0017】
請求項3記載の発明は、前記請求項1記載の半導体制御装置と前提構成を同一として、前記各スイッチ開閉回路は、第1及び第2のNOR回路と、第1及び第2のインバータとを備え、前記第1のNOR回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のインバータの出力とを受け、前記第2のNOR回路は、前記第1のNOR回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記第1のインバータは前記第2のNOR回路の出力を受け、前記第2のインバータは前記第1のインバータの出力を受け、前記第1及び第2のインバータの1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記第1のインバータの出力が前記状態信号として出力されることを特徴とする。
【0018】
請求項4記載の発明は、前記請求項1から請求項3の何れか1項に記載の半導体制御装置において、各スイッチ開閉回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から前記状態信号として閉信号を受けて、初めて、対応するサンプルホールド回路に対して前記スイッチ制御信号を出力することを特徴とする。
【0019】
請求項5記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのCMOSスイッチとを備えることを特徴とする。
【0020】
請求項6記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのPMOSスイッチとを備えることを特徴とする。
【0021】
請求項7記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのNMOSスイッチとを備えることを特徴とする。
【0022】
請求項8記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、前記複数個のスイッチ開閉回路は、各々、隣りのスイッチ開閉回路と相互に近接していることを特徴とする。
【0023】
請求項9記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、前記複数個のサンプルホールド回路の多くは、対応するスイッチ開閉回路と、このスイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との間に配置されることを特徴とする。
【0024】
請求項10記載の発明は、前記請求項1から請求項4の何れか1項に記載の半導体制御装置において、前記複数個のスイッチ開閉回路は、各スイッチ開閉回路とこの各スイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との距離が、相互にほぼ等距離になる位置に配置されていることを特徴とする。
【0025】
請求項11記載の発明は、前記請求項1から請求項3の何れか1項に記載の半導体制御装置において、前記複数個のサンプルホールド回路は、マッチドフィルタ回路に備える複数個のサンプルホールド回路として使用され、前記複数個のサンプルホールド回路の出力は、前記マッチドフィルタ回路に備える複数個の乗算器に各々入力されることを特徴とする。
【0026】
以上により、請求項1〜請求項11記載の発明では、スイッチ制御回路が複数のスイッチ開閉回路を介して複数のサンプルホールド回路に対してスイッチ制御信号を順番に出力する。例えば、最初に第1のサンプルホールド回路が前記スイッチ制御信号を受けてデータをサンプルホールドする場合を考えると、前記第1のサンプルホールド回路がデータのサンプルホールドを終了する際には、第1のスイッチ開閉回路が状態信号として閉信号を第2のスイッチ開閉回路に出力する。第2のスイッチ開閉回路は、前記閉信号を受ける以前に前記スイッチ制御回路からスイッチ制御信号を受けていた場合であっても、前記閉信号を受けなければ、前記スイッチ制御信号を第2のサンプルホールド回路には出力しない。従って、第1のサンプルホールド回路がデータのサンプルホールドを終了した後に、初めて、第2のサンプルホールド回路はそのスイッチを開動作させて、データのサンプルホールドを開始するので、第1のサンプルホールド回路は、第2のサンプルホールド回路のスイッチの開動作に伴うスイッチング雑音の影響を受けることがなく、正しい値のデータをサンプルホールドする。
【0027】
特に、請求項8記載の発明では、相い隣る2個のスイッチ開閉回路が相互に近接するので、状態信号の伝達が短時間で行われる。従って、前記スイッチング雑音の影響を受けない正しい値のデータのサンプルホールドの繰り返しを高速で実現することができる。
【0028】
また、請求項9記載の発明では、例えば、第1及び第2のスイッチ開閉回路の間に第1のサンプルホールド回路が配置されるので、第1のスイッチ開閉回路からのスイッチ制御信号が第1のサンプルホールド回路に伝達された後に、第1のスイッチ開閉回路からの状態信号(閉信号)が第2のスイッチ開閉回路に伝達される。従って、第1のサンプルホールド回路による正しい値のデータのサンプルホールドを確保しながら、前記状態信号(閉信号)の伝播を短時間で行うことができる。
【0029】
更に、請求項10記載の発明では、複数のスイッチ開閉回路相互の距離が等距離であるので、各スイッチ開閉回路からの状態信号(閉信号)の伝播時間が相互に等しくなる。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【0031】
(第1の実施の形態)
図1は本発明の第1の実施の形態におけるW−CDMA用マッチドフィルタに用いられているサンプルホールド回路を備えた半導体制御装置のブロック図を示す。
【0032】
図1において、DATAINは外部からデータが入力されるデータ入力端子、Aはn個のサンプルホールド回路1、2、3、4…nを備えた本願発明の半導体制御装置であって、前記各サンプルホールド回路1〜nは、前記データ入力端子DATAINに入力されたデータを順次保持する。5、6、7、8…mは、前記n個のサンプルホールド回路1〜nと同数の乗算器であって、これら乗算器5〜mは、各々、対応するサンプルホールド回路でサンプルホールドされたデータと拡散符号(pseudo−random noise、(PN))(自己の鍵)とを乗算する。また、9は加算器であって、前記n個の乗算器5〜mの乗算結果を加算する。前記加算器9の出力は、入力端子DATAINに入力されたデータと拡散符号とが一致する場合には、所定の値の相関出力となる。
【0033】
尚、本願発明の前記半導体制御装置Aは、本実施の形態では、携帯電話のW−CDMA用マッチドフィルタに使用されるが、本願発明はこれに限定されず、例えば図2に示すように、入力端子DATAINに入力されたアナログ信号を、複数個のサンプルホールド回路1〜nで順次サンプルホールドした後、複数個のA/D変換回路11、12、13、14…pで各々デジタル信号に変換する構成に適用したり、CCD装置などに適用することが可能である。
【0034】
次に、前記半導体制御装置Aの内部構成を図3に基づいて説明する。同図の半導体制御装置Aには、複数個(同図では同装置Aの構成及びその動作の説明を簡単にするために3個とした)のサンプルホールド回路1、2、3と、スイッチ制御回路20と、前記サンプルホールド回路1〜3に対応してこれらサンプルホールド回路1〜3と同数備えられたスイッチ開閉回路21、22、23とが備えられる。
【0035】
前記スイッチ制御回路20は、前記3個のサンプルホールド回路1〜3と各々信号線25、26、27で接続されていて、クロック信号としてデータを保持させるためのスイッチ制御信号SH1、SH2、SH3をデータを保持させる周期で各々信号線25〜27を経てサンプルホールド回路1〜3に出力する。スイッチ制御信号SH1〜SH3の出力順序は、第1に制御信号SH1、第2に制御信号SH2、第3に制御信号SH3であり、次に制御信号SH1に戻ることを繰り返す。前記3個のスイッチ開閉回路21〜23は、前記各信号線25、26、27に各々配置されていると共に、第1及び第2のスイッチ開閉回路21、22は相互に信号線31で接続され、第2及び第3のスイッチ開閉回路22、23は相互に信号線32で接続され、第3及び第1のスイッチ開閉回路23、21は相互に信号線33で接続されている。
【0036】
図4は前記サンプルホールド回路1〜3及びスイッチ開閉回路21〜23の内部構成を示す。同図において、3個のサンプルホールド回路1〜3は、並列に並べられた容量結合型である。第1のサンプルホールド回路1は、データを保持するための容量1aと、PMOSトランジスタTp及びNMOSトランジスタTnを並列接続したCMOSスイッチ1bとを備え、前記CMOSスイッチ1bは、前記入力端子DATAINと前記容量1aとの間に配置される。同様に、第2及び第3のサンプルホールド回路2、3も、各々、容量2a及びCMOSスイッチ2b、容量3a及びCMOSスイッチ3bを備える。各回路1〜3の容量1a、2a、3aでサンプルホールドされたデータは、各回路1〜3の出力端子DATA1、DATA2、DATA3を通じて図示しないデータ処理回路に出力され、この処理回路によってデータ処理される。このデータ処理の詳細は本願発明と関係しないので、省略する。
【0037】
また、前記第1、第2及び第3のスイッチ開閉回路21〜23は、同一の内部構成を持つ。以下、第1のスイッチ開閉回路21の内部構成を説明し、他のスイッチ開閉回路22、23については同一部分に同一符号を付してその説明を省略する。
【0038】
第1のスイッチ開閉回路21において、41は第1のNAND回路、42は第2のNAND回路、43は第1のインバータ、44は第2のインバータである。前記第1のNAND回路41は、スイッチ開閉回路23から信号線33を経て入力される信号と、前記第2のインバータ44の出力とを受ける。前記第2のNAND回路42は、前記第1のNAND回路41の出力と、前記スイッチ制御回路20のスイッチ制御信号SH1とを受ける。また、前記第1のインバータ43は前記第2のNAND回路42の出力を受け、前記第2のインバータ44は前記第1のインバータ43の出力を受ける。従って、前記第1及び第2のNAND回路41、42は、その一方の出力が他方の入力に接続されているSet−Resetラッチ回路を構成する。前記第1及び第2のインバータ43、44の出力SW1、XSW1は、前記スイッチ制御信号SH1に代わる差動のスイッチ制御信号として、対応するサンプルホールド回路1のCMOSスイッチ1bに出力される。また、前記第1のインバータ43の出力、特にLレベルの出力(閉信号)は、サンプルホールド回路1のCMOSスイッチ1bの閉状態を示す状態信号として、前記信号線31を経てスイッチ制御回路22の第1のNAND回路41に出力される。
【0039】
ここで、スイッチ開閉回路21とその隣りのスイッチ開閉回路22とは相互に近接して配置されていて、この両者を接続する信号線31の配線長はできる限り短く設定される。同様に、隣りに位置する2個のスイッチ開閉回路22、23も相互に近接して配置されていて、この両者を接続する信号線32の配線長はできる限り短く設定される。
【0040】
以上のように構成された本実施の形態の半導体制御装置の動作を説明する。
【0041】
入力端子DATAINにはデータ信号が入力される。スイッチ制御回路20からは、スイッチ制御信号SH1、SH2、SH3のうち、データをサンプルホールドすべきサンプルホールド回路に対するスイッチ制御信号がHレベルとなる。今、一例としてスイッチ制御信号SH1がHレベルとなった時を考える。この時のタイミングチャートを図5に示す。
【0042】
スイッチ制御信号SH1がHレベルとなったタイミングT1では、第3のスイッチ開閉回路23からのスイッチ制御信号SW3がLレベルであるので、第1のスイッチ開閉回路21のSet−Resetラッチ回路の動作により、スイッチ制御信号SW1はHレベルとなる。その結果、第1のサンプルホールド回路1のCMOSスイッチ1bが開き、その内部の容量1aに入力端子DATAINのデータが取り込まれる始める。
【0043】
次に、タイミングT2では、前記スイッチ制御信号SH1がLレベルに立下る以前に、次のスイッチ制御信号SH2がHレベルに立上る。しかし、スイッチ制御信号SW1がHレベルのままであるために、第2のスイッチ開閉回路22ではスイッチ制御信号SW2はLレベルに維持される。従って、第2のサンプルホールド回路2のCMOSスイッチ2bは開動作しない。
【0044】
そして、タイミングT3において、前記スイッチ制御信号SH1が立下ってLレベルとなると、この立下りに同期して、第1のスイッチ開閉回路21からスイッチ制御信号SW1がLレベルとなって、入力端子DATAINのデータが第1のサンプルホールド回路1の容量1aにサンプルホールドされ、その内部のCMOSスイッチ1bが閉じる。この時、前記第2のサンプルホールド回路2のCMOSスイッチ2bは既述の通り未だ開動作していないので、そのスイッチング雑音はない(図中において、スイッチング雑音ΔV=0と記す)。
【0045】
前記タイミングT3と同時に、前記第1のスイッチ開閉回路21のLレベルのスイッチ制御信号(閉信号)SW1は、信号線31を経て第2のスイッチ開閉回路22に入力される。この入力により、第2のスイッチ開閉回路22では、タイミングT4においてスイッチ制御信号SW2がHレベルとなる。その結果、第2のサンプルホールド回路2のCMOSスイッチ2bが初めて開動作して、容量2aに入力端子DATAINのデータが取り込まれ始める。この時点では、CMOSスイッチ2bの開動作に伴いスイッチング雑音が生じるものの、既に第1のサンプルホールド回路1ではデータのサンプルホールドが終了しているので、問題はない。
【0046】
同様にして、タイミングT5において、次のスイッチ制御信号SH3がHレベルになるが、第2のスイッチ開閉回路22のスイッチ制御信号SW2がHレベルを維持しているので、この制御信号SW2を受けた第3のスイッチ開閉回路23では、スイッチ制御信号SW3はLレベルに維持される。従って、第3のサンプルホールド回路3のCMOSスイッチ3bは開動作しない。そして、タイミングT6においてスイッチ制御信号SH2が立下ってLレベルとなると、第2のスイッチ開閉回路22のスイッチ制御信号SW2がLレベルに立下って、入力端子DATAINのデータが第2のサンプルホールド回路2の容量2aにサンプルホールドされると共に、CMOSスイッチ2bが閉動作する。この時、前記第3のサンプルホールド回路3のCMOSスイッチ3bは既述の通り未だ開動作していないので、そのスイッチング雑音はない(図中において、スイッチング雑音ΔV=0と記す)。
【0047】
前記タイミングT6と同時に、第2のスイッチ開閉回路22のLレベルのスイッチ制御信号(閉信号)SW2は、信号線32を経て第3のスイッチ開閉回路23に入力される。これにより、前記第3のスイッチ開閉回路23では、タイミングT7において初めてスイッチ制御信号SW3がHレベルに立上って、第3のサンプルホールド回路3のCMOSスイッチ3bが開動作し、入力端子DATAINのデータが容量3aに取り込まれ始める。この時点では、CMOSスイッチ3bの開動作に伴いスイッチング雑音が生じるものの、既に第2のサンプルホールド回路2ではデータのサンプルホールドが終了しているので、問題はない。
【0048】
以上説明したように、1個のサンプルホールド回路のCMOSスイッチが開動作してデータのサンプルホールドが行われる期間では、他のサンプルホールド回路のCMOSスイッチは開動作を禁止されるので、スイッチング雑音が正しいデータのサンプルホールドを阻害することを確実に防止できる。
【0049】
また、第1のスイッチ開閉回路21には第2のインバータ44が備えられる分、対応する第1のサンプルホールド回路1へのスイッチ制御信号XSW1の伝播に遅延が生じるが、第1のサンプルホールド回路1においてCMOSスイッチ1bが閉じた後に第2のスイッチ開閉回路22において差動のスイッチ制御信号SW2、XSW2を第2のサンプルホールド回路2に出力することができる。従って、第1のサンプルホールド回路1でデータを保持した後に第2のサンプルホールド回路2のCMOSスイッチ2bを開動作させることを保証することができる。
【0050】
(第2の実施の形態)
次に、本発明の第2の実施の形態の半導体制御装置を図6に基づいて説明する。本実施の形態では、前記第1の実施の形態の図4と比較して、サンプルホールド回路1、2、3の内部構成のみが異なる。即ち、本実施の形態では、図6に示すように、各サンプルホールド回路1’、2’、3’は、PMOSトランジスタTpのみで構成されたスイッチ1b’、2b’、3b’を有する。各スイッチ開閉回路21〜23は同一構成であって、その各第2のインバータ44の出力XSW1、XSW2、XSW3が、スイッチ制御信号として、対応するサンプルホールド回路1’〜3’のスイッチ1b’、2b’、3b’に出力される。本実施の形態の半導体制御装置の動作は前記第1の実施の形態と同一であるので、その説明を省略する。
【0051】
(第3の実施の形態)
続いて、本発明の第3の実施の形態の半導体制御装置を図7に基づいて説明する。本実施の形態では、図7に示すように、各サンプルホールド回路1''、2''、3''は、NMOSトランジスタTnのみで構成されたスイッチ1b''、2b''、3b''を有する。各スイッチ開閉回路21〜23は同一構成であって、その各第1のインバータ43の出力SW1、SW2、SW3が、スイッチ制御信号として、対応するサンプルホールド回路1''〜3''のスイッチ1b''、2b''、3b''に出力される。本実施の形態の半導体制御装置の動作も前記第1の実施の形態と同一であるので、その説明を省略する。
【0052】
(第4の実施の形態)
更に、本発明の第4の実施の形態の半導体制御装置を図8に基づいて説明する。本実施の形態では、スイッチ開閉回路の構成を変更している。即ち、図8では、各スイッチ開閉回路21’、22’、23’は1個のインバータ43を備え、前記第1の実施の形態の図4のように第2のインバータ44は備えられない。各スイッチ開閉回路21’、22’、23’内の第2のNAND回路42の出力XSW1、XSW2、XSW3が、スイッチ制御信号として、対応するサンプルホールド回路1〜3に出力される。
【0053】
従って、本実施の形態では、前記第1の実施の形態の図4の半導体制御装置と比較すると、各スイッチ開閉回路21’〜23’においてインバータが1個減る分、各回路21’〜23’の面積を縮小することが可能である。
【0054】
(第5の実施の形態)
次に、本発明の第5の実施の形態の半導体制御装置を図9に基づいて説明する。本実施の形態では、スイッチ開閉回路の構成を変更している。即ち、図9において、スイッチ開閉回路21''、22''、23''は各々第1及び第2のNOR回路45、46を備え、前記第1の実施の形態の図4のように2個のNAND回路41、42を有しない。本実施の形態は、Lレベルのスイッチ制御信号SH1〜SH3により、各サンプルホールド回路1〜3のCMOSスイッチ1b〜3bの開制御を指示する場合に有効である。前記NOR回路45、46の使用に伴い、スイッチ開閉回路21''〜23''の第1のインバータ43の出力は、各々、サンプルホールド回路1〜3のPMOSトランジスタTpに入力され、第2のインバータ44の出力は各々サンプルホールド回路1〜3のNMOSトランジスタTnに入力される。
【0055】
(第6の実施の形態)
次に、本発明の第6の実施の形態の半導体制御装置を図10に基づいて説明する。本実施の形態では、サンプルホールド回路の配置位置をスイッチ開閉回路との関係で特定したものである。即ち、図10に示すように、第1のサンプルホールド回路1は、対応する第1のスイッチ開閉回路21と、この回路21に信号線31で接続される第2のスイッチ開閉回路22との間に配置される。同様に、第2のサンプルホールド回路2は、信号線32で接続される第2及び第3のスイッチ開閉回路22、23の間に配置されている。
【0056】
従って、本実施の形態では、第1及び第2のスイッチ開閉回路21、22から対応するサンプルホールド回路1、2への各閉信号の伝播経路と、第1及び第2のスイッチ開閉回路21、22から各々信号線31、32を経て第2及び第3のスイッチ開閉回路22、23に閉信号(状態信号)の伝播経路とを一部共用できるので、サンプルホールド回路1、2でスイッチが閉じた後、素早くその閉状態を信号線31、32を経て第2及び第3のスイッチ開閉回路22、23に伝達することが可能である。
【0057】
尚、本実施の形態では、サンプルホールド回路1〜3及びスイッチ開閉回路21〜23の内部構成を図示していないが、例えば前記図4、図6〜図9に示した内部構成を採用することが可能であるが、特に限定されない。
【0058】
(第7の実施の形態)
次に、本発明の第7の実施の形態の半導体制御装置を図11に基づいて説明する。本実施の形態は前記第6の実施の形態を更に改良したものである。
【0059】
即ち、図11において、3個のスイッチ開閉回路21〜23は、スイッチ制御回路20を中心とした円周上に配置される。3個のサンプルホールド回路1〜3も同様に、スイッチ制御回路20を中心とした他の円周上に配置される。従って、3個のスイッチ開閉回路21〜23相互間の離隔は、ほぼ等距離になる。その結果、これら3個のスイッチ開閉回路を接続する3本の信号線31、32、33の配線長は相互に等しくなる。即ち、第1のスイッチ開閉回路21からの閉信号(状態信号)が信号線31を経て第2のスイッチ開閉回路22に伝播されるに要する時間と、第2のスイッチ開閉回路22からの閉信号が信号線32を経て第3のスイッチ開閉回路23に伝播されるに要する時間と、第3のスイッチ開閉回路23からの閉信号が信号線33を経て第1のスイッチ開閉回路21に伝播されるに要する時間とが相互に等しくなる。
【0060】
尚、以上の説明では、サンプルホールド回路及びスイッチ開閉回路は3個づつ配置したが、4個以上複数個、例えば64個又は128個を並列に配置しても良いのは勿論である。
【0061】
また、前記スイッチ制御回路20及び信号線25〜27、31〜33のレイアウトは、ハードウェア記述言語を用いて自動配置及び配線することが好ましい。
【0062】
【発明の効果】
以上説明したように、請求項1〜請求項11記載の発明によれば、1個のサンプルホールド回路でのデータのサンプルホールドが終了するまでは、他のサンプルホールド回路でのスイッチの開動作を禁止したので、スイッチング雑音がデータのサンプルホールドに影響することを防止でき、正しい値のデータをサンプルホールドできる。
【0063】
特に、請求項8記載の発明によれば、相い隣る2個のスイッチ開閉回路が相互に近接させて、状態信号の伝達を短時間で行わせたので、スイッチング雑音の影響を受けない正しい値のデータのサンプルホールドの繰り返しを高速で実現することができる。
【0064】
また、請求項9記載の発明によれば、サンプルホールド回路による正しい値のデータのサンプルホールドを確保しながら、スイッチ開閉回路から他のスイッチ開閉回路への状態信号(閉信号)の伝播を短時間で行うことができる。
【0065】
更に、請求項10記載の発明によれば、複数のスイッチ開閉回路相互の距離を等距離に設定したので、各スイッチ開閉回路からの状態信号(閉信号)の伝播時間を相互に等しくできる。
【図面の簡単な説明】
【図1】 本発明の半導体制御装置をマッチドフィルタに適用した場合の全体概略構成図である。
【図2】 本発明の半導体制御装置を他の回路に適用した場合の全体概略構成を示す図である。
【図3】 本発明の第1の実施の形態における半導体制御装置の全体構成を示すブロック図である。
【図4】 同半導体制御装置に備えるサンプルホールド回路及びスイッチ開閉回路の内部構成を示す図である。
【図5】 同半導体制御装置の動作を示すタイミングチャート図である。
【図6】 本発明の第2の実施の形態の半導体制御装置の全体構成を示す図である。
【図7】 本発明の第3の実施の形態の半導体制御装置の全体構成を示す図である。
【図8】 本発明の第4の実施の形態の半導体制御装置の全体構成を示す図である。
【図9】 本発明の第5の実施の形態の半導体制御装置の全体構成を示す図である。
【図10】 本発明の第6の実施の形態の半導体制御装置の全体構成を示す図である。
【図11】 本発明の第7の実施の形態の半導体制御装置の全体構成を示す図である。
【図12】 サンプルホールド回路を備えた従来の半導体制御装置の構成を示すブロック図である。
【図13】 同半導体制御装置に備えるサンプルホールド回路の内部構成を示す回路図である。
【図14】 同半導体制御装置の動作を示すタイミングチャート図である。
【図15】 同半導体制御装置において信号の伝播遅延が生じた場合の動作のタイミングチャートを示す図である。
【符号の説明】
A 半導体制御装置
1、2、3 サンプルホールド回路
1a、2a、3a 容量
1b、2b、3b CMOSスイッチ
Tp PMOSトランジスタ
Tn NMOSトランジスタ
5、6、7、8…m 乗算器
9 加算器
11〜14…p A/D変換器
20 スイッチ制御回路
21、22、23 スイッチ開閉回路
25〜27 信号線
30〜32 信号線
SH1〜SH3 スイッチ制御信号
41 第1のNAND回路
42 第2のNAND回路
43 第1のインバータ
44 第2のインバータ
45 第1のNOR回路
46 第2のNOR回路
Claims (11)
- 内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記1回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第1及び第2のNAND回路と、第1及び第2のインバータとを備え、
前記第1のNAND回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のインバータの出力とを受け、
前記第2のNAND回路は、前記第1のNAND回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記第1のインバータは前記第2のNAND回路の出力を受け、
前記第2のインバータは前記第1のインバータの出力を受け、
前記第1及び第2のインバータの1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記第1のインバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。 - 内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記1回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第1及び第2のNAND回路と、1個のインバータとを備え、
前記第1のNAND回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のNAND回路の出力とを受け、
前記第2のNAND回路は、前記第1のNAND回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記インバータは前記第2のNAND回路の出力を受け、
前記第2のNAND回路の出力及び前記インバータの出力との1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記インバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。 - 内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記1回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第1及び第2のNOR回路と、第1及び第2のインバータとを備え、
前記第1のNOR回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第2のインバータの出力とを受け、
前記第2のNOR回路は、前記第1のNOR回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記第1のインバータは前記第2のNOR回路の出力を受け、
前記第2のインバータは前記第1のインバータの出力を受け、
前記第1及び第2のインバータの1組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記第1のインバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。 - 各スイッチ開閉回路は、前記1回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から前記状態信号として閉信号を受けて、初めて、対応するサンプルホールド回路に対して前記スイッチ制御信号を出力する
ことを特徴とする請求項1から請求項3の何れか1項に記載の半導体制御装置。 - 各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのCMOSスイッチとを備える
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのPMOSスイッチとを備える
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのNMOSスイッチとを備える
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 前記複数個のスイッチ開閉回路は、各々、隣りのスイッチ開閉回路と相互に近接している
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 前記複数個のサンプルホールド回路の多くは、対応するスイッチ開閉回路と、このスイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との間に配置される
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 前記複数個のスイッチ開閉回路は、各スイッチ開閉回路とこの各スイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との距離が、相互にほぼ等距離になる位置に配置されている
ことを特徴とする請求項1から請求項4の何れか1項に記載の半導体制御装置。 - 前記複数個のサンプルホールド回路は、マッチドフィルタ回路に備える複数個のサンプルホールド回路として使用され、
前記複数個のサンプルホールド回路の出力は、前記マッチドフィルタ回路に備える複数個の乗算器に各々入力される
ことを特徴とする請求項1から請求項3の何れか1項に記載の半導体制御装置。
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