JPS6327894B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は信号処理を全てアナログ値で処理する
自動等化器に関する。

従来用いられていた自動等化器はデジタル自動
等化器であるため、システムの大型化、大消費電
力、高価格、低信頼性、狭帯域であることが大き
な問題となつていた。

以下、第１図を参照して、従来のデジタル自動
等化器の構成と動作を説明する。４０１はデジタ
ル自動等化器の入力端子で、入力信号が印加され
る。

該入力信号は、本来デジタル信号であるが、伝
送路中で符号間干渉により信号波形は歪んでしま
う。４０２はＮビツトのアナログ―デジタル変換
器（以下Ａ／Ｄコンバータと言う）で、歪を生じ
た該入力信号をＮビツトのデジタル信号に変換す
る。

４０３はRAM等で構成されたＮビツト、Ｍワ
ードの記憶回路であり、Ｍ個のＮビツト記憶要素
４０３―ｋ（ｋ＝１、２、…Ｍ、Ｍは自然数）か
ら構成され、該Ｎビツトのデジタル信号を順次保
持記憶する。

４０５―ｋあるいは４０６―ｋ（ｋ＝１、２、
…Ｍ）はそれぞれ該記憶要素４０３―ｋより出力
されるＮビツトのデジタル信号Ｘ（ｎ−ｋ）、（ｋ
＝１、２、…Ｍ）とＮビツトのデジタル重み係数
Wk、（ｋ＝１、２、…Ｍ）あるいは該Ｘ（ｎ−
ｋ）と、例えば、Ｎビツトのデジタル信号ｕ・Ｅ
（ｎ）を互いにかけ算する、例えば、2N―１ビツ
トのデジタル乗算器である。ここでｕは定数、Ｅ
（ｎ）は後述するデジタル誤差信号ｎは演算期間
を示すサンプル番号である。４０７―ｋ（ｋ＝１、
２、…Ｍ）は該重み係数Wk（ｎ）を記憶すると
共に、次の一定期間後に用いられる新しいＮビツ
トの重み係数Wk（ｎ＋１）を該Wk（ｎ）と該乗
算器４０６―ｋの出力信号ｕ・Ｅ（ｎ）・Ｘ（ｎ−
ｋ）より演算するデジタル減算器である。即ち、
該Wk（ｎ＋１）は Wk（ｎ＋１）＝Wk（ｎ）−ｕ・Ｅ（ｎ）・Ｘ（ｎ−
ｋ） (1) で与えられる。上式はいわゆる最小二乗法と呼ば
れる自動等化器の基本演算式である。４０８は該
デジタル乗算器４０５―ｋのデジタル出力Wk
（ｎ）・Ｘ（ｎ−ｋ）をｋ＝１からＭまで加算する
デジタル加算器で、その出力、即ち本デジタル自
動等化器のデジタル出力信号Ｙ（ｎ）は Ｙ（ｎ）＝_M 〓^k=1 Wk（ｎ）・Ｘ（ｎ−ｋ） (2) で与えられる。４０９は該出力信号Ｙ（ｎ）と任
意のデジタル信号ａ（ｎ）との差を得て、前記デ
ジタル誤差信号Ｅ（ｎ）、即ち、 Ｅ（ｎ）＝Ｙ（ｎ）−ａ（ｎ） (3) を得るデジタル減算器である。４１０は該Ｅ（ｎ）
に前記定数ｕを乗算して、ｕ・Ｅ（ｎ）とするデ
ジタル乗算器である。以上、従来のデジタル自動
等化器の構成を述べた。該等化器の構成要素、即
ち、４０２，４０３，４０５―ｋ，４０７―ｋ，
４０８，４０９，４１０は全て、それぞれが大規
模なデジタル集積回路であるから、消費電力が大
きく、高価格となる。従つてこれらの多数の集積
回路をさらに半導体チツプ上に集積化すること
は、チツプ面積、消費電力、歩留り、信頼性等の
点から全く不可能である。この結果、現在までは
各構成要素である４０２，４０３，…４１０を多
数のプリント板上に配列し、配線することを余儀
なくされていたため、システムが大型化し、大量
生産に不適当で、高価格化を来す等多くの欠点が
あつた。さらに、各構成要素での信号処理はビツ
ト毎に行なうため、デジタル処理の本質的な欠
点、即ち、演算速度が極めて遅いという決定的な
弱点があるため、高速、広帯域のデータ伝送への
応用へは全く不可能であつた。

本発明の目的は、上記従来のデジタル自動等化
器の多くの問題点を一挙に解決するアナログ自動
等化器とその駆動方法を提供することにある。

本発明によれば、入力信号の遅延機能と、各遅
延段あるいはその整数倍の遅延段毎に遅延された
信号の非破壊検出を行なう検出手段を有するアナ
ログ遅延線を設け、前記検出手段より出力される
各遅延信号と該検出手段に対応する各アナログ重
み係数をそれぞれかけ算するための第１のアナロ
グ乗算器を各検出手段毎に１個ずつ設け、それぞ
れ対応する前記検出手段と該アナログ乗算器の入
力端子を接続し、前記第１のアナログ乗算器より
得られる各出力信号を互いに加算するアナログ加
算器の入力端子と前記複数個の第１のアナログ乗
算器の出力端子を接続し、該アナログ加算器の出
力端子および任意のアナログ信号が印加された配
線をそれぞれ第１のアナログ減算器の正側の入力
端子および負側の入力端子に接続し、該第１のア
ナログ減算器の出力端子および任意のアナログ定
数が印加された配線をそれぞれ第２のアナログ乗
算器の第１および第２の入力端子と接続し、更に
前記検出手段毎に該第１の乗算器とは別に１個ず
つ設けられた第３のアナログ乗算器の入力端子と
対応する該検出手段を接続し、複数個の該第３の
アナログ乗算器の他方の入力端子と該第２のアナ
ログ乗算器の出力端子を共通に接続し、該複数個
の第３のアナログ乗算器の出力端子を各検出手段
毎に設けられたアナログ重み係数回路の入力端子
に接続し、該アナログ重み係数回路の出力を前記
検出手段毎のアナログ重み係数として対応する該
第１のアナログ乗算器の他の入力端子、即ち重み
係数入力端子に入力するように構成され、かつ前
記各検出手段毎に設けられる該重み係数回路が第
１のサンプルホールダと第２のサンプルホールダ
と第２のアナログ減算器で構成され、該第１のサ
ンプルホールダの出力端子と該第２のサンプルホ
ールダの入力端子、該第２のサンプルホールダの
出力端子と該第２のアナログ減算器の正側の入力
端子、該第２のアナログ減算器の出力端子と該第
１のサンプルホールダの入力端子をそれぞれ接続
し、該第２のアナログ減算器の負側の入力端子を
該アナログ重み係数回路の入力端子として前記各
検出手段毎に設けられた該第３のアナログ乗算器
の出力端子と接続し、該第２のサンプルホールダ
の出力端子を該アナログ重み係数回路の出力端子
として対応する該第１のアナログ乗算器の該重み
係数入力端子と接続されていることを特徴とする
アナログ自動等化器が得られる。

さらに本発明によれば、入力信号の遅延機能と
各遅延段あるいはその整数倍の遅延段毎に遅延さ
れた信号の非破壊検出を行なう検出手段を有する
アナログ遅延線を設け、前記検出手段より出力さ
れる各遅延信号と該検出手段に対応する各アナロ
グ重み係数をそれぞれかけ算するための第１のア
ナログ乗算器を各検出手段毎に１個ずつ設け、そ
れぞれ対応する前記検出手段と該アナログ乗算器
の入力端子を接続し、前記第１のアナログ乗算器
より得られる各出力信号を互いに加算するアナロ
グ加算器の入力端子と前記複数個の第１のアナロ
グ乗算器の出力端子を接続し、該アナログ加算器
の出力端子および任意のアナログ信号が印加され
た配線をそれぞれ第１のアナログ減算器の正側の
入力端子、および負側の入力端子に接続し、該第
１のアナログ減算器の出力端子、および任意のア
ナログ定数が印加された配線をそれぞれ第２のア
ナログ乗算器の第１および第２の入力端子と接続
し、更に前記検出手段毎に該第１の乗算器とは別
に１個ずつ設けられた第３のアナログ乗算器の入
力端子と対応する該検出手段を接続し、複数個の
該第３のアナログ乗算器の他方の入力端子と該第
２のアナログ乗算器の出力端子を共通に接続し、
該複数個の第３のアナログ乗算器の出力端子を各
検出手段毎に設けられたアナログ重み係数回路の
入力端子に接続し、該アナログ重み係数回路の出
力を前記検出手段毎のアナログ重み係数として対
応する該第１のアナログ乗算器の他の入力端子、
即ち重み係数入力端子に入力する構造をもつ自動
等化器であつて、前記各検出手段毎に設けられる
該重み係数回路が第１のサンプルホールダと第２
のサンプルホールダと第２のアナログ減算器で構
成され、該第１のサンプルホールダの出力端子と
該第２のサンプルホールダの入力端子、該第２の
サンプルホールダの出力端子と該第２のアナログ
減算器の正側の入力端子、該第２のアナログ減算
器の出力端子と該第１のサンプルホールダの入力
端子をそれぞれ接続し、該第２のアナログ減算器
の負側の入力端子を該アナログ重み係数回路の入
力端子として、前記各検出手段毎に設けられた該
第３のアナログ乗算器の出力端子と接続し、該第
２のサンプルホールダの出力端子を該アナログ重
み係数回路の出力端子として対応する該第１のア
ナログ乗算器の該重み係数入力端子と接続されて
なるアナログ自動等化器において、サンプリング
された入力信号をアナログ遅延線内をクロツク周
期毎に順次遅延させ、該クロツク周期内におい
て、各検出手段毎に取り出された各遅延信号と、
対応するアナログ重み係数のかけ算を該第１のア
ナログ乗算器により行い、各検出手段毎の該第１
のアナログ乗算器の出力を該アナログ加算器にお
いて加算することにより得られた信号を該アナロ
グ自動等化器の出力信号として取り出すと共に、
該第１のアナログ減算器により該出力信号から該
任意のアナログ信号を減算することにより得られ
た誤差信号に、該第２のアナログ乗算器を用いて
該任意のアナログ定数をかけ算し、該第２のアナ
ログ乗算器の出力と、前記検出手段毎に得られた
各遅延信号を各検出手段毎に該第３のアナログ乗
算器を用いてかけ算することにより得られた重み
係数修正信号を各アナログ重み係数回路に入力
し、該アナログ重み係数回路毎に該第２のアナロ
グ減算器を用いて該重み係数修正信号を該第２の
サンプルホールダに記憶されている前記重み係数
から減算し、該第２のアナログ減算器の出力を該
第１のサンプルホールダに新たに記憶させ、更に
該第１のサンプルホールダの出力信号を該第２の
サンプルホールダに記憶させ、該第１のサンプル
ホールダもしくは該第２のサンプルホールダの出
力信号を該クロツク周期の次のクロツク周期にお
ける修正された新しいアナログ重み係数として各
アナログ重み係数回路毎に出力し、対応する該第
１のアナログ乗算器の重み係数入力端子に入力す
ると共に、各アナログ重み係数回路内において該
第２のサンプルホールダの出力信号を該第２のア
ナログ減算器の正側の入力端子に入力し、該次の
クロツク周期において得られた重み係数修正信号
との減算に用いることを特徴とするアナログ自動
等化器の駆動方法が得られる。

前記本発明によるアナログ等化器は、Ａ／Ｄコ
ンバータは不要となる上、各構成要素である乗算
器、加算器、減算器、遅延線は、前述のようなビ
ツト数には全く無関係なアナログ素子であるか
ら、小形化、信号処理の高速化、低消費電力化が
達成できる。従つて、１チツプ上に自動等化器を
容易に集積化できる上、量産性に富み、低価格、
高信頼性の自動等化器の実現が可能となる。さら
にデジタル等化器のようにビツト毎の演算をする
必要がないから、演算時間を極めて短縮できる。
従つて、高速駆動できるから、従来不可能であつ
た高帯域のデータ通信分野まで、自動等化器の応
用範囲を拡大することが可能となる。

以下本発明について図面を用いて説明する。

第２図は本発明のアナログ自動等化器の具体的
な構成を示したものである。１はアナログ遅延線
２は該遅延線の入力端子である。３―ｋ（ｋ＝１、
２、…Ｍ）は該遅延線の各遅延段で、符号間干渉
により歪んだパルス信号、即ち、アナログ信号を
一定期間だけ遅延させることができる。該遅延段
毎に遅延信号を非破壊的に検出する手段が設けら
れている。４―ｋ（ｋ＝１、２、…Ｍ）は該検出
手段のタツプ位置を示している。該タツプのアナ
ログ出力信号を前記デジタル信号と同様Ｘ（ｎ−
ｋ）で示す。

ここでｎはサンプリング番号である。５―ｋ
（ｋ＝１、２、…Ｍ）および６―ｋ（ｋ＝１、２、
…Ｍ）はそれぞれ該タツプ出力信号Ｘ（ｎ−ｋ）、
（ｋ＝１、２、…Ｍ）とアナログ値の重み係数
Wk（ｎ）、〔ｋ＝１、２、…Ｍ〕あるいは該タツ
プ出力信号Ｘ（ｎ−ｋ）とuE（ｎ）を互いにかけ
算するアナログ乗算器である。ここでｕはアナロ
グ定数、Ｅ（ｎ）はアナログ誤差信号である。７
―ｋ（ｋ＝１、２、…Ｍ）は該重み係数Wk（ｎ）
を記憶するとともに、次の一定期間後に用いる新
しいアナログ重み係数Wk（ｎ＋１）〔ｋ＝１、
２、…Ｍ〕を算出し、次に該新しいアナログ重み
係数Wk（ｎ＋１）を保持するアナログ重み係数
回路で、アナログ減算器２０―ｋ（ｋ＝１、２、
…Ｍ）およびアナログ記憶素子２１―ｋ（ｋ＝１、
２、…Ｍ）で構成される。８は該アナログ乗算器
５―ｋのアナログ出力信号Wk（ｎ）・Ｘ（ｎ−ｋ）
を加算するアナログ加算器で、アナログ加算器８
の出力信号Ｙ（ｎ）は(2)式で与えられ、端子１１
より得られる。９は該出力信号Ｙ（ｎ）と任意の
アナログ信号ａ（ｎ）との差を得て、(3)式で与え
られるアナログ誤差信号Ｅ（ｎ）を得るアナログ
減算器である。１０は該アナログ誤差信号Ｅ（ｎ）
に前記のアナログ定数ｕをかけ算してuE（ｎ）と
するアナログ乗算器である。

次に該アナログ重み係数回路７―ｋの動作を述
べる。(1)式を演算するための該アナログ重み係数
Wk（ｎ）はアナログ記憶素子２１―ｋに保持さ
れたまま該アナログ乗算器５―ｋおよびアナログ
減算器２０―ｋの一方の入力端子に印加される。
同時に、該アナログ乗算器６―ｋの出力信号、即
ち、アナログ重み係数修正信号ｕ・Ｅ（ｎ）・Ｘ
（ｎ−ｋ）も該アナログ減算器２０―ｋの他方の
入力端子に印加されているから、該新しいアナロ
グ重み係数Wk（ｎ＋１）は(1)式で与えられ、該
アナログ記憶素子２１―ｋに保持され、次の期間
の演算に用いられる。以下該アナログ重み係数回
路７―ｋの具体的な構造と駆動方法を詳細に説明
する。

なお、以上の説明では、アナログ自動等化器、
アナログ乗算器、アナログ信号等と「アナログ」
という言葉を用いたが、以下の説明では簡単のた
め、「アナログ」という言葉を省略して説明する。

第２図に示した該重み係数回路７―ｋの一実施
例を第３図に示す。該重み係数回路７―ｋは前記
の如く減算器２０―ｋと記憶素子２１―ｋとから
構成される。

第３図では、該記憶素子７―ｋの位置関係をわ
かり易くする為に、第２図に示した該乗算器５―
ｋ，６―ｋも示してある。該減算器２０―ｋの構
成として、抵抗１１３，１１４，１１５，１１６
及び演算増幅器１１７から構成される差動増幅器
を一例として挙げる。

この場合、抵抗１１３，１１４，１１５，１１
６を適当に選ぶことにより、入力端子１１８へ入
力される信号と入力端子１１９へ入力される信号
の差に比例した出力信号を出力端子１２０に得る
ことができる。

記憶素子２１―ｋは、２個のサンプルホールダ
１０６，１１１の縦続接続によつて構成され、
Wk（ｎ）がサンプルホールダ１１１に記憶され
ているうちにWk（ｎ＋１）をサンプルホールダ
１０６に記憶する。該記憶素子２１―ｋの入力端
子１００は、該サンプルホールダ１０６の入力端
子であり、該サンプルホールダ１０６の入力端子
１００にMOSFET等の電界効果トランジスタ等
を用いたスイツチ１０１が設けられている。そし
て、該スイツチ１０１の入力端子１００側の反対
の端子１０３には、ホールド用容量１０２が接地
側との間に設けられている。同時に、該端子１０
３には、入力インピーダンスが非常に高く、出力
インピーダンスが非常に低いバツフア回路の入力
端子が接続されている。第３図では、バツフア回
路として演算増幅器１０４の反転入力端子と出力
端子を接続し、非反転入力端子に入力信号を入力
するボルテージフオロワを一例として示したが、
ソースフオロワ等同一のバツフア機能を果す回路
であればいかなるものでもよい。該スイツチ１０
１を閉じることにより、該入力端子１００と該端
子１０３は導通し、該入力端子１００に入力され
る入力信号電圧と、該端子１０３の電圧が等しく
なる様に容量１０２が充電、もしくは放電され
る。該入力端子１００の電圧と該端子１０３の電
圧が等しくなつた時点で該スイツチ１０１を開く
と演算増幅器１０４の非反転入力端子の入力イン
ピーダンスは、非常に高いため該容量１０２の電
荷は保存され、該端子１０３の電圧は一定に保た
れ、該演算増幅器１０４の反転入力端子と非反転
入力端子のイマジナリイーシヨートにより、出力
端子１０５には該端子１０３の電圧が得られ、該
スイツチ１０１が再び閉じられるまで該出力端子
１０５の出力電圧は一定に保持される。該サンプ
ルホールダ１０６の出力はサンプルホールダ１１
１の入力に接続されている。該サンプルホールダ
１１１は、該サンプルホールダ１０６と同様に、
スイツチ１０７、容量１０８及び演算増幅器１１
０を一例として用いたバツフア回路より構成され
ている。該サンプルホールダ１１１の出力は該記
憶素子２１―ｋの出力端子１１２となつている。

該重み係数回路７―ｋは上記の様に、該減算器
２０―ｋ及び該記憶素子２１―ｋより構成され、
該重み係数Wk（ｎ）を出力する該記憶素子２１
―ｋの出力端子１１２は乗算器５―ｋの入力端子
に接続されており、同時に該減算器２０―ｋのプ
ラス入力端子１１８に接続されている。そして該
重み係数修正信号ｕ・Ｅ（ｎ）・Ｘ（ｎ−ｋ）を出
力する該乗算器６―ｋの出力端子は該減算器２０
―ｋのマイナス入力端子１１９と接続されてい
る。また該減算器２０―ｋの出力端子１２０は該
記憶素子２１―ｋの入力端子１００と接続されて
いる。

次に信号の遅延と非破壊検出を行なう第２図に
示した該遅延線１の具体的な構成を第４図に示
す。

ここでは１例として遅延線に電荷結合素子
（Charge―Coupled Device、以下CCDと記す）
を用いて説明する。２０１Ａ〜２０３Ａ，２０１
Ｂ〜２０３Ｂ，２０１Ｃ〜２０３Ｃは図示されて
いない半導体基板（例えばｐ型シリコン基板）上
に形成した、やはり図示していない薄い絶縁膜
（例えば二酸化シリコンSiO₂）上に配置された
CCDの金属（例えばアルミニウムや導電性ポリ
シリコン）電極である。２０１Ａ，２０１Ｂ，２
０１Ｃは第１相の転送電極で共通配線２０６によ
り互いに接続され、２０２Ａ，２０２Ｂ，２０２
Ｃは第２相の転送電極で共通配線２０５により互
いに接続されている。２０３Ａ，２０３Ｂ，２０
３Ｃは検出電極である。

今、第２図に示した該遅延段３―ｋに対応する
CCDの遅延段（電極２０１Ｂ，２０２Ｂ，２０
３Ｂ）に注目することとし、CCDの入出力部に
関しては省略する。該遅延段３―ｋの検出電極２
０３Ｂには、該検出電極２０３Ｂをリセツトする
回路及び検出した信号を外部に取り出すためのバ
ツフア回路からなるタツプ回路２２０が接続され
ている。該タツプ回路２２０は該検出電極毎に接
続されている。検出電極２０３Ｂは信号検出時に
はフロート状態となる様に設定されるので、通常
フローテイング電極と呼ばれている。該検出電極
２０３Ｂは、配線２０７を介してMOSFET２０
８のソース及びMOSFET２１２のゲートに接続
される。

MOSFET２０８は検出電極２０３Ｂを信号検
出前にある一定の電圧レベルに設定するための
MOSスイツチでドレイン側には、各遅延段共通
の配線２０９が接続されており、ゲート側には、
各遅延段共通の配線２１０が接続されている。配
線２０９には、該MOSスイツチ２０８を開閉す
る電圧パルスが印加され、配線２１０には、直流
電圧もしくは電圧パルスが印加される。一方、
MOSFET２１２は、MOSFET２１４と共にソ
ースフオロワを構成し、高出力インピーダンスの
該検出電極のバツフア回路の役目を果しており、
出力２１３は乗算器５―ｋ及び６―ｋの入力端子
に接続されている。配線２１１は各遅延段のソー
スフオロワに供給する電源線である。

なお、第４図にはCCD及びタツプ回路の位置
関係をわかり易くするために、第２図における乗
算器５―ｋ，６―ｋも合わせて記してある。

第２図の該遅延線１として第４図に示した
CCDおよび第３図の重み係数回路７―ｋとして
第２図に示した構成を用いた本発明の自動等化器
の動作を説明するためのパルスのタイミングと信
号波形の一例を第５図に示す。パルス３００，３
０１はCCDの転送パルスで低レベル時には電荷
を阻止し、高レベル時には電荷を転送する電圧値
に設定する。

例えば基板にｐ型シリコンを用いた場合には、
電圧値の一例として低レベルを0V、高レベルを
15Vとすればよい。

第４図において転送電荷が例えば左から右へ移
動する場合には、パルス３００は共通配線２０６
を介して電極２０１Ａ，２０１Ｂ，２０１Ｃに印
加され、パルス３０１は共通配線２０５を介して
電極２０２Ａ，２０２Ｂ，２０２Ｃに印加され
る。パルス３０２は検出電極２０３Ｂを電荷検出
前にある一定電圧に設定するためのMOSFETス
イツチを開閉するためのパルスで、配線２０９を
介して各遅延段の該MOSFET２０８のゲートに
共通に印加される。パルス３０２が高レベルのと
きにはMOSスイツチ２０８は閉じられ、検出電
極２０３Ｂは配線２１０の電圧レベル（一例とし
て8V）に設定される。該パルス３０２が低レベ
ルのときには、MOSスイツチ２０８は開き、該
検出電極２０３Ｂはフロート状態となる。出力波
形３０３は、該検出電極２０３Ｂの出力波形で
MOSFET２１２，２１４から構成されるソース
フオロワ等のバツフア回路を介して該ソースフオ
ロワの出力端子２１３に取り出され、該乗算器５
―ｋ，６―ｋに入力される。パルス３０４，３０
５はそれぞれ第３図のサンプルホールダ１０６，
１１１のスイツチ１０１，１０７を開閉するため
のパルスで、高レベル期間はサンプル期間、低レ
ベル期間はホールド期間に相当する。即ち、サン
プルホールダ１０６について説明すると、パルス
３０４が高レベル時にはスイツチ１０１は閉じら
れ、入力端子１００と端子１０３は等電圧になる
様に容量１０２が充電され、入力信号が端子１０
３に取り込まれる。そして、パルス３０４が低レ
ベルになると、スイツチ１０１は開かれ、端子１
００と端子１０３は完全に切り離される。演算増
幅器１０４の非反転入力端子の入力インピーダン
スはほぼ無限と考えられるので、スイツチ１０１
が開かれている期間は、端子１０３の電圧は一定
に保たれ、ボルテージフオロワ等のバツフアを介
して出力１０５も一定に保たれる。パルス３０６
についても同様である。出力波形３０５，３０７
はそれぞれサンプルホールダ１０６，１１１の出
力波形の１例で、サンプリングパルス３０４，３
０６によつて重み係数Wk（ｎ）から、次のクロ
ツク周期における新しい重み係数Wk（ｎ＋１）
に更新されることを示し、Wk（ｎ）とWk（ｎ＋
１）の電圧レベルの差が重み係数修正信号ｕ・Ｅ
（ｎ）・Ｘ（ｎ−ｋ）に相当する。

期間３１０，３１１，３１２，３１３は動作説
明を容易にするために設けた期間で、該期間３１
０，３１１，３１２，３１３でCCDの１クロツ
ク周期、即ち１遅延時間を成す。

次に第３図、第４図、第５図を用い、第２図に
示した本発明の自動等化器の動作を詳しく説明す
る。CCDの転送パルス３００，３０１は前記の
ように低レベルを0V、高レベルを15Vとする。
期間３１０においては、パルス３００，３０１が
相次いで高レベルになるため、信号電荷は転送電
極２０１Ａ〜２０１Ｃもしくは２０２Ａ〜２０２
Ｃ直下に蓄積されている。パルス３００，３０１
のタイミングが少しずらしてあるのは信号電荷の
転送方向を一方向にする為である。該期間３１０
では検出電極２０３Ａ〜２０３Ｃ直下に蓄積され
ておらず、同時にパルス３０２を高レベルにして
該検出電極２０３Ｂを配線２１０に印加されてい
る電圧値（例えば8V）に設定する。このとき、
パルス３０２の高レベルはMOSFETスイツチ２
０８が十分に閉じる様に配線２１０に印加されて
いる電圧値より十分に大きな電圧値（例えば
15V）とする。次にパルス３０２が低レベルに戻
り、該検出電極２０３Ｂがフロート状態になると
ともに、パルス３０１が低レベルになり、信号電
荷が該検出電極２０３Ｂ直下に蓄積される。この
とき、該検出電極２０３Ｂは既にフロート状態で
あるため、信号電荷量に比例した電圧だけ設定さ
れた電圧（例えば8V）より下がる。尚、パルス
３０２の低レベルは、最大信号電荷量が検出電極
２０３Ｂの直下に蓄積されることによつて該検出
電極２０３Ｂに発生する電圧レベルより十分低く
なければならない（例えば0V）。該信号電荷は次
にパルス３００が高レベルになるまで即ち、期間
３１１，３１２，３１３の間、該検出電極２０３
Ｂ直下に蓄積されており、該期間３１１，３１
２，３１３の間遅延信号として外部へ取り出され
る。期間３１１において乗算器５―ｋの一方の入
力には、上記遅延信号Ｘ（ｎ−ｋ）が印加されて
おり、他方の入力には、重み係数回路７―ｋのサ
ンプルホールダ１１１の出力に保持されている重
み係数Wk（ｎ）が印加されており、該乗算器５
―ｋの出力にはWk（ｎ）・Ｘ（ｎ−ｋ）なる出力
が発生する。

ここで、CCDは一般にある直流電荷（バイア
ス電荷）に信号電荷を重畳して転送するため、検
出電極２０３Ｂには、直流成分に信号電荷が重畳
された形で出力される。従つて、乗算器５―ｋへ
入力する前にレベルシフトして直流成分を排除す
るか該乗算器５―ｋの入力の零レベルを該直流成
分に一致させる等の方法により、該直流成分を除
去する必要がある。次に、各遅延段の乗算器５―
ｋ（ｋ＝１、２、…Ｍ）の出力Wk（ｎ）・Ｘ（ｎ−
ｋ）（ｋ＝１、２、…Ｍ）は第２図の加算器８に
おいて加算され、自動等化器の出力信号Ｙ（ｎ）
となる。更に、該出力信号Ｙ（ｎ）は減算器９の
プラス端子に入力され、マイナス端子に入力され
ている任意の信号ａ（ｎ）との差を演算し誤差信
号Ｅ（ｎ）を得る。該誤差信号Ｅ（ｎ）は、乗算器
１０により、任意の定数ｕをかけ算されて、出力
信号uE（ｎ）が配線１２を介して各遅延段の乗算
器６―ｋ（ｋ＝１、Ｍ）の一方の入力端子へ入力
される。該乗算器６―ｋの他方の入力端子には、
まだ遅延信号Ｘ（ｎ−ｋ）が入力されており、該
乗算器６―ｋの出力端子には、重み係数修正信号
であるuE（ｎ）Ｘ（ｎ−ｋ）が出力されて、第３
図の該記憶回路７―ｋの減算器２０―ｋのマイナ
ス端子１１９に入力される。該減算器２０―ｋの
プラス端子１１８には、サンプルホールダ１１１
の出力３０７が入力されており、乗算器５―ｋに
おいて演算に用いた重み係数Wk（ｎ）が印加さ
れている。従つて、該減算器２０―ｋの出力端子
１２０には、修正された重み係数、即ち、次の周
期（ｎ＋１）で用いられる重み係数Wk（ｎ＋１）
＝Wk（ｎ）−uE（ｎ）×（ｎ−ｋ）が出力される。
以上期間３１１の動作を説明した。後でも詳述す
るが、重み係数回路７―ｋにサンプルホールダが
２個必要な理由をここで簡単に説明する。即ち、
期間３１１で修正された重み係数Wk（ｎ＋１）
を得る時、Wk（ｎ）が必らず必要であり、消滅
してはならない。従つて、Wk（ｎ＋１）を１０
２に記憶するまで、Wk（ｎ）は容量１０８に保
持されていなければならない。次の期間３１２で
パルス３０４が高レベルとなりスイツチ１０１が
閉じ、Wk（ｎ＋１）が１０２に記憶された後は、
Wk（ｎ）を１０８に記憶しておく必要はない。
従つて、次の期間３１３でパルス３０６を高レベ
ルとし、スイツチ１０７を閉じて、１０８にWk
（ｎ＋１）を記憶し、次の周期に必要なWk（ｎ＋
２）を得る準備を行なう。

以上説明した乗算器５―ｋにおける演算から、
減算器２０―ｋの演算に至るまでの過程は、期間
３１１において行われる。期間３１１の終りでは
減算器２０―ｋの出力端子１２０に、修正された
重み係数Wk（ｎ＋１）が出力されているから、
次の期間３１２において、サンプルホールダ１０
６にパルス３０４を印加し、該サンプルホールダ
１０６の出力をWk（ｎ）からWk（ｎ＋１）に更
新する。更に、期間３１３において、サンプルホ
ールダ１１１にパルス３０６を印加して該サンプ
ルホールダ１１１の出力をWk（ｎ）からWk（ｎ
＋１）に更新する。この時点において、記憶素子
２１―ｋの出力端子１１２には、新しい重み係数
Wk（ｎ＋１）が出力されて、次のクロツク周期
における重み係数Wk（ｎ＋１）が乗算器５―ｋ
へ入力されると共に、減算器２０―ｋのプラス入
力端子１１８に入力されて、更に新しい重み係数
Wk（ｎ＋２）を演算するのに用いられる。期間
３１３が終わると、再び期間３００と同一のタイ
ミングに戻り、今まで説明してきた過程が繰り返
される。

以上の過程が複数回繰り返されて、最終的に自
動等化器の出力信号Ｙ（ｎ）が任意の信号ａ（ｎ）
と一致した時点で、誤差信号Ｅ（ｎ）が零となり、
重み係数回路７―ｋの出力Wk（ｎ）は、一定と
なり等化が終了する。

期間３１１は、乗算器、加算器、減算器などの
応答速度によつて決まり、期間３１２はサンプル
ホールダ１０６の安定時間のみでよい。また、
CCDの遅延段からの出力信号は、期間３１１の
み必要である。従つて、期間３１２，３１３は期
間３１０と重なつてもよい。

CCDの検出電極２０３Ａ〜２０３Ｃは、各遅
延段毎には限らず、整数倍の遅延段毎に設けても
かまわない。また、タツプ回路２２０の構成は一
例を示したものでCCDを正常に動作させ、所望
の遅延信号を非破壊的に検出できる回路であれ
ば、いかなる回路構成でもよい。

またCCDは一般に用いられている様な１遅延
段が２個の転送電極と１個の検出電極からなる３
相電極構造の場合で示したが、例えば、４相電極
構造などCCDを正常に動作させることができれ
ばいかなる構造のものでもよい。また検出電極に
設けられているバツフア回路やサンプルホールダ
のバツフア回路は、前記示したようにソースフオ
ロワやボルテージフオロワ等と同等の機能を有す
るものであればいかなる回路を用いてもよい。

また、第５図に示した駆動パルスのタイミング
は一例であつて、自動等化器の動作が正常に行え
る駆動方法であればいかなる方法でもよい。

【図面の簡単な説明】

第１図は、従来のデジタル自動等化器の構成の
一例を示すブロツク図である。４０１は入力端
子、４０２はＡ／Ｄコンバータ、４０３―ｋ（ｋ
＝１、Ｍ）はデジタル記憶回路である。４０５―
ｋ，４０６―ｋはデジタル乗算器、４０７―ｋは
デジタル重み係数の一時記憶と、該重み係数から
デジタル重み係数修正信号を減算し、新しいデジ
タル重み係数に書き換える機能を持つデジタル重
み係数回路である。また、４１１はデジタル自動
等化器の出力である。 第２図は本発明によるアナログ自動等化器の構
成を示したブロツク図で、１は電荷転送素子等の
遅延線、５―ｋ，６―ｋ，１０は乗算器、８は加
算器、９は減算器、７―ｋは重み係数回路で、該
重み係数回路は、減算器２０―ｋと記憶素子２１
―ｋからなる。２は自動等化器の入力端子で等化
前の信号が入力され１１は自動等化器の出力端子
で等化後の信号が出力される。 第３図は、第２図中の重み係数回路７―ｋの一
実施例で、２個のサンプルホールダ１０６，１１
１からなる記憶素子２１―ｋと減算器２０―ｋか
ら構成される。第４図は、一例としてCCDを用
いた遅延線１を示したもので、電極２０１Ａ〜２
０１Ｃ，２０２Ａ〜２０２Ｃ，２０３Ａ〜２０３
Ｃで構成されるCCDと、リセツト回路、バツフ
ア回路で構成されるタツプ回路２２０よりなる。 第５図は、本発明による自動等化器の駆動方法
の一例を示したもので、３００〜３０２はCCD
用パルス、３０３はタツプ出力、３０４，３０６
は記憶素子２１―ｋの２個のサンプルホールダに
印加されるパルス、３０５，３０７はそれぞれサ
ンプルホールダ１０６，１１１の出力波形の一例
である。期間３１０，３１１，３１２，３１３で
遅延段の１クロツク周期に相等する。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号の遅延機能と、各遅延段あるいはそ
   の整数倍の遅延段毎に遅延された信号の非破壊検
   出を行なう検出手段を有するアナログ遅延線を設
   け、前記検出手段より出力される各遅延信号と該
   検出手段に対応する各アナログ重み係数をそれぞ
   れ掛け算するための第１のアナログ乗算器を各検
   出手段毎に１個ずつ設け、それぞれ対応する前記
   検出手段と該アナログ乗算器の入力端子を接続
   し、前記第１のアナログ乗算器より得られる各出
   力信号を互いに加算するアナログ加算器の入力端
   子と前記複数個の第１のアナログ乗算器の出力端
   子を接続し、該アナログ加算器の出力端子および
   任意のアナログ信号が印加された配線をそれぞれ
   第１のアナログ減算器の正側の入力端子および負
   側の入力端子に接続し、該第１のアナログ減算器
   の出力端子および任意のアナログ定数が印加され
   た配線をそれぞれ第２のアナログ乗算器の第１お
   よび第２の入力端子と接続し、更に前記検出手段
   毎に該第１の乗算器とは別に１個ずつ設けられた
   第３のアナログ乗算器の入力端子と対応する該検
   出手段を接続し、複数個の該第３のアナログ乗算
   器の他方の入力端子と該第２のアナログ乗算器の
   出力端子を共通に接続し、該複数個の第３のアナ
   ログ乗算器の出力端子を各検出手段毎に設けられ
   たアナログ重み係数回路の入力端子に接続し、該
   アナログ重み係数回路の出力を前記検出手段毎の
   アナログ重み係数として対応する該第１のアナロ
   グ乗算器の他の入力端子、即ち重み係数入力端子
   に入力するように構成され、かつ前記検出手段毎
   に設けられる該重み係数回路が第１のサンプルホ
   ールダと第２のサンプルホールダと第２のアナロ
   グ減算器で構成され、該第１のサンプルホールダ
   の出力端子と該第２のサンプルホールダの入力端
   子、該第２のサンプルホールダの出力端子と該第
   ２のアナログ減算器の正側の入力端子、該第２の
   アナログ減算器の出力端子と該第１のサンプルホ
   ールダの入力端子をそれぞれ接続し、該第２のア
   ナログ減算器の負側の入力端子を該アナログ重み
   係数回路の入力端子として、前記各検出手段毎に
   設けられた該第３のアナログ乗算器の出力端子と
   接続し、該第２のサンプルホールダの出力端子を
   該アナログ重み係数回路の出力端子として対応す
   る該第１のアナログ乗算器の該重み係数入力端子
   と接続されていることを特徴とするアナログ自動
   等化器。 ２ 入力信号の遅延機能と、各遅延段あるいはそ
   の整数倍の遅延段毎に遅延された信号の非破壊検
   出を行なう検出手段を有するアナログ遅延線を設
   け、前記検出手段より出力される各遅延信号と該
   検出手段に対応する各アナログ重み係数をそれぞ
   れかけ算するための第１のアナログ乗算器を各検
   出手段毎に１個ずつ設け、それぞれ対応する前記
   検出手段と該アナログ乗算器の入力端子を接続
   し、前記第１のアナログ乗算器より得られる各出
   力信号を互いに加算するアナログ加算器の入力端
   子と前記複数個の第１のアナログ乗算器の出力端
   子を接続し、該アナログ加算器の出力端子および
   任意のアナログ信号が印加された配線をそれぞれ
   第１のアナログ減算器の正側の入力端子および負
   側の入力端子に接続し、該第１のアナログ減算器
   の出力端子および任意のアナログ定数が印加され
   た配線をそれぞれ第２のアナログ乗算器の第１お
   よび第２の入力端子と接続し、更に前記検出手段
   毎に該第１の乗算器とは別に１個ずつ設けられた
   第３のアナログ乗算器の入力端子と対応する該検
   出手段を接続し、複数個の該第３のアナログ乗算
   器の他方の入力端子と該第２のアナログ乗算器の
   出力端子を共通に接続し、該複数個の第３のアナ
   ログ乗算器の出力端子を各検出手段毎に設けられ
   たアナログ重み係数回路の入力端子に接続し、該
   アナログ重み係数回路の出力を前記検出手段毎の
   アナログ重み係数として対応する該第１のアナロ
   グ乗算器の他の入力端子、即ち重み係数入力端子
   に入力する構造を持つ自動等化器であつて、前記
   各検出手段毎に設けられる該重み係数回路が第１
   のサンプルホールダと第２のサンプルホールダと
   第２のアナログ減算器で構成され該第１のサンプ
   ルホールダの出力端子と該第２のサンプルホール
   ダの入力端子、該第２のサンプルホールダの出力
   端子と該第２のアナログ減算器の正側の入力端
   子、該第２のアナログ減算器の出力端子と該第１
   のサンプルホールダの入力端子をそれぞれ接続
   し、該第２のアナログ減算器の負側の入力端子を
   該アナログ重み係数回路の入力端子として、前記
   各検出手段毎に設けられた該第３のアナログ乗算
   器の出力端子と接続し、該第２のサンプルホール
   ダの出力端子を該アナログ重み係数回路の出力端
   子として対応する該第１のアナログ乗算器の該重
   み係数入力端子として接続されてなるアナログ自
   動等化器において、サンプリングされた入力信号
   をアナログ遅延線内をクロツク周期毎に順次遅延
   させ、該クロツク周期内において各検出手段毎に
   取り出された各遅延信号と、対応するアナログ重
   み係数のかけ算を該第１のアナログ乗算器により
   行ない、各検出手段毎の該第１のアナログ乗算器
   の出力を該アナログ加算器において加算すること
   により得られた信号を該アナログ自動等化器の出
   力信号として取り出すとともに、該第１のアナロ
   グ減算器により該出力信号から該任意のアナログ
   信号を減算することにより得られた誤差信号に、
   該第２のアナログ乗算器を用いて該任意のアナロ
   グ定数をかけ算し、該第２のアナログ乗算器の出
   力と前記検出手段毎に得られた各遅延信号を各検
   出手段毎に該第３のアナログ乗算器を用いてかけ
   算することにより得られた重み係数修正信号を各
   アナログ重み係数回路に入力し、該アナログ重み
   係数回路毎に該第２のアナログ減算器を用いて、
   該重み係数修正信号を該第２のサンプルホールダ
   に記憶されている前記重み係数から減算し、該第
   ２のアナログ減算器の出力を該第１のサンプルホ
   ールダに新たに記憶させ、更に該第１のサンプル
   ホールダの出力信号を該第２のサンプルホールダ
   に記憶させ、該第１のサンプルホールダもしく
   は、該第２のサンプルホールダの出力信号を該ク
   ロツク周期の次のクロツク周期における修正され
   た新しいアナログ重み係数として各アナログ重み
   係数回路毎に出力し、対応する該第１のアナログ
   乗算器の重み係数入力端子に入力すると共に、各
   アナログ重み係数回路内において、該第２のサン
   プルホールダの出力信号を該第２のアナログ減算
   器の正側の入力端子に入力し、該次のクロツク周
   期において得られた重み係数修正信号との減算に
   用いることを特徴とするアナログ自動等化器の駆
   動方法。