JPH02301382A - 相関二重信号サンプリング用センサ回路 - Google Patents
相関二重信号サンプリング用センサ回路Info
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- JPH02301382A JPH02301382A JP2104405A JP10440590A JPH02301382A JP H02301382 A JPH02301382 A JP H02301382A JP 2104405 A JP2104405 A JP 2104405A JP 10440590 A JP10440590 A JP 10440590A JP H02301382 A JPH02301382 A JP H02301382A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相関二重信号サンプリング用センサ回路に関す
るもので、該回路は、センサ出力信号を供給するための
出力端子を有するセンサデバイスと、サンプリング動作
を実行するためにそれに結合されたサンプリング回路と
、およびそのサンプリング回路へ多相制御クロックパル
ス信号を印加するために前記センサデバイスとサンプリ
ング回路とへ結合されたクロックパルス発生器とを具え
。
るもので、該回路は、センサ出力信号を供給するための
出力端子を有するセンサデバイスと、サンプリング動作
を実行するためにそれに結合されたサンプリング回路と
、およびそのサンプリング回路へ多相制御クロックパル
ス信号を印加するために前記センサデバイスとサンプリ
ング回路とへ結合されたクロックパルス発生器とを具え
。
ている。
（従来の技術）
この種類のセンサ回路は、１９７４年２月発行の雑誌”
ＩＩＥＥ［！ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５
ｔａｔｅ Ｃ１ｒｃｕｉｔ″の１〜１２真の論文から既
知である０画像ピックアップ用に適したセンサ装置が、
センサ出力信号として画像信号を発生するための電荷移
動デバイス（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ｄｅｖ
ｉｃｅ）の特別の実行手段である電荷結合デバイス（ｃ
ｈａｒｇｅ−ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）として記
載されている。ディスプレイ上に改善された画質を得る
ために、画素周期中に相関二重信号サンプリング動作が
実行される。この二重信号サンプリングは、画素周期中
、最初に直列コンデンサを介して基準電圧レベルに信号
がクランプされ、その後実際の信号サンプリング動作が
コンデンサ内のサンプルの蓄電により実行されることを
意味する。その方法では、記載されているように、リセ
ットスイッチにより雑音が除去され、スイッチング過渡
現象が除かれ且つ低周波雑音が抑制される。センサ出力
信号供給用並列入力直列出力のセンサ出力レジスタと２
系列のサンプリングパルスで動作するサンプリング回路
との２相制御が記載されている。
ＩＩＥＥ［！ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５
ｔａｔｅ Ｃ１ｒｃｕｉｔ″の１〜１２真の論文から既
知である０画像ピックアップ用に適したセンサ装置が、
センサ出力信号として画像信号を発生するための電荷移
動デバイス（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ｄｅｖ
ｉｃｅ）の特別の実行手段である電荷結合デバイス（ｃ
ｈａｒｇｅ−ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）として記
載されている。ディスプレイ上に改善された画質を得る
ために、画素周期中に相関二重信号サンプリング動作が
実行される。この二重信号サンプリングは、画素周期中
、最初に直列コンデンサを介して基準電圧レベルに信号
がクランプされ、その後実際の信号サンプリング動作が
コンデンサ内のサンプルの蓄電により実行されることを
意味する。その方法では、記載されているように、リセ
ットスイッチにより雑音が除去され、スイッチング過渡
現象が除かれ且つ低周波雑音が抑制される。センサ出力
信号供給用並列入力直列出力のセンサ出力レジスタと２
系列のサンプリングパルスで動作するサンプリング回路
との２相制御が記載されている。
（発明が解決しようとする課題）
現今のセンサデバイスにおいては、画素周期当たり２個
のサンプルを採る間の時間差は、非常に小さくて、即ち
１００ｎｓの程度である。サンプリングクロックパルス
がクロックパルス発生器により起こされる精度に、この
小さい時間差が厳しい要求を課する。従って、クロック
パルス発生器の構成要素は信号遅延時間に大きいばらつ
きがあってはならず、同時に安定に留まらなければなら
ない。
のサンプルを採る間の時間差は、非常に小さくて、即ち
１００ｎｓの程度である。サンプリングクロックパルス
がクロックパルス発生器により起こされる精度に、この
小さい時間差が厳しい要求を課する。従って、クロック
パルス発生器の構成要素は信号遅延時間に大きいばらつ
きがあってはならず、同時に安定に留まらなければなら
ない。
だから、複雑で且つ高価なりロックパルス発生器がこの
センサ回路には使用されねばならない。
センサ回路には使用されねばならない。
（課題を解決するための手段）
本発明の目的は特に、充分に精密で安定なりロックパル
スがサンプリング回路へ発生できる単純で安価なりロッ
クパルス発生器を具えているセンサ回路を実現すること
である。この目的のために、本発明によるセンサ回路は
、クロックパルス発生器がセンサ出力信号の供給を制御
する少なくとも３相制御りロックパルス信号用の少なく
とも３個のセンサクロックパルス線を具え、クロックパ
ルス波形器は２個の入力端子と２個の出力端子とを有し
、この２個の入力端子は少な（とも３個のセンサクロッ
クパルス線のうちの２個へ結合されており、２個の出力
端子がサンプリング回路へ結合されていることを特徴と
する。
スがサンプリング回路へ発生できる単純で安価なりロッ
クパルス発生器を具えているセンサ回路を実現すること
である。この目的のために、本発明によるセンサ回路は
、クロックパルス発生器がセンサ出力信号の供給を制御
する少なくとも３相制御りロックパルス信号用の少なく
とも３個のセンサクロックパルス線を具え、クロックパ
ルス波形器は２個の入力端子と２個の出力端子とを有し
、この２個の入力端子は少な（とも３個のセンサクロッ
クパルス線のうちの２個へ結合されており、２個の出力
端子がサンプリング回路へ結合されていることを特徴と
する。
センサ出力信号の供給を制御するための２個のセンサク
ロックパルス線上の出力転送りロックパルスから、クロ
ックパルス波形器を介してサンプリングクロックパルス
を直接に得ることにより、この出力信号とサンプリング
クロックパルスとの間に厳密な結合が実現される。幾つ
かの原因その他により、出力転送りロックパルスにおけ
る変形が、サンプリングクロックパルスにより直ちに引
き継がれるので、２種類のクロックパルスがセンサ出力
信号に関して厳密に結合される。
ロックパルス線上の出力転送りロックパルスから、クロ
ックパルス波形器を介してサンプリングクロックパルス
を直接に得ることにより、この出力信号とサンプリング
クロックパルスとの間に厳密な結合が実現される。幾つ
かの原因その他により、出力転送りロックパルスにおけ
る変形が、サンプリングクロックパルスにより直ちに引
き継がれるので、２種類のクロックパルスがセンサ出力
信号に関して厳密に結合される。
（実施例）
本発明のこれらおよびその他の局面を添付の図面を参照
しつつ、制限するものではない例によっ７て一層詳細に
記載且つ説明する。
しつつ、制限するものではない例によっ７て一層詳細に
記載且つ説明する。
第１図はセンサ出力信号ｐｓの供給用出力端子ＯＴＩを
有するＣＴＤにより表示したセンサデバイスを示す、Ｃ
ＯＳにより表示した相関二重信号サンプリング用のサン
プリング回路が、センサ出力端子ＯＴＩとセンサ回路出
力端子ＯＴ２との間に配置されている。このセンサデバ
イスＣＴＤとサンプリング回路ＣＤＳとが、時間信号発
生器ＴＧと本発明によるクロックパルス波形器Ｃ５Ｔと
により実質的に履行されるＣＧにより表示したクロック
パルス発生器へ結合されている。
有するＣＴＤにより表示したセンサデバイスを示す、Ｃ
ＯＳにより表示した相関二重信号サンプリング用のサン
プリング回路が、センサ出力端子ＯＴＩとセンサ回路出
力端子ＯＴ２との間に配置されている。このセンサデバ
イスＣＴＤとサンプリング回路ＣＤＳとが、時間信号発
生器ＴＧと本発明によるクロックパルス波形器Ｃ５Ｔと
により実質的に履行されるＣＧにより表示したクロック
パルス発生器へ結合されている。
第１図は例を用いて集積回路の形態でのセンサデバイス
の一部を示している。この集積回路と回路図とについて
の詳細に対しては、フレーム伝送センサＮＸＡ １１１
１．１１２１．１１３１および１１４１ニ関するフィリ
ップスのデータが参考になる。第１図においてはこのセ
ンサのデータの一部が、すなわち、半導体本体のｎ、ｐ
、ｎ層の断面と、この集積回路内に存在するいくつかの
トランジスタＴ１． Ｔ２゜Ｔ３およびＴ４が引き継が
れた。前記センサデバイスは例として示したが、その他
の形体も本発明によるセンサ回路内に使用できる。
の一部を示している。この集積回路と回路図とについて
の詳細に対しては、フレーム伝送センサＮＸＡ １１１
１．１１２１．１１３１および１１４１ニ関するフィリ
ップスのデータが参考になる。第１図においてはこのセ
ンサのデータの一部が、すなわち、半導体本体のｎ、ｐ
、ｎ層の断面と、この集積回路内に存在するいくつかの
トランジスタＴ１． Ｔ２゜Ｔ３およびＴ４が引き継が
れた。前記センサデバイスは例として示したが、その他
の形体も本発明によるセンサ回路内に使用できる。
第１図において参照符号ＳＲは集積回路のセンサ出力レ
ジスタを通る断面図を表示する。このレジスタＳＲはｎ
基板層（ｎ−ｓｕｂ）と、ｐ層およびｎ層とによって示
しである。もっと高い不純物濃度ｎ＋領領域ｎ半導体層
中に存在し、その上にセンサ電極ＥＲが設けられる。こ
の図は半導体本体上に備えられた電気的絶縁層ＩＬ上に
存在するセンサ電極ＥＯ。
ジスタを通る断面図を表示する。このレジスタＳＲはｎ
基板層（ｎ−ｓｕｂ）と、ｐ層およびｎ層とによって示
しである。もっと高い不純物濃度ｎ＋領領域ｎ半導体層
中に存在し、その上にセンサ電極ＥＲが設けられる。こ
の図は半導体本体上に備えられた電気的絶縁層ＩＬ上に
存在するセンサ電極ＥＯ。
Ｅｌ、 Ｅ２およびＥ３をも示している。トランジスタ
ＴＩ。
ＴＩ。
Ｔ２． Ｔ３およびＴ４がｎ形のトランジスタであるＭ
ＯＳトランジスタとして示されている。リセットトラン
ジスタとして動作するトランジスタＴＩは電極ＢＲへ接
続されたソース電極と、リセット供給電圧Ｖ１を受信す
るドレイン電極、およびそのうちの１個が時間信号発生
器ＴＧからのリセット信号を受信する２個のゲート電極
とによって示されている。
ＯＳトランジスタとして示されている。リセットトラン
ジスタとして動作するトランジスタＴＩは電極ＢＲへ接
続されたソース電極と、リセット供給電圧Ｖ１を受信す
るドレイン電極、およびそのうちの１個が時間信号発生
器ＴＧからのリセット信号を受信する２個のゲート電極
とによって示されている。
この電極ＩＥＲはトランジスタＴ２のゲート電極へも接
続されている。このトランジスタＴ２のソース電極は、
トランジスタＴ３のドレイン電極と、トランジスタＴ１
とＴ４とのゲート電極とへ接続されている。
続されている。このトランジスタＴ２のソース電極は、
トランジスタＴ３のドレイン電極と、トランジスタＴ１
とＴ４とのゲート電極とへ接続されている。
この場合には、前記リセット動作はフィードバック（Ｔ
２． ＴＩ）によって実行される。トランジスタＴ２と
Ｔ４とのドレイン電極が供給電圧Ｖ、。へ接続されてい
る。トランジスタＴ３のゲート電極はそれのソース電極
へ接続されており、それらの両電極共に接地されている
。トランジスタＴ４のソース電極がセンサ出力端子ＯＴ
Ｉへ接続されている。第１図は、電極ＥＯが供給電圧Ｖ
。。を受信し、この集積回路では電極ＥＯが出力ゲート
電極として動作できることを示している。供給および制
御電圧は、そのターミナル（図示してない）が接地され
ている電源から来ていると考えられる。
２． ＴＩ）によって実行される。トランジスタＴ２と
Ｔ４とのドレイン電極が供給電圧Ｖ、。へ接続されてい
る。トランジスタＴ３のゲート電極はそれのソース電極
へ接続されており、それらの両電極共に接地されている
。トランジスタＴ４のソース電極がセンサ出力端子ＯＴ
Ｉへ接続されている。第１図は、電極ＥＯが供給電圧Ｖ
。。を受信し、この集積回路では電極ＥＯが出力ゲート
電極として動作できることを示している。供給および制
御電圧は、そのターミナル（図示してない）が接地され
ている電源から来ていると考えられる。
第１図の電極Ｅｌ、 Ｅ２およびＥ３はそれぞれセンサ
クロックパルス線ＣＩ、 Ｃ２およびＣ３へ接続されて
おり、それらの線は同様の表示を有する多相制御クロッ
クパルス信号、すなわち時間信号発生器ＴＧにより供給
される３相信号を輸送する。線Ｃ１，Ｃ２およびＣ３は
レジスタ課の一部（図示してない）を通り且つその中に
延在し、このレジスタの中でそれぞれセンサ電極ｆ！１
． Ｅ２およ沙ｌ！ｓへ接続される。電極セット（１！
１． Ｅ２． Ｅ３）に対して、それらは同様に指示さ
れるべきセンサ素子に伴われると想定される。（Ｅ２．
Ｅ３．８１）で示されたセンサ素子は、このシフトレ
ジスタＳＲでの転送センサ素子の列の最後であり、誘発
されたトランジスタはそれらの電極Ｅの下に存在してい
る。この場合にはいずれのセンサ素子でも、電極Ｅ２の
下の入力位置、電極Ｅ３の下の中央位置および電極Ｅ１
の下の出力位置とともに描写され得る。このシフトレジ
スタＳＲ中の輸送に際して、順次に含まれるトランジス
タの列が従って電極セット（Ｅ２． Ｅ３． Ｅｌ）、
（８３，８１，Ｅ２）、（Ｅｌ。
クロックパルス線ＣＩ、 Ｃ２およびＣ３へ接続されて
おり、それらの線は同様の表示を有する多相制御クロッ
クパルス信号、すなわち時間信号発生器ＴＧにより供給
される３相信号を輸送する。線Ｃ１，Ｃ２およびＣ３は
レジスタ課の一部（図示してない）を通り且つその中に
延在し、このレジスタの中でそれぞれセンサ電極ｆ！１
． Ｅ２およ沙ｌ！ｓへ接続される。電極セット（１！
１． Ｅ２． Ｅ３）に対して、それらは同様に指示さ
れるべきセンサ素子に伴われると想定される。（Ｅ２．
Ｅ３．８１）で示されたセンサ素子は、このシフトレ
ジスタＳＲでの転送センサ素子の列の最後であり、誘発
されたトランジスタはそれらの電極Ｅの下に存在してい
る。この場合にはいずれのセンサ素子でも、電極Ｅ２の
下の入力位置、電極Ｅ３の下の中央位置および電極Ｅ１
の下の出力位置とともに描写され得る。このシフトレジ
スタＳＲ中の輸送に際して、順次に含まれるトランジス
タの列が従って電極セット（Ｅ２． Ｅ３． Ｅｌ）、
（８３，８１，Ｅ２）、（Ｅｌ。
Ｅ２． ＩＥ３）、 （Ｅ２．８３． ｆｉｌ）以下同
様の下に生じる。
様の下に生じる。
３相制御のためには３個のセンサ素子位置があり、４相
制御のためには４個のセンサ素子位置が４個の電極Ｅの
系列の下にある。記述の完全を期すたたに、このシフト
レジスタＳＲ中で最後に誘発されるトランジスタは電極
セット（Ｅｌ、 ＥＯ，ＥＲ）の下で生じ、Ｅｌはスイ
ッチング電極として動作できることは注意されるべきで
ある。トランジスタＴ１によるリセットの後に、情報電
荷がスイッチング電極Ｅ１を介して電極ＥＲの下に生じ
、この電荷がセンサ出力信号ｐｓ中で画素情報へ最終的
に導出する。
制御のためには４個のセンサ素子位置が４個の電極Ｅの
系列の下にある。記述の完全を期すたたに、このシフト
レジスタＳＲ中で最後に誘発されるトランジスタは電極
セット（Ｅｌ、 ＥＯ，ＥＲ）の下で生じ、Ｅｌはスイ
ッチング電極として動作できることは注意されるべきで
ある。トランジスタＴ１によるリセットの後に、情報電
荷がスイッチング電極Ｅ１を介して電極ＥＲの下に生じ
、この電荷がセンサ出力信号ｐｓ中で画素情報へ最終的
に導出する。
センサのセットから得られた画素情報、即ち種々のサイ
ズの画素パケットが、多分並列に、このセンサ出力レジ
スタ内へ入れ１られる。その後情報は直列的に読み出さ
れ、即ち１個の画素値は、各画素周期の間に、即ちクロ
ックパルスＣ１の１周期の間に電極ＥＲから読まれる。
ズの画素パケットが、多分並列に、このセンサ出力レジ
スタ内へ入れ１られる。その後情報は直列的に読み出さ
れ、即ち１個の画素値は、各画素周期の間に、即ちクロ
ックパルスＣ１の１周期の間に電極ＥＲから読まれる。
情報、即ち電荷パケットが電極へ印加された電圧の影響
の下に一つの電極からもう一つの電極へ動く０例えば、
電極２３の下に電荷パケットがあり、且つ電極Ｅ１が正
になり一方電極Ｅ３が正のままであった場合には、電荷
は二つの電極の間に広がる。それから電極Ｅ３が負の電
圧値に切り換えられた場合には、すべての電荷が電極Ｅ
ｌの下にたまる。
の下に一つの電極からもう一つの電極へ動く０例えば、
電極２３の下に電荷パケットがあり、且つ電極Ｅ１が正
になり一方電極Ｅ３が正のままであった場合には、電荷
は二つの電極の間に広がる。それから電極Ｅ３が負の電
圧値に切り換えられた場合には、すべての電荷が電極Ｅ
ｌの下にたまる。
電極ＥＯへ印加される電圧ＶＯＷはクロックパルスＣ１
，Ｃ２及びＣ３信号のいずれか一つの振幅の二重の−の
振幅を有する。電極Ｅ１が正の電位である場合には、電
極ＥＯはそれに対して負であり、それ故に電極Ｂ１とε
Ｒとの間のバリアーとして働く。電極Ｅ１が負の場合に
は、電極εｌの下の電荷パケットは電極ＥＯ（それはそ
の時電極Ｅ１に対して正である）を介して一層高い正で
ある出力電極ＥＲへ誘引される。
，Ｃ２及びＣ３信号のいずれか一つの振幅の二重の−の
振幅を有する。電極Ｅ１が正の電位である場合には、電
極ＥＯはそれに対して負であり、それ故に電極Ｂ１とε
Ｒとの間のバリアーとして働く。電極Ｅ１が負の場合に
は、電極εｌの下の電荷パケットは電極ＥＯ（それはそ
の時電極Ｅ１に対して正である）を介して一層高い正で
ある出力電極ＥＲへ誘引される。
センサ出力端子ＯＴＩに続く既知のサンプリング回路Ｃ
ＤＳが、直列コンデンサ０１′、接地された次のスィッ
チＳ１１直列スイッチＳ２およびセンサ回路出力端子Ｏ
Ｔ２と接地との間に配置されたコンデンサＣ２’とによ
り図式的に示されている。このスイッチ５１と８２との
制御は、破線によって図式的に表示されている。このス
イッチ５１と８２とは電子的スイッチであると想定され
る。
ＤＳが、直列コンデンサ０１′、接地された次のスィッ
チＳ１１直列スイッチＳ２およびセンサ回路出力端子Ｏ
Ｔ２と接地との間に配置されたコンデンサＣ２’とによ
り図式的に示されている。このスイッチ５１と８２との
制御は、破線によって図式的に表示されている。このス
イッチ５１と８２とは電子的スイッチであると想定され
る。
本発明の一局面により、サンプリング回路ＣＤＳに対す
る制御クロックパルス信号は、時間信号発生器ＴＧから
受信されるのではなくて、クロックパルス波形器Ｃ５Ｔ
により供給される。このクロックパルス波形器ＣＳＴの
２個の入力端子Ｃ↑１とＣ７０とは、同じ表示の出力転
送りロックパルスを輸送するクロックパルス線Ｃ１と０
２とへそれぞれ結合され、２個の出力端子ＳＴＩとＳｉ
２とはサンプリング回路ＣＤＳのスイッチＳ１と３２と
へそれぞれ結合されている。
る制御クロックパルス信号は、時間信号発生器ＴＧから
受信されるのではなくて、クロックパルス波形器Ｃ５Ｔ
により供給される。このクロックパルス波形器ＣＳＴの
２個の入力端子Ｃ↑１とＣ７０とは、同じ表示の出力転
送りロックパルスを輸送するクロックパルス線Ｃ１と０
２とへそれぞれ結合され、２個の出力端子ＳＴＩとＳｉ
２とはサンプリング回路ＣＤＳのスイッチＳ１と３２と
へそれぞれ結合されている。
クロックパルス波形器ＣＳＴにおいて、入力端子ＣＴ２
とＣＴＩとは、制御電極としてゲート電極ｇを有する（
ｎ）ＭＯＳ ）ランジスタとして第１図に示されている
半導体スイッチング素子Ｔ５と７６との制？ｌｌｔ極へ
それぞれ結合されている。このトランジスタＴ５とＴ６
とは、ソース電極Ｓとして表示された入力端子によって
接地されている。このトランジスタＴ５とＴ６との出力
端子として動作するドレイン電極ｄは、クロックパルス
波形器Ｃ３Ｔの出力端子ＳＴＩ・とＳｉ２とへそれぞれ
結合されている。トランジスタτ６の制御電極ｇとそれ
に接続された入力端子Ｃ↑１とは、抵抗Ｒ１とダイオー
ドＤとの並列回路を介して、他方の出力端子ＳＴＩへの
直流結合を有する。
とＣＴＩとは、制御電極としてゲート電極ｇを有する（
ｎ）ＭＯＳ ）ランジスタとして第１図に示されている
半導体スイッチング素子Ｔ５と７６との制？ｌｌｔ極へ
それぞれ結合されている。このトランジスタＴ５とＴ６
とは、ソース電極Ｓとして表示された入力端子によって
接地されている。このトランジスタＴ５とＴ６との出力
端子として動作するドレイン電極ｄは、クロックパルス
波形器Ｃ３Ｔの出力端子ＳＴＩ・とＳｉ２とへそれぞれ
結合されている。トランジスタτ６の制御電極ｇとそれ
に接続された入力端子Ｃ↑１とは、抵抗Ｒ１とダイオー
ドＤとの並列回路を介して、他方の出力端子ＳＴＩへの
直流結合を有する。
出力端子ＳＴＩは接地との寄生容量ｃｐｔを有すると想
定される。トランジスタＴ５の制御電極ｇとそれに接続
された入力端子ＣＴ２とは、抵抗Ｒ２を介して他方の出
力端子ＳＴ２と直流結合を有する。この出力端子ＳＴ２
は接地との寄生容量Ｃｐ２を有すると想定される。出力
転送りロックパルスＣ１と０３とをそれぞれ入力端子Ｃ
ＴＩとＣ７０とへ供給している間、クロックパルス波形
器Ｃ３ＴはサンプリングクロックパルスＣＬとＳＡとを
個別の出力端子ＳＴＩとＳｉ２とへ供給する。
定される。トランジスタＴ５の制御電極ｇとそれに接続
された入力端子ＣＴ２とは、抵抗Ｒ２を介して他方の出
力端子ＳＴ２と直流結合を有する。この出力端子ＳＴ２
は接地との寄生容量Ｃｐ２を有すると想定される。出力
転送りロックパルスＣ１と０３とをそれぞれ入力端子Ｃ
ＴＩとＣ７０とへ供給している間、クロックパルス波形
器Ｃ３ＴはサンプリングクロックパルスＣＬとＳＡとを
個別の出力端子ＳＴＩとＳｉ２とへ供給する。
第１図のセンサ回路の動作を説明するために、第２図は
、出力転送りロックパルス信号Ｃ１，Ｃ２およびＣ３と
、センサ出力信号ＰＳおよびサンプリングクロックパル
ス信号ＣＬおよびＳＡとに対する幾つかの時間図を示す
、このクロックパルスはＯｖの接地電位と電圧レベルＶ
、との間の変動について、時間りの関数として座標記入
されているｓＶｒ＊ｆにより表示される基準電圧レベル
は既知の信号ｐｓとして示されている。センサ画素に伴
われた信号値は■□によって表示されている０画素の黒
、灰色または白の値に依存して、基準電圧レベルＶ ｒ
＊ｆと信号値Ｖ□との間の電圧差が、小さく、より大き
くまたは最大となる。符号ＬＯ，ｔ１．ｔ２．ｔ３およ
びｔ４は幾つかの瞬間を表示している。瞬時１０ｔ４と
は、説明されるべき画素周期ＴＰの開始の瞬間と最終の
瞬間としてそれぞれ示されている。第２図の各信号は、
第１図のトランジスタＴ５とＴ６およびダイオードＤを
横切る電圧降下は生じないとして以下説明する。
、出力転送りロックパルス信号Ｃ１，Ｃ２およびＣ３と
、センサ出力信号ＰＳおよびサンプリングクロックパル
ス信号ＣＬおよびＳＡとに対する幾つかの時間図を示す
、このクロックパルスはＯｖの接地電位と電圧レベルＶ
、との間の変動について、時間りの関数として座標記入
されているｓＶｒ＊ｆにより表示される基準電圧レベル
は既知の信号ｐｓとして示されている。センサ画素に伴
われた信号値は■□によって表示されている０画素の黒
、灰色または白の値に依存して、基準電圧レベルＶ ｒ
＊ｆと信号値Ｖ□との間の電圧差が、小さく、より大き
くまたは最大となる。符号ＬＯ，ｔ１．ｔ２．ｔ３およ
びｔ４は幾つかの瞬間を表示している。瞬時１０ｔ４と
は、説明されるべき画素周期ＴＰの開始の瞬間と最終の
瞬間としてそれぞれ示されている。第２図の各信号は、
第１図のトランジスタＴ５とＴ６およびダイオードＤを
横切る電圧降下は生じないとして以下説明する。
二重信号サンプリング動作は各画素周期の間に行われる
。時刻ｔｏにおいて信号ＲＴはオンとなり、トランジス
タＴ１を導通させる。トランジスタＴ２とＴ４とはエミ
ッタホロワとして働くから、出力端子ＯＴＩでの電圧、
即ち電圧ＰＳは、リセット供給電圧ＶＲＩＩに向かって
上昇する。時刻ｔｌで電圧ＲＴがオフに変わった場合に
、この切り換えトランジェントが出力端子ＯＴＩにおけ
る引き続く電圧を不確定にする。出力端子ＯＴＩが設定
する電圧がいかにあろうとも、基準電圧と考えられ、最
終出力はこの基準電圧とセンサ画素に伴われる信号値ｖ
ｒｓとの間の差と考えられる。重要なことは従って、セ
ンサクロックパルス線ＣＩ上の電圧が出力端子ＯＴＩが
設定した電圧、即ち時刻ｔ２における電圧ｐｓでなけれ
ばならぬことである。パルスＣ１の端部も電極Ｅ１から
電極ＥＲへの信号パケットの転送を起こす。最終出力の
サンプリングはセンサ電極ＥＲへの信号パケットの転送
に続く最後の可能な時刻に起こらねばならない、このサ
ンプリングがサンプリングクロックパルスＳＡの後縁に
より制御され、それは言い換えれば時刻Ｌ４にて起こる
クロックパルスＣＩの前縁により時間法めされる。
。時刻ｔｏにおいて信号ＲＴはオンとなり、トランジス
タＴ１を導通させる。トランジスタＴ２とＴ４とはエミ
ッタホロワとして働くから、出力端子ＯＴＩでの電圧、
即ち電圧ＰＳは、リセット供給電圧ＶＲＩＩに向かって
上昇する。時刻ｔｌで電圧ＲＴがオフに変わった場合に
、この切り換えトランジェントが出力端子ＯＴＩにおけ
る引き続く電圧を不確定にする。出力端子ＯＴＩが設定
する電圧がいかにあろうとも、基準電圧と考えられ、最
終出力はこの基準電圧とセンサ画素に伴われる信号値ｖ
ｒｓとの間の差と考えられる。重要なことは従って、セ
ンサクロックパルス線ＣＩ上の電圧が出力端子ＯＴＩが
設定した電圧、即ち時刻ｔ２における電圧ｐｓでなけれ
ばならぬことである。パルスＣ１の端部も電極Ｅ１から
電極ＥＲへの信号パケットの転送を起こす。最終出力の
サンプリングはセンサ電極ＥＲへの信号パケットの転送
に続く最後の可能な時刻に起こらねばならない、このサ
ンプリングがサンプリングクロックパルスＳＡの後縁に
より制御され、それは言い換えれば時刻Ｌ４にて起こる
クロックパルスＣＩの前縁により時間法めされる。
瞬間１０とＬｌとの間は、ｃｉ＝ｖ、およびＣ３＝Ｖ。
とが保持され、この場合には第１図のトランジスタＴ６
とＴ５とはターンオンし、それで第２図のサンプリング
クロツタパルスＣＬとＳＡとにはＯｖの接地電位が生じ
る。
とＴ５とはターンオンし、それで第２図のサンプリング
クロツタパルスＣＬとＳＡとにはＯｖの接地電位が生じ
る。
瞬間Ｌ１において、Ｃ３＝Ｖ、がＣ３＝ＯＶニ変化する
。その結果、トランジスタＴ５がターンオフし、且つＣ
Ｉ＝Ｖ、によって充電電流が抵抗Ｒ１を通り容ｆｆ１ｃ
ｐｌへ流れる。Ｒ１・Ｃｐｌと等しい時定数による容！
１Ｃｐｌへの電荷供給によって、第２図の信号ＣＬの前
縁が図示の変化を有する。Ｃ１＝Ｖ、によりターンオン
したままのトランジスタＴ６がサンプリングクロックパ
ルスＳＡをＯｖのままにしている。この動作は図のＣ１
とＣ３における×印によって図示されている。
。その結果、トランジスタＴ５がターンオフし、且つＣ
Ｉ＝Ｖ、によって充電電流が抵抗Ｒ１を通り容ｆｆ１ｃ
ｐｌへ流れる。Ｒ１・Ｃｐｌと等しい時定数による容！
１Ｃｐｌへの電荷供給によって、第２図の信号ＣＬの前
縁が図示の変化を有する。Ｃ１＝Ｖ、によりターンオン
したままのトランジスタＴ６がサンプリングクロックパ
ルスＳＡをＯｖのままにしている。この動作は図のＣ１
とＣ３における×印によって図示されている。
瞬間ｔ２において、Ｃ１＝Ｖ、がＣ１＝ＯＶに変化する
。
。
その結果、容ＩＣｐｌがダイオードＤを通って直ちに放
電され、これは電荷の急速枯渇を意味する。
電され、これは電荷の急速枯渇を意味する。
図のＣＩにおける矢印がこの動作を図示している。
瞬間ｔ２とｔ３との間は、Ｃ１＝ＯＶとＣ３＝ ＯＶが
維持され、この場合には個別の抵抗Ｒ１とＲ２とを介し
て個別の信号ＣＬとＳＡとを輸送する出力端子ＳＴＩ
とＳｉ２とにＯｖの接地電位が生じる。
維持され、この場合には個別の抵抗Ｒ１とＲ２とを介し
て個別の信号ＣＬとＳＡとを輸送する出力端子ＳＴＩ
とＳｉ２とにＯｖの接地電位が生じる。
瞬間ｔ３において、Ｃ３＝ ＯＶがＣ３＝Ｖ、へ変化す
る。トランジスタＴ６がＣＩ＝ＯＶではターンオフされ
ているので、Ｃ３＝Ｖ、が抵抗Ｒ２を通り容量Ｃｐ２へ
充電電流を供給し、それでＲ２・Ｃｐ２と等しい時定数
により電荷供給が行われる。第２図の信号ＳＡがその変
化を示す。この場合にはＣＩ ＝ ＯＶが有効のままで
あり、一方ＣＬ＝ＯＶで且つトランジスタＴ６はターン
オフしたままである。
る。トランジスタＴ６がＣＩ＝ＯＶではターンオフされ
ているので、Ｃ３＝Ｖ、が抵抗Ｒ２を通り容量Ｃｐ２へ
充電電流を供給し、それでＲ２・Ｃｐ２と等しい時定数
により電荷供給が行われる。第２図の信号ＳＡがその変
化を示す。この場合にはＣＩ ＝ ＯＶが有効のままで
あり、一方ＣＬ＝ＯＶで且つトランジスタＴ６はターン
オフしたままである。
瞬間ｔ４において、ｃｉ＝ｏｖがｃｉ＝ｖ、へ変化する
。
。
その結果、トランジスタＴ６が直ちにターンオンし、容
量Ｃｐ２が電荷の急速枯渇により放電される。この瞬間
ｔ４において次の画素周期が開始する。
量Ｃｐ２が電荷の急速枯渇により放電される。この瞬間
ｔ４において次の画素周期が開始する。
第２図は、信号拘束用信号ＣＬ中と実際の信号サンプリ
ング用信号ＳＡ中とのサンプリングクロックパルスを示
し、それらのクロックパルスはそれぞれ瞬間ｔ２とｔ４
との直前に有効な瞬間を有する。
ング用信号ＳＡ中とのサンプリングクロックパルスを示
し、それらのクロックパルスはそれぞれ瞬間ｔ２とｔ４
との直前に有効な瞬間を有する。
これは、瞬間ｔ２の直前の信号ｐｓ中の状態が基準電圧
レベルｖ１．．で拘束している決定的な信号であること
を意味し、また瞬間ｔ４の直前の状態が決定的なサンプ
リング値であることを意味する。
レベルｖ１．．で拘束している決定的な信号であること
を意味し、また瞬間ｔ４の直前の状態が決定的なサンプ
リング値であることを意味する。
これらの瞬間ｔ２とＬ４とが（矢印によって図解された
）信号Ｃ１により信号ＣＬとＳＡとにおいて正確に固定
され、信号Ｃ３はトリガと準備入力端子とを有するフリ
ップ・フロップ回路と比較可能なように、準備信号とし
て生じる。決定的な瞬間ｔ２とｔ４とにより第２図中に
示した信号間に、強固な結合が実現される。
）信号Ｃ１により信号ＣＬとＳＡとにおいて正確に固定
され、信号Ｃ３はトリガと準備入力端子とを有するフリ
ップ・フロップ回路と比較可能なように、準備信号とし
て生じる。決定的な瞬間ｔ２とｔ４とにより第２図中に
示した信号間に、強固な結合が実現される。
第１図のクロックパルス波形器ＣＳＴは、出力転送りロ
ックパルス信号ＣＩとＣ３とを用いる態様で示されてい
る。信号Ｃ３の代わりに反転した信号Ｃ２が第２図によ
るサンプリングクロックパルスを形成するために利用さ
れる場合にも、この態様が適用され得る。この場合には
、信号ＣＬとＳＡとの中のサンプリングクロックパルス
は半分の期間、すなわち画素周期ＴＰの１／６の期間を
有して発生される。
ックパルス信号ＣＩとＣ３とを用いる態様で示されてい
る。信号Ｃ３の代わりに反転した信号Ｃ２が第２図によ
るサンプリングクロックパルスを形成するために利用さ
れる場合にも、この態様が適用され得る。この場合には
、信号ＣＬとＳＡとの中のサンプリングクロックパルス
は半分の期間、すなわち画素周期ＴＰの１／６の期間を
有して発生される。
このサンプリングクロックパルスの前縁の傾斜は、サン
プリングが例えば第１図の遅すぎるスイッチＳ１と３２
とにより影響されないようでなければならない、クロッ
クパルス信号Ｃ１と０３との選択は、画素周期ＴＰの１
７３の期間を有して信号ＣＬとＳＡとの中にクロックパ
ルスを発生するので最も安全である。
プリングが例えば第１図の遅すぎるスイッチＳ１と３２
とにより影響されないようでなければならない、クロッ
クパルス信号Ｃ１と０３との選択は、画素周期ＴＰの１
７３の期間を有して信号ＣＬとＳＡとの中にクロックパ
ルスを発生するので最も安全である。
シフトレジスタＳＲのうち４相りロックパルス制ｍ （
Ｃ１，Ｃ２，Ｃ３，Ｃ４）の場合には、第２図に示した
瞬間ｔ２とｔ４とが、変更されない形で信号ＣＬとＳＡ
中のパルスの後縁を決定する。転送りロックパルス信号
ＣＩと０４とを第１図のクロックパルス波形器ＣＳ↑へ
適用する場合には、瞬間ｔｌ’とｔ３’とが画素周期Ｔ
Ｐの１／４と３／４とにおいて生じる。
Ｃ１，Ｃ２，Ｃ３，Ｃ４）の場合には、第２図に示した
瞬間ｔ２とｔ４とが、変更されない形で信号ＣＬとＳＡ
中のパルスの後縁を決定する。転送りロックパルス信号
ＣＩと０４とを第１図のクロックパルス波形器ＣＳ↑へ
適用する場合には、瞬間ｔｌ’とｔ３’とが画素周期Ｔ
Ｐの１／４と３／４とにおいて生じる。
信号ＣＬとＳＡとの中のクロックパルスは画素周期ＴＰ
の１７４の期間を有する。
の１７４の期間を有する。
前述のことから、２個の出力転送りロックパルス信号の
選択に対しては、少なくとも３相制御システムが存在し
なければならないことが明らかである。
選択に対しては、少なくとも３相制御システムが存在し
なければならないことが明らかである。
第１図は本発明によるセンサ回路の一実施例の回路図で
あり、 第２図は第１図の回路の動作を図解するための幾つかの
時間図を示す。 Ｃ１，Ｃ２，Ｃ３・・・センサクロックパルスとそのパ
ルスを輸送する線 ＣＩ’ 、 Ｃ２’ ・・・コンデンサＣＤＳ・・・サ
ンプリング回路 ＣＧ・・・クロックパルス発生器 ＣＬ、 ＳＡ・・・サンプリングクロックパルスｃｐｔ
、 ｃｐｚ・・・寄生容量 ＣＳＴ・・・クロックパルス波形器 ＣＴ１． Ｃ７０・・・クロックパルス波形器の入力端
子ＣＴＤ・・・センサデバイス ｄ・・・ドレイン電極 Ｄ・・・ダイオード ＥＯ，Ｅｌ、 Ｒ２，Ｒ３，ＥＲ・・・センサ電極ｇ・
・・ゲート電極 ＩＬ・・・電気的絶縁層 ｎ・・・ｎ層 ｎｏ・・・ｎ″領 域−５ｕｂ・・・ｎ基板層 ＯＴＩ・・・センサ出力端子 ０↑２・・・センサ回路出力端子 ｐ・・・ｐ層 ｐｓ・・・センサ出力信号 Ｒ１，Ｒ２・・・抵抗 ＲＴ・・・リセットゲート信号 Ｓｔ、 Ｓ２・・・スイッチ ＳＲ・・・集積回路のセンサ出力レジスタＳＴＩ、 Ｓ
ｔ２・・・クロックパルス波形器の出力端子ＴＩ、 Ｔ
２． Ｔ３． Ｔ４・・・トランジスタＴ５． Ｔ６・
・・半導体スイッチラグ素子ＴＧ・・・時間信号発生器 ＴＰ・・・画素周期 ｖＤＤ＋ ｖｏｃ・・・供給電源 ＶＲＤ・・・リセット供給電圧 ■、・・・電圧レベル ■□・・・センサ画素に伴われる信号値■、。、・・・
基準電圧レベル。 ＦｌＯ，１
あり、 第２図は第１図の回路の動作を図解するための幾つかの
時間図を示す。 Ｃ１，Ｃ２，Ｃ３・・・センサクロックパルスとそのパ
ルスを輸送する線 ＣＩ’ 、 Ｃ２’ ・・・コンデンサＣＤＳ・・・サ
ンプリング回路 ＣＧ・・・クロックパルス発生器 ＣＬ、 ＳＡ・・・サンプリングクロックパルスｃｐｔ
、 ｃｐｚ・・・寄生容量 ＣＳＴ・・・クロックパルス波形器 ＣＴ１． Ｃ７０・・・クロックパルス波形器の入力端
子ＣＴＤ・・・センサデバイス ｄ・・・ドレイン電極 Ｄ・・・ダイオード ＥＯ，Ｅｌ、 Ｒ２，Ｒ３，ＥＲ・・・センサ電極ｇ・
・・ゲート電極 ＩＬ・・・電気的絶縁層 ｎ・・・ｎ層 ｎｏ・・・ｎ″領 域−５ｕｂ・・・ｎ基板層 ＯＴＩ・・・センサ出力端子 ０↑２・・・センサ回路出力端子 ｐ・・・ｐ層 ｐｓ・・・センサ出力信号 Ｒ１，Ｒ２・・・抵抗 ＲＴ・・・リセットゲート信号 Ｓｔ、 Ｓ２・・・スイッチ ＳＲ・・・集積回路のセンサ出力レジスタＳＴＩ、 Ｓ
ｔ２・・・クロックパルス波形器の出力端子ＴＩ、 Ｔ
２． Ｔ３． Ｔ４・・・トランジスタＴ５． Ｔ６・
・・半導体スイッチラグ素子ＴＧ・・・時間信号発生器 ＴＰ・・・画素周期 ｖＤＤ＋ ｖｏｃ・・・供給電源 ＶＲＤ・・・リセット供給電圧 ■、・・・電圧レベル ■□・・・センサ画素に伴われる信号値■、。、・・・
基準電圧レベル。 ＦｌＯ，１
Claims (1)
- 【特許請求の範囲】 １、センサ出力信号を供給するための出力端子を有する
センサデバイスと、サンプリング動作を実行するために
それに結合されたサンプリング回路と、およびそのサン
プリング回路へ多相制御クロックパルス信号を印加する
ために前記センサデバイスとサンプリング回路とへ結合
されているクロックパルス発生器とを具えた相関二重信
号サンプリング用センサ回路において、 前記クロックパルス発生器がセンサ出力信 号の供給を制御する少なくとも３相制御パルス用の少な
くとも３個のセンサクロックパルス線を具え、クロック
パルス波形器は２個の入力端子と２個の出力端子を有し
、この２個の入力端子は少なくとも３個のセンサクロッ
クパルス線のうちの２個へ結合されており、２個の出力
端子がサンプリング回路へ結合されていることを特徴と
する相関二重信号サンプリング用センサ回路。 ２、前記クロックパルス波形器の各入力端子が、各々が
この２個のクロックパルス波形器の出力端子のうちの一
方へ結合されている出力端子を有する半導体スイッチン
グ素子のそれぞれの制御電極へ結合されており、各制御
電極は他方のクロックパルス波形器の出力端子との直流
結合を有することを特徴とする請求項１記載の相関二重
信号サンプリング用センサ回路。 ３、前記直流結合が、それぞれのクロックパルス波形器
出力端子へ電荷を供給し、それぞれのクロックパルス波
形器出力端子からの電荷を枯渇させるために、抵抗とダ
イオードとの並列回路を具えることを特徴とする請求項
２記載の相関二重信号サンプリング用センサ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901019 | 1989-04-24 | ||
| NL8901019A NL8901019A (nl) | 1989-04-24 | 1989-04-24 | Sensorschakeling voor gecorreleerde dubbele signaalbemonstering. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301382A true JPH02301382A (ja) | 1990-12-13 |
| JP3038226B2 JP3038226B2 (ja) | 2000-05-08 |
Family
ID=19854534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104405A Expired - Fee Related JP3038226B2 (ja) | 1989-04-24 | 1990-04-21 | 相関二重信号サンプリング用センサ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5034633A (ja) |
| EP (1) | EP0395142B1 (ja) |
| JP (1) | JP3038226B2 (ja) |
| KR (1) | KR0141690B1 (ja) |
| DE (1) | DE69020788T2 (ja) |
| HK (1) | HK62996A (ja) |
| NL (1) | NL8901019A (ja) |
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|---|---|---|---|---|
| JP2768070B2 (ja) * | 1991-08-02 | 1998-06-25 | 日本電気株式会社 | 位相比較器 |
| JP2897795B2 (ja) * | 1991-10-31 | 1999-05-31 | 日本電気株式会社 | サンプルホールド型位相比較回路 |
| US5572155A (en) * | 1994-06-20 | 1996-11-05 | Fuji Photo Film Co., Ltd. | CCD signal read-out circuit free from ailiasing of high-frequency noises |
| US6151071A (en) * | 1996-02-29 | 2000-11-21 | Eastman Kodak Company | Circuit for generating control signals |
| US6320616B1 (en) | 1997-06-02 | 2001-11-20 | Sarnoff Corporation | CMOS image sensor with reduced fixed pattern noise |
| US5969758A (en) * | 1997-06-02 | 1999-10-19 | Sarnoff Corporation | DC offset and gain correction for CMOS image sensor |
| EP1000506A1 (en) * | 1997-07-31 | 2000-05-17 | PPT Vision, Inc. | Digital correlated double sample camera |
| US6031399A (en) * | 1998-02-13 | 2000-02-29 | National Semiconductor Corporation | Selectively configurable analog signal sampler |
| US6587143B1 (en) | 1999-01-19 | 2003-07-01 | National Semiconductor Corporation | Correlated double sampler with single amplifier |
| US6337808B1 (en) | 1999-08-30 | 2002-01-08 | Micron Technology, Inc. | Memory circuit and method of using same |
| US6903670B1 (en) | 2002-10-04 | 2005-06-07 | Smal Camera Technologies | Circuit and method for cancellation of column pattern noise in CMOS imagers |
| US7944020B1 (en) | 2006-12-22 | 2011-05-17 | Cypress Semiconductor Corporation | Reverse MIM capacitor |
| TWI543183B (zh) * | 2014-12-25 | 2016-07-21 | 群聯電子股份有限公司 | 資料取樣電路模組、資料取樣方法及記憶體儲存裝置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969636A (en) * | 1975-06-30 | 1976-07-13 | General Electric Company | Charge sensing circuit for charge transfer devices |
| CA1157143A (en) * | 1978-06-21 | 1983-11-15 | James C. Stoffel | Image interpolation system |
| FR2430694A1 (fr) * | 1978-07-04 | 1980-02-01 | Thomson Csf | Dispositif de lecture d'une quantite de charges electriques, et filtre a transfert de charges muni d'un tel dispositif |
| US4633222A (en) * | 1985-10-01 | 1986-12-30 | Rca Corporation | Clock shaping circuit and method |
| NL8502860A (nl) * | 1985-10-21 | 1987-05-18 | Philips Nv | Besturingswerkwijze voor een geintegreerd circuit uitgevoerd met een gemeenschappelijke schakelelektrode voor ten minste twee tegengesteld schakelbare transistoren, en daartoe geschikte inrichting. |
| FR2616287A1 (fr) * | 1987-06-04 | 1988-12-09 | Labo Electronique Physique | Procede de traitement de signaux video echantillonnes selon un reseau d'echantillonnage different d'une image a l'autre et convertisseur de signaux video pour la mise en oeuvre de ce procede |
| US4916530A (en) * | 1988-09-02 | 1990-04-10 | Itek Graphix Corp. | High resolution halftone dot generator system including LED array |
-
1989
- 1989-04-24 NL NL8901019A patent/NL8901019A/nl not_active Application Discontinuation
-
1990
- 1990-03-19 US US07/496,374 patent/US5034633A/en not_active Expired - Lifetime
- 1990-04-18 EP EP90200950A patent/EP0395142B1/en not_active Expired - Lifetime
- 1990-04-18 DE DE69020788T patent/DE69020788T2/de not_active Expired - Fee Related
- 1990-04-21 JP JP2104405A patent/JP3038226B2/ja not_active Expired - Fee Related
- 1990-04-21 KR KR1019900005612A patent/KR0141690B1/ko not_active IP Right Cessation
-
1996
- 1996-04-11 HK HK62996A patent/HK62996A/xx not_active IP Right Cessation
Also Published As
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|---|---|
| EP0395142A1 (en) | 1990-10-31 |
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| US5034633A (en) | 1991-07-23 |
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