JPH1188774A

JPH1188774A - 相関ダブルサンプリング回路

Info

Publication number: JPH1188774A
Application number: JP9241373A
Authority: JP
Inventors: Takao Matsui; ▲高▼生松井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-09-05
Filing date: 1997-09-05
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】プリチャージレベル変動に起因する誤差と、
電源電圧変動に起因する誤差との双方を除去可能な相関
ダブルサンプリング回路を実現する。【解決手段】第１の系統のクランプ回路２ａは、入力
信号Ｅ_Aのプリチャージレベルを基準電圧Ｖ_Rにクラン
プし、プリチャージレベル変動を除去する。また、第２
の系統のクランプ回路２ｂは、同じタイミングで接地レ
ベルを基準電圧Ｖ_Rにクランプする。両サンプルホール
ド回路３は、対応する系統のクランプ回路２の出力を、
データレベルの時点でサンプリングする。ここで、両系
統の回路２・３は、同一の構成で、かつ、互いに同一の
タイミングで動作しているので、どの時点で電源電圧が
変動しても、双方の系統の出力は、同じタイミングで同
じ量だけ変化する。減算器４は、両サンプルホールド回
路３の出力信号を減算して、電源電圧に起因する雑音を
除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２系統のサンプル
ホールド回路と、両サンプルホールド回路の出力を減算
する減算器とを有し、例えば、ＣＣＤ（ Charge Couple
d Device）の出力信号をサンプルホールドする際に好適
に用いられる相関ダブルサンプリング（ＣＤＳ： Corre
lated Double Sampling ）回路に関するものである。

【０００２】

【従来の技術】例えば、図９（ａ）に示すように、ＣＣ
Ｄからは、所定の周期Ｔで、各画素の受光量を示す信号
が順次出力される。ＣＣＤの１画素分の出力信号は、リ
セットレベル、プリチャージレベルおよびデータレベル
の順番で変化し、プリチャージレベルとデータレベルと
の差Ｅ₀が、当該画素が受光した光量を示している。こ
のようなＣＣＤの出力信号Ｅ_Jから低雑音で信号成分Ｅ
₀を取り出すために、相関ダブルサンプリング回路が、
従来より広く使われている。

【０００３】例えば、特公昭６２−５５３４９号公報や
特開平７−１０７３９１号公報などで開示されている従
来の相関ダブルサンプリング回路では、図１０に示すよ
うに、相関ダブルサンプリング回路５０にＣＣＤの出力
信号Ｅ_Jが印加されると、図９の（ｂ）および（ｄ）に
示すように、第１のサンプルホールド回路５１は、端子
Ｋより入力される第１のサンプルホールドパルスＥ
_K（以下では、第１のＳ／Ｈパルスのように略称する）
に基づいて、当該入力信号Ｅ_Jのプリチャージレベルを
サンプルホールドする。続いて、第２のサンプルホール
ド回路５２は、図９の（ｃ）および（ｅ）に示すよう
に、端子Ｌより入力される第２のＳ／ＨパルスＥ_Lに基
づいて、第１のサンプルホールド回路５１の出力信号Ｅ
_Mをサンプルホールドする。一方、第３のサンプルホー
ルド回路５３は、図９の（ｃ）および（ｆ）に示すよう
に、上記第２のＳ／ＨパルスＥ_Lに基づいて、入力信号
Ｅ_Jのデータレベルをサンプルホールドする。これによ
り、第２および第３サンプルホールド回路５２・５３
は、入力信号Ｅ_Jのプリチャージレベルとデータレベル
とをそれぞれホールドできる。

【０００４】さらに、減算器５４は、第２のサンプルホ
ールド回路５２の出力信号Ｅ_Nから、第３のサンプルホ
ールド回路５３の出力信号Ｅ_Oを減算して出力する。こ
の結果、相関ダブルサンプリング回路５０は、図９の
（ａ）に示すように、入力信号Ｅ_Jのプリチャージレベ
ルに雑音が重畳され、プリチャージレベルが変動する場
合であっても、図９の（ｇ）に示すように、当該入力信
号Ｅ_Jから雑音成分を取り除いて、信号成分Ｅ₀のみを
取り出すことができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記構
成の相関ダブルサンプリング回路５０では、電源電圧の
変動に起因する雑音を除去することができないという問
題点を有している。

【０００６】具体的には、上記各サンプルホールド回路
５１〜５３において、Ｓ／Ｈパルスがサンプルを指示し
ている間、スイッチＳＷ₆₁は、導通して、ホールドコン
デンサＣ₆₂へ入力電圧に応じた電荷を蓄積する。Ｓ／Ｈ
パルスがホールドを指示すると、スイッチＳＷ₆₁は、遮
断され、ホールドコンデンサＣ₆₂は、蓄積された電荷を
保持する。これにより、理想的には、ホールド期間中、
ホールドコンデンサＣ₆₂の両端電圧が、サンプル時の入
力電圧に保持されるはずである。

【０００７】ところが、一般に、各サンプルホールド回
路５１〜５３では、ホールドコンデンサＣ₆₂と電源電圧
Ｖ_CCとの間に、寄生容量Ｃ_Sが形成されている。したが
って、ホールド期間中に、電源電圧Ｖ_CCがＥ_Sだけ変動
すると、その変動は、寄生容量Ｃ_Sを通じて、ホールド
コンデンサＣ₆₂が保持している電圧を変化させる。この
変動量Ｅ_Dは、寄生容量Ｃ_Sのインピーダンスと、ホー
ルドコンデンサＣ₆₂のインピーダンスとの比によって決
まり、以下の式（１）に示すように、Ｅ_D＝Ｅ_S×Ｃ_S／（Ｃ_S＋Ｃ₆₂） …（１）となる。なお、Ｃ₆₂は、ホールドコンデンサＣ₆₂の容量
である。

【０００８】したがって、図９（ｈ）にて点線で示すよ
うに、従来の相関ダブルサンプリング回路５０の構成で
は、第１のサンプルホールド回路５１のサンプリング時
点ｔ_aより後で、かつ、第２および第３のサンプルホー
ルド回路５２・５３のサンプリング時点ｔ_bより前の時
点ｔ_xにおいて、電源電圧Ｖ_CCがＥ_Sだけ変動すると、
図９（ｄ）〜図９（ｆ）にて点線で示すように、各サン
プルホールド回路５１〜５３の出力電圧Ｅ_M・Ｅ_N・Ｅ
_Oは、上式（１）によって決まる電圧Ｅ_Dだけ変化す
る。

【０００９】ここで、第３のサンプルホールド回路５３
には、入力信号Ｅ_Jが印加されている。したがって、次
のサンプリング時点ｔ_bにおいて、第３のサンプルホー
ルド回路５３の出力電圧Ｅ_Oは、入力信号Ｅ_Jのデータ
レベルになる。この結果、サンプリング時点ｔ_b以降の
出力電圧Ｅ_Oには、上記変動分Ｅ_Dの影響が現れない。

【００１０】これに対して、第２のサンプルホールド回
路５２へは、第１のサンプルホールド回路５１の出力電
圧Ｅ_Mが印加されている。この出力電圧Ｅ_Mには、第１
のサンプルホールド回路５１の次のサンプリング時点ｔ
_cになるまで、上記変動分Ｅ_Dが重畳されている。した
がって、第２のサンプルホールド回路５２は、上記サン
プリング時点ｔ_bから次のサンプリング時点ｔ_dになる
まで、変動分Ｅ_Dが重畳された出力電圧Ｅ_Nを出力し続
ける。

【００１１】この結果、図９（ｇ）にて点線で示すよう
に、第２および第３のサンプルホールド回路５２・５３
のホールド期間中（ｔ_bからｔ_dまでの期間中）、減算
器５４は、信号成分Ｅ₀に上記変動分Ｅ_Dを加えた出力
信号Ｅ_Pを出力する。したがって、従来の相関ダブルサ
ンプリング回路５０は、入力信号Ｅ_Jのプリチャージレ
ベルの変動に起因する雑音を除去できるにも拘わらず、
電源電圧Ｖ_CCの変動に起因する雑音を除去することがで
きない。

【００１２】ここで、ＣＣＤは、より自然な画像を取得
するために、高い解像度で、より精密に受光量を出力す
ることが求められている。また、製造コストを削減する
ためには、ＣＣＤのチップ面積を縮小する必要がある。
したがって、ＣＣＤの出力信号Ｅ_Jは、周期Ｔが小さ
く、かつ、信号成分Ｅ₀の分解能が高くなる傾向にあ
り、許容可能な雑音レベルは、年々小さくなっている。
ところが、従来の相関ダブルサンプリング回路５０で
は、電源電圧Ｖ_CCの変動に起因する雑音を除去できな
い。したがって、さらに、低雑音で信号成分を抽出可能
な相関ダブルサンプリング回路が強く求められている。

【００１３】なお、上記の式（１）に示すように、寄生
容量Ｃ_Sを削減できれば、電源電圧Ｖ_CCの変動に起因す
る雑音レベルを低減できる。しかしながら、入力信号Ｅ
_Jの周期Ｔが短くなっているので、相関ダブルサンプリ
ング回路５０には、より高速に動作可能な縦型のトラン
ジスタが使用される。ここで、縦型のトランジスタは、
一般に、寄生容量Ｃ_Sが比較的大きく、寄生容量Ｃ_Sの
削減が困難である。したがって、寄生容量Ｃ_Sの削減に
よる雑音レベルの低減には、限界がある。

【００１４】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、プリチャージレベルの変動な
どの入力信号のオフセット変動に起因する雑音と、電源
電圧の変動に起因する雑音との双方を除去可能な相関ダ
ブルサンプリング回路を提供することにある。

【００１５】

【課題を解決するための手段】請求項１の発明に係る相
関ダブルサンプリング回路は、上記課題を解決するため
に、第１および第２サンプルホールド回路と、両サンプ
ルホールド回路の出力を減算する減算器とを有する相関
ダブルサンプリング回路において、入力信号をクランプ
して上記第１サンプルホールド回路へ印加する第１クラ
ンプ回路と、所定のレベルに保たれた入力端の電位をク
ランプして、上記第２サンプルホールド回路へ印加する
第２クランプ回路とを備えていることを特徴としてい
る。

【００１６】上記構成では、第１クランプ回路は、例え
ば、ＣＣＤから入力された信号がプリチャージレベルの
期間など、指示されたタイミングで入力信号をクランプ
する。これにより、例えば、プリチャージレベルの変動
など、入力信号のオフセット変動に起因する雑音は、除
去される。さらに、第１サンプルホールド回路は、例え
ば、データレベルの期間など、指示されたタイミング
で、第１クランプ回路の出力信号をサンプルホールドす
る。一方、第２クランプ回路は、指示されたタイミング
で、例えば、接地レベルなど、所定のレベルに保たれた
入力端の電位をクランプし、第２サンプルホールド回路
は、指示されたタイミングで、第２クランプ回路の出力
信号をサンプルホールドする。

【００１７】さらに、減算器は、両サンプルホールド回
路の出力を減算する。この結果、電源電圧の変動がない
場合、相関ダブルサンプリング回路は、第１クランプ回
路のクランプ時点における入力信号のレベルと、第１サ
ンプルホールド回路のサンプリング時点における入力信
号のレベルとの差を出力することができる。

【００１８】ここで、電源電圧が変動した場合、例え
ば、両クランプ回路の双方がクランプしている場合な
ど、両クランプ回路の状態が同一であれば、両クランプ
回路の出力信号には、同一の傾向の変動が現れる。さら
に、両サンプルホールド回路の双方がホールドしている
場合など、両サンプルホールド回路の状態が同一であれ
ば、両サンプルホールド回路の出力信号には、同一の傾
向の変動が現れる。したがって、両クランプ回路の動作
状態が同一で、かつ、両サンプルホールド回路の動作状
態が同一であれば、電源電圧の変動に起因する雑音は、
減算器の減算によって相殺される。この結果、従来に比
べて、相関ダブルサンプリング回路の出力信号に、電源
電圧に起因する雑音が影響する期間を短縮できる。

【００１９】これにより、入力信号のオフセット変動に
起因する雑音と、電源電圧の変動に起因する雑音との双
方を除去可能な相関ダブルサンプリング回路を実現でき
る。

【００２０】また、請求項２の発明に係る相関ダブルサ
ンプリング回路は、請求項１記載の発明の構成におい
て、上記第１および第２クランプ回路は、同一のタイミ
ングでクランプすることを特徴としている。

【００２１】上記構成では、両クランプ回路が同一のタ
イミングでクランプしているので、電源電圧の変動した
時点に拘わらず、両クランプ回路の出力信号は、同様に
変化する。この結果、電源電圧の変動に起因する雑音を
さらに確実に除去できる。

【００２２】さらに、請求項３の発明に係る相関ダブル
サンプリング回路は、請求項１または２記載の発明の構
成において、上記第１および第２クランプ回路は、同一
の回路構成であることを特徴としている。

【００２３】上記構成では、両クランプ回路の回路構成
が同一なので、電源電圧が変動した時点で、両クランプ
回路の動作状態が同じであれば、双方の出力信号の変動
量は、同一になる。したがって、双方の変動量は、減算
器で完全に相殺される。この結果、電源電圧の変動に起
因する雑音をさらに確実に除去できる。

【００２４】一方、請求項４の発明に係る相関ダブルサ
ンプリング回路は、請求項１、２または３記載の発明の
構成において、上記第１および第２サンプルホールド回
路は、同一のタイミングでサンプルホールドすることを
特徴としている。

【００２５】上記構成によれば、電源電圧の変動した時
点に拘わらず、両サンプルホールド回路の出力信号は、
同様に変化する。この結果、電源電圧の変動に起因する
雑音をさらに確実に除去できる。

【００２６】また、請求項５の発明に係る相関ダブルサ
ンプリング回路は、請求項１、２、３または４記載の発
明の構成において、上記第１および第２サンプルホール
ド回路は、同一の回路構成であることを特徴としてい
る。

【００２７】上記構成によれば、電源電圧が変動した時
点で、両サンプルホールド回路の動作状態が同じであれ
ば、双方の出力信号の変動量は、同一になる。したがっ
て、双方の変動量は、減算器で完全に相殺される。この
結果、電源電圧の変動に起因する雑音をさらに確実に除
去できる。

【００２８】ところで、上記各クランプ回路およびサン
プルホールド回路において、充放電電流と容量成分とが
固定の場合、各回路のスルーレートは、一定となる。し
たがって、入力信号の周期が変動した場合や、適切なス
ルーレートを持った回路を選択できなかった場合、各回
路のスルーレートは、入力信号によって決まるスルーレ
ートよりも速くなるので、相関ダブルサンプリング回路
にて、余分な電力が消費される。

【００２９】これに対して、請求項６の発明に係る相関
ダブルサンプリング回路は、請求項１、２、３、４また
は５記載の発明の構成において、上記第１および第２ク
ランプ回路、並びに、第１および第２サンプルホールド
回路の充放電電流を可変する電流可変手段を備えている
ことを特徴としている。なお、上記電流可変手段は、例
えば、各クランプ回路およびサンプルホールド回路がボ
ルテージフォロワ回路とコンデンサとを備えている場
合、ボルテージフォロワ回路がコンデンサへ充放電する
電流量を調整するなどして、各回路の充放電電流を可変
する。

【００３０】上記構成では、上記各クランプ回路および
サンプルホールド回路の充放電電流を変更することによ
って、各回路のスルーレートを入力信号に合わせて調整
できる。この結果、上述の余分な電力消費がなくなるの
で、適切な消費電力で動作可能な相関ダブルサンプリン
グ回路を実現できる。

【００３１】

【発明の実施の形態】本発明の一実施形態について図１
ないし図８に基づいて説明すると以下の通りである。す
なわち、図１に示すように、本実施形態に係る相関ダブ
ルサンプリング回路１は、例えば、ＣＣＤ（ Charge Co
upled Device）６の出力信号から信号成分を取り出すた
めに好適に用いられるものであって、クランプパルスＥ
_Bで指示される時点における入力信号Ｅ_Aのレベルと、
サンプルホールドパルス（以下では、Ｓ／Ｈパルスと略
称する）Ｅ_Cで指示された時点における入力信号Ｅ_Aの
レベルとの差を高精度に出力することができる。

【００３２】具体的には、相関ダブルサンプリング回路
１は、クランプ回路２とサンプルホールド回路３とを直
列接続した回路を２系統備えていると共に、両系統のサ
ンプルホールド回路３・３の出力信号を減算する減算器
４が設けられている。また、相関ダブルサンプリング回
路１には、上記両パルスＥ_BおよびＥ_Cを供給する制御
回路５が接続されている。さらに、本実施形態では、相
関ダブルサンプリング回路１の入力端子Ａには、ＣＣＤ
６が接続されている。

【００３３】なお、第１の系統のクランプ回路２ａおよ
びサンプルホールド回路３ａが、特許請求の範囲に記載
の第１クランプ回路および第１サンプルホールド回路に
それぞれ対応すると共に、第２系統のクランプ回路２ｂ
およびサンプルホールド回路３ｂが第２クランプ回路お
よび第２サンプルホールド回路に対応している。

【００３４】第１の系統のクランプ回路２ａには、入力
端子Ａから入力信号Ｅ_Aが印加されており、第２の系統
のクランプ回路２ｂの入力は接地されている。また、各
クランプ回路２には、端子Ｂを介して、クランプパルス
Ｅ_Bが入力されている。

【００３５】上記各クランプ回路２は、入出力間に設け
られたクランプコンデンサＣ₁と、当該クランプコンデ
ンサＣ₁の出力側と基準電圧源Ｖ_Rとの間に設けられた
スイッチＳＷ₁とを備えている。スイッチＳＷ₁は、ク
ランプパルスＥ_Bがクランプを指示している期間に導通
し、残余の期間、遮断される。これにより、各クランプ
回路２は、クランプパルスＥ_Bがクランプを指示した時
点における入力信号のレベルを、上記基準電圧源Ｖ_Rが
印加する所定の電位Ｖ_Rにクランプできる。

【００３６】なお、各クランプ回路２において、クラン
プコンデンサＣ₁の出力側と電源電圧Ｖ_CCとの間には、
寄生容量Ｃ_S1が形成されてしまう。ここで、この寄生容
量Ｃ_S1の大きさは、例えば、トランジスタなど、クラン
プ回路２を構成する素子や回路構成によって決定される
ので、本実施形態では、両クランプ回路２ａ・２ｂを同
一のチップに集積し、かつ、回路構成を同一にすること
によって、両クランプ回路２ａ・２ｂの寄生容量Ｃ_S1を
略同一の容量に調整している。

【００３７】ここで、上記各クランプ回路２の構成例に
ついて、図２に基づき簡単に説明する。当該構成のスイ
ッチＳＷ₁には、トランジスタＱ₁〜Ｑ₄を有するボル
テージフォロワ回路２１と、トランジスタＱ₅・Ｑ₆を
有し、クランプパルスＥ_B、および、その反転入力Ｅ_B
バーに基づいて、上記ボルテージフォロワ回路２１へ流
れる電流をスイッチするスイッチ回路２２とが設けられ
ている。

【００３８】上記構成において、トランジスタＱ₅が導
通し、トランジスタＱ₆が遮断されている期間、定電流
源Ｉ₁を流れる電流Ｉ₁は、ボルテージフォロワ回路２
１を流れている。したがって、トランジスタＱ₁のベー
ス電圧が、トランジスタＱ₂のベース電圧、すなわち、
基準電圧Ｖ_Rと同一になるように、クランプコンデンサ
Ｃ₁へ充放電電流Ｉ₁が供給される。

【００３９】一方、トランジスタＱ₆が導通し、トラン
ジスタＱ₅が遮断されている期間、定電流源Ｉ₁を流れ
る電流Ｉ₁は、ボルテージフォロワ回路２１を流れない
ので、ボルテージフォロワ回路２１は動作できない。し
たがって、クランプコンデンサＣ₁に蓄積された電荷
は、変化せず、クランプコンデンサＣ₁の両端電圧は変
化しない。この結果、上記期間中、クランプコンデンサ
Ｃ₁の入力側電極の電位が、入力信号によって変化する
と、クランプコンデンサＣ₁の出力側電極の電位（後述
するトランジスタＱ₇のベース電位）は、入力信号が変
化した量だけ、基準電圧（クランプ電圧）Ｖ_Rから変化
する。

【００４０】したがって、プリチャージレベル期間に、
トランジスタＱ₅を導通することによって、プリチャー
ジレベルを基準電圧Ｖ_Rとした信号、すなわち、プリチ
ャージレベルを基準電圧Ｖ_Rにクランプした信号が得ら
れる。

【００４１】また、クランプコンデンサＣ₁に蓄積され
た電荷を保持したまま、クランプコンデンサＣ₁の出力
側電極の電位を出力するために、クランプコンデンサＣ
₁とクランプ回路２の出力端子との間には、トランジス
タＱ₇を有するエミッタフォロワ回路２３が設けられて
いる。さらに、クランプコンデンサＣ₁の出力には、上
記トランジスタＱ₇のベース電流によってクランプコン
デンサＣ₁から僅かに放出される電荷を補うために、ト
ランジスタＱ₈〜Ｑ₁₀を有するベース電流補償回路２４
が接続されている。

【００４２】これにより、クランプ回路２は、クランプ
パルスＥ_Bによってクランプが指示された時点における
入力信号のレベルが所定の電位Ｖ_Rになるように、入力
信号のオフセットを保ち続けることができる。

【００４３】なお、上記ボルテージフォロワ回路２１
は、高速でスイッチされるため、高速動作可能なトラン
ジスタを使用する必要がある。したがって、上記トラン
ジスタＱ₃・Ｑ₄は、縦型のＰＮＰトランジスタが用い
られている。一般的な縦型のＰＮＰトランジスタでは、
例えば、図３に示すように、使用時に接地レベルに保た
れるＰ型のシリコン基板４１には、Ｎ型拡散領域４２が
形成され、当該Ｎ型拡散領域４２内には、コレクタとな
るＰ型拡散領域４３が形成される。さらに、当該Ｐ型拡
散領域４３内に、ベースとなるＮ型拡散領域４４を形成
する。加えて、Ｎ型拡散領域４４の中に、Ｐ型拡散領域
４５を形成し、エミッタとして使用する。これにより、
ＰＮＰトランジスタが形成される。なお、上記Ｎ型拡散
領域４２の外側には、当該ＰＮＰトランジスタと、他の
素子とを分離するために、Ｐ型の拡散領域４６が形成さ
れている。

【００４４】ここで、上記ＰＮＰトランジスタを使用す
る際、当該ＰＮＰトランジスタのラッチアップを防止す
るために、上記Ｎ型拡散領域４２には、電源電圧Ｖ_CCが
印加される。これにより、上記Ｎ型拡散領域４２とＰ型
拡散領域４３とが逆方向にバイアスされる。この結果、
上記ＰＮＰトランジスタは、他の素子と分離され、ラッ
チアップすることなく安定して動作できる。

【００４５】ところが、Ｎ型拡散領域４２とＰ型拡散領
域４３との間の容量によって、上記構成のＰＮＰトラン
ジスタでは、コレクタと電源との間に、寄生容量Ｃ_Sが
形成される。この結果、図２に示すトランジスタＱ₃・
Ｑ₄として、上記構成のＰＮＰトランジスタを使用した
場合、図中破線で示すように、クランプコンデンサＣ₁
の一端と電源電圧Ｖ_CCとの間に、寄生容量Ｃ_S1が形成さ
れてしまう。

【００４６】この場合、寄生容量Ｃ_S1の容量は、概ね、
Ｎ型拡散領域４２とＰ型拡散領域４３との間の容量によ
って決まり、それぞれの領域４２・４３の形状や、各領
域４２・４３の製造工程などによって調整できる。な
お、図１に示す相関ダブルサンプリング回路１では、両
系統のクランプ回路２ａ・２ｂを同一チップ上に集積す
ると共に、同じ形状で、かつ、同じ工程を用いて生成さ
れている。これにより、両系統のクランプ回路２ａ・２
ｂに形成される寄生容量Ｃ_S1の容量は、略同一に揃えら
れている。

【００４７】一方、図１に示すように、各サンプルホー
ルド回路３は、入出力間に設けられたスイッチＳＷ
₂と、当該スイッチＳＷ₂の出力側に一端が接続され、
他端が接地されたホールドコンデンサＣ₂とを備えてい
る。スイッチＳＷ₂は、端子Ｃを介して入力されるＳ／
ＨパルスＥ_Cがサンプルを指示している期間に導通し、
ホールドを指示している期間、遮断される。これによ
り、各サンプルホールド回路３は、サンプル時点におけ
る入力信号を、ホールド期間の間、出力し続けることが
できる。この結果、第１の系統のサンプルホールド回路
３ａは、同じ系統のクランプ回路２ａの出力信号をサン
プルホールドし、第２の系統のサンプルホールド回路３
ｂは、同系統のクランプ回路２ｂの出力信号をサンプル
ホールドする。

【００４８】なお、各サンプルホールド回路３において
も、ホールドコンデンサＣ₂の出力側と電源電圧Ｖ_CCと
の間に寄生容量Ｃ_S2が形成されている。当該両サンプル
ホールド回路３ａ・３ｂの寄生容量Ｃ_S2は、上記各クラ
ンプ回路２と同様に、略同一の容量になるように調整さ
れている。

【００４９】ここで、上記各サンプルホールド回路３の
構成例について、図４に基づき簡単に説明する。すなわ
ち、スイッチＳＷ₂には、トランジスタＱ₁₁〜Ｑ₁₄を有
するボルテージフォロワ回路３１と、トランジスタＱ₁₅
・Ｑ₁₆を有し、Ｓ／ＨパルスＥ_C、および、その反転入
力Ｅ_Cバーに基づいて、上記ボルテージフォロワ回路３
１へ流れる電流をスイッチするスイッチ回路３２とが設
けられている。

【００５０】上記構成では、トランジスタＱ₁₅が導通
し、トランジスタＱ₁₆が遮断されている期間、定電流源
Ｉ₂を流れる電流Ｉ₂は、ボルテージフォロワ回路３１
を流れている。したがって、トランジスタＱ₁₂のベース
電圧が、トランジスタＱ₁₁のベース電圧、すなわち、入
力信号と同一になるように、ホールドコンデンサＣ₂へ
充放電電流Ｉ₂が供給される。

【００５１】一方、トランジスタＱ₁₆が導通し、トラン
ジスタＱ₁₅が遮断されている期間、定電流源Ｉ₂を流れ
る電流Ｉ₂は、ボルテージフォロワ回路３１を流れない
ので、ボルテージフォロワ回路３１は動作できない。こ
の結果、ホールドコンデンサＣ₂に蓄積された電荷は、
変化せず、ホールドコンデンサＣ₂の両端電圧は変化し
ない。

【００５２】また、ホールドコンデンサＣ₂とサンプル
ホールド回路３の出力端子との間には、ホールドコンデ
ンサＣ₂に蓄積された電荷を保持したまま、ホールドコ
ンデンサＣ₂の出力側電極の電位を出力するために、ト
ランジスタＱ₁₇を有するエミッタフォロワ回路３３が設
けられている。さらに、ホールドコンデンサＣ₂の出力
側電極には、上記トランジスタＱ₁₇のベース電流によっ
てホールドコンデンサＣ₂から僅かに放出される電荷を
補うために、トランジスタＱ₁₈〜Ｑ₂₀を有するベース電
流補償回路３４が接続されている。

【００５３】これにより、サンプルホールド回路３は、
Ｓ／ＨパルスＥ_Cによってサンプリングが指示された時
点における入力信号のレベルを出力し続けることができ
る。なお、クランプ回路２と同様に、サンプルホールド
回路３のボルテージフォロワ回路３１は、高速にスイッ
チする必要がある。したがって、トランジスタＱ₁₃・Ｑ
₁₄は、図３に示す構造の縦型ＰＮＰトランジスタが使用
されている。この結果、トランジスタＱ₁₃のコレクタ、
すなわち、ホールドコンデンサＣ₂の出力側電極と、電
源電圧Ｖ_CCとの間には、寄生容量Ｃ_S2が形成されてい
る。ただし、両系統のサンプルホールド回路３ａ・３ｂ
の寄生容量Ｃ_S2は、回路構成や製造工程を同一にするな
どして、容量が揃えられている。

【００５４】一方、図１に示す減算器４は、例えば、差
動増幅器などで構成され、上記両系統のサンプルホール
ド回路３ａ・３ｂの出力を減算して出力できる。また、
制御回路５は、端子Ｂを介して、上記両クランプ回路２
ａ・２ｂへクランプパルスＥ_Bを供給すると共に、端子
Ｃを介して、上記両サンプルホールド回路３ａ・３ｂへ
Ｓ／ＨパルスＥ_Cを与える。クランプパルスＥ_Bのタイ
ミングは、ＣＣＤ６の出力信号Ｅ_Aが、後述するプリチ
ャージレベルにある期間に、クランプを指示するように
設定されている。また、Ｓ／ＨパルスＥ_Cのタイミング
は、ＣＣＤ６の出力信号Ｅ_Aが後述するデータレベルに
ある期間をサンプリングし、所定の期間ホールドするよ
うに設定されている。なお、制御回路５は、例えば、Ｐ
ＬＬ（ Phase Locked Loop）回路などを用いて、ＣＣＤ
６の出力信号Ｅ_Aから、上記両パルスＥ_B・Ｅ_Cを直接
生成してもよいし、例えば、ＣＣＤ６へ読み出しタイミ
ングを指示する回路からの指示などに基づいて、上記両
パルスＥ_B・Ｅ_Cを生成してもよい。上記タイミングの
パルスＥ_B・Ｅ_Cを生成できるものであれば、本実施形
態と同様の効果が得られる。

【００５５】上記構成において、相関ダブルサンプリン
グ回路１の動作について、図５に示す各部の波形図に基
づき説明すると以下の通りである。すなわち、ＣＣＤ６
は、図５（ａ）に示すように、所定の周期Ｔで、各画素
の受光量を示す信号を順次出力している。当該出力信号
Ｅ_Aは、１画素を示す周期Ｔ毎に、リセットレベル、プ
リチャージレベルおよびデータレベルの順番で変化し、
プリチャージレベルとデータレベルとの差Ｅ₀が当該画
素の受光量を示している。なお、図５では、説明の便宜
上、信号成分Ｅ₀が同一の場合を図示しているが、実際
には、各画素の受光量に応じて変化する。また、プリチ
ャージレベルには、雑音が重畳されているので、各画素
のプリチャージレベルは、同一ではない。

【００５６】また、制御回路５は、図５（ｂ）に示すよ
うに、プリチャージレベルをクランプするためのクラン
プパルスＥ_Bを生成している。当該クランプパルスＥ_B
は、例えば、プリチャージレベルが印加されている期間
の末尾など、プリチャージレベルが安定している期間に
ローレベルへと変化し、上記両クランプ回路２へクラン
プタイミングを指示している。また、クランプパルスＥ
_Bがハイレベルにある期間（パルス幅）は、クランプ回
路２が、それぞれの入力信号のレベルを基準電圧Ｖ_Rへ
クランプ可能な長さに設定されている。一方、Ｓ／Ｈパ
ルスＥ_Cのタイミングは、図５（ｃ）に示すように、デ
ータレベルをサンプリングできるように設定されてい
る。具体的には、Ｓ／ＨパルスＥ_Cは、例えば、データ
レベルが印加されている期間の末尾など、データレベル
が安定している期間に立ち下がり、上記両サンプルホー
ルド回路３へサンプリング時点を指示している。また、
Ｓ／ＨパルスＥ_Cのパルス幅は、サンプルホールド回路
３が、それぞれの入力信号をサンプリングするのに十分
な長さに設定されている。さらに、Ｓ／ＨパルスＥ
_Cは、サンプリング時点の後、所定の期間、ローレベル
のまま変化せず、上記両サンプルホールド回路３へホー
ルドを指示している。

【００５７】相関ダブルサンプリング回路１には、上記
各信号Ｅ_A・Ｅ_B・Ｅ_Cが入力されている。ここで、電
源電圧Ｖ_CCの変動が無い場合の動作について説明する
と、ｔ ₁の時点において、クランプパルスＥ_Bが立ち上
がると、両クランプ回路２において、スイッチＳＷ₁が
導通する。これにより、クランプコンデンサＣ₁の出力
側の電位が基準電圧Ｖ_Rと一致するように、クランプコ
ンデンサＣ₁へ電荷が蓄積される。この結果、第１の系
統のクランプ回路２ａは、図５（ｅ）に示すように、入
力信号Ｅ_Aのプリチャージレベルを基準電圧Ｖ_Rにクラ
ンプして出力する。同様に、第２の系統のクランプ回路
２ｂは、図５（ｄ）に示すように、接地レベルを基準電
圧Ｖ_Rにクランプして出力する。

【００５８】次に、ｔ₂の時点において、クランプパル
スＥ_Bが立ち下がると、両クランプ回路２において、ス
イッチＳＷ₁が遮断される。これにより、クランプコン
デンサＣ₁へ蓄積された電荷は保持される。したがっ
て、第１の系統のクランプ回路２ａは、次のクランプパ
ルスＥ_Bが印加されるまでの間、入力信号Ｅ_Aのオフセ
ット量を保ち続ける。この結果、入力信号Ｅ_Aのプリチ
ャージレベルの変動は、除去される。同様に、第２の系
統のクランプ回路２ｂは、同じ期間、基準電圧Ｖ_Rを出
力し続ける。

【００５９】ｔ₃の時点になると、上記Ｓ／ＨパルスＥ
_Cが立ち上がる。これにより、両サンプルホールド回路
３において、スイッチＳＷ₂が導通し、それぞれの入力
信号レベルとホールドコンデンサＣ₂の両端電圧とが一
致するように、各ホールドコンデンサＣ₂に電荷が蓄積
される。ｔ₄の時点において、Ｓ／ＨパルスＥ_Cが立ち
下がると、両スイッチＳＷ₂は、遮断され、ホールドコ
ンデンサＣ₂は、ｔ₃からｔ₄までの間に蓄積された電
荷を保持する。

【００６０】ここで、第１の系統のクランプ回路２ａ
は、上記ｔ₂の時点から次のクランプパルスが印加され
るｔ₅の時点までの間、当該出力信号Ｅ_Aのプリチャー
ジレベルを基準電圧Ｖ_Rにクランプしている。また、ｔ
₄は、ＣＣＤ６の出力信号Ｅ_Aがデータレベルにある期
間内に設定されている。したがって、ｔ₄の時点におい
て、第１の系統のクランプ回路２ａの出力信号Ｅ_Fは、
図５（ｅ）に示すように、Ｖ_R−Ｅ₀であり、同系統の
サンプルホールド回路３ａの出力信号Ｅ_Hは、図５
（ｇ）に示すように、ｔ₄の時点から、次のＳ／Ｈパル
スＥ_Cが印加されるｔ₇の時点までの期間、Ｖ_R−Ｅ₀
に保たれる。

【００６１】同様に、第２の系統のクランプ回路２ｂ
は、図５（ｄ）に示すように、上記ｔ₂からｔ₅までの
期間、Ｖ_Rの出力信号Ｅ_Eを出力し続け、同系統のサン
プルホールド回路３ｂは、図５（ｆ）に示すように、上
記ｔ₄からｔ₇までの期間、当該基準電圧Ｖ_Rを出力し
続ける。

【００６２】さらに、減算器４は、両サンプルホールド
回路３ａ・３ｂの出力信号Ｅ_H・Ｅ_Gの差を算出する。
これにより、図５（ｈ）に示すように、上記ｔ₄からｔ
₇までの期間、減算器４の出力信号Ｅ_Iは、Ｖ_R−（Ｖ
_R−Ｅ₀）＝Ｅ₀となる。この結果、相関ダブルサンプ
リング回路１の入力信号Ｅ_Aのプリチャージレベルに重
畳された雑音は除去され、信号成分Ｅ₀のみが取り出さ
れる。なお、ホールド期間中、両サンプルホールド回路
３の出力信号レベルが維持されているので、減算器４の
出力信号Ｅ_Iも一定に保たれている。

【００６３】ここで、例えば、図５（ｉ）中、破線で示
すように、ｔ₂からｔ₃までの間の時点ｔ_xにおいて、
電源電圧Ｖ_CCがＥ_Sだけ低下したとする。なお、図５の
他の図においても、電源電圧Ｖ_CCが変動した場合を破線
で示している。

【００６４】この場合、各クランプ回路２では、電源電
圧Ｖ_CCの変動が寄生容量Ｃ_S1を介して伝わり、クランプ
コンデンサＣ₁の両端電圧を変動させる。ここで、変動
量Ｅ_D1は、以下の式（２）に示すように、Ｅ_D1＝Ｅ_S×Ｃ_S1／（Ｃ_S1＋Ｃ₁） …（２）となる。なお、Ｃ_S1は、寄生容量Ｃ_S1の容量であり、Ｃ
₁は、クランプコンデンサＣ₁の容量である。

【００６５】この結果、図５（ｄ）および図５（ｅ）に
示すように、両クランプ回路２の出力信号Ｅ_E・Ｅ_Fに
は、次のクランプパルスＥ_Bが印加されるｔ₅の時点ま
で、変動量Ｅ_D1のオフセットが重畳される。したがっ
て、上記ｔ_xからｔ₅までの期間において、第１の系統
のクランプ回路２ａが出力するデータレベルは、Ｖ_R−
Ｅ₀−Ｅ_D1となる。また、第２の系統のクランプ回路２
ｂは、上記期間、Ｖ_R−Ｅ_D1の大きさの出力信号Ｅ_Eを
出力する。

【００６６】一方、各サンプルホールド回路３では、ホ
ールドコンデンサＣ₂の両端電圧は、寄生容量Ｃ_S2の影
響によって、以下の式（３）に示すように、Ｅ_D2＝Ｅ_S×Ｃ_S2／（Ｃ_S2＋Ｃ₁） …（３）だけ変化する。

【００６７】ところが、ｔ₃の時点になると、両サンプ
ルホールド回路３は、サンプリングを開始するので、第
１の系統のサンプルホールド回路３ａは、次のＳ／Ｈパ
ルスＥ_Cが印加されるまでの期間（ｔ₃からｔ₇までの
期間）、図５（ｇ）に示すように、Ｖ_R−Ｅ₀−Ｅ_D1の
大きさの出力信号Ｅ_Hを出力する。同様に、第２の系統
のサンプルホールド回路３ｂの出力信号Ｅ_Gは、上記期
間中、Ｖ_R−Ｅ_D1のレベルに保たれる。

【００６８】ここで、上記両出力信号Ｅ_G・Ｅ_Hが減算
器４へ入力されるので、減算器４の出力信号Ｅ_Iは、以
下の式（４）に示すように、Ｅ_I＝（Ｖ_R−Ｖ_D1）−（Ｖ_R−Ｅ₀−Ｅ_D1）＝Ｅ₀ …（４）となる。

【００６９】これにより、相関ダブルサンプリング回路
１は、電源電圧Ｖ_CCの変動に拘わらず、入力信号Ｅ_Aか
ら信号成分Ｅ₀のみを取り出すことができる。この結
果、プリチャージレベルに重畳された雑音と、電源電圧
Ｖ_CCの変動に起因する雑音との双方を除去できる。

【００７０】なお、図５（ｂ）および図５（ｃ）では、
クランプパルスＥ_Bのハイレベルでクランプを指示し、
Ｓ／ＨパルスＥ_Cのハイレベルでサンプリングを指示し
ているが、当然ながら、これに限るものではない。クラ
ンプやサンプリングのタイミングを指示する方法は、ク
ランプ回路２およびサンプルホールド回路３の構成に応
じて種々の方法を適用できる。

【００７１】以上のように、本実施形態に係る相関ダブ
ルサンプリング回路１は、直列接続したクランプ回路２
およびサンプルホールド回路３を２系統備えている。一
方の系統の入力、すなわち、第１の系統のクランプ回路
２ａの入力には、例えば、ＣＣＤ６などからの信号が入
力信号として印加され、他方の系統の入力、すなわち、
第２の系統のクランプ回路２ｂの入力は、例えば、接地
するなどして、所定のレベルに保たれている。さらに、
上記相関ダブルサンプリング回路１には、両系統のサン
プルホールド回路３ａ・３ｂの出力を減算する減算器４
が設けられている。

【００７２】上記構成において、クランプ回路２ａは、
例えば、ＣＣＤから入力された信号がプリチャージレベ
ルの期間など、指示されたタイミングで入力信号をクラ
ンプする。これにより、例えば、プリチャージレベルの
変動など、入力信号のオフセット変動に起因する雑音が
除去される。さらに、同じ系統のサンプルホールド回路
３ａは、例えば、データレベルの期間など、指示された
タイミングで、クランプ回路２ａの出力信号をサンプル
ホールドする。一方、他方の系統のクランプ回路２ｂ
は、指示されたタイミングで、例えば、接地レベルな
ど、所定のレベルに保たれた入力端の電位をクランプ
し、同じのサンプルホールド回路３ａは、指示されたタ
イミングで、上記クランプ回路２ｂの出力信号をサンプ
ルホールドする。

【００７３】さらに、減算器４は、両系統のサンプルホ
ールド回路３ａ・３ｂの出力を減算する。この結果、電
源電圧の変動がない場合、相関ダブルサンプリング回路
１は、クランプ回路２ａのクランプ時点における入力信
号のレベルと、第１サンプルホールド回路３ａのサンプ
リング時点における入力信号のレベルとの差を出力する
ことができる。

【００７４】ここで、電源電圧が変動した場合、例え
ば、両クランプ回路２ａ・２ｂの双方がクランプしてい
る場合など、両系統のクランプ回路２ａ・２ｂの状態が
同一であれば、両クランプ回路２ａ・２ｂの出力信号に
は、同一の傾向の変動が現れる。さらに、両サンプルホ
ールド回路３ａ・３ｂの双方がホールドしている場合な
ど、両系統のサンプルホールド回路３ａ・３ｂの状態が
同一であれば、双方の出力信号には、同一の傾向の変動
が現れる。したがって、両クランプ回路２ａ・２ｂの動
作状態が同一で、かつ、両サンプルホールド回路３ａ・
３ｂの動作状態が同一であれば、電源電圧の変動に起因
する雑音は、減算器４の減算によって相殺される。この
結果、従来に比べて、相関ダブルサンプリング回路１の
出力信号に、電源電圧に起因する雑音が影響する期間を
短縮できる。

【００７５】これにより、入力信号のオフセット変動に
起因する雑音と、電源電圧の変動に起因する雑音との双
方を除去可能な相関ダブルサンプリング回路１を実現で
きる。

【００７６】なお、両系統の出力信号が同様に変化すれ
ば、双方の変動は、減算によって相殺される。したがっ
て、高速に動作するために、比較的、寄生容量の大きな
縦型のトランジスタを用いて各クランプ回路２やサンプ
ルホールド回路３を構成した場合であっても、両系統の
回路間で、寄生容量の大きさの差異を小さくすることに
より、電源電圧変動に起因する雑音レベルを低減でき
る。

【００７７】加えて、減算器４が両サンプルホールド回
路３の出力を減算している。したがって、各サンプルホ
ールド回路３のサンプリングホールド動作によって、各
サンプルホールド回路３の出力信号に、動作周波数に応
じた雑音が重畳されたとしても、当該雑音は、減算器４
の減算によって相殺される。したがって、１系統のみに
サンプルホールド回路３が設けられている場合に比べ
て、相関ダブルサンプリング回路１の雑音を低減でき
る。

【００７８】ここで、比較例として、図１の構成から、
第２の系統のクランプ回路２ｂを取り除き、第２の系統
のサンプルホールド回路３ｂへ基準電圧Ｖ_Rを入力した
構成について簡単に説明する。当該構成でも、クランプ
回路２ａが入力信号Ｅ_Aをクランプするので、サンプリ
ングホールド動作に起因する雑音と、プリチャージレベ
ル変動に起因する雑音とを低減できる。ただし、この構
成では、電源電圧変動に起因する雑音を完全には除去で
きない。

【００７９】具体的には、電源電圧Ｖ_CCがＥ_Sだけ変動
した場合、第１の系統のクランプ回路２ａの出力信号Ｅ
_Fは、本実施形態と同様に、Ｅ_D1だけ変動し、当該出力
信号Ｅ_Fを入力とするサンプルホールド回路３ａの出力
信号Ｅ_Hも、本実施形態と同様にＥ_D1だけ変動する。し
かしながら、上記構成では、第２の系統のクランプ回路
２ｂが存在しないため、電源電圧Ｖ_CCが変動しても、第
２の系統のサンプルホールド回路３ｂに入力される電位
Ｅ_Eは、常に基準電圧Ｖ_Rに保たれている。この結果、
サンプルホールド回路３ｂの出力信号Ｅ_Gは、電源電圧
Ｖ_CCの変動の影響を受けず、図５（ｆ）にて実線で示す
波形となる。したがって、両サンプルホールド回路３ａ
・３ｂの出力波形を減算しても、図５（ｇ）にて破線で
示すように、電源電圧変動に起因する雑音を除去できな
い。

【００８０】これに対して、本実施形態に示す相関ダブ
ルサンプリング回路１では、第２の系統のクランプ回路
２ａが設けられているので、両サンプルホールド回路３
ａ・３ｂへ入力される信号Ｅ_E・Ｅ_Fは、同じ量
（Ｅ_D1）だけ変動し、これらの変動は、サンプルホール
ド回路３ａ・３ｂにて遅延された後、減算器４にて除去
される。この結果、本実施形態に係る相関ダブルサンプ
リング回路１は、電源電圧変動に起因する雑音を除去で
きる。

【００８１】ところで、上記実施形態では、両系統のク
ランプ回路２ａ・２ｂへ同一のクランプパルスＥ_Bが印
加され、両クランプ回路２ａ・２ｂのクランプタイミン
グが同一の場合を例にして説明したが、これに限らず、
両クランプ回路２ａ・２ｂのクランプタイミングが異な
っていても、所定の効果が得られる。

【００８２】ただし、両クランプ回路２ａ・２ｂの動作
タイミングが異なる場合は、一方のクランプ回路２が入
力信号をクランプしてから、他方のクランプ回路２が入
力信号をクランプするまでの期間に電源電圧が変動する
虞れがある。この場合、両系統のクランプ回路２ａ・２
ｂでは、クランプによって、電源電圧変動に起因する変
動が異なる時点で解消される。両クランプ回路２ａ・２
ｂの出力信号は、両系統のサンプルホールド回路３ａ・
３ｂを介して、減算器４へ入力される。この結果、上記
期間に発生した電源電圧変動は、減算器４の減算によっ
ても除去できずに残留してしまう。

【００８３】これに対して、本実施形態に示すように、
両系統のクランプ回路２ａ・２ｂが同一のタイミングで
クランプすれば、電源電圧に起因する雑音によって、両
系統のクランプ回路２ａ・２ｂの出力信号は、同じタイ
ミングで変化する。この結果、いずれの時点において電
源電圧が変動しても、減算器４の減算によって、双方の
変動は相殺される。この結果、相関ダブルサンプリング
回路１は、電源電圧に起因する雑音を確実に除去でき
る。

【００８４】また、本実施形態では、両系統のクランプ
回路２ａ・２ｂが同じ回路構成である場合を例にして説
明しているが、これに限るものではない。回路構成が異
なる場合であっても、電源電圧の変動によって、両系統
のクランプ回路２ａ・２ｂの出力信号には、同傾向の変
動が現れる。したがって、減算器４の減算により、変動
を相殺して、電源電圧変動に起因する雑音レベルを低減
できる。ただし、回路構成が異なる場合、電源電圧の変
動に対して、両系統の変動量を一致させることが困難に
なり、電源電圧変動に起因する雑音を十分に除去できな
いことがある。

【００８５】これに対して、本実施形態に示すように、
両系統のクランプ回路２ａ・２ｂが同一の回路構成であ
れば、電源電圧変動に起因する両クランプ回路２ａ・２
ｂの出力変動を比較的容易に一致させることができる。
特に、両系統のクランプ回路２ａ・２ｂを同一のチップ
に集積し、それぞれを同一形状のパターンで形成した場
合、寄生容量Ｃ_S1の大きさも一致させることができるの
で、電源電圧変動に起因する出力変動を確実に一致させ
ることができる。この結果、双方の出力信号の変動を減
算器４の減算によって完全に相殺でき、電源電圧変動に
起因する雑音を削減できる。

【００８６】同様に、両サンプルホールド回路３ａ・３
ｂの動作タイミングや回路構成が互いに異なっていても
所定の効果が得られる。ただし、両系統のサンプルホー
ルド回路３ａ・３ｂの動作タイミングや回路構成を同一
にすることによって、クランプ回路２ａ・２ｂの場合と
同様に、電源電圧変動に起因する雑音をさらに確実に除
去できる。

【００８７】特に、両系統のクランプ回路２およびサン
プルホールド回路３の間で、動作タイミングと回路構成
との双方を同一に設定した場合、電源電圧変動に起因す
る雑音を完全に削減できる。

【００８８】ところで、ＣＣＤ６の出力信号Ｅ_Aの周期
Ｔは、例えば、画素数や転送方式の相違などによって決
定される。したがって、上記クランプ回路２（１２）や
サンプルホールド回路３（１３）に対して、使用するＣ
ＣＤ６によって異なるスルーレートが要求される。

【００８９】ここで、スルーレートｄＶ／ｄｔは、以下
の式（５）に示すように、ｄＶ／ｄｔ＝Ｉ／Ｃ …（５）で与えられる。なお、上式（５）において、Ｃは、クラ
ンプコンデンサＣ₁またはホールドコンデンサＣ₂の容
量であり、Ｉは、充放電電流である。

【００９０】したがって、図１に示す相関ダブルサンプ
リング回路１では、各クランプ回路２およびサンプルホ
ールド回路３では、スルーレートを調整できない。この
結果、ＣＣＤ６に合わせたスルーレートよりも速いスル
ーレートの相関ダブルサンプリング回路１が使用される
ことが多い。この場合は、不必要に多量の充放電電流Ｉ
が流れていることになる。したがって、上記構成の相関
ダブルサンプリング回路１では、余分な電力が消費され
る虞れがある。

【００９１】なお、適切なスルーレートの相関ダブルサ
ンプリング回路１を選択できるように、種々のスルーレ
ートを有する相関ダブルサンプリング回路１を製造する
場合、相関ダブルサンプリング回路１の種類が多くな
る。したがって、製造コストや流通の管理コストが高騰
する。

【００９２】これに対して、以下に示す変形例では、図
６ないし図８を参照して、スルーレートを調整可能な相
関ダブルサンプリング回路について説明する。なお、説
明の便宜上、上記第１の実施形態と同様の機能を有する
部材には、同一の番号を付して説明を省略する。

【００９３】図６に示す相関ダブルサンプリング回路１
１の各クランプ回路１２には、スイッチＳＷ₁の導通時
に、指示された量の電流Ｉ_1VをクランプコンデンサＣ₁
へ供給する可変電流源Ｉ_1Vが新たに設けられている。同
様に、各サンプルホールド回路１３には、スイッチＳＷ
₂の導通時に、ホールドコンデンサＣ₂へ電流を供給す
る可変電流源Ｉ_2Vが新たに設けられている。上記各可変
電流源Ｉ_1V・Ｉ_2Vには、設定する電流量に応じた電圧
が、可変電圧源Ｖ_1Vから端子Ｄを介して与えられてお
り、各可変電流源Ｉ_1V・Ｉ_2Vは、当該可変電圧Ｖ_1Vに基
づいて、クランプコンデンサＣ₁あるいはホールドコン
デンサＣ₂へ供給する電流量を制御する。

【００９４】なお、可変電圧源Ｖ_1Vの出力電圧Ｖ_1Vは、
例えば、所望のスルーレートに基づいて、可変抵抗など
を用いて設定してもよいし、例えば、ＣＣＤ６の出力信
号Ｅ_Bの周期Ｔなどに基づいて、必要なスルーレートを
推測し、当該スルーレートに応じて出力電圧Ｖ_1Vを可変
してもよい。所望のスルーレートに応じて、充放電電流
Ｉ_1VおよびＩ_2Vを調整できるものであれば、本実施形態
と同様の効果が得られる。

【００９５】ここで上記可変電流源Ｉ_1V・Ｉ_2Vは、例え
ば、図７および図８に示すように、図２および図３に示
す定電流源Ｉ₁・Ｉ₂を可変電流源に置き換えることに
よって実現できる。したがって、余り回路構成を複雑に
することなく、可変電流源Ｉ_1V・Ｉ_2Vを実現できる。

【００９６】上述の式（５）に示すように、上記各クラ
ンプ回路１２およびサンプルホールド回路１３のスルー
レートｄＶ／ｄｔは、充放電電流Ｉによって調整でき
る。したがって、上記各回路１２・１３の充放電電流を
外部から調整することによって、上記相関ダブルサンプ
リング回路１１は、各回路１２・１３のスルーレートを
使用するＣＣＤに合わせて設定できる。この結果、上述
した余分な電力消費がなくなるので、相関ダブルサンプ
リング回路１１は、適切な消費電力で動作可能となる。

【００９７】なお、本実施形態に係る相関ダブルサンプ
リング回路１（１１）は、ＣＣＤ６の出力信号Ｅ_Aから
信号成分Ｅ₀を取り出すために使用されているが、これ
に限るものではない。上記相関ダブルサンプリング回路
１（１１）を用いれば、ある時点（クランプ時点）にお
ける入力信号のレベルと、他の時点（サンプリング時
点）における入力信号のレベルとの差を低雑音で、取り
出すことができるので、種々の用途に使用できる。

【００９８】ただし、高解像度で多階調のＣＣＤ６の出
力信号Ｅ_Aから信号成分Ｅ₀を取り出す場合、高速で低
雑音な相関ダブルサンプリング回路１（１１）が求めら
れているので、極めて効果的である。

【００９９】

【発明の効果】請求項１の発明に係る相関ダブルサンプ
リング回路は、以上のように、入力信号をクランプして
上記第１サンプルホールド回路へ印加する第１クランプ
回路と、所定のレベルに保たれた入力端の電位をクラン
プして、上記第２サンプルホールド回路へ印加する第２
クランプ回路とを備えている構成である。

【０１００】上記構成では、両クランプ回路の動作状態
が同一で、かつ、両サンプルホールド回路の動作状態が
同一であれば、電源電圧の変動に起因する雑音は、減算
器の減算によって相殺される。したがって、従来に比べ
て、相関ダブルサンプリング回路の出力信号に、電源電
圧に起因する雑音が影響する期間を短縮できる。この結
果、入力信号のオフセット変動に起因する雑音と、電源
電圧の変動に起因する雑音との双方を除去可能な相関ダ
ブルサンプリング回路を実現できるという効果を奏す
る。

【０１０１】請求項２の発明に係る相関ダブルサンプリ
ング回路は、以上のように、請求項１記載の発明の構成
において、上記第１および第２クランプ回路は、同一の
タイミングでクランプする構成である。

【０１０２】上記構成では、両クランプ回路が同一のタ
イミングで動作するので、電源電圧の変動した時点に拘
わらず、双方の出力信号は、同様に変化する。この結
果、電源電圧の変動に起因する雑音をさらに確実に除去
できるという効果を奏する。

【０１０３】請求項３の発明に係る相関ダブルサンプリ
ング回路は、以上のように、請求項１または２記載の発
明の構成において、上記第１および第２クランプ回路が
同一の回路構成である構成である。

【０１０４】上記構成では、両クランプ回路の回路構成
が同一なので、電源電圧が変動した時点で、両クランプ
回路の動作状態が同じであれば、双方の出力信号の変動
量は、同一になり、減算器で完全に相殺される。この結
果、電源電圧の変動に起因する雑音をさらに確実に除去
できるという効果を奏する。

【０１０５】請求項４の発明に係る相関ダブルサンプリ
ング回路は、以上のように、請求項１、２または３記載
の発明の構成において、上記第１および第２サンプルホ
ールド回路は、同一のタイミングでサンプルホールドす
る構成である。

【０１０６】上記構成では、両サンプルホールド回路が
同一のタイミングで動作するので、電源電圧の変動した
時点に拘わらず、双方の出力信号は、同様に変化する。
この結果、電源電圧の変動に起因する雑音をさらに確実
に除去できるという効果を奏する。

【０１０７】請求項５の発明に係る相関ダブルサンプリ
ング回路は、以上のように、請求項１、２、３または４
記載の発明の構成において、上記第１および第２サンプ
ルホールド回路が同一の回路構成である構成である。

【０１０８】上記構成では、両サンプルホールド回路の
回路構成が同一なので、電源電圧が変動した時点で、双
方の動作状態が同じであれば、双方の出力信号の変動量
は、同一になり、減算器で完全に相殺される。この結
果、電源電圧の変動に起因する雑音をさらに確実に除去
できるという効果を奏する。

【０１０９】請求項６の発明に係る相関ダブルサンプリ
ング回路は、以上のように、請求項１、２、３、４また
は５記載の発明の構成において、上記第１および第２ク
ランプ回路、並びに、第１および第２サンプルホールド
回路の充放電電流を可変する電流可変手段を備えている
構成である。

【０１１０】上記構成では、上記各クランプ回路および
サンプルホールド回路の充放電電流を変更することによ
って、各回路のスルーレートを入力信号に合わせて調整
できる。この結果、適切な消費電力で動作可能な相関ダ
ブルサンプリング回路を実現できるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、相関ダ
ブルサンプリング回路の要部構成を示すブロック図であ
る。

【図２】上記相関ダブルサンプリング回路において、ク
ランプ回路の構成例を示す回路図である。

【図３】上記相関ダブルサンプリング回路で使用される
縦型トランジスタの構造を示す説明図である。

【図４】上記相関ダブルサンプリング回路において、サ
ンプリング回路の構成例を示す回路図である。

【図５】上記相関ダブルサンプリング回路の動作を示す
タイミングチャートである。

【図６】上記相関ダブルサンプリング回路の一変形例を
示すものであり、相関ダブルサンプリング回路の要部構
成を示すブロック図である。

【図７】上記相関ダブルサンプリング回路において、ク
ランプ回路の構成例を示す回路図である。

【図８】上記相関ダブルサンプリング回路において、サ
ンプリング回路の構成例を示す回路図である。

【図９】従来例を示すものであり、相関ダブルサンプリ
ング回路の動作を示すタイミングチャートである。

【図１０】上記相関ダブルサンプリング回路の要部構成
を示すブロック図である。

【符号の説明】

１相関ダブルサンプリング回路２ａ第１の系統のクランプ回路（第１クランプ回路）２ｂ第２の系統のクランプ回路（第２クランプ回路）３ａ第１の系統のサンプルホールド回路（第１サンプ
ルホールド回路）３ｂ第２の系統のサンプルホールド回路（第２サンプ
ルホールド回路）４減算器Ｉ_1V 可変電流源（電流可変手段）Ｉ_2V 可変電流源（電流可変手段）

Claims

【特許請求の範囲】

【請求項１】第１および第２サンプルホールド回路と、
両サンプルホールド回路の出力を減算する減算器とを有
する相関ダブルサンプリング回路において、入力信号をクランプして上記第１サンプルホールド回路
へ印加する第１クランプ回路と、所定のレベルに保たれた入力端の電位をクランプして、
上記第２サンプルホールド回路へ印加する第２クランプ
回路とを備えていることを特徴とする相関ダブルサンプ
リング回路。
【請求項２】上記第１および第２クランプ回路は、同一
のタイミングでクランプすることを特徴とする請求項１
記載の相関ダブルサンプリング回路。
【請求項３】上記第１および第２クランプ回路は、同一
の回路構成であることを特徴とする請求項１または２記
載の相関ダブルサンプリング回路。
【請求項４】上記第１および第２サンプルホールド回路
は、同一のタイミングでサンプルホールドすることを特
徴とする請求項１、２または３記載の相関ダブルサンプ
リング回路。
【請求項５】上記第１および第２サンプルホールド回路
は、同一の回路構成であることを特徴とする請求項１、
２、３または４記載の相関ダブルサンプリング回路。
【請求項６】上記第１および第２クランプ回路、並び
に、第１および第２サンプルホールド回路の充放電電流
を可変する電流可変手段を備えていることを特徴とする
請求項１、２、３、４または５記載の相関ダブルサンプ
リング回路。