JPH0736512B2

JPH0736512B2 - パルス出力装置

Info

Publication number: JPH0736512B2
Application number: JP62291135A
Authority: JP
Inventors: 強片寄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPH01130615A

Description

【発明の詳細な説明】〔産業状の利用分野〕本発明は、パルスモータ、自動車エンジン、などの機器
制御を行うパルス出力装置に関する。

〔従来の技術〕

今日、マイクロコンピュータは、LSI技術の進歩により
高集積化が進み、各種の周辺ハードウェアをワンチップ
に搭載するようになってきた。

この様な周辺ハードウェアのなかでも、パルス出力装置
は、モータ、自動車エンジンなどの機器の制御には不可
欠なものである。

特に、自動車エンジンの燃料噴射制御を行うには、エン
ジンの始動時と通常の使用時では、燃料噴射の時間レン
ジが異なるため、非常に幅の広いレンジに対応したパル
ス出力装置が必要になる。

こうしたパルス出力装置は、通常幅広いレンジに対応す
るために長いビット長のカウンタと比較レジスタを備え
ている。

以下では、第６図、第７図を参照して従来の技術を説明
する。

第６図は従来のパルス出力装置のブロック図で、パルス
出力装置003は、プログラムの実行／演算を行う中央処
理装置（以下CPUと記す）010、外部機器の制御信号を出
力するタイマ／カウンタユニット022、タイマ／カウン
タユニット022と中央処理装置010と各周辺ハードウェア
間のデータのやりとりをするバス030から成る。

尚、以下では説明を具体化するためにバス030の幅は、1
6ビットとして説明する。

タイマ／カウンタユニット022は、カウントクロックを
カウントするフリーランニングカウンタ100、前記フリ
ーランニングカウンタ100のカウンタクロックφ、前記
フリーランニングカウンタ100と比較動作を行い、一致
信号を出力する比較レジスタ220,221、比較レジスタ22
0,221が一致信号を出力する為のアクティブロウの一致
信号線250,251、前記一致信号線250及び一致信号線251
がアクティブになると出力値をセット／リセットする出
力ラッチ400、CPU010が比較レジスタに書込む値を一時
保持し、またCPU010が比較レジスタから読み出した値の
一時保持を行うリード・ライトラッチ300、及び本パル
ス出力装置の出力信号線450からなる。

フリーランニングカウンタ100は、カウントクロックφ
がアクティブ（“1"）になる度にカウント動作を行うカ
ウンタで、広いレンジのカウント動作に対応するために
長いビット長のカウンタで構成される。ここでは説明を
具体的にするためにフリーランニングカウンタ100のビ
ット長は18ビットとして説明する。

比較レジスタ220は、カウントクロックφがインアクテ
ィブ（“0"）になる度にフリーランニングカウンタ100
と比較動作を行う18ビットの比較レジスタで、CPU010に
よりリード／ライト動作が可能である。比較レジスタ22
0は、前記フリーランニングカウンタ100の値と比較レジ
スタ220の値が一致した場合に、一致信号線250をアクテ
ィブ（“0"）にして出力ラッチ400をセットする。

比較レジスタ221は、カウントクロックφがインアクテ
ィブ（“0"）になる度にフリーランニングカウンタ100
と比較動作を行う18ビットの比較レジスタで、CPU010に
よりリード／ライト動作が可能である。比較レジスタ22
1は、前記フリーランニングカウンタ100の値と比較レジ
スタ221の値が一致した場合に、一致信号線251をアクテ
ィブ（“0"）にして出力ラッチ400をリセットする。

出力ラッチ400は、比較レジスタ値とフリーランニング
カウンタ値の比較タイミングに一致信号線250がアクテ
ィブ（“0"）になるとセットし、一致信号線251がアク
ティブ（“0"）になるとリセットする。出力ラッチ400
の値は外部の制御信号として出力信号線450に出力され
る。

リード／ライトラッチ300は、CPU010が16ビットのバス0
30を介して18ビット比較レジスタ220,221の値の更新、
及び読み出しの際の同期を取るためにデータの一時保持
を行う。

次に第７図のタイミングチャートを参照してパルス出力
装置003の動作を説明する。

システムリセット後、前述のフリーランニングカウンタ
100はカウントクロックφが入力する度にカウント動作
を行う。

フリーランニングカウンタ100が動作を行って、t1のタ
イミングで比較レジスタ220の保持値と一致すると、比
較レジスタ220は一致信号線250をアクティブにして出力
ラッチ400をセットする。

フリーランニングカウンタ100が更にカウント動作を行
って、t2のタイミングで比較レジスタ221の保持値と一
致すると、比較レジスタ221は一致信号線251をアクティ
ブにして出力ラッチ400をリセットする。

以上によりパルス出力装置003は比較レジスタ220と比較
レジスタ221に設定した値の差分に相当する幅の第一の
パルスを出力信号450から出力する。

次にパルス出力装置003は第二のパルスを出力するため
にCPU010よりバス030を介して比較レジスタ220,221の値
を更新する必要がある。

比較レジスタ220,221は、18ビットのビット長を有し、
バス030は、16ビットのビット長であるため、以下に説
明するようにCPU010の計算した更新値の書込みは、各２
回、計４回の書込サイクルによって行われる。

すなわち、まずCPU010は比較レジスタ220,221に書込む
値が“既設定値＋Δt/φ”（Δｔ＝出力パルスの周期）
となるように18ビットデータの演算処理を実行する。

次にCPU010は、比較レジスタ220の更新値の下位16ビッ
ト値を比較レジスタ220に対して出力し、続いて比較レ
ジスタ220の上位２ビットデータを出力する。さらにCPU
010は、比較レジスタ220の更新値の下位16ビット値を比
較レジスタ220に対して出力し、続いて比較レジスタ220
の上位２ビットデータを出力する。

このようにして、バス030のビット幅以下の比較しか必
要でない場合であっても本パルス出力装置においてはカ
ウンタは最大比較値の18ビットカウンタとなっているの
で比較レジスタ値も18ビットを更新する必要があり常に
各２回、計４回の書込みサイクルを必要とする。

従って、本パルス出力装置の連続パルス発生可能な最短
周期はCPUの４書込みサイクル以上の周期に制限され
る。

以下同様の動作を繰り返し、パルス出力装置003は比較
レジスタ220に設定した値と比較レジスタ221に制定した
値の差分に相当する幅のパルスを周期Δｔごとに出力信
号線450から出力する。

〔発明が解決しようとする問題点〕

従来のパルス出力装置は、幅広いカウントレンジに対応
する目的でバス幅より長いビット長のカウンタ，比較レ
ジスタを備えると、比較レジスタの更新のため複数回の
ライト操作を必要とするのでソフトウェアの処理時間が
増加する。

一方、連続パルス発生可能な最短周期はCPUの演算処理
と比較レジスタ更新処理に必要とする処理時間により制
限されるため、バス幅より長いビット長のカウンタ、比
較レジスタを備えると短周期のパルスを出力することの
実現が難しくなる、その結果、実際には多くの場合カウ
ントレンジの幅が狭くなり、別に短周期のパルス発生用
カウンタ，比較レジスタを設けるといったハードウェア
負担が必要となる、といった問題点がある。

〔発明の従来技術に対する相違点〕

本発明は、カウンタの値と比較を行うレジスタの任意ビ
ットに対して比較動作をマスクするためのマスクレジス
タを設けることにより、中央処理装置が比較レジスタの
更新を行う際に必要な比較レジスタの一部分のみを更新
することにより、長いビット長のカウンタ，比較レジス
タを用いてもパルス出力可能な最短周期を下げることな
く幅広いカウントレンジに対応できるという相違点があ
る。

〔問題点を解決するための手段〕

本発明のパルス出力装置は、前述の従来技術の問題点を
解決するために中央処理装置と，単一のカウントクロッ
クをカウントするカウンタと，前記カウンタの値と比較
動作を行い、カウンタの値と保持値が一致すると一致信
号を出力するＭビットの比較レジスタと，前記比較時の
比較動作の禁止、許可を各ビット毎に制御するＮビット
のマスクレジスタとを有し、前記マスクレジスタにより
許可されたビットについてのみ前記比較レジスタの保持
値と前記カウンタの値との比較動作を行い、カウンタの
値と保持値が一致すると一致信号を出力する手段を有す
る。

〔実施例１〕次に、本発明の第１の実施例について第１図を参照にし
て説明する。

第１図は、本発明の一実施例で、パルス出力装置001
は、CPU010,タイマ／カウンタユニット020,16ビット幅
のバス030からなる。

タイマカウンタユニット020は、カウントクロックφ，
カウントクロックφをカウントする18ビットフリーラン
ニングカウンタ100,フリーランニングカウンタ100との
比較値を保持するとともに比較動作を行う比較レジスタ
200,201、比較レジスタ200,201がフリーランニングカウ
ンタ100との一致信号を出力するためのアクティブロウ
の一致信号線250,251、比較レジスタ200の各ビット毎の
カウンタ値との比較動作を禁止／許可制御するマスクレ
ジスタ500、比較レジスタ201の各ビット毎のカウンタ値
との比較動作を禁止／許可制御するマスクレジスタ50
1、一致信号線250の信号レベルによってセットし、一致
信号線251の信号レベルによってリセットする出力ラッ
チ400、CPU010が比較レジスタに書込む値を一時保持
し、またCPU010が比較レジスタから読み出した値の一時
保持を行うリード・ライトラッチ300、及び本パルス出
力装置の出力信号線450からなる。

本実施例では、前記フリーランニングカウンタ100,比較
レジスタ200,201マスクレジスタ500,501のビット長は18
ビット、バス030のビット長は16ビットとしているが、
上記以外のビット長でも同様の構成をとることができる
ことは言うまでもない。

次にパルス出力装置001の各部の動作を説明する。

前記フリーランニングカウンタ100は、カウントクロッ
クφが入力する度にカウント動作を行う。

比較レジスタ200は、カウントクロックφがインアクテ
ィブ（“0"）になる度にフリーランニングカウンタ100
と比較動作を行う18ビットの比較レジスタで、CPU010に
よりリード／ライト動作が可能である。比較レジスタ20
0は、マスクレジスタ500により比較動作が許可されたビ
ットについてのみ、前記フリーランニングカウンタ100
の値と比較を行い、一致した場合に、一致信号線250を
アクティブ（“0"）にして出力ラッチ400をセットす
る。

比較レジスタ201は、カウントクロックφがインアクテ
ィブ（“0"）になる度にフリーランニングカウンタ100
と比較動作を行う18ビットの比較レジスタで、CPU010に
よりリード／ライト動作が可能である。比較レジスタ20
1は、マスクレジスタ500により比較動作が許可されたビ
ットについてのみ、前記フリーランニングカウンタ100
の値と比較を行い、一致した場合に、一致信号線251を
アクティブ（“0"）にして出力ラッチ400をリセットす
る。

マスクレジスタ500,501は、CPU010によりリード／ライ
ト動作が可能で、マスクレジスタの各ビットは同一ビッ
ト位置にある比較レジスタの各ビットの比較動作を“1"
の時に禁止、“0"の時に許可する。

次に本実施例のハードウェアの実際の動作を第１図、第
２図を参照して説明する。

フリーランニングカウンタ100がカウント動作を行っ
て、t1のタイミングでマスクレジスタ500によりビット
毎に選択的に比較動作が許可された比較レジスタ200の
保持値と一致すると、比較レジスタ200は一致信号線250
をアクティブにして出力ラッチ400をセットする。

フリーランニングカウンタ100が更にカウント動作を行
って、t2のタイミングでマスクレジスタ501によりビッ
ト毎に選択的に比較動作が許可された比較レジスタ201
の保持値と一致すると、比較レジスタ201は一致信号線2
51をアクティブにして出力ラッチ400をリセットする。

以上によりパルス出力装置001は比較レジスタ200と比較
レジスタ201に設定した値の差分に相当する幅の第一の
パルスを出力信号線450から出力する。

次にパルス出力装置001は第二のパルスを出力するため
にCPU010よりバス030を介して比較レジスタ200,201の値
を更新する必要がある。

比較レジスタ200,201は、18ビットのビット長を有し、
バス030は、16ビットのビット長であるので、必要とす
るパルスの周期がカウンタの最大レンジに近い場合、つ
まり比較レジスタの全ビットをカウンタとの比較動作に
使用する場合には比較レジスタ200,201の更新処理は、
各２回、計４回の書込サイクルによって行う。

即ち、まずCPU010は比較レジスタ200,201に書き込む値
が“既設定値＋Δt/φ”（Δｔ＝出力パルスの周期）と
なるように18ビットデータの演算処理を実行し、次にCP
U010は、比較レジスタの更新値の下位16ビット値を比較
レジスタに対して出力し、さらに比較レジスタの更新値
の上位16ビットデータを出力する。

しかし短周期のパルスが必要な場合にはCPU010における
18ビット演算処理は不要となり、比較レジスタ200,201
の更新も各々１回の書込みサイクルで終了する。

例えば上記の“Δt/φ”が８ビット程度の値であればマ
スクレジスタのビット17〜ビット８に“1"を書込んでお
くことで比較レジスタのビット17〜ビット８はフリーラ
ンニングカウンタのビット17〜ビット８と比較動作を行
わせないで使用する。

つまりビット７〜ビット０のみを用い、８ビット長のフ
リーランニングカウンタと比較レジスタとして扱うこと
ができる。これによりCPU010は常に８ビットデータの演
算処理のみを扱えばよく、更新値の書込みも比較レジス
タ200,201の下位16ビットに対して各１回の書込みサイ
クルで終了することができる。

以下同様の動作を繰り返し、パルス出力装置001は比較
レジスタ200に設定した値と比較レジスタ201に設定した
値の差分に相当する幅のパルスを周期Δｔごとに出力信
号線450から出力する。

次に第１図の比較レジスタ200,201とマスクレジスタ50
0,501について第３図を参照して説明する。

第３図は比較レジスタとマスクレジスタの１ビットの構
成についての詳細を示したもので、比較レジスタの対応
するビット位置のカウンタの値と比較するデータを記憶
するメモリ部を構成するインバータ1000,1001及びＮチ
ャネルトランジスタ（以下Ｎ−Trと略す）1100,1101
と、比較動作を行い、結果を一致信号線910に伝えるた
めの論理回路を構成するＰチャネルトランジスタ（以下
Ｐ−Trと略す）1200,1201,1202,1203と、マスクレジス
タのマスクビットを構成するインバータ1002,1003及び
Ｎ−Tr1102,1103と、比較レジスタの比較動作を禁止す
るための論理回路を構成するＰ−Tr1210と、からなって
いる。

データ信号線Q920,データ信号線921は第１図のCPU010
からのライト動作時にはリード・ライトラッチ300のデ
ータが、リード動作時にはインバータ1000,1001のデー
タ、またはインバータ1002,1003のデータが各々伝えら
れる、またカウンタとの比較動作時には対応するビット
位置のカウンタの値が伝えられる。CPUのアクセスタイ
ミングと、カウンタ値との比較動作タイミングにはデー
タ信号線Q920,データ信号線921には論理的に反対の信
号が同時に伝えられ、いずれのタイミングでもない時に
はプリチャージレベル（“1"）となっている。

一致信号線910は他のビット位置にある比較レジスタの
一致信号線とワイアードされており、カウンタ値との比
較動作タイミング以外の時には常にプリチャージレベル
（“0"）となっている。

まずCPUの書込み処理、読み出し処理時の動作について
簡単に説明する。

CPUより本回路の比較レジスタのビットに“1"を書込む
際にはデータ信号線Q920が“1",データ信号線Q921が
“0"になり、ワードライン901がアクティブ“1"となっ
て比較レジスタが選択されるとＮ−Tr1100,1101がオン
しインバータ1000の出力が“1",インバータ1001の出力
が“0"となる。続いてワードライン901がインアクティ
ブ“0"になるとＮ−Tr1100,1101がオフしCPUからの書込
みが終了する、この時インバータ1000の出力は“1",イ
ンバータ1001の出力は“0"に保持される。

またCPUより“0"を書込む際にはデータ信号Q920が
“0"、データ信号線Q921が“1"になり、ワードライン90
1がアクティブ“1"となって比較レジスタが選択される
とＮ−Tr1100,1101がオンしインバータ1000の出力が
“0",インバータ1001の出力が“1"となる。続いてワー
ドライン901がインアクティブ“0"になるとＮ−Tr1100,
1101がオフしCPUからの書込みが終了する、この時イン
バータ1000の出力は“0",インバータ1001の出力は“1"
に保持される。

CPUより読み出しが行われる時にはワードライン901がア
クティブ“1"となってＮ−Tr1100,1101がオンしインバ
ータ1000の出力がデータ信号線Q920に，インバータ1001
の出力がデータ信号線921に伝えられ、CPUに読取られ
る。

以上比較レジスタのビットに対する書込み、読み出し動
作について説明したがマスクレジスタのビットに対する
書込み、読み出し動作についても同様である。

次に、カウンタ値との比較動作について説明する。

この時対応するビット位置のカウンタの値がデータ信号
線920,921に読み出されるが、ワードラインライン901,9
02はインアクティブ“0"になっておりＮ−Tr1100,1101,
1102,1103が共にオフとなって、データ信号線920,921の
レベルによりインバータ1000,1001,1002,1003が影響を
受けることはない。

まずインバータ1002の出力が“0"で、インバータ1000の
出力が“1"インバータ1001の出力が“0"になっており、
カウンタの値が読み出されたデータ信号線Q920が“0",
データ信号線921が“1"になっている場合、すなわち
マスクレジスタにより比較動作が許可状態にある時に比
較レジスタ値とカウンタ値が不一致となっている場合に
ついて説明する。

このときには、Ｐ−Tr1200,1201がオフとなるが、Ｐ−T
r1210,1202,1203がオンしており正電源（Vdd）レベル
（＝“1"）が一致信号線910に伝えられる。

次にインバータ1000の出力が“1",インバータ1001の出
力が“0"になっており、カウンタの値が読み出されたデ
ータ信号線Q920が“1",データ信号線921が“0"になっ
ている場合、すなわちマスクレジスタにより比較動作が
許可状態にある時に比較レジスタ値とカウンタ値が一致
している場合について説明する。

このときには、Ｐ−Tr1200,1202,1210がオンとなるが、
Ｐ−Tr1201,1203がともにオフしており一致信号線910の
レベルに影響を与えない。

次にインバータ1002の出力が“1"の場合、すなわちマス
クレジスタにより比較動作が禁止状態にある時の動作に
ついて説明する。

このときには、比較レジスタのインバータ1000,1001の
出力が“1/0"いずれの値になっていても、Ｐ−Tr1210が
オフしているので一致信号線910のレベルに影響を与え
ない。

従って、比較レジスタ値とカウンタ値との比較タイミン
グにおいて、マスクレジスタによりマスクされていない
比較レジスタと、カウンタの対応するビット位置のデー
タが１ビットでも一致していない時には一致信号線はイ
ンアクティブレベル（“1"）となり、全てのデータが一
致した時には一致信号線はプリチャージレベルが保持さ
れ、アクティブレベル（“0"）となって第１図の出力ラ
ッチ400に伝えられる。

なおCPUからの比較レジスタへの書込み処理時とプリチ
ャージのタイミングには必ず一致信号線910はアクティ
ブレベル“0"となるが、カウンタ値との比較タイミング
以外のときには出力ラッチが変化することはない。

上記はインバータ1000の出力が“1",インバータ1001の
出力が“0"の場合について説明したがインバータ出力が
論理的に反対の時の動作も同様となることはもちろんで
ある。またマスクレジスタのビット長は比較レジスタの
ビット長と同一として説明したが、マスク機能が必要な
比較レジスタのビットにのみマスクレジスタのビットを
設けても効果は同一である。

〔実施例２〕次に、本発明の第２の実施例を、第４図、第５図を参照
して説明する。

本実施例では、マスクレジスタによる比較レジスタのマ
スク動作を、マスクイネーブル信号により制御する本発
明の実施例について述べる。

本実施例に於いてマスクレジスタは、単に比較レジスタ
の比較動作のマスクを行うだけでなくマスクイネーブル
信号がインアクティブのときには外部からのトリガ信号
によりカウンタ値を捕獲する周知のキャプチャレジスタ
としての機能を備えている。

第４図は、本実施例の構成を示すブロック図で、パルス
出力装置002は、CPU010,タイマ／カウンタユニット021,
16ビット幅のバス030からなる。

タイマ／カウンタユニット021は、第１の実施例におけ
るタイマカウンタユニット020に加えてマスクレジスタ5
10,511のマスク機能を一律に禁止／許可制御する制御回
路600と、制御信号を伝えるマスクイネーブル信号650,6
51を備えている。

このマスク制御回路600によりマスクレジスタが、マス
ク許可状態に指定されている時のパルス出力装置の動作
は１と実施例と同様であり、マスクレジスタにより比較
レジスタの任意のビットをマスクすることによって短周
期パルスの出力機能を低下させることなくダイナミック
レンジの広いタイマ／カウンタのパルス出力装置として
用いることが可能となる。

またマスク制御回路600によりマスクレジスタが、マス
ク禁止状態に指定されている時には、マスクレジスタは
外部からのトリガ信号、例えば本ブロック図には示して
いないが外部割り込み入力端子への割り込み信号の入力
等、によりカウンタ値を捕獲する周囲のキャプチャレジ
スタとして機能する。

従って、フリーランニングカウンタ100の最大カウント
レンジに近い周期でパルス出力を行うため、比較レジス
タ210,211の全ビットをカウンタ値との比較に利用して
おり、マスクレジスタ510,511による比較レジスタのマ
スク機能を必要としない場合には、マスクレジスタ510,
511をキャプチャレジスタとしてもちい、外部トリガ信
号の周期計測等に応用することができる。

第５図に本実施例の比較レジスタとマスクレジスタの１
ビット分の構成を示す。

第５図は本実施例に於ける比較レジスタとマスクレジス
タの１ビットの構成についての詳細を示したもので、本
回路は第１の実施例における第３図に示した比較レジス
タとマスクレジスタの１ビットの構成回路に加えて、マ
スクイネーブル信号線910がアクティブ（“1"）の場合
にはマスクレジスタの値により比較レジスタの比較動作
を禁止／許可制御し、インアクティブ（“0"）の場合に
はマスクレジスタの値にかかわらず比較レジスタの比較
動作を許可する論理回路を構成するＰ−Tr1220、とから
なっている。

データ信号線Q920,データ信号線921、インバータ1000
〜1003,N−Tr1100〜1103、及びワードライン901,902のC
PUの書込み処理、読み出し処理時の動作については第３
図の第１の実施例と同一なので説明を省略する。

次に、カウンタ値との比較動作について説明する。

この時対応するビット位置のカウンタ値がデータ信号線
920,921に読み出されるが、ワードライン901,902は通常
インアクティブ“0"になっておりＮ−Tr1100,1101,110
2,1103が共にオフとなって、データ信号線920,921のレ
ベルによりインバータ1000,1001,1002,1003が影響を受
けることはない。

まず第一にマスクイネーブル信号線910がアクティブ
（“1"）の場合にインバータ1002の出力が“0"で、イン
バータ1000の出力が“1",インバータ1001の出力が“0"
になっており、カウンタの値が読み出されたデータ信号
線Q920が“0",データ信号線921が“1"になっている場
合、すなわちマスクイネーブル信号線910によりマスク
レジスタにより比較動作の禁止／許可制御が実行可能状
態にある時に比較レジスタ値とカウンタ値が不一致とな
っている場合について説明する。

第二にマスクイネーブル信号線910がアクティブ
（“1"）の場合にインバータ1002の出力が“1"の場合、
すなわちマスクレジスタにより比較動作が禁止状態にあ
る時の動作について説明する。

このときには、比較レジスタのインバータ1000,1001の
出力が“1/0"いずれの値になっていても、Ｐ−Tr1210ご
オフしているので一致信号線910のレベルに影響を与え
ない。

第三にマスクイネーブル信号線910がインアクティブ
（“0"）の場合について説明する。この場合にはＰ−Tr
1220が常にオンとなりＰ−Tr1210のオン／オフ状態にか
かわらずＰ−Tr1200,1203のソース側に正電源レベルが
供給される、従ってマスクレジスタのビットを構成する
インバータ1002,1003の値にかかわらず比較レジスタは
カウンタとの比較タイミングにおいて常に比較動作を行
う。

また、マスクレジスタの値にかかわらず比較動作が行え
ることを利用してマスクレジスタは別の機能をもったレ
ジスタとして利用する。つまりカウンタとの比較タイミ
ングにおいて外部トリガ信号によりワードライン902を
アクティブにしＮ−Tr1102,1103をオンしデータ信号線9
20,921に伝えられるカウンタ値を捕獲（キャプチャ）す
る。続いてCPUはマスクレジスタの値を読み出し、CPUの
内部レジスタに記憶する、再び、カウンタとの比較タイ
ミングに前述の動作と同様外部トリガ信号によりカウン
タ値を捕獲（キャプチャ）し、CPUはマスクレジスタの
値を読み出し、内部レジスタ記憶していた値との比較、
差分を演算する。以上の処理によりCPUは２回の外部ト
リガ信号発生の時間差を求める、といった周知のキャプ
チャレジスタとして前記マスクレジスタを使用する。

〔発明の効果〕

以上説明したように、パルス出力装置の、比較レジスタ
の任意のビットをマスクする機能をもつマスクレジスタ
を有することにより、以下の効果が得られる。

（１）本発明のパルス出力装置は、マスクレジスタに
より比較レジスタの任意のビットをマスクすることで比
較レジスタを任意ビット長として扱うことが可能であ
る。このため幅広いカウントレンジに対応する目的でカ
ウンタ及び比較レジスタのビット長を長く必要とする場
合でも、バス幅以下のカウンタ，レジスタとして使用す
る場合には比較レジスタの全ビットを更新する必要が無
く、比較レジスタの一部分のみを変更可能である、ま
た、比較レジスタ更新値の演算も必要とするビットに対
してのみ厳密に実行すれば良い。

従って比較レジスタの更新処理実行時間が短縮ができ、
従来例のように短縮期のパルス発生機能を低下させる事
はない。

（２）本発明のパルス出力装置は、比較レジスタの任
意ビットをマスクするマスクレジスタを使用しない時に
は、マスクレジスタを周知のキャプチャレジスタとして
使用できる。応用装置においては一つのカウンタに複数
の比較レジスタと複数のキャプチャレジスタを設け組合
せて機能させることが通常であり、マスクレジスタを特
殊な機能レジスタとして新たに設ける必要はない。

以上説明したように、本発明により、最小限のハードウ
ェアで比較レジスタの更新操作のソフトウェア処理時間
を短縮し、任意の出力パルスを出力できるとともにマス
クレジスタ機能を使用しない時にはキャプチャレジスタ
として使用できるパルス出力装置提供することができ
る。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のパルス出力装置のブ
ロック図。第２図は、同パルス出力装置の動作タイミング図。第３図は、同パルス出力装置の比較レジスタとマスクレ
ジスタの１ビットの構成図。第４図は、本発明の第２の実施例のパルス出力装置のブ
ロック図。第５図は、同パルス出力装置の比較レジスタとマスクレ
ジスタの１ビットの構成図。第６図は、従来のパルス出力装置のブロック図。第７図は、同パルス出力装置の動作タイミング図。 001,002,003……パルス出力装置、010……中央処理装
置、020,021,022……タイマ／カウンタ、030……バス、
100……フリーランニングカウンタ、200,201,210,211…
…比較レジスタ、220,221……比較レジスタ、250,251,9
10……一致信号線、300……リード・ライトラッチ、400
……出力ラッチ、450……出力信号線、500,501,510,511
……マスクレジスタ、600……マスク制御回路、650,65
1,930……マスクイネーブル信号線、901,902……ワード
信号線、920……データ信号線Ｑ、921……データ信号線
、1000〜1003……インバータ、1100〜1103……Ｎチャ
ネルトランジスタ（Ｎ−Tr）、1200〜1203……Ｐチャネ
ルトランジスタ（Ｐ−Tr）、1210,1220……Ｐチャネル
トランジスタ（Ｐ−Tr）。

Claims

【特許請求の範囲】

【請求項１】入力クロックに応じてカウント動作を行う
カウンタと、所定のビット幅を有する内部バスに接続さ
れ前記内部バスを介して第１のデータを書き込まれる第
１のレジスタであって、前記内部バスのビット幅よりも
大きな第１のビット幅を有する第１のレジスタと、前記
カウンタのカウント値と前記第１のレジスタの前記第１
のデータとを比較して一致信号を出力する比較部と、前
記比較部の比較動作を前記第１のレジスタのビット毎に
選択的に許可する第２のデータを保持する第２のレジス
タと、前記第１のレジスタに対し前記内部バスを介して
前記第１のデータを書き込むデータ処理部であって、前
記第２のデータが比較動作を許可している前記第１のレ
ジスタのビット数が前記内部バスのビット幅よりも小さ
いときは、第１の書き込みサイクルで前記第１のデータ
を書き込み、前記第２のデータが比較動作を許可してい
る前記第１のレジスタのビット数が前記内部バスのビッ
ト幅よりも大きいときは、第１及び第２の書き込みサイ
クルで前記第１のデータを前記第１のレジスタに書き込
むデータ処理部と、前記一致信号に応じて出力パルスを
制御する出力部とを有することを特徴とするパルス出力
回路。
【請求項２】前記比較部に対し前記第２のレジスタの前
記第２のデータに関わらず前記比較動作を許可する比較
制御部と、前記比較制御部が前記比較動作を許可してい
るとき前記第２のレジスタを前記カウンタに接続して前
記カウント値を前記第２のレジスタに書き込む接続制御
部とを更に有することを特徴とする特許請求の範囲第１
項記載のパルス出力回路。