JP2600502B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2600502B2 JP2600502B2 JP3021773A JP2177391A JP2600502B2 JP 2600502 B2 JP2600502 B2 JP 2600502B2 JP 3021773 A JP3021773 A JP 3021773A JP 2177391 A JP2177391 A JP 2177391A JP 2600502 B2 JP2600502 B2 JP 2600502B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- register
- compare register
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は周辺機器からのクロック
入力により、周辺機器の制御を行うためのパルス発生装
置に関する。
入力により、周辺機器の制御を行うためのパルス発生装
置に関する。
【０００２】
【従来の技術】パルス発生装置は、自動車エンジン制御
をはじめとして、各種リアルタイム制御を行う周辺機器
制御のため広く普及している。
をはじめとして、各種リアルタイム制御を行う周辺機器
制御のため広く普及している。
【０００３】以下、図１，図８，図９を用い、従来技術
について説明する。図１はパルス発生装置の構成図で、
パルス発生装置１００は、中央処理装置（以下、ＣＰＵ
という）１０１、割り込み要求発生回路（以下、ＩＮＴ
Ｃという）１０２、周辺ハードウェア１０３、及び周辺
バス１０４より構成される。
について説明する。図１はパルス発生装置の構成図で、
パルス発生装置１００は、中央処理装置（以下、ＣＰＵ
という）１０１、割り込み要求発生回路（以下、ＩＮＴ
Ｃという）１０２、周辺ハードウェア１０３、及び周辺
バス１０４より構成される。
【０００４】また、周辺ハードウェア１０３は、ＩＮＴ
Ｃ１０２に対し割り込み信号１０５を出力し、ＩＮＴＣ
１０２は、これら割り込み信号の優先順位判定などを行
って、ＣＰＵ１０１に割り込み要求信号１０６を出力す
る。ＣＰＵ１０１は、割り込み要求信号を受け付ける
と、予め内部、あるいは外部のメモリにプログラムして
おいたプログラムに従い所定の処理を行う。
Ｃ１０２に対し割り込み信号１０５を出力し、ＩＮＴＣ
１０２は、これら割り込み信号の優先順位判定などを行
って、ＣＰＵ１０１に割り込み要求信号１０６を出力す
る。ＣＰＵ１０１は、割り込み要求信号を受け付ける
と、予め内部、あるいは外部のメモリにプログラムして
おいたプログラムに従い所定の処理を行う。
【０００５】図８は、周辺ハードウェア１０３の内部
で、内部カウントクロックφをカウントするフリーラン
ニング・カウンタ（以下、ＦＲＣという）５０１、ＦＲ
Ｃ５０１のカウンタ値と比較を行うコンペア・レジスタ
Ａ５１０〜５１ｎと、ＦＲＣ５０１のカウンタ値をキャ
ップチャするキャプチャ・レジスタ５２０と外部クロッ
ク入力バッファ５２１と、入力バッファ５２１より入力
された外部クロック入力信号のエッヂ検出回路５２２
と、エッヂ検出回路５２２により検出された外部クロッ
クをカウントするイベント・カウンタ５２３と、イベン
ト・カウンタ５２３のカウンタ値と比較を行うコンペア
・レジスタＢ５２４と、コンペア・レジスタＢ５２４の
一致信号５２５によりセットされ、コンペア・レジスタ
Ａ５１０〜５１ｎからの一致信号５３０〜５３ｎにより
リセットされるフリップ・フロップ回路（以下、Ｆ．
Ｆ．という）５４０〜５４ｎと、Ｆ．Ｆ５４０〜５４ｎ
を出力する出力バッファ５５０〜５５ｎより構成され
る。コンペア・レジスタＢ５２４の一致信号５２５は、
イベント・カウンタ５２３をリセットすると共に、キャ
プチャ・レジスタ５２０のキャプチャ・トリガ信号とＩ
ＮＴＣ１０２への割り込み信号となっている。
で、内部カウントクロックφをカウントするフリーラン
ニング・カウンタ（以下、ＦＲＣという）５０１、ＦＲ
Ｃ５０１のカウンタ値と比較を行うコンペア・レジスタ
Ａ５１０〜５１ｎと、ＦＲＣ５０１のカウンタ値をキャ
ップチャするキャプチャ・レジスタ５２０と外部クロッ
ク入力バッファ５２１と、入力バッファ５２１より入力
された外部クロック入力信号のエッヂ検出回路５２２
と、エッヂ検出回路５２２により検出された外部クロッ
クをカウントするイベント・カウンタ５２３と、イベン
ト・カウンタ５２３のカウンタ値と比較を行うコンペア
・レジスタＢ５２４と、コンペア・レジスタＢ５２４の
一致信号５２５によりセットされ、コンペア・レジスタ
Ａ５１０〜５１ｎからの一致信号５３０〜５３ｎにより
リセットされるフリップ・フロップ回路（以下、Ｆ．
Ｆ．という）５４０〜５４ｎと、Ｆ．Ｆ５４０〜５４ｎ
を出力する出力バッファ５５０〜５５ｎより構成され
る。コンペア・レジスタＢ５２４の一致信号５２５は、
イベント・カウンタ５２３をリセットすると共に、キャ
プチャ・レジスタ５２０のキャプチャ・トリガ信号とＩ
ＮＴＣ１０２への割り込み信号となっている。
【０００６】図９のタイミングチャートを参照して、出
力バッファ５５０から出力されるパルス出力０を例にと
って動作を説明する。
力バッファ５５０から出力されるパルス出力０を例にと
って動作を説明する。
【０００７】まず、外部クロックが所定数入力され、イ
ベント・カウンタ５２３のカウント値がコンペア・レジ
スタＢ５２４に予め設定しておいた値になり一致が起き
ると、コンペア・レジスタＢ５２４から一致信号５２５
が出力され、Ｆ．Ｆ５４０がセットされパルス出力０が
ハイ・レベル“１”になる。一致信号５２５はまた、キ
ャプチャ・レジスタ５２０のキャプチャ・トリガ信号と
なりその時のＦＲＣ５０１の値Ｄ0 をキャプチャ・レジ
スタ５２０に取り込むと共に、イベント・カウンタ５２
３をクリアし、さらにはＩＮＴＣ１０２へ割り込み信号
１０５を出力する。
ベント・カウンタ５２３のカウント値がコンペア・レジ
スタＢ５２４に予め設定しておいた値になり一致が起き
ると、コンペア・レジスタＢ５２４から一致信号５２５
が出力され、Ｆ．Ｆ５４０がセットされパルス出力０が
ハイ・レベル“１”になる。一致信号５２５はまた、キ
ャプチャ・レジスタ５２０のキャプチャ・トリガ信号と
なりその時のＦＲＣ５０１の値Ｄ0 をキャプチャ・レジ
スタ５２０に取り込むと共に、イベント・カウンタ５２
３をクリアし、さらにはＩＮＴＣ１０２へ割り込み信号
１０５を出力する。
【０００８】ＩＮＴＣ１０２は、割り込み信号１０５が
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。ＣＰＵ
１０１は、割り込み要求信号１０６が入力されると予め
プログラムしておいたプログラムに従い割り込み処理を
行う。ここでは、キャプチャ・レジスタ５２０の値Ｄ0
に所望のパルス出力幅Ｔ0 に相当するＦＲＣ５０１のカ
ウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ0 をコンペア・レジ
スタ２１０に書き込む、という処理を行う。
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。ＣＰＵ
１０１は、割り込み要求信号１０６が入力されると予め
プログラムしておいたプログラムに従い割り込み処理を
行う。ここでは、キャプチャ・レジスタ５２０の値Ｄ0
に所望のパルス出力幅Ｔ0 に相当するＦＲＣ５０１のカ
ウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ0 をコンペア・レジ
スタ２１０に書き込む、という処理を行う。
【０００９】ここで、カウントクロックはφであるの
で、Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数、φ：ＦＲＣ
５０１カウント周波数）という関係が成り立つ。
で、Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数、φ：ＦＲＣ
５０１カウント周波数）という関係が成り立つ。
【００１０】ＦＲＣ５０１がカウントアップされていき
Ｄ0 ＋Ｗ0 の値になるとコンペア・レジスタＡ５１０の
一致信号５３０が出力される。一致信号５３０は、Ｆ．
Ｆ５４０をリセットしパルス出力０をＬＯＷレベル
“０”にする。
Ｄ0 ＋Ｗ0 の値になるとコンペア・レジスタＡ５１０の
一致信号５３０が出力される。一致信号５３０は、Ｆ．
Ｆ５４０をリセットしパルス出力０をＬＯＷレベル
“０”にする。
【００１１】さらに外部クロック入力されて、イベント
・カウンタがカウントされると、再びコンペア・レジス
タＢ５２４との一致が起こり、Ｆ．Ｆ５４０はセットさ
れ、パルス出力０は再びハイ・レベル“１”となる。
・カウンタがカウントされると、再びコンペア・レジス
タＢ５２４との一致が起こり、Ｆ．Ｆ５４０はセットさ
れ、パルス出力０は再びハイ・レベル“１”となる。
【００１２】以後、同様の動作を繰り返すことにより外
部クロック入力に同期したハイ幅Ｔ0 のパルス出力を得
ることが出来る。
部クロック入力に同期したハイ幅Ｔ0 のパルス出力を得
ることが出来る。
【００１３】
【発明が解決しようとする課題】しかし、外部入力クロ
ックの周期が短くなりコンペア・レジスタＢ５２４の一
致信号５２５の発生周期がパルス幅Ｔ0 よりも短くなっ
てくると、すなわち第９図でＴC の期間になると、コン
ペア・レジスタＢ５２４の一致信号５２５によりＦ．Ｆ
５４０が二重にセットされると共に、割り込み処理によ
りコンペア・レジスタＡ５１０がＤ2 ＋Ｗ0 からＤ3 ＋
Ｗ0 に更新される前に、ＦＲＣ５０１がＤ2 ＋Ｗ0 にな
るコンペア・レジスタＡ５１０の値と一致し、一致信号
５２５が出力され、Ｆ．Ｆ５４０は、リセットされてし
まう。
ックの周期が短くなりコンペア・レジスタＢ５２４の一
致信号５２５の発生周期がパルス幅Ｔ0 よりも短くなっ
てくると、すなわち第９図でＴC の期間になると、コン
ペア・レジスタＢ５２４の一致信号５２５によりＦ．Ｆ
５４０が二重にセットされると共に、割り込み処理によ
りコンペア・レジスタＡ５１０がＤ2 ＋Ｗ0 からＤ3 ＋
Ｗ0 に更新される前に、ＦＲＣ５０１がＤ2 ＋Ｗ0 にな
るコンペア・レジスタＡ５１０の値と一致し、一致信号
５２５が出力され、Ｆ．Ｆ５４０は、リセットされてし
まう。
【００１４】従って外部クロック入力周期が短くなり、
コンペア・レジスタＢ５２４の一致信号５２５の周期が
Ｔ0 より短くなると、一致信号５２５によりセットされ
たパルス出力０が必ずしもＴ0 間出力されなくなれため
一致信号５２５の周期は、外部出力パルス幅Ｔ0 よりも
長い必要があった。
コンペア・レジスタＢ５２４の一致信号５２５の周期が
Ｔ0 より短くなると、一致信号５２５によりセットされ
たパルス出力０が必ずしもＴ0 間出力されなくなれため
一致信号５２５の周期は、外部出力パルス幅Ｔ0 よりも
長い必要があった。
【００１５】このように、従来のパルス出力装置は、外
部クロック入力周期が短くなり、イベント・カウンタに
接続されるコンペア・レジスタの一致信号の周期が、外
部出力パルス周期Ｔ0 よりも短くなると、本来外部パル
ス出力としてハイ・レベル“１”を出力し続けたいにも
かかわらず、外部パルス出力が突然リセットされてしま
い、例えば自動車のエンジン燃料噴射制御に使用した場
合には、本来燃料を噴射し続けたい場合にもパルス出力
が突然リセットされてしまうことにより、突然燃料噴射
が得られなくなるなどの誤動作を起こす原因となる。
部クロック入力周期が短くなり、イベント・カウンタに
接続されるコンペア・レジスタの一致信号の周期が、外
部出力パルス周期Ｔ0 よりも短くなると、本来外部パル
ス出力としてハイ・レベル“１”を出力し続けたいにも
かかわらず、外部パルス出力が突然リセットされてしま
い、例えば自動車のエンジン燃料噴射制御に使用した場
合には、本来燃料を噴射し続けたい場合にもパルス出力
が突然リセットされてしまうことにより、突然燃料噴射
が得られなくなるなどの誤動作を起こす原因となる。
【００１６】
【課題を解決するための手段】本発明による処理装置
は、中央処理装置と、前期中央処理装置に非同期に処理
要求をする割り込み要求発生回路と、周辺回路とを有
し、前記周辺回路は、外部クロック入力信号のエッヂ検
出回路と、前記エッヂ検出回路により検出されたクロッ
クによりカウントをおこなうイベント・カウンタと、前
記イベント・カウンタのカウンタ値と比較を行う第一の
コンペア・レジスタと、内部クロックによりカウントさ
れるフリーランニング・カウンタと、前記フリーランニ
ング・カウンタのカウンタ値と比較を行う第二のコンペ
ア・レジスタと、前記第一のコンペア・レジスタからの
一致信号によりセットされ、前記第二のコンペア・レジ
スタへの書き込み信号によりリセットされる第一のフリ
ップ・フロップ回路と、前記第一のコンペア・レジスタ
からの一致信号によりセットされ、前記第一のフリップ
・フロップ回路の出力と前記第二のコンペア・レジスタ
からの一致信号によりリセットを制御される第二のフリ
ップ・フロップ回路とを有している。
は、中央処理装置と、前期中央処理装置に非同期に処理
要求をする割り込み要求発生回路と、周辺回路とを有
し、前記周辺回路は、外部クロック入力信号のエッヂ検
出回路と、前記エッヂ検出回路により検出されたクロッ
クによりカウントをおこなうイベント・カウンタと、前
記イベント・カウンタのカウンタ値と比較を行う第一の
コンペア・レジスタと、内部クロックによりカウントさ
れるフリーランニング・カウンタと、前記フリーランニ
ング・カウンタのカウンタ値と比較を行う第二のコンペ
ア・レジスタと、前記第一のコンペア・レジスタからの
一致信号によりセットされ、前記第二のコンペア・レジ
スタへの書き込み信号によりリセットされる第一のフリ
ップ・フロップ回路と、前記第一のコンペア・レジスタ
からの一致信号によりセットされ、前記第一のフリップ
・フロップ回路の出力と前記第二のコンペア・レジスタ
からの一致信号によりリセットを制御される第二のフリ
ップ・フロップ回路とを有している。
【００１７】
【実施例】以下、図面を用いて本発明の実施例を詳述す
る。
る。
【００１８】まず、図１，図２，図３を用いて本発明の
一実施例を説明する。
一実施例を説明する。
【００１９】図１はパルス発生装置の構成図で、パルス
発生装置１００は、ＣＰＵ１０１、ＩＮＴＣ１０２、周
辺ハードウェア１０３、及び周辺バス１０４より構成さ
れる。
発生装置１００は、ＣＰＵ１０１、ＩＮＴＣ１０２、周
辺ハードウェア１０３、及び周辺バス１０４より構成さ
れる。
【００２０】また、周辺ハードウェア１０３は、ＩＮＴ
Ｃ１０２に対し割り込み信号１０５を出力し、ＩＮＴＣ
１０２は、これら割り込み信号の優先順位判定などを行
って、ＣＰＵ１０１に割り込み要求信号１０６を出力す
る。ＣＰＵ１０１は、割り込み要求信号を受け付ける
と、予め内部、あるいは外部のメモリにプログラムして
おいたプログラムに従い所定の処理を行う。
Ｃ１０２に対し割り込み信号１０５を出力し、ＩＮＴＣ
１０２は、これら割り込み信号の優先順位判定などを行
って、ＣＰＵ１０１に割り込み要求信号１０６を出力す
る。ＣＰＵ１０１は、割り込み要求信号を受け付ける
と、予め内部、あるいは外部のメモリにプログラムして
おいたプログラムに従い所定の処理を行う。
【００２１】図２は、周辺ハードウェア１０３の内部
で、内部カウントクロックφをカウントするＦＲＣ２０
１、ＦＲＣ２０１のカウント値と比較を行うコンペア・
レジスタＡ２１０〜２１ｎと、ＦＲＣ２０１のカウント
値をキャップチャするキャプチャ・レジスタ２２０と、
外部クロック入力バッファ２２１と、入力バッファ２２
１より入力された外部クロック入力信号のエッヂ検出回
路２２２と、エッヂ検出回路２２２により検出された外
部クロックをカウントするイベント・カウンタ２２３
と、イベント・カウンタ２２３のカウンタ値と比較を行
うコンペア・レジスタＢ２２４と、コンペア・レジスタ
Ｂ２２４の一致信号２２５によりセットされ、コンペア
・レジスタＡ２１０〜２１ｎへの書き込み信号、または
ＣＰＵ１０１からのリセット信号ＲＥＳＥＴによりリセ
ットされるＦ．Ｆ２２６と、Ｆ．Ｆ２２６の出力を入力
とするインバータ（以下、ＩＮＶという）２２７とＩＮ
Ｖ２２７の出力と一致信号２３０〜２３ｎとのＡＮＤ論
理積（以下、ＡＮＤという）２６０〜２６ｎと、一致信
号２２５によりセットされ、ＡＮＤ２６０〜２６ｎの出
力によりリセットされるＦ．Ｆ２４０〜２４ｎと、Ｆ．
Ｆ２４０〜２４ｎを入力とする出力バッファ２５０〜２
５ｎより構成される。コンペア・レジスタＢ２２４の一
致信号２２５は、イベント・カウンタ２２３をリセット
すると共に、キャプチャ・レジスタ２２０のキャプチャ
・トリガ信号と、ＩＮＴＣ１０２への割り込み信号とも
なっている。
で、内部カウントクロックφをカウントするＦＲＣ２０
１、ＦＲＣ２０１のカウント値と比較を行うコンペア・
レジスタＡ２１０〜２１ｎと、ＦＲＣ２０１のカウント
値をキャップチャするキャプチャ・レジスタ２２０と、
外部クロック入力バッファ２２１と、入力バッファ２２
１より入力された外部クロック入力信号のエッヂ検出回
路２２２と、エッヂ検出回路２２２により検出された外
部クロックをカウントするイベント・カウンタ２２３
と、イベント・カウンタ２２３のカウンタ値と比較を行
うコンペア・レジスタＢ２２４と、コンペア・レジスタ
Ｂ２２４の一致信号２２５によりセットされ、コンペア
・レジスタＡ２１０〜２１ｎへの書き込み信号、または
ＣＰＵ１０１からのリセット信号ＲＥＳＥＴによりリセ
ットされるＦ．Ｆ２２６と、Ｆ．Ｆ２２６の出力を入力
とするインバータ（以下、ＩＮＶという）２２７とＩＮ
Ｖ２２７の出力と一致信号２３０〜２３ｎとのＡＮＤ論
理積（以下、ＡＮＤという）２６０〜２６ｎと、一致信
号２２５によりセットされ、ＡＮＤ２６０〜２６ｎの出
力によりリセットされるＦ．Ｆ２４０〜２４ｎと、Ｆ．
Ｆ２４０〜２４ｎを入力とする出力バッファ２５０〜２
５ｎより構成される。コンペア・レジスタＢ２２４の一
致信号２２５は、イベント・カウンタ２２３をリセット
すると共に、キャプチャ・レジスタ２２０のキャプチャ
・トリガ信号と、ＩＮＴＣ１０２への割り込み信号とも
なっている。
【００２２】図３のタイミングチャートを参照して出力
バッファ２５０より出力されるパルス出力０を例にとっ
て動作を説明する。
バッファ２５０より出力されるパルス出力０を例にとっ
て動作を説明する。
【００２３】まず、外部クロックが所定数入力され、コ
ンペア・レジスタＢ２２４に予め設定しておいた値とな
り、コンペア・レジスタＢ２２４のカウント値と一致が
起きると、コンペア・レジスタＢ２２４より一致信号２
２５が出力され、Ｆ．Ｆ２４０がセットされてパルス出
力０をハイ・レベル“１”にする。それと同時に、Ｆ．
Ｆ２２６をセットしＩＮＶ２２７の出力をロウ・レベル
“０”にし、ＡＮＤ２６０〜２６ｎの出力をロウ・レベ
ル“０”に固定することにより一致信号２３０〜２３ｎ
によるＦ．Ｆ２４０〜２４ｎのリセットを禁止する。
ンペア・レジスタＢ２２４に予め設定しておいた値とな
り、コンペア・レジスタＢ２２４のカウント値と一致が
起きると、コンペア・レジスタＢ２２４より一致信号２
２５が出力され、Ｆ．Ｆ２４０がセットされてパルス出
力０をハイ・レベル“１”にする。それと同時に、Ｆ．
Ｆ２２６をセットしＩＮＶ２２７の出力をロウ・レベル
“０”にし、ＡＮＤ２６０〜２６ｎの出力をロウ・レベ
ル“０”に固定することにより一致信号２３０〜２３ｎ
によるＦ．Ｆ２４０〜２４ｎのリセットを禁止する。
【００２４】一致信号２２５はまた、キャプチャ・レジ
スタ２２０のキャプチャ・トリガ信号となりその時のＦ
ＲＣ２０１のカウント値Ｄ0 をキャプチャ・レジスタ２
２０に取り込むと共に、イベント・カウンタ２２３のク
リア信号、さらにはＩＮＴＣ１０２への割り込み信号１
０５となる。
スタ２２０のキャプチャ・トリガ信号となりその時のＦ
ＲＣ２０１のカウント値Ｄ0 をキャプチャ・レジスタ２
２０に取り込むと共に、イベント・カウンタ２２３のク
リア信号、さらにはＩＮＴＣ１０２への割り込み信号１
０５となる。
【００２５】ＩＮＴＣ１０２は、割り込み信号１０５が
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。
【００２６】ＣＰＵ１０１は、割り込み要求信号１０７
が入力されると予めプログラムしておいたプログラムに
従い割り込み処理を行う。ここでは、キャプチャ・レジ
スタ２２０の値Ｄ0 に所望のパルス出力幅Ｔ0 に相当す
るＦＲＣ２０１のカウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ
0 をコンペア・レジスタ２１０に書き込み、という処理
を行う。
が入力されると予めプログラムしておいたプログラムに
従い割り込み処理を行う。ここでは、キャプチャ・レジ
スタ２２０の値Ｄ0 に所望のパルス出力幅Ｔ0 に相当す
るＦＲＣ２０１のカウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ
0 をコンペア・レジスタ２１０に書き込み、という処理
を行う。
【００２７】ここで、カウントクロックはφであるの
で、Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数，φ：ＦＲＣ
５０１カウント周波数）という関係が成り立つ。
で、Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数，φ：ＦＲＣ
５０１カウント周波数）という関係が成り立つ。
【００２８】コンペア・レジスタへの書き込み信号によ
りＦ．Ｆ２２６はリセットされ、一致信号２３０〜２３
ｎによるＦ．Ｆ２４０〜２４ｎのリセットを許可する。
りＦ．Ｆ２２６はリセットされ、一致信号２３０〜２３
ｎによるＦ．Ｆ２４０〜２４ｎのリセットを許可する。
【００２９】ＦＲＣ２０１がカウントアップされていき
Ｄ0 ＋Ｗ0 の値になるとコンペア・レジスタＡ２１０の
一致信号２３０が出力される。一致信号２３０は、Ｆ．
Ｆ２４０をリセットしパルス出力０をロウ・レベル
“０”にする。
Ｄ0 ＋Ｗ0 の値になるとコンペア・レジスタＡ２１０の
一致信号２３０が出力される。一致信号２３０は、Ｆ．
Ｆ２４０をリセットしパルス出力０をロウ・レベル
“０”にする。
【００３０】さらに外部クロックが入力されて、イベン
ト・カウンタがカウントされ続け、再びコンペア・レジ
スタ２２４との一致が起こるとＦ・Ｆ２４０及びＦ．Ｆ
２２６はセットされ、パルス出力０は再びハイ・レベル
“１”となると共に一致信号２３０〜２３ｎによるＦ．
Ｆ２４０〜２４ｎのリセットを禁止する。
ト・カウンタがカウントされ続け、再びコンペア・レジ
スタ２２４との一致が起こるとＦ・Ｆ２４０及びＦ．Ｆ
２２６はセットされ、パルス出力０は再びハイ・レベル
“１”となると共に一致信号２３０〜２３ｎによるＦ．
Ｆ２４０〜２４ｎのリセットを禁止する。
【００３１】以後、一致信号２２５の周期が外部出力パ
ルス幅Ｔ0 よりも長い場合には、すなわち図９でＴａ、
Ｔｂに相当する場合には、同様の動作を繰り返すことに
より外部クロック入力に同期したハイ幅Ｔ0 のパルス出
力を得ることが出来る。
ルス幅Ｔ0 よりも長い場合には、すなわち図９でＴａ、
Ｔｂに相当する場合には、同様の動作を繰り返すことに
より外部クロック入力に同期したハイ幅Ｔ0 のパルス出
力を得ることが出来る。
【００３２】また、一致信号２２５の周期が出力パルス
幅Ｔ0 よりも短い場合には、すなわち図９でＴC の期間
では、一致信号２２５により、Ｆ．Ｆ２４０がセットさ
れ、パルス出力０がハイ・レベル“１”になると共に、
Ｆ．Ｆ２２６がセットされ、ＩＮＶ２２７がロウ・レベ
ル“０”となる。一致信号２２５による割り込み処理に
より、コンペア・レジスタＡ２１０の値を更新し、Ｄ2
＋Ｗ0 を書き込むと、Ｆ．Ｆ２２６はリセットされＩＮ
Ｖ２２７はハイ・レベル“１”となり、一致信号２３０
〜２３ｎによるＦ．Ｆ２４０〜２４ｎのリセットが許可
されるが、コンペア・レジスタＡ２１０からの一致信号
２３０が出力される前に再び、一致信号２２５が出力さ
れるために再度Ｆ．Ｆ２２６がセットされ、ＩＮＶ２２
７の出力がロウ・レベル“０”となり、Ｆ．Ｆ２４０〜
２４ｎのリセットが禁止されるため、コンペア・レジス
タＡ２１０（Ｄ2 ＋Ｗ0 ）の一致によるＦ．Ｆ２４０の
リセットは行われず、パルス出力０は、ハイ・レベル
“１”を出力し続ける。
幅Ｔ0 よりも短い場合には、すなわち図９でＴC の期間
では、一致信号２２５により、Ｆ．Ｆ２４０がセットさ
れ、パルス出力０がハイ・レベル“１”になると共に、
Ｆ．Ｆ２２６がセットされ、ＩＮＶ２２７がロウ・レベ
ル“０”となる。一致信号２２５による割り込み処理に
より、コンペア・レジスタＡ２１０の値を更新し、Ｄ2
＋Ｗ0 を書き込むと、Ｆ．Ｆ２２６はリセットされＩＮ
Ｖ２２７はハイ・レベル“１”となり、一致信号２３０
〜２３ｎによるＦ．Ｆ２４０〜２４ｎのリセットが許可
されるが、コンペア・レジスタＡ２１０からの一致信号
２３０が出力される前に再び、一致信号２２５が出力さ
れるために再度Ｆ．Ｆ２２６がセットされ、ＩＮＶ２２
７の出力がロウ・レベル“０”となり、Ｆ．Ｆ２４０〜
２４ｎのリセットが禁止されるため、コンペア・レジス
タＡ２１０（Ｄ2 ＋Ｗ0 ）の一致によるＦ．Ｆ２４０の
リセットは行われず、パルス出力０は、ハイ・レベル
“１”を出力し続ける。
【００３３】従って、外部クロック入力の周期が短くな
って、一致信号２２５の周期がパルス幅Ｔ0 より短くな
っても、パルス出力０〜ｎは突然リセットされることが
ないため誤動作の原因となることがない。
って、一致信号２２５の周期がパルス幅Ｔ0 より短くな
っても、パルス出力０〜ｎは突然リセットされることが
ないため誤動作の原因となることがない。
【００３４】次に、本発明の第２の実施例を図４に示
す。本実施例では、前実施例のＦ．Ｆ２２６、ＩＮＶ２
２７、ＡＮＤ２６０〜２６ｎのかわりに、一致信号２２
５により、セットされ各コンペア・レジスタ２１０〜２
１ｎへの書き込み信号により、それぞれリセットされる
Ｆ．Ｆ４００〜４０ｎと、Ｆ．Ｆ４００〜４０ｎを入力
とするＩＮＶ４１０〜４１ｎ、一致信号２３０〜２３ｎ
とＩＮＶ４１０〜４１ｎとのそれぞれの論理積ＡＮＤ４
２０〜４２ｎにより構成される。なお、図２と同様の番
号のものは、同様の機能を表す。
す。本実施例では、前実施例のＦ．Ｆ２２６、ＩＮＶ２
２７、ＡＮＤ２６０〜２６ｎのかわりに、一致信号２２
５により、セットされ各コンペア・レジスタ２１０〜２
１ｎへの書き込み信号により、それぞれリセットされる
Ｆ．Ｆ４００〜４０ｎと、Ｆ．Ｆ４００〜４０ｎを入力
とするＩＮＶ４１０〜４１ｎ、一致信号２３０〜２３ｎ
とＩＮＶ４１０〜４１ｎとのそれぞれの論理積ＡＮＤ４
２０〜４２ｎにより構成される。なお、図２と同様の番
号のものは、同様の機能を表す。
【００３５】実施例１では、複数のコンペア・レジスタ
Ａ２１０〜２１ｎのどれかひとつでも更新されれば一致
信号２３０〜２３ｎによる、Ｆ．Ｆ２４０〜２４ｎのリ
セットが許可されるが、本実施例では各コンペア・レジ
スタそれぞれへの書き込みが終了しなければ、対応する
パルス出力はリセットされないため、複数のパルス出力
に対しよりきめ細かく、応用範囲の広い制御を行うこと
が出来る。
Ａ２１０〜２１ｎのどれかひとつでも更新されれば一致
信号２３０〜２３ｎによる、Ｆ．Ｆ２４０〜２４ｎのリ
セットが許可されるが、本実施例では各コンペア・レジ
スタそれぞれへの書き込みが終了しなければ、対応する
パルス出力はリセットされないため、複数のパルス出力
に対しよりきめ細かく、応用範囲の広い制御を行うこと
が出来る。
【００３６】本発明の第３の実施例を図５に示す。本実
施例では、第１実施例と比較して、セット・レジスタ７
１０，ＡＮＤ７１０〜７１ｎ，ＡＮＤ論理積の反転信号
（以下ＮＡＮＤ）７２０〜７２ｎ，ＡＮＤ２６０〜２６
ｎの代わりにＡＮＤ７３０〜７３ｎが追加された形で構
成される。図２と同様の番号のものは、同様の機能を表
す。
施例では、第１実施例と比較して、セット・レジスタ７
１０，ＡＮＤ７１０〜７１ｎ，ＡＮＤ論理積の反転信号
（以下ＮＡＮＤ）７２０〜７２ｎ，ＡＮＤ２６０〜２６
ｎの代わりにＡＮＤ７３０〜７３ｎが追加された形で構
成される。図２と同様の番号のものは、同様の機能を表
す。
【００３７】本実施例では、複数のパルス出力に対し図
６に示すようなシーケンシャルにパルス出力を行う場合
について述べる。
６に示すようなシーケンシャルにパルス出力を行う場合
について述べる。
【００３８】セットレジスタ７００の各ビットは各パル
ス出力０〜ｎに対応し、セットレジスタ７００の各ビッ
トとコンペア・レジスタＢ２２４の一致信号２２５との
ＡＮＤ論理積である、ＡＮＤ７１０〜７１ｎはＦ．Ｆ２
４０のセット信号となっている。
ス出力０〜ｎに対応し、セットレジスタ７００の各ビッ
トとコンペア・レジスタＢ２２４の一致信号２２５との
ＡＮＤ論理積である、ＡＮＤ７１０〜７１ｎはＦ．Ｆ２
４０のセット信号となっている。
【００３９】コンペア・レジスタＢ２２４の一致信号２
２５が発生したとき、セットレジスタ７００によりＡＮ
Ｄ７１０〜７１ｎを介し選択されたＦ．Ｆ２４０〜２４
ｎがセットされ、セットレジスタ７００のセットされた
ビットに対応したパルス出力がセットされる。この時セ
ットレジスタ７００のビットのうちセットされていない
ビットに対応したパルス出力はセットされない。従っ
て、セットレジスタ７００の設定値によりＡＮＤ７１０
〜７１ｎを介しＦ．Ｆ２４０〜２４ｎを選択することに
より、任意のパルス出力に対して選択的にセットを行う
ことが出来る。
２５が発生したとき、セットレジスタ７００によりＡＮ
Ｄ７１０〜７１ｎを介し選択されたＦ．Ｆ２４０〜２４
ｎがセットされ、セットレジスタ７００のセットされた
ビットに対応したパルス出力がセットされる。この時セ
ットレジスタ７００のビットのうちセットされていない
ビットに対応したパルス出力はセットされない。従っ
て、セットレジスタ７００の設定値によりＡＮＤ７１０
〜７１ｎを介しＦ．Ｆ２４０〜２４ｎを選択することに
より、任意のパルス出力に対して選択的にセットを行う
ことが出来る。
【００４０】そこでセットレジスタ７００の第ｎビット
をセットしておき、コンペア・レジスタＢ２２４の一致
信号２２５が発生するたびにセットレジスタ７００の内
容を右シフトしていけば、図６に示すようなシーケンシ
ャルパルス出力を得ることが出来る。ここで、図６で
は、簡単のためパルス出力を４本とし、セットレジスタ
７００を４ビットとした場合の例を示した。
をセットしておき、コンペア・レジスタＢ２２４の一致
信号２２５が発生するたびにセットレジスタ７００の内
容を右シフトしていけば、図６に示すようなシーケンシ
ャルパルス出力を得ることが出来る。ここで、図６で
は、簡単のためパルス出力を４本とし、セットレジスタ
７００を４ビットとした場合の例を示した。
【００４１】またセットレジスタ７００の内容をシフト
しなければ、テットレジスタ７００のセットされている
ビットに対応したパルス出力は実施例１の場合と同様の
動作を行う。
しなければ、テットレジスタ７００のセットされている
ビットに対応したパルス出力は実施例１の場合と同様の
動作を行う。
【００４２】図７のタイミングチャートを参照してシー
ケンシャルパルス出力を行った場合の動作について述べ
る。まず、はじめにセットレジスタ７００の第ｎビット
をセットする。外部クロックが所定数入力され、イベン
ト・カウンタ２２３のカウント値がコンペア・レジスタ
Ｂ２２４に予め設定しておいた値となり一致が起きる
と、コンペア・レジスタＢ２２４より一致信号２２５が
出力され、ＡＮＤ７１ｎの出力が“１”となり、Ｆ．Ｆ
２４ｎがセットされてパルス出力ｎをハイ・レベル
“１”にする。それと同時に、Ｆ．Ｆ２２６をセットし
ＮＡＮＤ７２ｎの出力をロウ・レベル“０”にし、ＡＮ
Ｄ７３ｎの出力をロウ・レベル“０”に固定することに
よりこの時点（ＦＲＣ＝Ｄn ＋Ｗ0 ）で一致信号２３ｎ
が出力されてもＦ．Ｆ２４ｎはリセットされない。この
時セットレジスタ７００の第０〜（ｎ−１）ビットは
“０”であるため、ＮＡＮＤ７２０〜７２（ｎ−１）の
出力は“１”となりＡＮＤ７３０〜７３（ｎ−１）が選
択され、一致信号２３０〜２３（ｎ−１）によるＦ．Ｆ
２４０〜２４（ｎ−１）のリセットは許可されている。
ケンシャルパルス出力を行った場合の動作について述べ
る。まず、はじめにセットレジスタ７００の第ｎビット
をセットする。外部クロックが所定数入力され、イベン
ト・カウンタ２２３のカウント値がコンペア・レジスタ
Ｂ２２４に予め設定しておいた値となり一致が起きる
と、コンペア・レジスタＢ２２４より一致信号２２５が
出力され、ＡＮＤ７１ｎの出力が“１”となり、Ｆ．Ｆ
２４ｎがセットされてパルス出力ｎをハイ・レベル
“１”にする。それと同時に、Ｆ．Ｆ２２６をセットし
ＮＡＮＤ７２ｎの出力をロウ・レベル“０”にし、ＡＮ
Ｄ７３ｎの出力をロウ・レベル“０”に固定することに
よりこの時点（ＦＲＣ＝Ｄn ＋Ｗ0 ）で一致信号２３ｎ
が出力されてもＦ．Ｆ２４ｎはリセットされない。この
時セットレジスタ７００の第０〜（ｎ−１）ビットは
“０”であるため、ＮＡＮＤ７２０〜７２（ｎ−１）の
出力は“１”となりＡＮＤ７３０〜７３（ｎ−１）が選
択され、一致信号２３０〜２３（ｎ−１）によるＦ．Ｆ
２４０〜２４（ｎ−１）のリセットは許可されている。
【００４３】一致信号２２５はまたキャプチャ・レジス
タ２２０のキャプチャ・トリガ信号となり、その時のＦ
ＲＣ２０１のカウント値Ｄ0 をキャプチャ・レジスタ２
２０に取り込むと共に、イベント・カウンタのクリア信
号、さらにはＩＮＴＣ１０２への割込み信号１０５とな
る。
タ２２０のキャプチャ・トリガ信号となり、その時のＦ
ＲＣ２０１のカウント値Ｄ0 をキャプチャ・レジスタ２
２０に取り込むと共に、イベント・カウンタのクリア信
号、さらにはＩＮＴＣ１０２への割込み信号１０５とな
る。
【００４４】ＩＮＴＣ１０２は、割り込み信号１０５が
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。
入力されると優先順位等の判断処理を行ったのち、ＣＰ
Ｕ１０１に割り込み要求信号１０６を出力する。
【００４５】ＣＰＵ１０１は、割り込み要求信号１０７
が入力されると予めプログラムしておいたプログラムに
従い割り込み処理を行う。ここでは、キャプチャ・レジ
スタ２２０の値Ｄ0 に所望のパルス出力幅Ｔ0 に相当す
るＦＲＣ２０１のカウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ
0 をセットレジスタ７００のセットされている第ｎビッ
トに対応するパルス出力ｎのリセットタイミングを設定
するコンペア・レジスタ２１ｎに書き込み、その後セッ
トレジスタ７００を右シフトする。
が入力されると予めプログラムしておいたプログラムに
従い割り込み処理を行う。ここでは、キャプチャ・レジ
スタ２２０の値Ｄ0 に所望のパルス出力幅Ｔ0 に相当す
るＦＲＣ２０１のカウント数Ｗ0 を足した値、Ｄ0 ＋Ｗ
0 をセットレジスタ７００のセットされている第ｎビッ
トに対応するパルス出力ｎのリセットタイミングを設定
するコンペア・レジスタ２１ｎに書き込み、その後セッ
トレジスタ７００を右シフトする。
【００４６】ここでカウントクロックはφであるので、
Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数φ：ＦＲＣ５０１
カウント周波数）という関係が成り立つ。
Ｔ0 ＝Ｗ0 ／φ （Ｗ0 ：カウント数φ：ＦＲＣ５０１
カウント周波数）という関係が成り立つ。
【００４７】コンペア・レジスタへの書き込み信号によ
りＦ．Ｆ２２６はリセットされ、ＮＡＮＤ７２ｎの出力
が“１”になるためＡＮＤ７３ｎが選択され、一致信号
２３ｎによるＦ．Ｆ２４ｎのリセットが許可される。
りＦ．Ｆ２２６はリセットされ、ＮＡＮＤ７２ｎの出力
が“１”になるためＡＮＤ７３ｎが選択され、一致信号
２３ｎによるＦ．Ｆ２４ｎのリセットが許可される。
【００４８】次にセットレジスタ７００を右シフトする
が、その前にＦＲＣ２０１がカウントアップされていき
Ｄ0 ＋Ｗ0 の値になり、コンペア・レジスタＡ２１ｎの
一致信号２３ｎが出力されると、一致信号２３ｎはＡＮ
Ｄ７３ｎを介し、Ｆ．Ｆ２４ｎをリセットしパルス出力
ｎをロウ・レベル“０”にする。もし、一致信号２３ｎ
が出力されなければ、パルス出力ｎはハイ・レベル
“１”を出力し続ける。
が、その前にＦＲＣ２０１がカウントアップされていき
Ｄ0 ＋Ｗ0 の値になり、コンペア・レジスタＡ２１ｎの
一致信号２３ｎが出力されると、一致信号２３ｎはＡＮ
Ｄ７３ｎを介し、Ｆ．Ｆ２４ｎをリセットしパルス出力
ｎをロウ・レベル“０”にする。もし、一致信号２３ｎ
が出力されなければ、パルス出力ｎはハイ・レベル
“１”を出力し続ける。
【００４９】次にセットレジスタ７００を右シフトす
る。このときビットｎは０を入れ、セットレジスタ７０
０は第（ｎ−１）ビットがセットされた状態になる。そ
して再び、外部クロックが入力されていき、イベント・
カウンタ２２３のカウント値と、コンペア・レジスタＢ
２２４の一致が起き、一致信号２２５が出力され、Ｆ．
Ｆ２４（ｎ−１）がセットされ、パルス出力（ｎ−１）
がハイ・レベル“１”を出力すると同時に、Ｆ．Ｆ２２
６が再びセットされる。このときセットレジスタ７００
の第ｎビットは、“０”となっているため、ＮＡＮＤ７
２ｎはＦ．Ｆ２２６によらず“１”となり、ＡＮＤ７３
ｎが選択される。従ってこの時まだパルス出力ｎがハイ
・レベル“１”を出力していて、コンペア・レジスタＡ
２１ｎの一致がおこり一致信号２３ｎが出力されれば、
Ｆ．Ｆ２４ｎはリセットされ、パルス出力ｎは、ロウ・
レベル“０”となる。
る。このときビットｎは０を入れ、セットレジスタ７０
０は第（ｎ−１）ビットがセットされた状態になる。そ
して再び、外部クロックが入力されていき、イベント・
カウンタ２２３のカウント値と、コンペア・レジスタＢ
２２４の一致が起き、一致信号２２５が出力され、Ｆ．
Ｆ２４（ｎ−１）がセットされ、パルス出力（ｎ−１）
がハイ・レベル“１”を出力すると同時に、Ｆ．Ｆ２２
６が再びセットされる。このときセットレジスタ７００
の第ｎビットは、“０”となっているため、ＮＡＮＤ７
２ｎはＦ．Ｆ２２６によらず“１”となり、ＡＮＤ７３
ｎが選択される。従ってこの時まだパルス出力ｎがハイ
・レベル“１”を出力していて、コンペア・レジスタＡ
２１ｎの一致がおこり一致信号２３ｎが出力されれば、
Ｆ．Ｆ２４ｎはリセットされ、パルス出力ｎは、ロウ・
レベル“０”となる。
【００５０】なおパルス出力（ｎ−１）についての動作
はパルス出力ｎの場合と同様の動作をおこなうため、特
に図示しない。
はパルス出力ｎの場合と同様の動作をおこなうため、特
に図示しない。
【００５１】従ってこれら動作を繰り返していくことに
より、コンペア・レジスタＢ２２４の一致がおき一致信
号２２５が発生すると、セットレジスタ７００のセット
されているビットに対応したパルス出力がハイ・レベル
“１”を出力し、これらハイ・レベル“１”を出力して
いるパルス出力のリセットタイミングの設定を行わなけ
れば、これらパルス出力がリセットされることがだいな
め、一致信号２２５の発生周期が外部出力パルス幅Ｔ0
よりも長い場合には、実施例１の場合と同様の動作を複
数のパルス出力に対し順次おこなっていき、シーケンシ
ャルパルス出力を得ることが出来る。
より、コンペア・レジスタＢ２２４の一致がおき一致信
号２２５が発生すると、セットレジスタ７００のセット
されているビットに対応したパルス出力がハイ・レベル
“１”を出力し、これらハイ・レベル“１”を出力して
いるパルス出力のリセットタイミングの設定を行わなけ
れば、これらパルス出力がリセットされることがだいな
め、一致信号２２５の発生周期が外部出力パルス幅Ｔ0
よりも長い場合には、実施例１の場合と同様の動作を複
数のパルス出力に対し順次おこなっていき、シーケンシ
ャルパルス出力を得ることが出来る。
【００５２】また、一致信号２２５の発生周期がパルス
出力幅Ｔ0 よみも短くなった場合は、一致信号２２５が
発生した時点でセットレジスタ７００の第７ビットがセ
ットされていてパルス出力ｎがハイ・レベル“１”を出
力していれば、一致信号２２５によりＦ．Ｆ２２６がセ
ットされることにより、ＮＡＮＤ７２ｎがロウ・レベル
“０”となり、再度一致信号２２５による割込み処理に
より、コンペア・レジスタＡ２１ｎの値を更新しＦ．Ｆ
２２６をリセットしない限り、ハイ・レベル“１”を出
力し続け（図７、動作例２）、またセットレジスタ７０
０の第７ビットがリセット“０”されていればＮＡＮＤ
７２ｎが無条件にハイ・レベルとなるためＡＮＤ７３ｎ
が選択され、一致信号２２５の発生によりＦ．Ｆ２２６
がセットされても関係なくパルス出力は所定幅ハイ・レ
ベル“１”を出力したのち、コンペア・レジスタＡ２１
ｎの一致によりＦ．Ｆ２４ｎはリセットされパルス出力
ｎはロウ・レベル“０”となる。（図７動作例１，２）
つまり、シーケンシャルパルス出力の場合、一致信号２
２５の発生周期がパルス出力幅に比べ長くもても、短く
ても、一致信号２２５が出力された時点でセットレジス
タ７００のビットのうちセット“１”されているビット
に対応するパルス出力は、そのパルスのリセットタイミ
ングを一致信号２２５が発生するごとにコンペア・レジ
スタに設定しない限りハイ・レベル“１”を出力し続
け、リセットタイミングの設定後セットレジスタ７００
のシフトにより、セットレジスタ７００のビットがリセ
ット“０”されている状態で一致信号２２５が発生して
も、この一致信号２２５には左右されず所定幅ハイ・レ
ベル“１”を出力したのち、リセットされロウ・レベル
“０”となるため、複数のパルス出力に対し高精度のシ
ーケンシャルパルス制御を行うことが出来る。
出力幅Ｔ0 よみも短くなった場合は、一致信号２２５が
発生した時点でセットレジスタ７００の第７ビットがセ
ットされていてパルス出力ｎがハイ・レベル“１”を出
力していれば、一致信号２２５によりＦ．Ｆ２２６がセ
ットされることにより、ＮＡＮＤ７２ｎがロウ・レベル
“０”となり、再度一致信号２２５による割込み処理に
より、コンペア・レジスタＡ２１ｎの値を更新しＦ．Ｆ
２２６をリセットしない限り、ハイ・レベル“１”を出
力し続け（図７、動作例２）、またセットレジスタ７０
０の第７ビットがリセット“０”されていればＮＡＮＤ
７２ｎが無条件にハイ・レベルとなるためＡＮＤ７３ｎ
が選択され、一致信号２２５の発生によりＦ．Ｆ２２６
がセットされても関係なくパルス出力は所定幅ハイ・レ
ベル“１”を出力したのち、コンペア・レジスタＡ２１
ｎの一致によりＦ．Ｆ２４ｎはリセットされパルス出力
ｎはロウ・レベル“０”となる。（図７動作例１，２）
つまり、シーケンシャルパルス出力の場合、一致信号２
２５の発生周期がパルス出力幅に比べ長くもても、短く
ても、一致信号２２５が出力された時点でセットレジス
タ７００のビットのうちセット“１”されているビット
に対応するパルス出力は、そのパルスのリセットタイミ
ングを一致信号２２５が発生するごとにコンペア・レジ
スタに設定しない限りハイ・レベル“１”を出力し続
け、リセットタイミングの設定後セットレジスタ７００
のシフトにより、セットレジスタ７００のビットがリセ
ット“０”されている状態で一致信号２２５が発生して
も、この一致信号２２５には左右されず所定幅ハイ・レ
ベル“１”を出力したのち、リセットされロウ・レベル
“０”となるため、複数のパルス出力に対し高精度のシ
ーケンシャルパルス制御を行うことが出来る。
【００５３】
【発明の効果】以上述べてきたように、本発明では外部
入力クロックの周期が出力パルス幅より短くなった場合
に、パルス出力のセット信号により、パルス出力のリセ
ットを禁止し、コンペア・レジスタの更新を行うことに
よりパルス出力のリセットを許可することにより、パル
ス出力のセット信号の直後に、コンペア・レジスタの値
が更新される前に、コンペア・レジスタの一致が起こる
ことによるパルス出力の突然のリセットが防止できる。
入力クロックの周期が出力パルス幅より短くなった場合
に、パルス出力のセット信号により、パルス出力のリセ
ットを禁止し、コンペア・レジスタの更新を行うことに
よりパルス出力のリセットを許可することにより、パル
ス出力のセット信号の直後に、コンペア・レジスタの値
が更新される前に、コンペア・レジスタの一致が起こる
ことによるパルス出力の突然のリセットが防止できる。
【図１】パルス発生装置の概略構成図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】第１実施例のタイミング図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】本発明の第３実施例を示す回路図である。
【図６】シーケンシャルパルスの出力例を示すタイミン
グ図である。
グ図である。
【図７】第３実施例のタイミング図である。
【図８】従来例を示す回路図である。
【図９】従来例のタイミング図である。
Claims (2)
- 【請求項１】 中央処理装置と、前記中央処理装置に非
同期に処理要求をする割り込み要求発生回路と、周辺回
路とを有する情報処理装置において、前記周辺回路は、
外部クロック入力信号のカウントをおこなうインベント
・カウンタと、前記イベント・カウンタのカウンタ値と
比較を行う第一のコンペア・レジスタと、内部クロック
によりカウントされるフリーランニング・カウンタと、
前記フリーランニング・カウンタのカウンタ値と比較を
行う第二のコンペア・レジスタと、前記第一のコンペア
・レジスタからの一致信号によりセットされ、前記第二
のコンペア・レジスタへの書き込み信号によりリセット
される第一のフリップ・フロップ回路と、前記第一のコ
ンペア・レジスタからの一致信号によりセットされ、前
記第一のフリップ・フロップ回路の出力と前記第二のコ
ンペア・レジスタからの一致信号とによりリセットを制
御される第二のフリップ・フロップ回路とを有すること
を特徴とする情報処理装置。 - 【請求項２】 請求項１の情報処理装置において、複数
の前記第二のフリップ・フロップ回路と、複数の前記第
二のフリップ・フロップ回路から所定のフリップ・フロ
ップを選択する選択手段とを有し、前記第一のコンペア
・レジスタからの前記イベント・カウンタとの一致信号
により前記選択手段により選択された前記第二のフリッ
プ・フロップがセットされることを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021773A JP2600502B2 (ja) | 1990-03-28 | 1991-02-15 | 情報処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-79214 | 1990-03-28 | ||
| JP7921490 | 1990-03-28 | ||
| JP3021773A JP2600502B2 (ja) | 1990-03-28 | 1991-02-15 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211832A JPH04211832A (ja) | 1992-08-03 |
| JP2600502B2 true JP2600502B2 (ja) | 1997-04-16 |
Family
ID=26358875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021773A Expired - Fee Related JP2600502B2 (ja) | 1990-03-28 | 1991-02-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600502B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0972238A (ja) * | 1995-09-06 | 1997-03-18 | Mitsubishi Electric Corp | タイマ装置 |
-
1991
- 1991-02-15 JP JP3021773A patent/JP2600502B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211832A (ja) | 1992-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4719593A (en) | Apparatus for generating digital timing waveforms | |
| US6330197B1 (en) | System for linearizing a programmable delay circuit | |
| US4985640A (en) | Apparatus for generating computer clock pulses | |
| JP3312648B2 (ja) | パルス信号発生装置及びパルス信号発生方法 | |
| JP2600502B2 (ja) | 情報処理装置 | |
| US5377347A (en) | Data processor for generating pulse signal in response to external clock including flipflop | |
| JP3479389B2 (ja) | データ処理システム及び半導体集積回路 | |
| JP3534457B2 (ja) | 信号発生装置 | |
| EP0903650B1 (en) | Timer device comprising a timer counter, a register and a coincidence detecting circuit, and method for controlling an output terminal using such timer device | |
| JP2001339281A (ja) | 半導体装置 | |
| JP2773546B2 (ja) | パルス発生回路 | |
| JP2001332088A (ja) | ワンショット信号発生回路 | |
| JPH0736512B2 (ja) | パルス出力装置 | |
| US6275416B1 (en) | Pulse generator circuit, particularly for non-volatile memories | |
| JPH09105777A (ja) | レーザ測距器用高速データレジスタ | |
| SU746515A1 (ru) | Устройство дл управлени полупроводниковой пам тью | |
| JP3011498B2 (ja) | クロック生成回路 | |
| SU736178A1 (ru) | Устройство дл сохранени информации в пам ти при отключении питани | |
| JP2643609B2 (ja) | 割り込み制御装置 | |
| JP2723741B2 (ja) | 半導体集積回路のクロック発生回路 | |
| JPS6398213A (ja) | パワ−オンリセツト回路 | |
| JPS63169813A (ja) | パルス発生回路 | |
| JPS60230244A (ja) | デジタル・パタ−ン発生器 | |
| JP2003347905A (ja) | プログラマブル・デジタル信号発生回路 | |
| JPH04284169A (ja) | エンジンの制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961119 |
|
| LAPS | Cancellation because of no payment of annual fees |