JP2003347905A - プログラマブル・デジタル信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のデジタル信号発生回路は、所望の出力
信号を得るために組合せ回路を用いており、異なる出力
信号を複数得るためには、それぞれに異なる組合せ回路
を要した。 【解決手段】 セットリセット回路１３は、セット信号
１２４によりタイミング信号１１４をセットし、リセッ
ト信号１２５によりタイミング信号１１４をリセットす
る。パターンカウント回路１４は、リセット信号１０１
がアクティブの間初期化され、タイミング信号１１４が
アクティブの間カウント動作が行われ、その値をアドレ
ス信号１２６として出力する。記憶回路１６は、アドレ
ス信号１２６に応じてパターン信号１１６を出力する。
パターン発生回路４は、アドレス信号１２６が加算され
るたびに、このアドレスに対応するパターン１１６信号
を出力する。パターン信号１１６はゲート回路５へと入
力され、タイミング信号１１４がアクティブの間パター
ン出力信号１１８として出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号を任意
の計数値で計数して分周信号を得たり、その計数値に応
じた遅延信号を得るためのデジタル信号発生回路に関
し、特に出力パターン信号を任意に発生させるためのプ
ログラマブル・デジタル信号発生回路に関する。

【０００２】

【従来の技術】従来のデジタル信号発生回路につき、図
６を参照して説明する。

【０００３】タイミングカウント回路２６には、リセッ
ト信号１０１、クロック信号１０２、トリガ信号１０３
が入力される。タイミングカウント回路２６は、リセッ
ト信号１０１がアクティブになると初期化される。また
タイミングカウント回路２６は、トリガ信号１０３がア
クティブになると、初期化された後にクロック信号１０
２によるカウント動作が開始され、トリガ信号１０３が
次にアクティブになるまでは初期化されずにカウント動
作が継続され、カウントデータ１３４が出力される。

【０００４】組み合わせ回路２７は、タイミングカウン
ト回路２７から出力されるカウントデータ１３４を入力
し、一意のタイミングで一意のパターンを生成し、出力
信号１３５として外部に出力する。また組み合わせ回路
２８は、タイミングカウント回路２６から出力されるカ
ウントデータ１３４を入力信号とし、一意のタイミング
で一意のパターンを生成し、出力信号１３６として外部
に出力する。

【０００５】

【発明が解決しようとする課題】従来のデジタル信号発
生回路は、所望の出力信号を得るために、組み合わせ回
路を用いて構成されており、異なる出力信号を複数得る
ためには、それぞれに異なる組み合わせ回路が必要とさ
れていた。また、さらに新たな出力信号の異なるデジタ
ル信号発生回路を必要とするような場合には、改めて構
成し直さなければならなかった。

【０００６】本発明の目的は、出力信号の出力タイミン
グや、そのパターンを内部に備えた記憶回路の記憶内容
を更新することにより、プログラマブルに変更すること
が可能なデジタル信号発生回路を実現することにある。

【０００７】

【課題を解決するための手段】以上の課題を考慮して、
本発明のプログラマブル・デジタル信号発生回路は、リ
セット信号によって初期化され、トリガ信号によって初
期化された後にカウント動作が開始され、前記トリガ信
号が次にアクティブになるまでカウント動作を継続しカ
ウントデータを出力するタイミングカウント回路と、あ
らかじめ定められたスタートおよびストップタイミング
からなるタイミングデータを複数組記憶し、イネーブル
信号により前記タイミングデータを初期値として読み出
し、前記カウントデータが前記読み出されたタイミング
データと一致するごとに、次のタイミングデータに更新
して出力する、要求されるパターン出力数と同数のタイ
ミング発生回路と、 前記リセット信号により初期化さ
れ、前記タイミング信号を累積加算してアドレス信号を
生成し、前記累積加算されたアドレス信号に応じて予め
格納されたパターン信号を発生するパターン発生回路
と、前記パターン信号を前記タイミングデータのスター
トタイミングおよびストップタイミングで出力許可す
る、要求されるパターン出力数と同数のゲート回路とに
より構成されることを特徴としている。

【０００８】

【発明の実施の形態】以下、本発明のプログラマブル・
デジタル信号発生回路の実施形態につき、図面を参照し
て説明する。

【０００９】このプログラマブル・デジタル信号発生回
路は、タイミングカウント回路１と、パターン発生回路
４と、プログラマブル・デジタル信号発生回路の出力信
号数ｎと同じ数のタイミング発生回路２−１〜２−ｎ
と、ゲート回路３−１〜３−ｎで構成される。入力信号
は、リセット信号１０１、クロック信号１０２、トリガ
信号１０３の３入力で構成される。

【００１０】タイミングカウント回路１は、従来技術と
同様に、リセット信号１０１がアクティブになると初期
化される。また、トリガ信号１０３がアクティブになる
と、初期化された後にクロック信号１０２によるカウン
ト動作が開始され、トリガ信号１０３が次にアクティブ
になるまでは初期化されずにカウント動作が継続され、
カウントデータ１０４が出力される。

【００１１】続いてタイミング発生回路２および３の詳
細な構成について図２を参照して説明する。なお今後
は、説明文の冗長化を避けるために、このタイミング発
生回路２と３のように「対称な構成で、入出力信号など
が一部異なる二つの装置」については、対称装置とこれ
に対応する信号の符号を中かっこで付記することとす
る。

【００１２】タイミング発生回路２（３）は、複数のス
タートタイミングを記憶するスタートタイミングデータ
記憶回路７と、複数のストップタイミングを記憶するス
トップタイミングデータ記憶回路８と、カウントデータ
１０４とスタートタイミング設定信号１２０の一致を検
出する第１の一致検出回路９と、カウントデータ１０４
とストップタイミング設定信号１２１の一致を検出する
第２の一致検出回路１０と、割り込み信号１１０（１１
２）を入力する第１の論理和回路１１と、割り込み信号
１１１（１１３）を検出する第２の論理和回路１２と、
セット信号１２４およびリセット信号１２５を入力し、
タイミング信号１１４（１１５）を出力するセットリセ
ット回路１３で構成される。

【００１３】続いてパターン発生回路４の詳細な構成に
ついて図３を参照して説明する。パターン発生回路４
は、リセット信号１０１、クロック信号１０２、トリガ
信号１０３、およびタイミング信号１１４を入力し、出
力するパターンをカウントするパターンカウント回路１
４と、リセット信号１０１、クロック信号１０２、トリ
ガ信号１０３、およびタイミング信号１１５を入力し、
出力するパターンをカウントするパターンカウント回路
１５と、これら各々に対応して発生するパターンを記憶
する記憶回路１６および１７で構成される。

【００１４】さらに、スタートタイミングデータ記憶回
路７とストップタイミングデータ記憶回路８の詳細な構
成については図４を用いて説明する。スタートタイミン
グデータ記憶回路７（８）は、イネーブル信号１０６
（１０７）と、一致信号１２２を入力し、カウントイネ
ーブル信号１２８を出力する第３の論理和回路１８と、
クロック信号１０２を入力してその反転信号を反転クロ
ック信号１２９として出力する否定回路１９と、カウン
トイネーブル信号１２８と反転クロック信号１２９を入
力して、カウントイネーブル信号１２８がアクティブの
時には反転クロック信号１２９をカウント信号１３０と
して出力する第１の論理積回路２０と、リセット信号１
０１とカウント信号１３０を入力してリセット信号１０
１がアクティブの時に初期化され、そうでない時にはカ
ウント信号１３０によりカウント動作を行ってアドレス
信号１３１を出力するカウント回路２１と、タイミング
データ１０５とアドレス信号１３１を入力して設定デー
タ１２０（１２１）を出力する記憶回路２２で構成され
る。一致回路９および一致回路１０は、さらに図５に示
す通り、排他的否定論理和回路２３および２４と、第２
の論理積回路２５とで構成されている。

【００１５】続いて、本発明の実施形態の動作につき、
図面を参照して詳細に説明する。図１に示すように、タ
イミングカウント回路１は本発明のプログラマブル・デ
ジタル信号発生回路の基本タイミングを生成する。

【００１６】まず、タイミングカウント回路１は、リセ
ット信号１０１により初期化される。その後トリガ信号
１０３が１クロックの間アクティブ（例えば“１”）に
なると初期化され、クロック信号１０２によりカウント
動作が開始される。カウント動作が継続し、再びトリガ
信号１０３がアクティブになると、タイミングカウント
回路１は再び初期化される。すなわち、タイミングカウ
ント回路１は、トリガ信号１０３が入力されるたびに初
期化される。タイミングカウント回路１はカウント値を
カウントデータ１０４として出力する。

【００１７】次に図２、図４を参照してタイミング発生
回路２（３）の動作について詳細に説明する。タイミン
グ発生回路２（３）は、カウントデータ１０４と、タイ
ミングデータ１０５と、リセット信号１０１と、クロッ
ク信号１０２と、イネーブル信号１０６および１０７
（１０８および１０９）と、割込み信号１１０および１
１１（１１２および１１３）が入力される。

【００１８】図４はタイミング発生回路２（３）内のス
タートタイミングデータ記憶回路７、あるいはストップ
タイミングデータ記憶回路８の構成を示す。スタートタ
イミングデータ記憶回路７内の第３の論理和回路１８に
は、タイミングデータ１０５を記憶回路２２にロードす
るときに用いるイネーブル信号１０６（１０７）と一致
信号１２２が入力される。そして、イネーブル信号１０
６（１０７）と一致信号１２２のいずれか一方がアクテ
ィブになった際、その信号をカウントイネーブル信号１
２８として出力する。否定回路１９は、クロック信号１
０２を反転させ、反転クロック信号１２９として出力す
る。論理積回路２０は、カウントイネーブル信号１２８
がアクティブの時に、反転クロック信号１２９をカウン
ト信号１３０として出力する。

【００１９】カウント回路２１はリセット信号１０１に
より初期化され、カウント信号１３０がアクティブにな
るたびにカウント動作を行い、そのカウント値をアドレ
ス信号１３１として出力する。

【００２０】スタートタイミングデータ記憶回路７（ス
トップタイミングデータ記憶回路８）内の記憶回路２２
は、タイミングデータ１０５を記憶する回路であり、タ
イミングデータ１０５とアドレス信号１３１を入力し、
アドレス信号１３１がインクリメントされるたびに、そ
のアドレスに記憶されたデータをスタートタイミング設
定信号１２０（ストップタイミング設定信号１２１）と
して出力する。

【００２１】スタートタイミング設定信号１２０（スト
ップタイミング設定信号１２１）およびカウントデータ
１０４は、一致検出回路９（１０）に入力される。一致
検出回路９（１０）では、スタートタイミング設定信号
（１２０）とカウントデータ１０４が一致しているか否
かにつき判定が行われ、一致しているときに一致信号１
２２（１２３）を出力する。

【００２２】図５は一致検出回路９の内部構成を示す。
否定排他的論理和回路２３は、カウントデータ１０４と
スタートタイミング設定信号１２０（ストップタイミン
グ設定信号１２１）の最上位ビットを入力し、その否定
排他的論理和をビット一致信号１３２として出力する。
これに対して否定排他的論理和回路２４は、カウントデ
ータ１０４とスタートタイミング設定信号１２０（スト
ップタイミング設定信号１２１）の最下位ビットを入力
し、その否定排他的論理和をビット一致信号１３３とし
て出力する。最上位ビットと最下位ビットの間のビット
についても同様に否定排他的論理和をとる。論理積回路
２５は、否定排他的論理和回路２３から否定排他的論理
和回路２４までの信号を入力し、その論理積をとって、
一致信号１２２（１２３）を出力する。この一致信号１
２２（１２３）は、スタートタイミングデータ記憶回路
７（ストップタイミングデータ記憶回路８）にフィード
バックされる。

【００２３】スタートタイミングデータ記憶回路７（ス
トップタイミング記憶回路８）は、一致信号１２２（１
２３）がアクティブになるたび、すなわちカウントデー
タ１０４と設定データ１２０（１２１）が一致するたび
に、次のデータを出力する。

【００２４】第一の論理和回路１１は、通常は一致信号
１２２をそのまま出力しているが、割込み信号１１０が
アクティブになると、これをセット信号１２４として出
力する。第二の論理和回路１２も同様に、通常は一致信
号１２３をそのまま出力しているが、割込み信号１１１
がアクティブになると、これをリセット信号１２５とし
て出力する。

【００２５】タイミング発生回路２（３）内のセットリ
セット回路１３は、セット信号１２４とリセット信号１
２５を入力して、タイミング信号１１４（１１５）を出
力する。このセットリセット回路１３は、セット信号１
２４がアクティブになるとタイミング信号１１４（１１
５）をセットし、リセット信号１２５がアクティブにな
るとタイミング信号１１４（１１５）をリセットする。

【００２６】次に、パターン発生回路４の動作につい
て、図３を参照して説明する。

【００２７】パターン発生回路４内のパターンカウント
回路１４（１５）は、リセット信号１０１と、クロック
信号１０２と、トリガ信号１０３と、タイミング信号１
１４（１１５）が入力され、アドレス信号１２６（１２
７）を出力する。このパターンカウント回路１４（１
５）は、リセット信号１０１がアクティブになると初期
化され、タイミング信号１１４（１１５）がアクティブ
の間、カウント動作が行われ、そのカウント値をアドレ
ス信号１２６（１２７）として出力する。

【００２８】記憶回路１６（１７）は、アドレス信号１
２６（１２７）が入力され、パターン信号１１６（１１
７）を出力する。そしてアドレス信号１２６（１２７）
がインクリメントされるたびに、そのアドレスに対応す
るパターンデータをパターン信号１１６（１１７）とし
て出力する。

【００２９】パターン信号１１６（１１７）は、ゲート
回路５（６）へと入力され、タイミング信号１１４（１
１５）がアクティブになるごとにパターン出力信号１１
８（１１９）として出力される。

【００３０】

【発明の効果】以上説明してきたように、本発明のプロ
グラマブル・デジタル信号発生回路は、初期設定時に、
内部に備えた記憶回路に、パターンをいつ発生するかの
情報、すなわちパターン発生タイミング情報と、そのパ
ターンの内容を記憶しておくことにより、任意のタイミ
ングで任意のパターンを発生することが可能となる。

【図面の簡単な説明】

【図１】 本発明のプログラマブル・デジタル回路信号
発生回路の全体的な構成を示すブロック図である。

【図２】 タイミング信号発生回路の構成を示すブロッ
ク図である。

【図３】 パターン信号発生回路の構成を示すブロック
図である。

【図４】 タイミング信号発生回路内の、（スタートあ
るいはストップ）タイミングデータ記憶回路の構成を示
すブロック図である。

【図５】 タイミング信号発生回路内の、一致検出回路
の構成を示すブロック図である。

【図６】 従来のデジタル信号発生回路の構成を示すブ
ロック図である。

【符号の説明】

１ タイミングカウント回路 ２ タイミング発生回路 ３ タイミング発生回路 ４ パターン発生回路 ５ ゲート回路 ６ ゲート回路 ７ スタートタイミングデータ記憶回路 ８ ストップタイミングデータ記憶回路 ９ 第１の一致検出回路 １０ 第２の一致検出回路 １１ 第１の論理和回路 １２ 第２の論理和回路 １３ セットリセット回路 １４ パターンカウント回路 １５ パターンカウント回路 １６ 記憶回路 １７ 記憶回路 １８ 第３の論理和回路 １９ 否定回路 ２０ 第１の論理積回路 ２１ カウント回路 ２２ 記憶回路 ２３ 排他的否定論理和回路 ２４ 排他的否定論理和回路 ２５ 第２の論理積回路 ２６ タイミングカウント回路 ２７ 組合せ回路 ２８ 組合せ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】リセット信号によって初期化され、トリガ
   信号によって初期化された後にカウント動作が開始さ
   れ、前記トリガ信号が次にアクティブになるまでカウン
   ト動作を継続しカウントデータを出力するタイミングカ
   ウント回路と、 あらかじめ定められたスタートおよびストップタイミン
   グからなるタイミングデータを複数組記憶し、イネーブ
   ル信号により前記タイミングデータを初期値として読み
   出し、前記カウントデータが前記読み出されたタイミン
   グデータと一致するごとに、次のタイミングデータに更
   新して出力する、要求されるパターン出力数と同数のタ
   イミング発生回路と、 前記リセット信号により初期化され、前記タイミング信
   号を累積加算してアドレス信号を生成し、前記累積加算
   されたアドレス信号に応じて予め格納されたパターン信
   号を発生するパターン発生回路と、 前記パターン信号を前記タイミングデータのスタートタ
   イミングおよびストップタイミングで出力許可する、要
   求されるパターン出力数と同数のゲート回路とにより構
   成されたことを特徴とするプログラマブル・デジタル信
   号発生回路。