JP2005027232A

JP2005027232A - Ａｄ変換回路及び固体撮像装置

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Publication number: JP2005027232A
Application number: JP2003270661A
Authority: JP
Inventors: Tadashi Sugiki; 忠杉木
Original assignee: Individual
Current assignee: Individual
Priority date: 2003-07-03
Filing date: 2003-07-03
Publication date: 2005-01-27

Abstract

【課題】高分解能で低雑音の雑音除去機能を有したＡＤ変換器を実現する。
【解決手段】クランプ手段１０２で無信号レベルの入力変動を除去し、増幅器１０４の出力電圧をサンプルホールド手段１０６に記憶する。階段波の基準信号が入力信号レベルを超えたところで増幅器１０７が反転する。このタイミングにより上位のディジタル値を決定し、サンプルホールド手段１０６に増幅器１０３の出力電圧を記憶させる。次に、基準信号を前記階段波のステップ電圧の振幅で変化させる。基準信号の電圧変化が増幅器１０３で増幅され、サンプルホールド手段１０６の保持電圧を超えた時に、増幅器１０７の出力が反転し、下位のディジタル値を決定する。上位と下位のディジタル値からＡＤ変換値を合成する。高分解能でも電圧比較回数を減少でき、アナログ信号帯域幅を狭くできるため低雑音にできる。
【選択図】図１

Description

この発明は、例えば固体撮像素子からの出力信号のように、変動する直流成分に多重された信号成分を正確に導出するＡＤ変換回路及び撮像装置に関するものである。

近年、撮像素子として、ＣＭＯＳイメージセンサが注目を浴びている。これは、雑音低減回路を同一チップ上に搭載することでＣＣＤ撮像素子と同程度の感度が実現できるうえ、低電圧動作・低消費電力であり、ＡＤ変換器等の撮像素子周辺回路の搭載が容易という点から注目されている。中でも、ＡＤ変換器の搭載は、カメラ設計技術の中でも難しい高ＳＮ比のアナログ回路の設計がカメラ設計者に必要なくなるという点で意味深く、最も注目されている。

ＡＤ変換器の搭載手法の１つとして、列並列型がある。これは、画素列毎にＡＤ変換器を有することで、信号検出とＡＤ変換に要する時間を画素周期から行周期にまで延ばすことが可能となる。ＡＤ変換器の雑音帯域幅を低下させ、信号ＳＮ比を向上させることができるという特徴を有している。例えば，ハイビジョン用の２００万画素の撮像素子の場合には、１画素の周期は１３．４７ｎsに対し、行周期は２６．９４μsと２，２００倍の開きがある。この行周期のほとんどをＡＤ変換に使い、画素からの信号検出に２％しか使用しないとしても、電荷電圧変換器の出す白色雑音を４４画素分の時間で平均化して捕らえることができ、雑音量は信号を平均化する時間の平方根に反比例するため、雑音量を約１／７と大幅に低減することができ、カメラ感度を向上できる。

列並列型には画素列毎のＡＤ変換器の変換特製にばらつきがあると、縦線状の固定パターン雑音が発生するという欠点があった。この欠点を解消する従来技術としては、図１０に示すように、ＡＤ変換器の電圧比較器に使う増幅器１００７の閾値電圧ばらつきと入力信号１００１に含まれる低周波雑音を増幅器の自己クランプ動作により相殺し、それぞれの入力信号と共通の基準電圧波形とを比較して電圧比較器１００７の出力が反転するタイミングでディジタル値を決定するものがある。このため、たとえ電圧比較器１００７の閾値電圧や増幅率にばらつきがあってもＡＤ変換器の変換利得ばらつきは発生せず、縦線状の固定パターン雑音の発生しないＳＮ比の良好なＡＤ変換器となる。

しかしながら、従来のＡＤ変換器では、入力信号成分と基準電圧を１階調ずつ順次比較するため、出力ディジタル値の階調数の回数の電圧比較が必要となる。つまり、ｎビットのディジタル値を決定するためには２^ｎ回の電圧比較が必要となる。例えば、８ビットのディジタル値に対しては２５６回の電圧比較で決定できるが、１２ビットのディジタル値を得るためには４，０９６回、１６ビットのディジタル値に対しては６５，５３６回の電圧比較が必要となる。１２ビット以上のディジタル値を得るための比較回数は画素周期と水平周期の比より大きく、画素周期に対応する周波数よりも高い周波数のクロックが必要となる問題ばかりでなく、広帯域幅の反転増幅器が必要となり、結果として雑音帯域幅も増えるため雑音が増加するという問題点があった。
特開平９−２４７４９４号公報

解決しようとする問題点は、従来のＡＤ変換器で高分解能にするには、入力信号成分と基準信号を比較する回数を増やさねばならず、そのため１回あたりの比較にかけられる時間が短くなり、広帯域のアナログ系が必要とされ、雑音量が増加するという点である。

上記課題を解決するために、この発明に係るＡＤ変換回路では、入力信号成分と基準信号の比較をする電圧比較器を、前記２つの信号電圧差を増幅するクランプ機能を有した第１の増幅器と、その出力をサンプルホールドする第１のサンプルホールド手段と、第１の増幅器の出力電圧とサンプルホールド手段の出力電圧との電位差を増幅する第２の増幅器の２段構成にする。

まず、入力端子に無信号レベルが与えられている時に第１の増幅器のクランプ手段で第１の増幅器の入力電圧を同じにするとともに、第１の増幅器の出力電圧を第１のサンプルホールド回路にサンプルし、ホールドする。第１のクランプ手段の動作停止後、入力端子に信号レベルを与え、基準信号として階段波形を与える。階段波形のレベルが入力信号レベルを超えたところで第２の増幅器が反転する。このタイミングにより上位のディジタル値を決定するとともに、第１のサンプルホールド手段に第１の増幅器の出力電圧をサンプルホールドする。

次に、第１の増幅器のクランプ手段で第１の増幅器の入力電圧を同じにした後に、基準信号のみを変化させる。基準信号の電圧変化が第１の増幅器で増幅され、第１のサンプルホールド手段にホールドされている電圧と同じになったときに、第２の差動増幅器の出力が反転する。このタイミングに応じて下位のディジタル値を決定し上位のディジタル値と合成することで、変換されたデジタル信号が得られる。

上位のディジタル値を決定する際の階段波形がＫ段、下位のディジタル値を決定する際の階段波形がＬ段とすると、（Ｋ×Ｌ）諧調のディジタル値を（Ｋ＋Ｌ）回の電圧比較で得ることができる。上位のディジタル値を決定した際の残差電圧を増幅した増幅器と同じ増幅器で下位の上位のディジタル値を決定する際の基準電圧を増幅するため、増幅器の利得が影響を与えないという特徴がある。

また、第１の増幅器の出力と第１のサンプルホールド手段の入力の間に第２のクランプ手段を設け、第２のクランプ手段の出力をサンプルホールドし第２のクランプ手段のクランプ電圧とする第２のサンプルホールド手段を設け、第１のサンプルホールド手段にホールドされた電圧に漸近的に近似することで、さらに下位のディジタル値を得ることも可能であり、（Ｋ×Ｌ×…×Ｍ）諧調のディジタル値を（Ｋ＋Ｌ＋…＋Ｍ）回の電圧比較で得ることができ、相対的にさらに少ない比較回数で得られるという特徴がある。

以上説明したようにこの発明によれば、雑音除去機能のあるＡＤ変換器の電圧比較回数を少なくすることができ、このため１回当たりの比較時間が長くとれアナログ信号処理回路の帯域幅を狭くでき、結果として雑音量を低下できる。

本発明では、入力信号成分を基準階段波と比較して上位のディジタル値を決定するとともに、その時の残差電圧情報を保持し、残差電圧情報から下位のディジタル値を決定し、上位下位のディジタル値を合成してＡＤ変換値を求めることを最も主要な特徴とする。

図１はこの発明の第一の実施例に係るＡＤ変換回路のブロック図である。入力端子１０１には、固体撮像素子からの読み出し信号（撮像信号）Ｖｉｎが供給される。この入力端子１０１から入力された信号は、クランプ回路１０２を介して差動増幅器１０４に入力される。クランプ回路１０２は、制御信号ＣＰが高レベルのタイミングで出力電圧を基準電圧発生器１０３と同じ電圧に設定し、その他のタイミングでは入力電圧変化と同じ変化の電圧出力Ｖｉｎ’を差動増幅器１０４に出力する。差動増幅器１０４のもう一方の入力は、基準電圧発生器１０３の出力信号が入力されている。したがって、制御信号ＣＰが高レベルのタイミングからの入力信号と基準電圧のそれぞれの変化の差電圧を増幅した電圧Ｖａ１が差動増幅器１０４から出力される。

差動増幅器１０４の出力Ｖａ１は、サンプルホールド回路１０６に入力され、ＯＲ回路１０５の出力が高レベルの期間にサンプルし、低レベルの期間は電圧をホールドした信号電圧Ｖｓｈを差動増幅器１０７に出力する。電圧比較器１０７は、差動増幅器１０４の出力Ｖａ１がサンプルホールドされた電圧Ｖｓｈより高い場合に高レベル、低い場合に低レベルを出力する。この差動増幅器１０７の出力は論理回路により、タイミング発生回路１１７が発生する制御パルスに従って処理することで、ＡＤ変換されたディジタル値を出力端子１１９から出力する。タイミング発生回路１１７は、動作に必要な各種パルスを発生し、各部に供給する。

以下、図２のタイミング図を用いて、ＡＤ変換の動作について説明する。撮像素子からの入力信号Ｖｉｎは、信号期間の前に毎回変動する基準レベルＶｒが入力される。クランプ回路１０２でクランプパルスＣＰの高レベル期間でクランプして、基準信号発生器１０３の出力信号Ｖｒｅｆと同一電位にした信号Ｖｉｎ’が出力される。同一の入力信号電圧となった差動増幅器１０４の出力電圧Ｖａ１は、サンプルホールド回路１０６でサンプリングしてホールドされる。また、STパルスによりＳＲフリップフロップ１１０はリセットされ、ＳＲフリップフロップ１１２はセットされる。

上位のディジタル値を決定するための第１のＡＤ変換期間においては、基準レベルＶｒに本来の信号出力Ｖｓｉｇが重畳されて入力される。クランプ回路１０２の出力Ｖｉｎ’はクランプされているため、差動増幅器１０４はクランプ後に発生した入力信号の電圧変化すなわち本来の信号出力Ｖｓｉｇと基準電圧Ｖｒｅｆの電圧変化の差を増幅する。基準電圧発生器１０３からは、ステップ電圧Ｖｓｔｅｐのｎ段の階段波が基準電圧Ｖｒｅｆとして出力される。階段波のｉ段で信号出力Ｖｓｉｇを超えた時に、差動増幅器１０４の出力電圧Ｖａ１はサンプルホールド回路１０６の出力電圧Ｖｓｈを超えるため、電圧比較器１０７が高レベルを出力する。

電圧比較器１０７の高レベル出力はＯＲ回路１０８を経由して、ＡＮＤ回路１０９に与えられると、クロック信号ＣＫ１がＳＲフリップフロップ１１０のセット入力に与えられるようになり、ＳＲフリップフロップ１１０はセットされる。これにより、ＡＮＤ回路１１１を経由して、クロック信号ＣＫ２がＳＲフリップフロップ１１２のリセット入力に与えられるようになり、ＳＲフリップフロップ１１２がクロック信号ＣＫ２に同期してリセットされる。したがって、ＡＮＤ回路１１３からは、基準電圧Ｖｒｅｆの電圧変化が信号電圧成分Ｖｓｉｇ以上になった直後のＣＫ１からＣＫ２のタイミングで高レベルとなるパルスＧＰが出力される。

第１のＡＤ変換期間では、タイミング発生回路１１７から高レベルのＨＩパルスと低レベルのＬＯパルスが出力されているため、ＧＰ信号はＡＮＤ回路１１４−１から上位ディジタル値決定信号ＧＨが出力される。タイミング発生回路１１７から出力される基準電圧発生器１０３の階段波と同期したディジタル値ＣＮＴが、データラッチ１１５−１にラッチされＡＤ変換の上位ディジタル値の（ｉ−１）が決定される。

また、上位ディジタル値決定信号ＧＨはＯＲ回路１０５にも接続されているため、差動増幅器１０４の出力Ｖａ１をサンプルホールド回路１０６でサンプルし保持する。これにより、サンプルホールド回路１０６の出力電圧は、ＶｒｅｆとＶｉｎ’の差電圧（ｉ × Ｖｓｔｅｐ − Ｖｓｉｇ）を差動増幅器１０４が増幅した電圧となる。

信号電圧Ｖｓｉｇが基準電圧発生器１０３の発生する階段波の振幅以上の場合には、電圧比較器１０７の出力は高レベルとならないが、この場合には変換されたディジタル値が最大値になるのが望ましく、このためにＯＲ回路１０８が設けられている。ＯＲ回路１０８には、第１のＡＤ変換期間の基準電圧の階段波のピークで高レベルとなるパルスを与えることで、上位ディジタル値決定信号ＧＨを発生させる。この時、差動増幅器１０４の出力Ｖａ１はクランプ時より低く、サンプルホールド回路１０６はこの電圧を保持し、信号電圧ＶｓｉｇがＡＤ変換範囲以上であったことを記憶する。入力信号Ｖｓｉｇと第１のＡＤ変換期間後のサンプルホールド回路１０６の出力の関係は図３のようになる。ＡＤ変換範囲外の入力信号に対しては実線のように直線性がなくても良く、差動増幅器１０４の増幅率を高く設定できるため、サンプルホールド回路１０６で発生する雑音の影響を受けにくくできる。

このようにして、第１のＡＤ変換が行われたのち、入力端子の電圧は無信号レベルＶｒ’にされ、下位のディジタル値を決定するための第２のＡＤ変換を開始する。

第２のＡＤ変換期間では、基準信号発生器１０３は振幅がＶｓｔｅｐの三角波を発生し、この基準電圧に同期してディジタル値ＣＮＴとして（ｍ−１），（ｍ−２），・・・，１，０を発生させる。ここで、ディジタル値ＣＮＴを降順にしているのは、サンプルホールド回路１０６に保持されている電圧が図３のように信号電圧Ｖｓｉｇが大きくなると下がるためである。第１のＡＤ変換期間と同様にSTパルスによりＳＲフリップフロップ１１０はリセットされ、１１２はセットされる。また、下位のディジタル値を決定するため、ＨＩは低レベル、ＬＯは高レベルがそれぞれ与えられている。

基準信号発生器１０３が発生した三角波は差動増幅器１０４により増幅され、サンプルホールド回路１０６に保持された電圧Ｖｓｈと電圧比較器１０７で比較される。サンプルホールド回路１０６には、上位のディジタル値を決定した時の基準電圧と入力信号の電圧の差が差動増幅器１０４により増幅された電圧が保持されているため、上位のディジタル値を決定した時の基準電圧と入力信号の電圧の差と基準信号発生器１０３が発生した三角波の電圧が等しくなった時点で電圧比較器１０７の出力が高レベルになる。第１のＡＤ変換と第２のＡＤ変換で同じ増幅器で増幅された信号を使って比較するため、増幅器の利得がＡＤ変換特製に影響を与えることはない。

電圧比較器１０７の出力が高レベルになると、ＣＫ１のタイミングでＳＲフリップフロップ１１０がセットされ、次のＣＫ２タイミングでＳＲフリップフロップ１１２がリセットされ、決定パルスＧＰが発生する。ＬＯが高レベルなので、下位ディジタル値決定信号ＧＬが生成され、タイミング発生回路１１７から出力されるディジタル値ＣＮＴがデータラッチ１１５−２にラッチされＡＤ変換の下位ディジタル値が決定される。

このようにして決定された上位と下位のディジタル値は、クロック信号ＡＤＣＫのタイミングでデータラッチ１１６にラッチされ、同時化されたディジタル値を合成回路１１８に出力する。合成回路１１８は、（上位ディジタル値）×ｍ＋（下位ディジタル値）の計算によりＡＤ変換値を決定する。特にｍが２のベき乗の場合は、乗算はビットシフト演算になるので、配線だけで実現することができる。また、第２のＡＤ変換期間のＣＮＴ値が昇順でもＡＤ変換値の合成の下位ディジタル値の加算演算を減算演算にすれば、ＡＤ変換値を得られることは言うまでもない。

以上述べたように、本発明の第一の実施例では、（ｎ＋ｍ）回の比較動作だけで（ｎ×ｍ）階調のＡＤ変換ができる。

また、図４のように、図１の差動増幅器１０４の出力にクランプ回路４０１を設け、クランプ回路１０２より遅くまでクランプ動作させることで、クランプ回路１０２で発生する雑音の影響を無くし、クランプ回路４０１が発生する雑音は入力信号に対し差動増幅器１０４の利得分の１になるため、より雑音のよる変換誤差の少ないのＡＤ変換を実現することもできる。

図５は、本発明の第３の実施例に係るＡＤ変換器のブロック図であり、図１と同じ機能を有するブロックには同じ符号を付している。

図１との違いは、差動増幅器１０４の出力とサンプルホールド回路１０６の入力の間にクランプ回路５０１とその制御回路が設けられていることである。サンプルホールド回路５０２の入力はクランプ回路５０１の出力に接続され、制御信号ＳＵが高レベル時のＶａ１をサンプリングし、保持した電圧Vcを出力する。クランプ回路５０１には、２つのクランプ制御信号ＣＰ２とＣＰ３が入力されている。クランプ制御信号ＣＰ２が与えられると所定電圧にクランプされ、クランプ制御信号ＣＰ３が与えられるとサンプルホールド回路５０２の出力電圧にクランプする。以下、図６のタイミング図にしたがって、ＡＤ変換動作を説明する。

ＡＤ変換は、上位のディジタル値を決定する第１のＡＤ変換期間と、中位のディジタル値を決定する第２のＡＤ変換期間、そして下位のディジタル値を決定する第３のＡＤ変換期間の３段階となっている。

第１のＡＤ変換期間では、ＨＩには高レベル、ＭＩＤとＬＯには低レベルが与えられる。まず、ＣＰ１と同じタイミングでＣＰ２がクランプ回路５０１に与えられ、電圧比較器１０７の入力信号Ｖａ１が所定電圧にクランプされ、第１の実施例の第１のＡＤ変換期間と同様に基準電圧発生器１０３の発生した階段波Ｖｒｅｆが入力信号成分Ｖｓｉｇを超えたところで、階段波のi段めの場合には上位のディジタル値（ｉ−１）がデータラッチ１１５−１にセットされ、サンプルホールド回路１０６にはＶｒｅｆとＶｉｎ’の差電圧（ｉ × Ｖｓｔｅｐ − Ｖｓｉｇ）を差動増幅器１０４が増幅した電圧Ｖｓｈが保持される。

第２のＡＤ変換期間では、ＭＩＤには高レベル、ＨＩとＬＯには低レベルが与えられる。まず、ＣＰ１と同じタイミングでＣＰ２がクランプ回路５０１に与えられ、電圧比較器１０７の入力信号Ｖａ１が所定電圧にクランプされる。基準電圧発生器１０３は、第１のＡＤ変換期間に発生した階段波のステップ電圧Ｖｓｔｅｐに対応した振幅のｍ段の階段波を発生する。この階段波に同期してディジタル値ＣＮＴとして（ｍ−１），（ｍ−２），・・・，１，０を発生させる。また、STパルスによりＳＲフリップフロップ１１０はリセットされ、ＳＲフリップフロップ１１２はセットされる。

差動増幅器１０４は、基準電圧発生器１０３の発生した階段波Ｖｒｅｆを増幅し、サンプルホールド回路１０６に保持された電圧Ｖｓｈ以上になった時に、ＳＲフリップフロップ１１０，１１２が順次反転し、中位ディジタル値決定信号ＧＭが生成され、中位のディジタル値がデータラッチ１１５−２にセットされる。また、ＳＲフリップフロップ１１０がリセット状態の間は、ＡＮＤ回路５０３をクランプレベル更新用パルスＳＵPが通過し、サンプルホールド回路５０２の制御信号ＳＵとして与えられる。このため、サンプルホールド回路５０２の出力電圧Vcは、差動増幅器１０４で増幅された基準階段波のサンプルホールド回路１０６の保持電圧Ｖｓｈを超えない最大電圧を保持する。

第２のＡＤ変換期間では、ＬＯには高レベル、ＨＩとＭＩＤには低レベルが与えられる。まず、ＣＰ１と同じタイミングでＣＰ３がクランプ回路５０１に与えられ、電圧比較器１０７の入力信号Ｖａ１がサンプルホールド回路５０２の出力電圧Vcにクランプされる。基準電圧発生器１０３は、第２のＡＤ変換期間に発生した階段波のステップ電圧Ｖｓｔｅｐに対応した振幅のｌ段の階段波を発生する。この階段波に同期してディジタル値ＣＮＴとして（ｌ−１），（ｌ−２），・・・，１，０を発生させる。また、STパルスによりＳＲフリップフロップ１１０はリセットされ、ＳＲフリップフロップ１１２はセットされる。

差動増幅器１０４は、基準電圧発生器１０３の発生した階段波Ｖｒｅｆを増幅し、クランプ回路５０１によりサンプルホールド回路１０６に保持された電圧Ｖｓｈを超えない第２のＡＤ変換期間の階段波電圧Ｖａ１の最大値に加算されることになる。したがって、クランプ回路５０１の出力電圧Ｖａ１がサンプルホールド回路１０６に保持された電圧Ｖｓｈ以上になった時に、ＳＲフリップフロップ１１０，１１２が順次反転し、下位ディジタル値決定信号ＧＬが生成され、下位のディジタル値がデータラッチ１１５−３にセットできる。また、ＳＲフリップフロップ１１０がリセット状態の間は、ＡＮＤ回路５０３をクランブレベル更新用パルスＳＵPが通過し、サンプルホールド回路５０２の制御信号ＳＵとして与えられる。このため、サンプルホールド回路５０２の出力電圧Vcは、電圧Ｖｓｈを超えない第２のＡＤ変換期間の階段波電圧Ｖａ１の最大値に差動増幅器１０４で増幅された第３のＡＤ変換期間の基準階段波が加算された階段波電圧のうちサンプルホールド回路１０６の保持電圧Ｖｓｈを超えない最大電圧を保持することになる。

図５のブロック図や図６のタイミング図では示していないが、ＡＮＤ回路１１４とデータラッチ１１５を追加し、１つ上位のＡＤ変換で使用した基準階段波のステップ電圧に対応する振幅の階段波を基準電圧発生器１０３に発生させ、第３のＡＤ変換期間と同じ動作を繰り替えさせることで、さらに下位のディジタル値を得て、階調数あたりさらに少ない比較回数でのＡＤ変換を実現することができる。

以上のように決定された上位・中位・下位のディジタル値は、クロック信号ＡＤＣＫのタイミングでデータラッチ１１６にラッチされ、同時化されたディジタル値を合成回路１１８に出力する。合成回路１１８は、（（上位ディジタル値）×ｍ＋（中位ディジタル値））×ｌ＋（下位ディジタル値）の計算によりＡＤ変換値を決定する。。特にｍとｎが２のベき乗の場合は、乗算はビットシフト演算になるので、配線だけで実現することができる。

以上述べたように、本発明の第３の実施例では、（ｎ＋ｍ＋ｌ）回の比較動作だけで（ｎ×ｍ×ｌ）階調のＡＤ変換ができる。例えば、４０９６階調のＡＤ変換であれば、ｎ＝ｍ＝ｌ＝１６とすると４８回の比較動作ですむ。また、１６階調のＡＤ変換期間を４回繰り返してＡＤ変換する場合には６５，５３６階調のディジタル値をわずか６４回の比較動作で得られる。これは、回路の動作速度が遅くでき回路設計がしやすいだけでなく、狭帯域のアナログ信号処理で処理ができるため、雑音の少ない高性能なＡＤ変換の実現につながる。

図７は、本発明の他の実施の形態である。この実施の形態は、固体撮像素子として１チップに構成した場合の第１の実施例を示している。この撮像素子は、行列状に配置された複数の画素ブロックと列毎に設けられた複数の信号選択スイッチ７０９とＡＤ変換部７０８、そしてＡＤ変換された値を順次出力するための走査回路７１２と基準電圧発生器７１１とタイミング発生器７１０とから構成されている。この画素ブロックＰＢ１１〜ＰＢｎｍ（水平方向ｎ画素、垂直方向ｍ画素）は、光電変換機能と電荷蓄積機能とを有する受光素子７０１と、信号読み出しスイッチ７０２と、電荷電圧変換用静電容量７０４と、静電容量７０４をリセットするスイッチ７０３と、行選択用スイッチ７０５と、インピーダンス変換用トランジスタ７０６とでそれぞれ構成されている。画素ブロックＰＢ１１，ＰＢ２１，…，ＰＢｎ１は、第１の水平ライン方向の画素列を示し、画素ブロックＰＢ１２，ＰＢ２２，…，ＰＢｎ２は、第２の水平ライン方向の画素列を示す。各画素ブロック内は同様な構成であるから、同一符号を付している。各画素ブロックの垂直方向の列は、それぞれ信号線ＶＬ１，ＶＬ２，…，ＶＬｎに共通に接続され、信号選択スイッチ７０９−１，７０９−２，…，７０９−ｎを介してＡＤ変換部７０８−１，７０８−２，…，７０８−ｎに接続されている。

図８は上記の撮像素子の動作例を示すためのタイミング図であり、本発明の第２の実施例のＡＤ変換器を使用するものとして、画素の信号読み出しとＡＤ変換と出力の関係が理解できるように、タイミング発生器７１０の発生するパルスのうち画素関係パルスとＡＤ変換部の入力クランプと出力ラッチそして出力信号のタイミングのみを示している。以下、第１の水平ライン方向の画素列の信号を読み出してＡＤ変換し、ディジタル信号として出力する過程を例として、また画素ＰＢ１１，ＰＢ２１，…，ＰＢｎ１は同一の回路構成なので、ＰＢ１１を代表として動作を説明する。

行選択信号ＳＬ１が高レベルになると行選択用スイッチ７０５−１１が閉じ、トランジスタ７０６−１１が信号線ＶＬ１に接続され、電流源７０７−１１とでソースフォロア回路として動作する。また、信号選択スイッチ７０９により信号線ＶＬ１がＡＤ変換部に接続される。

リセット信号ＲＳ１が高レベルになるとリセットスイッチ７０３が閉じ、静電容量７０７を放電する。この静電容量７０７の電圧はソースフォロワでバッファされて、信号線ＶＬに出力される。この際に、トランジスタ７０６のしきい値電圧のばらつきにより、信号線ＶＬ１のバイアス電圧に変動が生じるが、ＡＤ変換部７０８のクランプ動作によりキャンセルされる。

信号読み出し信号ＲＤ１が高レベルになると、スイッチ７０２が閉じ受光素子７０１に蓄積された信号電荷を静電容量７０４に転送し、信号電荷量に比例した電圧変化が生じＡＤ変換部７０８に入力され、第１のＡＤ変換期間ＡＤ１−１の間一定に保たれる。基準信号発生器７１１が発生した階段波が最初に入力信号レベルを最初に超えたときの入力の差成分がＡＤ変換部７０８の内部に記憶されるとともに、上位のディジタル値が決定される。

第２のＡＤ変換期間ＡＤ２−１では、信号選択スイッチ７０９が切り換えられ、ＡＤ変換部７０８の入力は接地電位に固定する。これにより、ソースフォロワ回路が発生する雑音は入力されなくなる。このときバイアス点が変化したとしても、ＡＤ変換部７０８のクランプ動作により吸収される。基準信号発生器７１１は、第１のＡＤ変換期の階段波のステップ電圧に対応する振幅の階段波を発生し、中位のディジタル値が決定される。

同様に第３のＡＤ変換期間ＡＤ３−１では、基準信号発生器７１１が第２のＡＤ変換期間の階段波のステップ電圧に対応する振幅の階段波を発生し、下位のディジタル値が決定される。このように決定された上位・中位・下位のディジタル値は、クロック信号ＡＤＣＫでＡＤ変換部の出力ラッチにラッチされることで同時化され第２行のＡＤ変換の期間保持される。

走査回路７１２により、ＡＤ変換部７０８の出力DV１，DV２，…，DVｎを順次選択し、上位・中位・下位のディジタル値を合成したＡＤ変換値が出力端子７１３から出力される。また、画素からの読み出し信号は第１のＡＤ変換期間のみ使用され、第２と第３のＡＤ変換期間では使用されないため、信号線ＶＬに対し複数のＡＤ変換部を設け、第１のＡＤ変換期間をそれぞれずらすことにより特性劣化なくデータレートを高速化することもできる。

基準信号発生器７１１は共通であり、ＡＤ変換部７０８での信号経路はすべてのＡＤ変換期間で同一なためＡＤ変換部の利得の影響を受けることはなく、ＡＤ変換特性のばらつきは生じず、固体撮像素子としては縦スジの無い高画質の画像を得ることができる。

図９は、本発明に係る固体撮像素子の第２の実施例を示している。行列状に配置された光電変換素子９０１と、信号電荷転送用のＣＣＤ９０２が画素列毎に設けられた所謂インターライン型ＣＣＤ撮像素子で、信号電荷転送用のＣＣＤ９０２の後段にフローティング・ディフージョン・アンプ９０３とＡＤ変換部９０４が列毎にそれぞれ設けられている。ＣＣＤ撮像素子では、電荷転送効率を高めやすいことから信号電荷として電子を一般的に使用するため、フローティング・ディフージョン・アンプ９０３の出力信号は信号量が大きくなると電位が下がる所謂負極性の信号となっている。

本発明に係るＡＤ変換器は、負極性の入力信号に対しても正確にＡＤ変換させることができる。それは、基準信号発生器９０５の発生する階段波を負極性にし、ＡＤ変換部９０４内の電圧比較器１０７の出力に論理反転回路を挿入することで、負極性の入力信号に対しても入力信号と基準信号の大小比較結果を正極性の場合と同一にすることができ、前述のＡＤ変換動作を実現できる。また、フローティング・ディフージョン・アンプ９０３の出力バイアス電圧のばらつきはキャンセルされ、基準電圧発生器は共有されるため、このためＡＤ変換特性のばらつきもに起因する縦スジ状の固定パターン雑音も発生せず、ＳＮ比の良好なディジタル信号が得られる。

ＡＤ変換部９０４の出力は走査回路９０６により順次選択されて、固体撮像素子のディジタル出力信号となる。

この発明のＡＤ変換器の基本的構成を示す図。（実施例１）図１の回路の動作を説明するためのタイミングチャート。（実施例１）図１の回路内の増幅器に必要とされる直線範囲を説明するための図。（実施例１）図１の回路を低雑音化する構成を示す図。（実施例２）この発明のＡＤ変換器の他の実施例を示す図。（実施例３）図５の回路の動作を説明するためのタイミングチャート。（実施例３）この発明の固体撮像装置の第１の構成を示す図。（実施例４）図７の回路の動作を説明するためのタイミングチャート。（実施例４）この発明の固体撮像装置の第２の構成を示す図。（実施例５）従来のＡＤ変換器の構成を示す図。

符号の説明

１０１…入力端子
１０２，４０１，５０１…クランプ回路
１０３，７０９，９０５…基準電圧発生器
１０４…差動増幅器
１０５…ＯＲ回路
１０６，５０２…サンプルホールド回路
１０７…電圧比較器
１０８…ＯＲ回路
１０９，５０３…ＡＮＤ回路
１１０…ＳＲフリップフロップ
１１１，１１３，１１４…ＡＮＤ回路
１１２…ＳＲフリップフロップ
１１５，１１６…データラッチ
１１７，７１０，９００…タイミング発生回路
１１８…合成回路
１１９，７１２…出力端子
５０４…NOT回路
７０１…光ダイオード
７０２…読み出しスイッチ
７０３…リセットスイッチ
７０４…電荷電圧変換容量
７０５…行選択スイッチ
７０６…増幅トランジスタ
７０７…電流源
７０８，９０４…ＡＤ変換部
７１１，９０６…走査回路
９０１…光電変換素子
９０２…信号電荷転送用ＣＣＤ
９０３…フローティング・ディフージョン・アンプ
１００１…入力信号
１００２，１００５，１００８…スイッチ
１００３，１００４…コンデンサ
１００６…ＤＡ変換器
１００７…反転増幅器
１００９…制御部

Claims

入力信号と基準電圧とがそれぞれ入力に供給される第１の差動増幅器と、所定時点の前記第１の差動増幅器の入力電圧を一致させられるように供給経路の少なくとも一方に設けられた第１のクランプ手段と、前記第１の差動増幅器の出力信号をサンプルホールドするための第１のサンプルホールド手段と、前記第１の差動増幅器の出力電圧と前記第１のサンプルホールド手段の出力電圧との差電圧を増幅するための第２の差動増幅器と、前記基準電圧を発生する基準電圧発生手段とを少なくとも有し、前記入力信号の第１の時点においては前記第１のクランプ手段にクランプ動作をさせるとともに前記第１のサンプルホールド手段に前記第１の差動増幅器の出力をホールドさせ、前記入力信号の第２の時点においては前記基準電圧として階段波形を与え、前記第２の差動増幅器の出力が反転するタイミングに応じて上位のディジタル値を決定するとともに、前記第１のサンプルホールド手段に前記第１の差動増幅器の出力電圧をホールドさせ、第３の時点においては前記第１のクランプ手段にクランプ動作をさせた後に前記基準電圧を前記階段波形の段差に対応する振幅で変化させ、前記第２の差動増幅器の出力が反転するタイミングに応じて下位のディジタル値を決定し、前記上位のディジタル値と前記下位のディジタル値を合成して出力する出力手段を有し、前記第１の時点と前記第２の時点の入力信号の差電圧に対応するディジタル値を得ることを特徴とするＡＤ変換回路。
前記第１の差動増幅器の出力と前記第１のサンプルホールド手段の入力の間に第２のクランプ手段を有し、前記第１のクランプ手段と第２のクランプ手段を同時に動作させることを特徴とする請求項１記載のＡＤ変換回路。
前記第２のクランプ手段の出力をサンプルホールドするための第２のサンプルホールド手段を有し、前記第３の時点における前記基準電圧を階段波形として与え、前記第２の差動増幅器の出力が反転するまでは、前記第２のサンプルホールド手段に前記第２のクランプ手段の出力を繰り返しサンプルし、前記第２の差動増幅器の出力が反転するタイミングで、前記下位のディジタル値を決定するとともに前記第２のサンプルホールド手段は前記第２の差動増幅器の出力が反転する前にサンプルした電圧をホールドし、第４の時点以降においては、前記第２のサンプルホールド手段にホールドされた電圧に前記第２のクランプ手段でクランプさせ、１つ前の時点に前記基準電圧として与えた階段波形の段差に対応する振幅の波形を前記基準電圧として与え、前記第２の差動増幅器の出力が反転するタイミングで、さらに下位のディジタル値を決定するとともに、前記第２のサンプルホールド手段に前記第２の差動増幅器の出力が反転する前の出力電圧をサンプルホールドさせる操作を少なくとも１回行い、前記上位のディジタル値と前記下位のディジタル値および前記さらに下位のディジタル値を合成して出力する出力手段を有したことを特徴とする請求項２記載のＡＤ変換回路。
前記入力信号の供給経路に、前記入力信号と所定電圧を切り替えるための切り替え手段を有し、前記入力信号の第１および第２の時点においては前記切り替え手段により前記入力信号が選択され、前記入力信号の第３の時点以降においては前記切り替え手段により前記所定電圧が選択されることを特徴とする請求項１，２，３いずれかに記載のＡＤ変換回路。
複数の光電変換手段と、前記光電変換手段から信号電荷を読み出し信号電圧に変換する複数の信号検出手段と、前記信号検出手段に対応して設けられ信号電圧をディジタル値に変換する複数の請求項１，２，３，４いずれかに記載のＡＤ変換回路と、前記複数のＡＤ変換回路のディジタル値出力を順次選択して出力する手段を少なくとも有し、前記ＡＤ変換回路の前記基準電圧発生手段を複数のＡＤ変換回路で共用することを特徴とする固体撮像装置。