JP2012199769A - Ad変換回路、光電変換装置、撮像システム、およびad変換回路の駆動方法 - Google Patents
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Abstract
【解決手段】参照信号とアナログ信号とを比較する比較部107と、増幅部106と、を有し、1段階目のAD変換によってi−bit(i≧2の整数)のデジタルコードを得、2段階目のAD変換によってj−bit(j≧2の整数)のデジタルコードを得ることで、前記アナログ信号を(i+j)−bitのデジタル信号に変換するAD変換回路であって、該AD変換回路は、前記1段階目のAD変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記i−bitのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記2段階目のAD変換において、前記増幅残差信号を前記参照信号と前記比較部で比較する。
【選択図】図1
Description
本発明は、上記問題に鑑みて、より簡単な回路構成で高分解能な変換が実現できるAD変換回路を提供することを目的とする。
本発明に係るAD変換回路は、比較部と、増幅部と、複数bitでカウントを行うカウンタと、メモリと、を有するAD変換回路であって、前記メモリは、前記比較部にて比較される参照信号と前記アナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、前記増幅器は、前記比較部にて比較される前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、を特徴とする。
また、本発明に係るAD変換回路の駆動方法は、増幅部と、比較部と、を有するAD変換器の駆動方法であって、アナログ信号と参照信号とを前記比較部で比較することでi−bit(i≧2の整数)のデジタルコードを得る第1のステップと、前記i−bitのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第2のステップと、前記差信号と前記参照信号とを前記比較部で比較することでj−bit(j≧2の整数)のデジタルコードを得る第3のステップと、を行うことを特徴とする。
図面を参照しながら、本発明の第1の実施例に係るAD変換回路の説明を行う。ここでは、画素が複数列に配列された光電変換装置において、画素の各列にAD変換回路を設けた、いわゆる列ADC形式の構成にAD変換回路を適用した例を説明する。
Ci/Cf=4 ・・・(1)
となる。
この式において、(VIN−VRAMP)は、入力信号VINを上位変換期間でAD変換したことによる残差信号を意味し、図4におけるΔviと対応している。つまり、式(2)では、残差信号がCi/Cf(本実施例では4)のゲインで増幅されたことを表している。式(2)で与えられる増幅残差信号を、この後に引き続く下位bitの変換を行う。
時刻t9に、参照信号VRAMPが定められた最大値に達し、下位変換期間が終了する。
code_total = code_hi * 2^j + code_lo ・・・(3)
で与えられる。不図示の後段の処理回路において、上位変換結果と下位変換結果とを(3)式の通りエンコードすることで、アナログ信号に対応した(i+j)−bitのデジタル信号を得られる。
図5および6を参照しながら、本発明に係る第2の実施例を説明する。図5は、本実施例に係るAD変換部の回路ブロック113’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。
VOUT = (Ci/Cf) × (VIN − VRAMP) + (3/4) × VREF ・・・(4)
また、ここでは
(Ci/Cf) = 2 ・・・(5)
であるとする。
code_total = code_hi * 2^(j ― 1) + code_lo ・・・(6)
で与えられる。
本実施例によれば、実施例1で得られる効果に加えて、比較部107等で生じるオフセットに対する補正が可能となり、精度の高いAD変換を実現できるという効果を奏する。
図面を参照しながら、本発明に係る第3の実施例を説明する。図7は、本実施例に係るAD変換部の回路ブロック113’’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。図8は、本実施例に係る動作を示すタイミング図である。以下では、実施例1との違いを中心に説明を行う。本実施例は、差分増幅部で生じるオフセット信号をキャンセルした状態でAD変換を行うことを可能にしている。
また時刻t1には、信号smpl_ofがハイレベルになることで、入力容量C2の他方の端子には、差分増幅部106’’のオフセットが与えられる。
時刻t2に信号smpl_ofおよびc_resがローレベルになると、電源電圧VRESを基準に、差分増幅部106’’のオフセットが入力容量C2にホールドされる。
時刻t3に信号smplがローレベルになり、サンプリング容量Ciの他方の端子および入力容量C1の他方の端子が電気的に浮遊状態となる。
本実施例によれば、差分増幅部106’’のオフセットが比較部107でサンプリングされるので、比較部107で比較動作を行う際に、このオフセットをアナログ領域で低減することができる。差分増幅部106’’は、固有のオフセットを持っているため、光電変換装置の各列にAD変換器を設けるような場合には、光電変換装置を用いて取得する画像にはオフセットが筋となって現れる。従って、本実施例に示す構成を取ることで、画質向上に寄与する。
図面を参照しながら、本発明に係る第4の実施例を説明する。図9は、本実施例に係るAD変換部の回路ブロック113’’’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。以下では、実施例1との違いを中心に説明を行う。図10は、本実施例に係る動作を示すタイミング図である。上述の各実施例では、差分増幅部と比較部とでそれぞれに差動増幅器を備えていた。これに対して、本実施例では、1つの差動増幅器によって差分増幅部と比較部の機能を果たす点が特徴となっている。言い換えると、AD変換部の比較部と差分増幅部とで差動増幅器を共有している。
時刻t7に、参照信号VRAMPがリセットされて上位変換期間が終了する。
時刻t8に信号φ12がハイレベルになり、フィードバック容量Cfの他方の端子に参照信号VRAMPが与えられる。同じく時刻t8から参照信号VRAMPが遷移を開始し、これに同期してカウンタ109がカウント動作を開始する。
時刻t9に、参照信号VRAMPが、増幅された残差信号を上回ると、比較器として動作する差動増幅器の出力comp_outがハイレベルになり、制御回路108はメモリ110に対してこの時刻におけるカウンタ109のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードcode_loが得られる。
時刻t10に参照信号VRAMPが定められた最大値に達し、下位変換期間が終了する。
上述の動作で最終的に得られるデジタル信号code_totalは、式(3)で与えられる。
図11を参照しながら、本発明の第5の実施例に係る撮像システムの説明を行う。
100 画素
101 垂直走査部
102 画素アレイ
104 列増幅部
VL 列信号線
VREF 基準電圧
VRES 電源電圧
Claims (16)
- 参照信号とアナログ信号とを比較する比較部と、
増幅部と、
を有し、
1段階目のAD変換によってi−bit(i≧2の整数)のデジタルコードを得、
2段階目のAD変換によってj−bit(j≧2の整数)のデジタルコードを得るAD変換回路であって、
該AD変換回路は、
前記1段階目のAD変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、
前記増幅部は、前記アナログ信号と、前記i−bitのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、
前記2段階目のAD変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、
を特徴とするAD変換回路。 - 前記増幅部は差動増幅器を有することを特徴とする、請求項1に記載のAD変換回路。
- 前記増幅部は、サンプリング容量とフィードバック容量とをさらに有し、
前記サンプリング容量と前記フィードバック容量との容量値の比に応じたゲインで前記アナログ信号と、前記i−bitのデジタルコードに対応するアナログ信号と、の差分を増幅すること
を特徴とする請求項2に記載のAD変換回路。 - 前記増幅部は、前記差動増幅器のオフセット信号を前記サンプリング容量に保持させることを特徴とする請求項3に記載のAD変換回路。
- 前記比較部と前記増幅部とは、前記差動増幅器を共有することを特徴とする請求項2に記載のAD変換回路。
- 前記AD変換回路は第1ないし第8のスイッチと、サンプリング容量と、フィードバック容量と、を有し、
前記差動増幅器の反転入力端子には、前記第1のスイッチを介して第1の参照電圧が供給されるとともに、前記フィードバック容量の一方の端子と、前記第2のスイッチを介して前記サンプリング容量の一方の端子と接続され、
前記フィードバック容量の他方の端子は、
前記第3のスイッチを介して前記差動増幅器の出力端子と、
前記第4のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第5のスイッチを介して前記参照信号が入力される入力端子と、
にそれぞれ接続され、さらに、前記フィードバック容量の他方の端子には、前記第6のスイッチを介して第2の参照電圧が供給され、
前記サンプリング容量の他方の端子は、
前記第7のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第8のスイッチを介して前記参照信号が入力される入力端子と、にそれぞれ接続されること、
を特徴とする請求項5に記載のAD変換回路。 - 比較部と、
増幅部と、
複数bitでカウントを行うカウンタと、
メモリと、
を有するAD変換回路であって、
前記メモリは、前記比較部にて比較される参照信号とアナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、
前記増幅部は、前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、
前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、
を特徴とするAD変換回路。 - 前記参照信号は、前記アナログ信号と比較される時には時間に対して階段状に変化し、
前記残差信号と比較される時には時間に対してスロープ状に変化すること
を特徴とする請求項1ないし7のいずれかに記載のAD変換回路。 - 前記j−bitのデジタルコードは、エラー補正用の冗長ビットを含むことを特徴とする請求項1ないし8のいずれかに記載のAD変換回路。
- 前記参照信号は、前記1段階目のAD変換においては、時間に対して階段状に変化し、
前記2段階目のAD変換においては、時間に対してスロープ状に変化すること
を特徴とする請求項1ないし9のいずれかに記載のAD変換回路。 - 参照信号とアナログ信号とを比較する比較部と、
増幅部と、を有するAD変換回路であって、
前記増幅部は、前記アナログ信号または前記参照信号が選択的に入力され、
前記比較部は、前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが、選択的に入力されること
を特徴とするAD変換回路。 - 前記増幅部は、一の容量を介して前記アナログ信号または前記参照信号が入力され、
前記比較部は、別の一の容量を介して前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが入力されること
を特徴とする請求項11に記載のAD変換回路。 - 複数の画素を有する列を複数有し、
前記列の各々に対応して、請求項1ないし12のいずれかに記載のAD変換回路が設けられたことを特徴とする光電変換装置。 - 複数の前記AD変換回路に対して共通の前記参照信号が供給されることを特徴とする請求項13に記載の光電変換装置。
- 請求項13または14に記載の光電変換装置と、
前記画素に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
を特徴とする撮像システム。 - 増幅部と、
比較部と、
を有するAD変換器の駆動方法であって、
アナログ信号と参照信号とを前記比較部で比較することでi−bit(i≧2の整数)のデジタルコードを得る第1のステップと、
前記i−bitのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第2のステップと、
前記増幅後の差信号と前記参照信号とを前記比較部で比較することでj−bit(j≧2の整数)のデジタルコードを得る第3のステップと、
を行うことを特徴とするAD変換器の駆動方法。
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