KR102359600B1 - 임피던스 캘리브레이션 회로 - Google Patents

임피던스 캘리브레이션 회로 Download PDF

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Abstract

[목적] 메모리 장치에 대해 임피던스 캘리브레이션을 실시할 수 있는 임피던스 캘리브레이션 회로를 제공한다. [해결수단] 임피던스 캘리브레이션 회로는, 제1 캘리브레이션 회로와, 제2 캘리브레이션 회로와, 스위치 회로와, 제어 회로를 포함한다. 제1 캘리브레이션 회로는, 패드를 통해 외부 저항에 접속되는 것에 적합하고, 제1 전압을 생성한다. 제2 캘리브레이션 회로는, 제2 전압 및 제3 전압을 생성한다. 스위치 회로는, 제1 및 제2 캘리브레이션 회로에 접속되고, 스위치 회로는, 제1, 제2, 및 제3 전압을 제1 및 제2 절점에 선택적으로 제공한다. 제어 회로는, 제1 및 제2 절점에 접속되고, 제어 회로는, 제1 및 제2 절점의 전압에 근거해, 제1, 제2, 및 제3 제어 신호를 생성한다. 제1 시간 구간에서, 스위치 회로는, 제1 전압을 제1 및 제2 절점에 제공한다. 제2 시간 구간에서, 스위치 회로는, 제2 전압을 제1 및 제2 절점에 제공하거나, 또는 제2 및 제3 전압을 각각 제1 및 제2 절점에 제공한다.

Description

임피던스 캘리브레이션 회로{IMPEDANCE CALIBRATION CIRCUIT}
본 발명은 회로에 관한 것으로, 특히, 임피던스 캘리브레이션 회로에 관한 것이다.
선행 기술에 있어서, 메모리의 임피던스 캘리브레이션(예를 들면, ZQ 캘리브레이션)을 실시할 때, 메모리는, 한정된 주기 만을 이용해 캘리브레이션을 실시하고, 메모리의 내부 임피던스 값을 미리 설정한 임피던스에 가까워질 때까지 캘리브레이션을 실시할 수 있지만, 한정된 주기로 캘리브레이션을 실시하는 경우, 캘리브레이션의 결과는, 통상, 정도(精度)가 불충분하고, 임피던스 값에 큰 오차가 있기 때문에, 메모리 장치의 내부 임피던스가 규격에 부합하지 않는 상황이 발생한다.
본 발명은, 메모리 장치에 대해 임피던스 캘리브레이션을 실시할 수 있는 임피던스 캘리브레이션 회로를 제공한다.
본 발명의 하나의 임피던스 캘리브레이션 회로는, 제1 캘리브레이션 회로와, 제2 캘리브레이션 회로와, 스위치 회로와, 제어 회로를 포함한다. 제1 캘리브레이션 회로는, 패드를 통해 외부 저항에 접속되는 것에 적합하고, 제1 제어 신호에 근거해, 제1 전압을 생성한다. 제2 캘리브레이션 회로는, 제1 제어 신호, 제2 제어 신호, 및 제3 제어 신호에 근거해, 제2 전압 및 제3 전압을 생성한다. 스위치 회로는, 제1 캘리브레이션 회로, 제2 캘리브레이션 회로에 접속되고, 스위치 회로는, 제1 전압, 제2 전압, 및 제3 전압을 제1 절점 및 제2 절점에 선택적으로 제공한다. 제어 회로는, 제1 절점 및 제2 절점에서 스위치 회로에 접속되고, 제어 회로는, 제1 절점 및 제2 절점의 전압을 각각 제1 기준 신호 및 제2 기준 신호와 비교하고, 제어 회로는, 비교 결과에 근거해, 제1 제어 신호, 제2 제어 신호, 및 제3 제어 신호를 생성한다. 제1 시간 구간에서, 스위치 회로는, 제1 전압을 제1 절점 및 제2 절점에 제공하고, 제2 시간 구간에서, 스위치 회로는, 제2 전압을 제1 절점 및 제2 절점에 제공하거나, 또는 제2 전압 및 제3 전압을 각각 제1 절점 및 제2 절점에 제공한다.
이상과 같이, 본 발명의 임피던스 캘리브레이션 회로는, 복수의 비교 동작을 동시에 실시할 수 있기 때문에, 임피던스 캘리브레이션에 필요한 시간을 유효하게 삭감해, 임피던스 캘리브레이션의 정도(精度)를 올릴 수 있다.
첨부 도면은, 본 발명의 원리가 한층 더 이해되도록 하기 위해 포함되어 있고, 본 명세서에 조입되고 또한 그 일부를 구성하는 것이다. 도면은, 본 발명의 실시 형태를 예시하고, 설명과 함께, 본 발명의 원리를 설명하는 역할을 달성하고 있다.
[도 1] 도 1a는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 개략도이다. 도 1b는, 본 발명의 일 실시 형태의 캘리브레이션 회로의 임피던스 값 및 제어 신호의 전압 관계도이다. 도 1c는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 동작 주기 개략도이다. 도 1d는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환(切換) 개략도이다. 도 1e는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환 개략도이다. 도 1f는, 본 발명의 다른 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환 개략도이다.
[도 2] 도 2a는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 개략도이다. 도 2b는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환 개략도이다. 도 2c는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환 개략도이다. 도 2d는, 본 발명의 다른 실시 형태의 임피던스 캘리브레이션 회로의 시간 구간에서의 절환 개략도이다.
도 1a는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(1)의 개략도이다. 임피던스 캘리브레이션 회로(1)는, 캘리브레이션 회로(10)와, 캘리브레이션 회로(11)와, 스위치 회로(12)와, 제어 회로(13)를 포함한다. 캘리브레이션 회로(10)는, 패드(PD)를 통해 외부 저항(Rext)에 접속되는 동시에, 제어 신호(Vc1)를 수신하여, 캘리브레이션 회로(10)의 임피던스 값을 조정할 수 있기 때문에, 외부 저항(Rext)과 바이어스를 실시해서, 전압(V1)을 생성할 수 있다. 전압(V1)은, 스위치 회로(12)를 통해 제어 회로(13)에 전송되고, 제어 회로(13)는, 이에 근거해, 캘리브레이션 회로(10)에 전송된 제어 신호(Vc1)를 조정해, 캘리브레이션 회로(10)의 임피던스 값을 조정한다. 캘리브레이션 회로(11)는, 제어 신호(Vc1, Vc2, Vc3)를 수신하여, 캘리브레이션 회로(11)의 임피던스 값을 조정하기 때문에, 캘리브레이션 회로(11)는, 캘리브레이션을 실시한 제어 신호(Vc1)에 근거해 바이어스를 실시하여, 전압(V2, V3)을 생성할 수 있다. 제어 회로(13)는, 이에 근거해, 캘리브레이션 회로(10)에 전송된 제어 신호(Vc2, Vc3)를 조정해, 캘리브레이션 회로(11)의 임피던스 값을 조정한다. 게다가 제어 회로(13)에서, 복수의 비교 동작을 동시에 실시해, 임피던스 캘리브레이션 회로(1)가 임피던스를 캘리브레이션 하는 시간을 삭감할 수 있다.
자세히 설명하면, 캘리브레이션 회로(10)는, 트랜지스터(P0)를 포함하고, 트랜지스터(P0)의 일단은, 동작 전압(Vdd)을 수신하고, 또한 타단은, 패드(PD)에 접속되고, 트랜지스터(P0)의 제어 단자는, 제어 신호(Vc1)를 수신하여, 트랜지스터(P0)의 임피던스 값을 조정한다. 따라서, 트랜지스터(P0)는, 제어 신호(Vc1)에 근거해, 그 임피던스 값을 조정하여, 외부 저항(Rext)과 바이어스를 실시한 후, 대응하는 전압(V1)을 생성한다.
캘리브레이션 회로(11)는, 바이어스 회로(110, 111)를 포함한다. 바이어스 회로(110)는, 제어 신호(Vc1, Vc2)를 수신하여, 전압(V2)을 생성할 수 있고, 바이어스 회로(111)는, 제어 신호(Vc1, Vc3)를 수신하여, 전압(V3)을 생성할 수 있다. 바이어스 회로(110)는, 트랜지스터(P1, N1)를 가진다. 트랜지스터(P1)의 일단은, 동작 전압(Vdd)을 수신하고, 또한 타단은, 트랜지스터(N1)의 일단에 접속되고, 트랜지스터(N1)의 타단은, 접지 전압(Gnd)을 수신한다. 트랜지스터(P1, N1)의 제어 단자는, 각각 제어 신호(Vc1, Vc2)를 수신하고, 트랜지스터(P1, N1)의 임피던스 값을 조정한다. 바이어스 회로(111)는, 트랜지스터(P2, N2)를 가진다. 트랜지스터(P2)의 일단은, 동작 전압(Vdd)을 수신하고, 또한 타단은, 트랜지스터(N2)의 일단에 접속되고, 트랜지스터(N2)의 타단은, 접지 전압(Gnd)을 수신한다. 트랜지스터(P2, N2)의 제어 단자는, 각각 제어 신호(Vc1, Vc3)를 수신하여, 트랜지스터(P2, N2)의 임피던스 값을 조정한다. 따라서, 트랜지스터(P1, N1)는, 제어 신호(Vc1, Vc2)에 근거해, 각자의 임피던스 값을 조정하고, 트랜지스터(P1, N1)가 서로 접속하는 절점에서 바이어스를 실시하여, 전압(V2)을 생성할 수 있다. 바이어스 회로(111) 중의 트랜지스터(P2, N2)는, 제어 신호(Vc1, Vc3)에 근거해, 각자의 임피던스 값을 조정하고, 트랜지스터(P2, N2)가 서로 접속하는 절점에서 바이어스를 실시하여, 전압(V3)을 생성할 수 있다.
스위치 회로(12)는, 스위치(SW1∼SW4)를 가진다. 스위치 회로(12)는, 전압(V1∼V3)을 절점(A1, A2)에 선택적으로 제공할 수 있다. 스위치(SW1)는, 캘리브레이션 회로(10)와 절점(A1)의 사이에 접속된다. 스위치(SW2)는, 캘리브레이션 회로(11) 내의 바이어스 회로(110)와 절점(A1)의 사이에 접속된다. 스위치(SW3)는, 캘리브레이션 회로(11) 내의 바이어스 회로(111)와 절점(A2)의 사이에 접속된다. 스위치(SW4)는, 절점(A1)과 절점(A2)의 사이에 접속된다.
제어 회로(13)는, 컴퍼레이터(Amp1, Amp2), 연산 회로(130)를 포함한다. 컴퍼레이터(Amp1)의 제1 입력 단자는, 절점(A1)에 접속되고, 다른 입력 단자는, 기준 신호(Vref1)를 수신하고, 또한 출력 단자는, 2개의 입력 단자의 비교 결과(Comp1)를 생성한다. 컴퍼레이터(Amp2)의 제1 입력 단자는, 절점(A2)에 접속되고, 다른 입력 단자는, 기준 신호(Vref2)를 수신하고, 또한 출력 단자는, 2개의 입력 단자의 비교 결과(Comp2)를 생성한다. 연산 회로(130)는, 컴퍼레이터(Amp1, Amp2)에 접속되는 동시에, 비교 결과(Comp1, Comp2)를 수신하고, 이에 근거해, 제어 신호(Vc1, Vc2, Vc3)를 생성한다.
제어 신호(Vc1, Vc2, Vc3) 및 연산 회로(130)는, 캘리브레이션 회로(10, 11)의 실시 형태를 조합하여, 대응하는 방법으로 제어 신호(Vc1, Vc2, Vc3)의 신호 타입을 실현할 수 있다. 일 실시 형태에서, 캘리브레이션 회로(10, 11) 내의 트랜지스터(P0, P1, P2, N1, N2)가 아날로그의 제어 신호(Vc1, Vc2, Vc3)를 수신했을 때, 연산 회로(130)는, D/A 컨버터(Digital-to-Analog Converter, DAC)를 포함할 수 있고, 연산한 디지털 신호를 아날로그 신호로 변환하여, 캘리브레이션 회로(10, 11) 내의 트랜지스터(P0, P1, P2, N1, N2)를 조정한다. 다른 실시 형태에서, 트랜지스터(P0, P1, P2, N1, N2)는, 서로 병렬 접속된 복수의 트랜지스터를 포함해도 무방하고, 서로 병렬 접속된 트랜지스터는, 설계에 따라, 같거나 또는 다른 사이즈 및 전류 구동 능력을 가질 수 있고, 이에 근거해, 연산 회로(130)는, 대응하는 코드 형식의 제어 신호(Vc1, Vc2, Vc3)를 비트 순서에 근거해 트랜지스터(P0, P1, P2, N1, N2)에 제공할 수 있다. 예를 들어 설명하면, 제어 신호(Vc1, Vc2, Vc3)는, 원ㆍ핫(One-Hot), 써모미터코드(Thermometer Code), 이진법 등이어도 무방하고, 혹은 그 외의 적합한 디지털 코드 형식이어도 무방하다. 따라서, 본 발명은, 제어 신호(Vc1, Vc2, Vc3)의 신호 타입을 한정하지 않는다.
도 1b는, 본 발명의 일 실시 형태의 캘리브레이션 회로(10)의 임피던스 값 및 제어 신호(Vc1)의 전압 관계도이다. 트랜지스터(P0)가 아날로그의 제어 신호(Vc1)를 수신했을 때, 연산 회로(130)는, 제어 신호(Vc1)의 이진수를 아날로그 전압값으로 변환하여, 트랜지스터(P0)에 제공하기 때문에, 트랜지스터(P0)는, 대응하는 임피던스 값을 생성할 수 있다. 도 1b의 좌측을 참조하면, 트랜지스터(P0)의 임피던스 값과 제어 신호(Vc1)의 변화 관계도를 나타낸 것으로, 도면 중, 세로축은, 트랜지스터(P0)의 임피던스 값이며, 가로축은, 제어 신호(Vc1)의 제어값이다. 제어 신호(Vc1)의 제어값은, D/A 컨버터에 의해 변환되어, 아날로그 전압을 생성해 트랜지스터(P0)를 제어한다. 제어 신호(Vc1)의 제어값이 낮을 때, 트랜지스터(P0)의 임피던스는 높지만, 제어 신호(Vc1)의 제어값이 올라감에 따라, 트랜지스터(P0)의 임피던스는, 비선형적(非線形的)으로 내려간다.
도 1b의 중간을 참조하면, 도 1b의 좌측의 파선으로 둘러싼 부분의 확대 개략도를 나타낸 것으로, 제어 신호(Vc1)의 전압값은, 디지털 신호로부터 변환된 것이기 때문에, 제어 신호(Vc1)의 제어값은, 이산적으로 분포한다. 제어 신호(Vc1)의 제어값이 N-1, N, N+1일 때, 변환 후의 대응하는 전압값을 트랜지스터(P0)에 제공하는 것에 의해, 트랜지스터(P0)는, 대응하는 임피던스 값을 생성할 수 있다.
도 1b의 우측을 참조하면, 캘리브레이션 회로(10)가 생성한 전압(V2)과 제어 신호(Vc1)의 제어값의 관계도를 나타낸 것이다. 도 1b의 중간으로부터 알 수 있듯이, 제어 신호(Vc1)의 제어값이 증가함에 따라(즉, 제어 신호(Vc1)의 전압이 증가함에 따라), 트랜지스터(P0)의 임피던스는, 대응해서 감소하기 때문에, 트랜지스터(P0)가 외부 저항(Rext)과 바이어스를 실시해 생성된 전압(V2)은, 트랜지스터(P0)의 임피던스 값이 감소함에 따라 상승한다. 그 때문에, 제어 회로(13)는, 전압(V2)의 레벨에 근거해, 트랜지스터(P0)의 임피던스 값을 판단할 수 있다.
도 1c는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(1)의 동작 주기 개략도이다. 구체적으로 설명하면, 시간 구간(T10)에서, 임피던스 캘리브레이션 회로(1)는, 회로 설정을 실시할 수 있고, 또한 시간 구간(T11)에서, 임피던스 캘리브레이션 회로(1)는, 회로 내부의 설정 파라미터를 캘리브레이션 할 수 있다(예를 들면, 컴퍼레이터의 편차를 캘리브레이션 한다). 시간 구간(T12)에서, 임피던스 캘리브레이션 회로(1)는, 캘리브레이션 회로(10)에 대해 캘리브레이션 동작을 실시하고, 또한 시간 구간(T12)의 뒤의 시간 구간(T13)에서, 임피던스 캘리브레이션 회로(1)는, 캘리브레이션 회로(11)에 대해 캘리브레이션 동작을 실시할 수 있다.
자세히 설명하면, 시간 구간(T12)에서, 제어 회로(13)는, 우선, 미리 설정한 제어 신호(Vc1)를 캘리브레이션 회로(10)에 제공하고, 캘리브레이션 회로(10)와 외부 저항(Rext)이 생성한 바이어스 전압(V1)에 근거해, 제어 신호(Vc1)를 조정한다. 임피던스 캘리브레이션 회로(1)는, 우선, P형 MOS 트랜지스터의 임피던스 값에 대해 캘리브레이션을 실시하기 때문에, 트랜지스터(P0)의 임피던스 값을 미리 설정한 임피던스까지 조정할 수 있다. 계속해서, 시간 구간(T13)에서, 조정된 제어 신호(Vc1)를 캘리브레이션 회로(11) 내의 바이어스 회로(110, 111)의 트랜지스터(P1, P2)에 제공하고, 임피던스 캘리브레이션 회로(1)는, 계속해서, N형 MOS 트랜지스터의 임피던스 값에 대해 캘리브레이션을 실시해, 캘리브레이션 회로(11)가 생성한 전압(V2, V3)에 근거해, 제어 신호(Vc2, Vc3)를 조정하기 때문에, 트랜지스터(N1, N2)의 임피던스 값을 미리 설정한 임피던스에 가까워질 때까지 조정할 수 있다. 환언하면, 시간 구간(T12)에서, 임피던스 캘리브레이션 회로(1)는, 외부 저항(Rext)을 통해 캘리브레이션 회로(10) 내의 P형 MOS 트랜지스터의 임피던스 값에 대해 캘리브레이션을 실시해, P형 MOS 트랜지스터를 캘리브레이션 하는데 적합한 제어 신호(Vc1)를 생성할 수 있다. 계속해서, 시간 구간(T13)에서, 캘리브레이션을 실시한 제어 신호(Vc1)를 캘리브레이션 회로(11)의 바이어스 회로(110, 111) 내의 P형 트랜지스터(P1, P2)에 제공한다. 임피던스 캘리브레이션 회로(1)는, 시간 구간(T13)에서, 캘리브레이션 회로(11)에 대해 캘리브레이션을 실시해, N형 MOS 트랜지스터를 캘리브레이션 하는데 적합한 제어 신호(Vc2, Vc3)를 생성할 수 있다.
도 1d는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(1)의 시간 구간(T12)에서의 절환 개략도이다. 시간 구간(T12)에서, 임피던스 캘리브레이션 회로(1)는, 캘리브레이션 회로(10)에 대해 캘리브레이션을 실시할 수 있고, 또한 스위치 회로(12)는, 전압(V1)을 절점(A1, A2)에 제공할 수 있기 때문에, 스위치 회로(12) 내의 스위치(SW1, SW4)가 도통하고, SW2, SW3가 절단된다. 컴퍼레이터(Amp1)는, 절점(A1)에서 전압(V1)을 수신하여, 기준 신호(Vref1)와 비교를 실시할 수 있고, 컴퍼레이터(Amp2)는, 절점(A2)에서 전압(V1)을 수신하여, 기준 신호(Vref2)와 비교를 실시할 수 있다. 일 실시 형태에서, 연산 회로(130)는, 이분법에 따라 제어 신호(Vc1) 및 기준 신호(Vref1, Vref2)를 조정하여, 트랜지스터(P0)의 임피던스 값을 미리 설정한 임피던스에 가까워질 때까지 조정할 수 있다. 예를 들어 설명하면, 연산 회로(130)는, 우선, 미리 설정한 제어 신호(Vc1) 전압(예를 들면, 동작 전압(Vdd)의 절반)에 의해 트랜지스터(P0)의 임피던스 값을 설정하여, 전압(V1)을 생성하고, 전압(V1)과 기준 신호(Vref1, Vref2)를 비교한 후, 제어 신호(Vc1) 및 기준 신호(Vref1, Vref2)를 재귀적으로 조정함으로써, 시간 구간(T12)에서 적절한 제어 신호(Vc0)를 생성해, 트랜지스터(P0)의 임피던스 값을 조정할 수 있다. 따라서, 본 실시 형태에서, 제어 회로(13)는, 시간 구간(T12)에서, 복수의 비교 동작을 동시에 실시해, 전압(V1)과 복수의 기준 신호(Vref1, Vref2)를 비교하여, 트랜지스터(P0)의 임피던스 값을 조정하는데 필요한 주기를 줄일 수 있기 때문에, 임피던스 캘리브레이션 회로(1)의 속도를 유효하게 빠르게 할 수 있다.
도 1e는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(1)의 시간 구간(T13)에서의 절환 개략도이다. 본 실시 형태에서, 스위치 회로(12)는, 시간 구간(T13)에서, 전압(V2)을 절점(A1, A2)에 전송할 수 있기 때문에, 스위치 회로(12) 내의 스위치(SW2, SW4)가 도통하고, SW1, SW3가 절단되어, 컴퍼레이터(Amp1, Amp2)는, 절점(A1, A2)에서 전압(V2)을 수신할 수 있고, 컴퍼레이터(Amp1, Amp2)는, 전압(V2)을 각각 기준 신호(Vref1, Vref2)와 비교할 수 있다. 본 실시 형태에서, 제어 회로(13)는, 트랜지스터(P0)를 캘리브레이션 하는 방법과 유사한 방법에 따라, 재귀적인 비교 동작을 실시하여 제어 신호(Vc2) 및 기준 신호(Vref1, Vref2)를 조정하고, 그에 따라, 시간 구간(T13)에서 적절한 제어 신호(Vc2)를 생성하여, 트랜지스터(N1)의 임피던스 값을 미리 설정한 임피던스에 가까워질 때까지 조정할 수 있다. 따라서, 본 실시 형태에서, 제어 회로(13)는, 시간 구간(T13)에서, 복수의 비교 동작을 동시에 실시해, 캘리브레이션 회로(11) 내의 바이어스 회로(110)가 생성한 전압(V2)과 복수의 기준 신호(Vref1, Vref2)를 비교하여, 트랜지스터(N1, N2)의 임피던스 값을 조정하는데 필요한 주기를 줄일 수 있기 때문에, 임피던스 캘리브레이션 회로(1)의 속도를 유효하게 빠르게 할 수 있다.
또, 도 1f는, 본 발명의 다른 실시 형태의 임피던스 캘리브레이션 회로(1)의 시간 구간(T13)에서의 절환 개략도이다. 본 실시 형태에서, 스위치 회로(12)는, 시간 구간(T13)에서, 전압(V2)을 절점(A1)에 전송하고, 또한 전압(V3)을 절점(A2)에 전송할 수 있기 때문에, 스위치 회로(12) 내의 스위치(SW2, SW3)가 도통하고, SW1, SW4가 절단되고, 컴퍼레이터(Amp1)는, 전압(V2)을 수신하여, 기준 신호(Vref1)와 비교할 수 있고, 컴퍼레이터(Amp2)는, 전압(V3)을 수신하여, 기준 신호(Vref2)와 비교할 수 있다. 이때, 컴퍼레이터(Amp1, Amp2)가 수신하는 기준 신호(Vref1, Vref2)를 같은 전압 레벨로 절환(切換)하여, 전압(V2, V3)과 비교할 수 있다. 본 실시 형태에서, 제어 회로(13)는, 미리 설정한 제어 신호(Vc2, Vc3)에 의해 트랜지스터(N1, N2)의 임피던스 값을 설정해 전압(V2, V3)을 생성하고 나서, 재귀적인 비교 동작을 실시해, 제어 신호(Vc2, Vc3) 및 기준 신호(Vref1, Vref2)를 조정할 수 있고, 그에 따라, 시간 구간(T13)에서 적절한 제어 신호(Vc2, Vc3)를 생성하여, 트랜지스터(N1, N2)의 임피던스 값을 미리 설정한 임피던스에 가까워질 때까지 조정할 수 있다. 따라서, 본 실시 형태에서, 제어 회로(13)는, 시간 구간(T13)에서, 복수의 비교 동작을 동시에 실시해, 캘리브레이션 회로(11) 내의 바이어스 회로(110)가 생성한 전압(V2, Vc3)과 같은 레벨의 기준 신호(Vref1, Vref2)를 비교할 수 있기 때문에, 임피던스 값을 캘리브레이션 하는 시간을 유효하게 줄일 수 있다.
도 2a는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(2)의 개략도이다. 임피던스 캘리브레이션 회로(2)와 임피던스 캘리브레이션 회로(1)의 구별은, 임피던스 캘리브레이션 회로(2)의 캘리브레이션 회로(21), 스위치 회로(22) 및 제어 회로(23)가, 각각 임피던스 캘리브레이션 회로(1)의 캘리브레이션 회로(11), 스위치 회로(12) 및 제어 회로(13)와 치환(置換)된 것이다. 임피던스 캘리브레이션 회로(2)는, 캘리브레이션 회로(10, 21), 스위치 회로(22), 및 제어 회로(23)를 포함한다. 임피던스 캘리브레이션 회로(2)에서, 임피던스 캘리브레이션 회로(1)와 같은 부재에 대해서는, 이후, 같은 부호로 표시하기 때문에, 관련 내용에 대해서는 상술한 관련 단락을 참조하기를 바란다.
자세히 설명하면, 캘리브레이션 회로(21)는, 바이어스 회로(210, 211, 212)를 포함한다. 캘리브레이션 회로(21)는, 바이어스 회로(212)를 통해 전압(V4)을 생성할 수 있다. 바이어스 회로(212)는, 트랜지스터(P3, N3)를 포함한다. 트랜지스터(P3)의 일단은, 동작 전압(Vdd)을 수신하고, 또한 타단은, 트랜지스터(N3)의 일단에 접속되고, 트랜지스터(N3)의 타단은, 접지 전압(Gnd)을 수신한다. 트랜지스터(P3, N3)의 제어 단자는, 각각 제어 신호(Vc1, Vc4)를 수신하여, 트랜지스터(P3, N3)의 임피던스 값을 조정한다. 트랜지스터(P3, N3)는, 서로 접속된 절점에 의해 전압(V4)을 생성할 수 있다.
스위치 회로(22)는, 스위치(SW1∼SW4)를 포함하는 것 외에, 스위치(SW5, SW6)를 포함한다. 스위치(SW5)는, 캘리브레이션 회로(21) 내의 바이어스 회로(212)와 절점(A3)의 사이에 접속된다. 스위치(SW6)는, 절점(A1)과 절점(A3)의 사이에 접속된다.
제어 회로(23)는, 컴퍼레이터(Amp1, Amp2, Amp3), 연산 회로(230)를 포함한다. 컴퍼레이터(Amp3)의 제1 입력 단자는, 절점(A3)에 접속되고, 다른 입력 단자는, 기준 신호(Vref3)를 수신하고, 또한 출력 단자는, 2개의 입력 단자의 비교 결과(Comp3)를 생성한다. 연산 회로(230)는, 비교 결과(Comp1, Comp2, Comp3)를 수신하고, 이에 근거해, 제어 신호(Vc1, Vc2, Vc3, Vc4)를 생성하여, 임피던스 캘리브레이션 회로(2)의 임피던스 값을 조정할 수 있다.
도 1c 및 도 2a를 함께 참조하고, 임피던스 캘리브레이션 회로(2)의 캘리브레이션 과정을 이해하기 쉽게 한다. 구체적으로 설명하면, 임피던스 캘리브레이션 회로(2)는, 시간 구간(T10)에서, 설정을 실시하고, 또한 시간 구간(T11)에서, 설정 파라미터를 캘리브레이션 하고(예를 들면, 컴퍼레이터의 편차를 캘리브레이션 하고), 시간 구간(T11)의 뒤의 시간 구간(T12)에서, 캘리브레이션 회로(10)에 대해 캘리브레이션을 실시하고, 또한 시간 구간(T12)의 뒤의 시간 구간(T13)에서, 캘리브레이션 회로(11)에 대해 캘리브레이션을 실시할 수 있다. 자세히 설명하면, 임피던스 캘리브레이션 회로(2)는, 시간 구간(T12)에서, 외부 저항(Rext)에 근거해, 캘리브레이션 회로(10)에 대해 캘리브레이션을 실시해, P형 MOS 트랜지스터를 캘리브레이션 하는데 적합한 제어 신호(Vc1)를 생성할 수 있다. 캘리브레이션을 실시한 제어 신호(Vc1)에 근거해, 바이어스 회로(210, 211, 212) 내의 P형 트랜지스터(P0, P1, P2, P3)를 설정한다. 임피던스 캘리브레이션 회로(2)는, 시간 구간(T12)의 뒤의 시간 구간(T13)에서, 캘리브레이션 회로(21)에 대해 캘리브레이션을 실시해, N형 MOS 트랜지스터를 캘리브레이션 하는데 적합한 제어 신호(Vc2, Vc3, Vc4)를 생성할 수 있다.
도 2b는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(2)의 시간 구간(T12)에서의 절환 개략도이다. 시간 구간(T12)에서, 임피던스 캘리브레이션 회로(2)는, 캘리브레이션 회로(10)에 대해 캘리브레이션을 실시할 수 있고, 스위치 회로(22)는, 전압(V1)을 절점(A1, A2, A3)에 제공할 수 있기 때문에, 스위치 회로(22) 내의 스위치(SW1, SW4, SW6)가 도통하고, SW2, SW3, SW5가 절단된다. 컴퍼레이터(Amp1, Amp2, Amp3)는, 각각 A1, A2, A3에 의해 각자의 수신단에서 전압(V1)을 수신하고, 각각 기준 신호(Vref1, Vref2, Vref3)와 비교함으로써, 비교 결과(Comp1, Comp2, Comp3)를 생성하여, 재귀적인 이분법에 따라 제어 신호(Vc1)를 판단할 수 있다.
구체적으로 설명하면, 본 실시 형태의 제어 신호(Vc1)는, 6개의 제어 비트를 가질 수 있고, 시간 구간(T12)의 제1 주기에서, 제어 회로(23)는, 제어 신호(Vc1)를〔100000〕으로 설정할 수 있고, 컴퍼레이터에 제공된 기준 신호(Vref1, Vref2, Vref3)를 각각 1/4 Vdd, 1/2 Vdd, 3/4 Vdd로 설정하여, 컴퍼레이터(Amp1∼Amp3)의 제1 주기의 비교 결과(Comp1, Comp2, Comp3)에 따라, 제어 신호(Vc1) 이전의 2개 비트를 판단할 수 있다. 계속해서, 제어 신호(Vc1)가 판단한 이전의 2개 비트에 근거해, 기준 신호(Vref1, Vref2, Vref3)를 대응하는 전압 레벨까지 조정하여, 제어 신호(Vc1) 다음의 2개 비트를 판단한다. 이와 같이 재귀적으로 동작을 실시해서, 임피던스 캘리브레이션 회로(2)는, 3개의 주기 만으로 6개 비트의 제어 신호(Vc1)를 정확하게 판단할 수 있다.
또, 도 2b에는 도시되어 있지 않지만, 임피던스 캘리브레이션 회로(2)는, 시간 구간(T12)의 뒤, 캘리브레이션 회로(11)의 제어 신호(Vc1)에 대해 미세(微細) 조정의 비교 동작을 따로 실시할 수 있다. 자세히 설명하면, 제어 회로(23)는, 이분법에 따라 제어 신호(Vc1)를 조정하여, 조정하려는 타겟 임피던스 값이 제어 신호(Vc1)의 이진수(예를 들면,〔010010〕)와 제어 신호(Vc1)의 이진수에 1을 더한 수(예를 들면,〔010011〕)의 범위의 사이에 들어갈 때까지, 트랜지스터(P0)의 임피던스 값을 조정하려는 타겟 임피던스 값에 접근시킬 수 있다. 다만, 디지털 형식의 제어 신호(Vc1)가 트랜지스터(P0)의 임피던스 값을 조정할 때는, 제어 신호(Vc1)의 해석도가 제한되기 때문에, 타겟 임피던스 값이 제어 신호(Vc1)에 가까워졌는지 여부, 혹은 제어 신호(Vc1)의 이진수에 1을 더한 수에 가까워졌는지 여부를 판단할 수 없다. 따라서, 임피던스 캘리브레이션 회로(2)는, 시간 구간(T12)의 뒤에, 다른 미세 조정의 비교 동작을 실시함으로써, 임피던스 캘리브레이션 회로(2)의 정도(精度)를 한층 더 개선할 수 있다.
자세히 설명하면, 제어 회로(13)는, 기준 신호(Vref1, Vref2, Vref3)를 조정하여, 3자의 차이값을 전압 최소 해석도의 절반으로 할 수 있다. 예를 들어 설명하면, Vref1의 전압은, Vdd/2 - VLSB/2로 설정할 수 있고, Vref2의 전압은, Vdd/2로 설정할 수 있고, Vref3의 전압은, Vdd/2 + VLSB/2로 설정할 수 있다. 이처럼 해서, 제어 회로(13)는, 2개의 다른 주기에 의해, 제어 신호(Vc1)의 최하위 비트(Least Significant Bit, LSB)를 조정할 수 있고, 제1 주기에서, 제어 신호(Vc1)를 시간 구간(T12)이 생성한 이진수로 설정하는 동시에, 해석도를 2배로 한 기준 신호(Vref1, Vref2, Vref3)와 비교를 실시한다. 제2 주기에서, 제어 신호(Vc1)를 시간 구간(T12)이 생성한 이진수에 1을 더한 수로 설정하는 동시에, 해석도를 2배로 한 기준 신호(Vref1, Vref2, Vref3)와 비교를 실시한다. 따라서, 제어 회로(13)는, 2개의 다른 주기에 의해, 제어 신호(Vc1)의 최하위 비트를 더 정확하게 설정할 수 있고, 트랜지스터(P0)의 임피던스 값을 캘리브레이션 하여, 타겟 임피던스 값에 더 접근시킬 수 있다.
도 2c는, 본 발명의 일 실시 형태의 임피던스 캘리브레이션 회로(2)의 시간 구간(T13)에서의 절환 개략도이다. 시간 구간(T13)에서, 임피던스 캘리브레이션 회로(2)는, 캘리브레이션 회로(11)에 대해 캘리브레이션을 실시할 수 있고, 스위치 회로(22)는, 전압(V2)을 A1, A2, A3에 제공할 수 있기 때문에, 스위치 회로(22) 내의 스위치(SW2, SW4, SW6)가 도통하고, SW1, SW3, SW5가 절단된다. 컴퍼레이터(Amp1, Amp2, Amp3)는, 각각 절점(A1, A2, A3)에 의해 각자의 수신단에서 전압(V2)을 수신하여, 각각 기준 신호(Vref1, Vref2, Vref3)와 비교하고, 그에 따라, 비교 결과(Comp1, Comp2, Comp3)를 생성할 수 있다. 제어 회로(23)은, 이분법에 따라, 각 주기의 비교에서 제어 신호(Vc2)의 2개 비트를 판단할 수 있다.
구체적으로 설명하면, 제어 신호(Vc2)의 생성 과정은, 상술한 단락의 제어 신호(Vc1)에 관한 생성 과정과 유사하고, 시간 구간(T13)의 제1 주기에서, 제어 회로(23)는, 제어 신호(Vc2)를 〔100000〕으로 설정할 수 있고, 컴퍼레이터에 제공된 기준 신호(Vref1, Vref2, Vref3)를 각각 1/4 Vdd, 1/2 Vdd, 3/4 Vdd로 설정하여, 컴퍼레이터(Amp1∼Amp3)의 제1 주기의 비교 결과(Comp1, Comp2, Comp3)에 의해, 제어 신호(Vc2) 이전의 2개 비트를 판단할 수 있다. 제어 신호(Vc2)가 판단한 이전의 2개 비트에 근거해, 기준 신호(Vref1, Vref2, Vref3)를 대응하는 전압 레벨까지 조정하여, 제어 신호(Vc2) 다음의 2개 비트를 판단한다. 이와 같이 재귀적으로 동작을 실시하여, 임피던스 캘리브레이션 회로(2)는, 3개의 주기 만으로 6개 비트의 제어 신호(Vc2)를 정확하게 판단할 수 있다.
또, 도 2d는, 본 발명의 다른 실시 형태의 임피던스 캘리브레이션 회로(2)의 시간 구간에서의 절환 개략도이다. 본 실시 형태에서, 임피던스 캘리브레이션 회로(2)는, 캘리브레이션 회로(21)에 대해 캘리브레이션을 실시할 수 있다. 본 실시 형태에서, 스위치 회로(22)는, 전압(V2)을 절점(A1)에 전송하고, 전압(V3)을 절점(A2)에 전송하고, 또한 전압(V4)을 절점(A3)에 전송할 수 있기 때문에, 스위치 회로(22) 내의 스위치(SW2, SW3, SW5)가 도통하고, SW1, SW4, SW6가 절단된다. 컴퍼레이터(Amp1)는, 전압(V2)을 수신해 기준 신호(Vref1)와 비교할 수 있고, 컴퍼레이터(Amp2)는, 전압(V3)을 수신해 기준 신호(Vref2)와 비교할 수 있고, 컴퍼레이터(Amp3)는, 전압(V4)을 수신해 기준 신호(Vref3)와 비교할 수 있다. 이때, 컴퍼레이터(Amp1, Amp2, Amp3)가 수신하는 기준 신호(Vref1, Vref2, Vref3)를 같은 전압 레벨로 절환해, 전압(V2, V3, V4)과 비교할 수 있다.
구체적으로 설명하면, 시간 구간(T13)의 제1 주기에서, 제어 회로(23)는, 제어 신호(Vc2, Vc3, Vc4)를 〔010000〕,〔100000〕,〔110000〕으로 설정할 수 있고, 컴퍼레이터에 제공된 기준 신호(Vref1, Vref2, Vref3)는, 모두 1/2 Vdd로 설정할 수 있다. 컴퍼레이터(Amp1∼Amp3)의 제1 주기의 비교 결과(Comp1, Comp2, Comp3)에 따라, 제어 신호(Vc2∼Vc4) 이전의 2개 비트를 판단하고, 기준 신호(Vref1, Vref2, Vref3)를 대응하는 전압 레벨까지 더 조정하여, 제어 신호(Vc2∼Vc4) 다음의 2개 비트를 판단할 수 있다. 이와 같이 재귀적으로 동작을 실시해서, 임피던스 캘리브레이션 회로(2)는, 3개의 주기 만으로 6개 비트의 제어 신호(Vc2∼Vc4)를 정확하게 판단할 수 있다.
이상과 같이, 본 발명의 임피던스 캘리브레이션 회로, 스위치 회로, 및 연산 회로의 동작은, 복수의 비교 동작을 동시에 실시할 수 있기 때문에, 임피던스 값을 캘리브레이션 하는 속도를 유효하게 빠르게 해서, 캘리브레이션의 정도(精度)를 올릴 수 있다.
1, 2: 임피던스 캘리브레이션 회로
10, 11, 21: 캘리브레이션 회로
12, 22: 스위치 회로
13, 23: 제어 회로
110, 111, 210, 211, 212: 바이어스 회로
130, 230: 연산 회로
A1, A2, A3: 절점
Amp1, Amp2, Amp3: 컴퍼레이터
Comp1, Comp2, Comp3: 비교 결과
Gnd: 접지 전압
N1, N2, N3, P0, P1, P2, P3: 트랜지스터
PD: 패드
Rext: 외부 저항
SW1, SW2, SW3, SW4, SW5, SW6: 스위치
V1, V2, V3, V4: 전압
Vc1, Vc2, Vc3, Vc4: 제어 신호
Vdd: 동작 전압
Vref1, Vref2, Vref3: 기준 신호

Claims (14)

  1. 임피던스 캘리브레이션 회로에 있어서,
    패드를 통해 외부 저항에 접속되고, 제1 제어 신호에 근거하여, 제1 전압을 생성하는 제1 캘리브레이션 회로;
    상기 제1 제어 신호, 제2 제어 신호, 및 제3 제어 신호에 근거하여, 제2 전압 및 제3 전압을 생성하는 제2 캘리브레이션 회로;
    상기 제1 캘리브레이션 회로, 상기 제2 캘리브레이션 회로에 접속되어, 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압을 제1 절점 및 제2 절점에 선택적으로 제공하는 스위치 회로;
    상기 제1 절점 및 상기 제2 절점에서 상기 스위치 회로에 접속되고, 상기 제1 절점 및 상기 제2 절점의 전압을 각각 제1 기준 신호 및 제2 기준 신호와 비교하고, 비교 결과에 기초하여, 상기 제1 제어 신호, 상기 제2 제어 신호, 및 상기 제3 제어 신호를 생성하는 제어 회로
    를 포함하고,
    제1 시간 구간에서, 상기 스위치 회로는, 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공하고,
    제2 시간 구간에서, 상기 스위치 회로는, 상기 제2 전압을 상기 제1 절점 및 상기 제2 절점에 제공하거나, 또는 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 스위치 회로는, 우선, 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 제어 회로는, 상기 제1 전압을 상기 제1 기준 신호 및 상기 제2 기준 신호의 전압들과 비교하여, 상기 제1 제어 신호를 생성한 후, 상기 스위치 회로가, 상기 제2 전압을 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 제어 회로는, 상기 제2 전압을 상기 제1 기준 신호 및 상기 제2 기준 신호의 전압들과 비교하여, 상기 제2 제어 신호를 생성하는
    임피던스 캘리브레이션 회로.
  2. 제1항에 있어서,
    상기 제1 캘리브레이션 회로는, 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 제1단이, 동작 전압을 수신하고, 상기 제1 트랜지스터의 제2단이, 패드에 접속되고, 상기 제1 트랜지스터의 제어 단자가, 상기 제1 제어 신호를 수신하여, 상기 제1 트랜지스터의 임피던스 값을 조정하고, 상기 제1 트랜지스터의 제2단이, 상기 제1 전압을 생성하는
    임피던스 캘리브레이션 회로.
  3. 제1항에 있어서,
    상기 제2 캘리브레이션 회로는,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 바이어스 회로 - 상기 제1 트랜지스터의 제1단은, 동작 전압을 수신하고, 상기 제1 트랜지스터의 제2단은, 상기 제2 트랜지스터의 제1단에 접속되고, 상기 제2 트랜지스터의 제2단은, 접지 전압을 수신하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제어 단자들은, 각각 상기 제1 제어 신호 및 상기 제2 제어 신호를 수신함 -; 및
    제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 바이어스 회로 - 상기 제3 트랜지스터의 제1단은, 상기 동작 전압을 수신하고, 상기 제3 트랜지스터의 제2단은, 상기 제4 트랜지스터의 제1단에 접속되고, 상기 제4 트랜지스터의 제2단은, 상기 접지 전압을 수신하고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 제어 단자들은, 각각 상기 제1 제어 신호 및 상기 제3 제어 신호를 수신함 -
    를 포함하고,
    상기 제1 바이어스 회로는,
    상기 제1 트랜지스터의 제2단에서, 상기 제2 전압을 생성하고,
    상기 제2 바이어스 회로는,
    상기 제3 트랜지스터의 제2단에서, 상기 제3 전압을 생성하는
    임피던스 캘리브레이션 회로.
  4. 제3항에 있어서,
    상기 스위치 회로가,
    제1단이, 상기 패드에 접속되어, 상기 제1 전압을 수신하고, 제2단이, 상기 제1 절점에 접속된 제1 스위치;
    제1단이, 상기 제1 바이어스 회로에 접속되어, 상기 제2 전압을 수신하고, 제2단이, 상기 제1 절점에 접속된 제2 스위치;
    제1단이, 상기 제2 바이어스 회로에 접속되어, 상기 제3 전압을 수신하고, 제2단이, 상기 제2 절점에 접속된 제3 스위치; 및
    제1단이, 상기 제1 절점에 접속되고, 제2단이, 상기 제2 절점에 접속된 제4 스위치
    를 포함하는 임피던스 캘리브레이션 회로.
  5. 제4항에 있어서,
    상기 스위치 회로가 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제1 스위치 및 상기 제4 스위치가 도통하고, 상기 제2 스위치 및 상기 제3 스위치가 절단되는
    임피던스 캘리브레이션 회로.
  6. 제4항에 있어서,
    상기 스위치 회로가 상기 제2 전압을 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제1 스위치 및 상기 제3 스위치가 절단되고, 상기 제2 스위치 및 상기 제4 스위치가 도통하는
    임피던스 캘리브레이션 회로.
  7. 제4항에 있어서,
    상기 스위치 회로가 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제1 스위치 및 상기 제4 스위치가 절단되고, 상기 제2 스위치 및 상기 제3 스위치가 도통하는
    임피던스 캘리브레이션 회로.
  8. 제4항에 있어서,
    상기 제어 회로는,
    제1 입력 단자가, 상기 제1 절점에 접속되고, 제2 입력 단자가, 상기 제1 기준 신호를 수신하고, 출력 단자가, 비교 결과를 생성하는 제1 컴퍼레이터;
    제1 입력 단자가, 상기 제2 절점에 접속되고, 제2 입력 단자가, 상기 제2 기준 신호를 수신하고, 출력 단자가, 비교 결과를 생성하는 제2 컴퍼레이터; 및
    상기 제1 컴퍼레이터 및 상기 제2 컴퍼레이터의 출력 단자에 접속되고, 상기 제1 컴퍼레이터 및 상기 제2 컴퍼레이터의 비교 결과에 기초하여, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 연산 회로
    를 포함하는 임피던스 캘리브레이션 회로.
  9. 제8항에 있어서,
    상기 제2 캘리브레이션 회로는,
    제4 제어 신호에 기초하여, 제4 전압을 더 생성하고,
    상기 제2 캘리브레이션 회로는,
    제5 트랜지스터 및 제6 트랜지스터를 포함하는 제3 바이어스 회로 - 상기 제5 트랜지스터의 제1단은, 상기 동작 전압을 수신하고, 상기 제5 트랜지스터의 제2단은, 상기 제6 트랜지스터의 제1단에 접속되고, 상기 제6 트랜지스터의 제2단은, 상기 접지 전압을 수신하고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 제어 단자들은, 각각 상기 제1 제어 신호 및 상기 제4 제어 신호를 수신함 -
    를 더 포함하고,
    상기 제3 바이어스 회로는,
    상기 제5 트랜지스터의 제2단에서, 상기 제4 전압을 생성하는
    임피던스 캘리브레이션 회로.
  10. 제9항에 있어서,
    상기 스위치 회로는,
    제1단이, 상기 제3 바이어스 회로에 접속되어, 상기 제4 전압을 수신하고, 제2단이, 제3 절점에 접속된 제5 스위치; 및
    제1단이, 상기 제1 절점에 접속되고, 제2단이, 상기 제3 절점에 접속된 제6 스위치
    를 더 포함하고,
    상기 스위치 회로가 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제5 스위치가 절단되고, 상기 제6 스위치가 도통하기 때문에, 상기 스위치 회로가, 상기 제1 전압을 상기 제3 절점에 더 제공하고,
    상기 스위치 회로가 상기 제2 전압을 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제5 스위치가 절단되고, 상기 제6 스위치가 도통하기 때문에, 상기 스위치 회로가, 상기 제2 전압을 상기 제3 절점에 더 제공하고,
    상기 스위치 회로가 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 절점 및 상기 제2 절점에 제공할 때, 상기 제5 스위치가 도통하고, 상기 제6 스위치가 절단되기 때문에, 상기 스위치 회로가, 상기 제4 전압을 상기 제3 절점에 더 제공하는
    임피던스 캘리브레이션 회로.
  11. 제10항에 있어서,
    상기 제어 회로는,
    상기 제3 절점에서 상기 스위치 회로에 접속되고, 상기 제어 회로가, 상기 제3 절점의 전압과 제3 기준 신호를 비교하여, 상기 제4 제어 신호를 더 생성하고,
    상기 제어 회로는,
    제1 입력 단자가, 상기 제3 절점에 접속되고, 제2 입력 단자가, 상기 제3 기준 신호를 수신하고, 출력 단자가, 비교 결과를 생성하는 제3 컴퍼레이터
    를 더 포함하고,
    상기 연산 회로가, 상기 제3 컴퍼레이터의 출력 단자에 접속되어, 상기 제3 컴퍼레이터의 비교 결과에 기초하여, 상기 제4 제어 신호를 더 생성하는
    임피던스 캘리브레이션 회로.
  12. 제1항에 있어서,
    상기 제1 시간 구간이, 상기 제2 시간 구간 보다 앞서는
    임피던스 캘리브레이션 회로.
  13. 임피던스 캘리브레이션 회로에 있어서,
    패드를 통해 외부 저항에 접속되고, 제1 제어 신호에 근거하여, 제1 전압을 생성하는 제1 캘리브레이션 회로;
    상기 제1 제어 신호, 제2 제어 신호, 및 제3 제어 신호에 근거하여, 제2 전압 및 제3 전압을 생성하는 제2 캘리브레이션 회로;
    상기 제1 캘리브레이션 회로, 상기 제2 캘리브레이션 회로에 접속되어, 상기 제1 전압, 상기 제2 전압, 및 상기 제3 전압을 제1 절점 및 제2 절점에 선택적으로 제공하는 스위치 회로;
    상기 제1 절점 및 상기 제2 절점에서 상기 스위치 회로에 접속되고, 상기 제1 절점 및 상기 제2 절점의 전압을 각각 제1 기준 신호 및 제2 기준 신호와 비교하고, 비교 결과에 기초하여, 상기 제1 제어 신호, 상기 제2 제어 신호, 및 상기 제3 제어 신호를 생성하는 제어 회로
    를 포함하고,
    제1 시간 구간에서, 상기 스위치 회로는, 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공하고,
    제2 시간 구간에서, 상기 스위치 회로는, 상기 제2 전압을 상기 제1 절점 및 상기 제2 절점에 제공하거나, 또는 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 스위치 회로는, 우선, 상기 제1 전압을 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 제어 회로는, 상기 제1 전압을 상기 제1 기준 신호 및 상기 제2 기준 신호의 전압들과 비교하여, 상기 제1 제어 신호를 생성한 후, 상기 스위치 회로가, 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 절점 및 상기 제2 절점에 제공하고,
    상기 제어 회로는, 상기 제2 전압 및 상기 제3 전압을 각각 상기 제1 기준 신호 및 상기 제2 기준 신호의 전압들과 비교하여, 상기 제2 제어 신호 및 상기 제3 제어 신호를 생성하는
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