JP2004080075A - Ａｄ変換器 - Google Patents

Abstract

【課題】逐次比較型ＡＤ変換器を低い電源電圧で動作できるようにする。
【解決手段】比較デジタルデータの上位Ｌビットの値に応じた電位を出力する容量型ＤＡ変換回路の出力端に対して結合容量により容量結合される複数の抵抗型ＤＡ変換回路の出力電位を加算した電位が、電源電圧を２^Ｍ個に分圧した電位の中の比較デジタルデータの下位Ｍビットの値に対応した電位に等しくなるように抵抗型ＤＡ変換回路をそれぞれ制御するようにして、比較デジタルデータの下位Ｍビットの値に対応した電位がスイッチのＯＮ抵抗が大きい電位領域であるとき、ＯＮ抵抗が小さい電位領域の電位を複数の抵抗型ＤＡＣから出力して、比較デジタルデータの下位Ｍビットの値に対応した電位を得られることができるようにする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されたアナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）に関し、特に、逐次比較型ＡＤ変換器に用いて好適なものである。
【０００２】
【従来の技術】
現在、簡単な回路構成で実現可能であるとともに、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、かつアナログ信号からデジタル信号への変換処理であるＡＤ変換に要する時間が短く、製品用途が広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている。上記逐次比較型ＡＤ変換器には、高分解能のＡＤ変換器を小さなシリコン面積で実現するために、比較用デジタル信号から比較用アナログ信号に変換するダブルステージＤＡＣ（ＤＡ変換器：デジタル・アナログ変換器）を用いたものがある。ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器は、主ＤＡＣと副ＤＡＣとにより構成されるダブルステージＤＡＣ、コンパレータ回路、および「ＳＡＲ（ｓｕｃｃｅｓｓｉｖｅ　ａｐｐｒｏｘｉｍａｔｉｏｎ　ｒｅｇｉｓｔｅｒ）」と呼ばれる制御回路（制御方法）により構成される。
【０００３】
上記ダブルステージＤＡＣは、主ＤＡＣおよび副ＤＡＣをそれぞれ容量アレイで実現するか、抵抗ストリングで実現するかにより、以下に示す４通りの構成（主ＤＡＣ＋副ＤＡＣ）に大別される。
▲１▼容量アレイ＋容量アレイ型（Ｃ−Ｃ型）
▲２▼抵抗ストリング＋容量アレイ型（Ｒ−Ｃ型）
▲３▼容量アレイ＋抵抗ストリング型（Ｃ−Ｒ型）
▲４▼抵抗ストリング＋抵抗ストリング型（Ｒ−Ｒ型）
上記Ｃ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器の構成例は、例えば、特開昭５９−１６３９１３号公報や特開昭５７−５５６１４号公報に開示されている。
【０００４】
以下に、Ｃ−Ｒ型ダブルステージＤＡＣを用いた従来の逐次比較型ＡＤ変換器について説明する。
図２２は、従来の逐次比較型ＡＤ変換器の回路構成例を示す図である。
図２２において、容量Ｃ１〜Ｃ５とスイッチ群２１（スイッチＳＷＣ１〜ＳＷＣ５）とが４ビット精度の容量型ＤＡＣ（主ＤＡＣ）を構成し、抵抗Ｒ０〜Ｒ１５とセレクタ１２１とが４ビット精度の抵抗型ＤＡＣ（副ＤＡＣ）を構成する。
容量Ｃ１〜Ｃ５は、容量Ｃ１、Ｃ２の容量値をＣｘとすると、容量Ｃ３の容量値が２Ｃｘ、容量Ｃ４の容量値が４Ｃｘ（＝２^２Ｃｘ）、容量Ｃ５の容量値が８Ｃｘ（＝２^３Ｃｘ）と重み付けされている。一般的に容量Ｃ３、Ｃ４およびＣ５は、相対精度を確保するために、例えばそれぞれ単位容量Ｃｘを２個、４個および８個並列に接続して構成される。また、抵抗Ｒ０〜Ｒ１５の抵抗値は等しい。
【０００５】
上記図２２に示した逐次比較型ＡＤ変換器は、アナログ信号入力端子３より入力されるアナログ入力信号をデジタルデータに変換する際、まず入力されるアナログ入力信号の電位Ｖｉｎのサンプリングを行い、当該電位Ｖｉｎに応じて容量Ｃ１〜Ｃ５を充電する。このとき、逐次比較制御回路３２は、制御信号Ｓ２、Ｓ３によりスイッチ群２１、スイッチ２２をそれぞれ制御し、ラインＬ１〜Ｌ５、スイッチ群２１およびラインＬ７を介して容量Ｃ１〜Ｃ５の一端をアナログ信号入力端子３に対してそれぞれ接続する。
【０００６】
また、逐次比較制御回路３２は、制御信号ＳＰＬ１によりスイッチＮＭ１を制御する。このスイッチＮＭ１の制御は、スイッチＮＭ１がＯＮ（オン）状態になり、入力ノード４の電位Ｖｘがコンパレータ３１の論理しきい値電圧ＶＴＬに等しくなるように制御する。
以上のようにして、ノード４の電位Ｖｘを論理しきい値電圧ＶＴＬにし、容量Ｃ１〜Ｃ５の一端にアナログ入力信号の電位Ｖｉｎを供給することで、アナログ入力信号の電位Ｖｉｎのサンプリングが行われ、電位Ｖｉｎに応じた電荷が容量Ｃ１〜Ｃ５に蓄積される。
【０００７】
上述したアナログ入力信号の電位Ｖｉｎのサンプリングが終了した後、逐次比較型ＡＤ変換器は、最上位ビット（ＭＳＢ）から下位側にデジタルデータを１ビット毎に順次決定していく比較動作を行う。
まず、逐次比較制御回路３２は、上記サンプリングにて容量Ｃ１〜Ｃ５に蓄積した電荷を容量Ｃ１〜Ｃ５に再分配することにより入力ノード４の電位Ｖｘが決定されるように、スイッチＮＭ１をＯＦＦ状態にする。また、逐次比較制御回路３２は、スイッチ群２１、スイッチ２２を制御し、容量Ｃ１〜Ｃ４の一端をスイッチ２２を介してグランドに対して接続するとともに、容量Ｃ５の一端をリファレンス電位Ｖｅｒｆを供給する電源端子１に接続する。これにより、サンプリングにて容量Ｃ１〜Ｃ５に蓄積された電荷が再分配され、入力ノード４の電位Ｖｘは、（ＶＴＬ＋Ｖｒｅｆ／２−Ｖｉｎ）になる。
【０００８】
コンパレータ３１は、入力ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより低いか否か、すなわち電位Ｖｉｎが電位Ｖｒｅｆ／２よりも高いか否かを判定する。上記判定の結果、電位Ｖｉｎが電位Ｖｒｅｆ／２よりも高い場合には、コンパレータ３１からの判定出力Ｓ１はハイレベル（“Ｈ”）になり、電位Ｖｉｎが電位Ｖｒｅｆ／２よりも低い場合には、判定出力Ｓ１はロウレベル（“Ｌ”）になる。逐次比較制御回路３２は、上記判定出力Ｓ１が“Ｈ”の場合にはＭＳＢの値を‘１’に決定し、判定出力Ｓ１が“Ｌ”の場合にはＭＳＢの値を‘０’に決定する。
【０００９】
決定したＭＳＢの値が‘１’のときには、逐次比較制御回路３２は、スイッチ群２１、スイッチ２２を制御し、容量Ｃ４、Ｃ５の一端を電源端子１に接続するとともに、容量Ｃ１〜Ｃ３の一端をグランドに対して接続する。これにより、入力ノード４の電位Ｖｘは、（ＶＴＬ＋３Ｖｒｅｆ／４−Ｖｉｎ）になる。
【００１０】
一方、決定したＭＳＢの値が‘０’のときには、逐次比較制御回路３２は、スイッチ群２１、２２を制御し、容量Ｃ４の一端を電源端子１に対して接続するとともに、容量Ｃ１〜Ｃ３、Ｃ５の一端をグランドに対して接続する。これにより、入力ノード４の電位Ｖｘは、（ＶＴＬ＋Ｖｒｅｆ／４−Ｖｉｎ）になる。
上述したのと同様にして、入力ノード４の電位Ｖｘがコンパレータ３１の論理しきい値電圧ＶＴＬより低いか否かをコンパレータ３１にて判定することにより、逐次比較制御回路３２は、ＭＳＢより１ビットだけ下位側のビットの値を決定する。
【００１１】
以下同様にして、逐次比較制御回路３２は、スイッチ群２１、スイッチ２２を制御し、決定したビットの値に応じて容量Ｃ１〜Ｃ５の一端を電源端子１あるいはグランドに対して接続する。そして、入力ノード４の電位Ｖｘがコンパレータ３１の論理しきい値電圧ＶＴＬより低いか否かをコンパレータ３１にて比較判定することにより、上位側から順にデジタルデータを決定していく。
【００１２】
ここで、例えばスイッチ群２１、スイッチ２２を制御して、容量Ｃ１、Ｃ３〜Ｃ５の一端をグランドに対して接続し、容量Ｃ２の一端を電源端子１に接続すると、入力ノード４の電位Ｖｘは（ＶＴＬ＋Ｖｒｅｆ／１６−Ｖｉｎ）になる。つまり、上記図２２に示した逐次比較型ＡＤ変換器の容量型ＤＡＣ（主ＤＡＣ）は、容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して１／１６の容量値Ｃｘを単位とし、スイッチ群２１を制御することで容量Ｃ１〜Ｃ５の一端を電源端子１あるいはグランドに対して選択的に接続する。これにより、上記図２２に示した逐次比較型ＡＤ変換器は、容量型ＤＡＣによりＶｒｅｆ／１６刻みで入力ノード４の電位Ｖｘを変化させることができ、上位４ビットのデジタルデータを決定することができる。
【００１３】
上位４ビットのデジタルデータが決定した後、逐次比較制御回路３２は、決定した上位４ビットの値に応じてスイッチ群２１、スイッチ２２を制御し、容量Ｃ２〜Ｃ５の一端を電源端子１あるいはスイッチ２２を介してグランドに対して接続する。さらに、逐次比較制御回路３２は、後述する図２３に示す対応関係に従ってセレクタ１２１を制御し、抵抗型ＤＡＣの出力ラインＬ７１、スイッチＳＷＣ１およびラインＬ１を介して、デジタルコードに応じた電位を容量Ｃ１の一端に供給する。
【００１４】
図２３は、上記図２２に示した抵抗型ＤＡＣにおける入力デジタルコードと出力ラインＬ７１を介して出力する電位との対応関係を示す図である。上記図２２に示したように等しい抵抗値の抵抗Ｒ０〜Ｒ１５を電源端子１とグランド端子２との間に直列に接続することで、図２３に示すように抵抗型ＤＡＣは、Ｖｒｅｆ／１６刻みで電位を変化させて１６通りの電位（Ｖｒｅｆ／１６×ｎ：ｎは０〜１５の整数）を発生させることが可能になっている。
【００１５】
下位４ビットの値を決定する際、まず、逐次比較制御回路３２は、抵抗Ｒ７と抵抗Ｒ８との相互接続点に接続されたセレクタ１２１内のスイッチだけを閉じ、セレクタ１２１内の他のスイッチは開くように制御する（入力デジタルコード“１０００”）。そして、容量Ｃ１の一端にＶｒｅｆ／２（８Ｖｒｅｆ／１６）の電位を供給した状態で、入力ノード４の電位Ｖｘとコンパレータ３１の論理しきい値電圧ＶＴＬとをコンパレータ３１にて比較判定する。
【００１６】
上記比較判定の結果、入力ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより低い場合には、抵抗Ｒ１１と抵抗Ｒ１２との相互接続点に接続されたセレクタ１２１内のスイッチを閉じ、セレクタ１２１内の他のスイッチは開くように制御する（入力デジタルコード“１１００”）。一方、入力ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高い場合には、抵抗Ｒ３と抵抗Ｒ４との相互接続点に接続されたセレクタ１２１内のスイッチだけを閉じ、セレクタ１２１内の他のスイッチは開くように制御する（入力デジタルコード“０１００”）。
そして、コンパレータ３１にて入力ノード４の電位Ｖｘと論理しきい値電圧ＶＴＬとを比較判定する。同様の動作を繰り返して行い、上位側から順に下位４ビットの値をビット毎に決定していく。
【００１７】
このように、上記図２２に示した抵抗型ＤＡＣは、容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して１／１６の容量値Ｃｘを有する容量Ｃ１の一端に供給する電位をＶｒｅｆ／１６刻みで変化させる。これにより、上記図２２に示した逐次比較型ＡＤ変換器は、入力ノード４の電位ＶｘをＶｒｅｆ／２５６刻みで変化させることができ、合計８ビットのデジタルデータを決定することができる。
【００１８】
上記図２２に示した従来の逐次比較型ＡＤ変換器は、１６個の単位容量Ｃｘと１６個の単位抵抗とを備えることにより８ビット精度のＡＤ変換器を実現している。仮に、容量型ＤＡＣあるいは抵抗型ＤＡＣだけのシングルステージＤＡＣを用いて８ビット精度のＡＤ変換器を構成する場合には、２５６個の単位容量あるいは単位抵抗を備える必要がある。したがって、同精度のＡＤ変換器を構成する場合には、ダブルステージＤＡＣを用いることで部品数を大きく削減することができる。また、上記図２２に示した逐次比較型ＡＤ変換器において、抵抗型ＤＡＣの抵抗の精度は、４ビット精度程度で良く、小さな面積の抵抗型ＤＡＣで構成できることも利点の１つになっている。
【００１９】
つまり、従来の逐次比較型ＡＤ変換器は、ダブルステージＤＡＣを用いることにより容量の面積を削減し、さらに抵抗ストリングの抵抗型ＤＡＣを副ＤＡＣに用いることで抵抗型ＤＡＣの面積をも削減していた。
このように、比較的安価に製造できるＣＭＯＳプロセスで製造され、小面積かつ高速な高分解能逐次比較型ＡＤ変換器が実用されている。
【００２０】
【発明が解決しようとする課題】
近年の集積回路等の微細化の進展にともなって、集積回路等における電源電圧は低下してきており、ＡＤ変換器においても電源電圧の低電圧化が要求されている。上述したように小さな面積で回路を構成できる逐次比較型ＡＤ変換器においても、電源電圧の低電圧化が強く要求されている。
【００２１】
例えば、上記図２２に示したＣ−Ｒ型ダブルステージＤＡＣを用いた従来の逐次比較型ＡＤ変換器における電源電圧の低電圧化について考える。
上記図２２に示した従来の逐次比較型ＡＤ変換器がＣＭＯＳプロセスで製造される場合には、セレクタ１２１およびスイッチ群２１内の各スイッチは、一般に図２４に示すようなトランスファゲートが用いられる。上記トランスファゲートは、１つのＰチャネルトランジスタ（ＰＭＯＳトランジスタ）ＰＭＴｒと１つのＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭＴｒとで構成される。
【００２２】
図２５は、上記図２４に示すようにＰＭＯＳトランジスタＰＭＴｒおよびＮＭＯＳトランジスタＮＭＴｒのゲート電極にそれぞれ０Ｖおよびリファレンス電位（比較のための電源電圧）Ｖｒｅｆ（＋３Ｖあるいは＋５Ｖ等）が印加されたとき（トランスファゲートがＯＮ状態のとき）の入力端子Ｔ１より入力される入力電位Ｖｉとトランスファゲートのオン抵抗Ｒｏｎ（ＯＮ抵抗）との関係を示す図である。図２５に示すように、入力電位Ｖｉが十分低い（例えば、０Ｖ）ときには、ＮＭＯＳトランジスタＮＭＴｒが十分にＯＮ状態に（ＯＮ抵抗が小さく）なり（領域（Ｂ））、一方入力電位Ｖｉが十分高い（例えば、ＶｒｅｆＶ）ときにはＰＭＯＳトランジスタＰＭＴｒが十分ＯＮ状態に（ＯＮ抵抗が小さく）なる（領域（Ａ））。したがって、入力電位Ｖｉが出力電位として出力端子Ｔ２に伝達される。
【００２３】
しかしながら、入力電位Ｖｉが十分低い値から高くなるにともない、ＯＮ抵抗が大きくなる。また、同様に入力電位Ｖｉが十分高い値から低くなるにともない、ＯＮ抵抗が大きくなる。例えば、リファレンス電位Ｖｒｅｆの１／２倍の電位のとき、ＰＭＯＳトランジスタＰＭＴｒおよびＮＭＯＳトランジスタＮＭＴｒの双方ともＯＮ抵抗が大きい状態になり、トランスファゲートのＯＮ抵抗が最大になる。
【００２４】
ここで、上述したように容量型ＤＡＣを制御するスイッチ群２１は、比較動作時にグランドＧＮＤあるいはリファレンス電位Ｖｒｅｆを容量Ｃ２〜Ｃ５の一端に供給する。一方、抵抗型ＤＡＣからの出力電位を制御するセレクタ１２１内のスイッチは、例えば図２３に示した対応関係にてデジタルコードが“１０００”のときのようにリファレンス電位Ｖｒｅｆの１／２倍程度の電位を出力するときがある。
【００２５】
セレクタ１２１内のスイッチにてリファレンス電位Ｖｒｅｆの略１／２倍の電位を伝達する場合には、トランスファゲートを構成するＭＯＳトランジスタＰＭＴｒ、ＮＭＴｒのゲート・ソース間電圧がＶｒｅｆ／２程度になる。したがって、リファレンス電位Ｖｒｅｆの略１／２倍の電位を出力するときには、上記図２５に示したようにトランスファゲートのＯＮ抵抗が大きくなってしまい、電源電圧を低電圧化する上での障害になる。
【００２６】
つまり、Ｃ−Ｒ型ダブルステージＤＡＣを用いた従来の逐次比較型ＡＤ変換器においては、抵抗型ＤＡＣからリファレンス電位Ｖｒｅｆの略１／２倍の電位を出力する際、ＭＯＳトランジスタＰＭＴｒ、ＮＭＴｒのゲート・ソース間電圧がＶｒｅｆ／２程度になる。そのため、従来の逐次比較型ＡＤ変換器における電源電圧の低電圧化においては、Ｖｒｅｆ／２の電圧がＭＯＳトランジスタＰＭＴｒ、ＮＭＴｒのしきい値電圧ＶＴＨ程度になる電源電圧、すなわち２ＶＴＨ程度の電源電圧までしか正常な動作を行うことができないという問題があった。
【００２７】
また、Ｃ−Ｒ型ダブルステージＤＡＣを用いた従来の逐次比較型ＡＤ変換器において、抵抗型ＤＡＣに流れる電流は、上述したサンプリングの期間および比較動作の期間を通して同じ値の電流が流れている。しかしながら、サンプリングの期間において抵抗型ＤＡＣに要求される時定数は比較動作で要求される時定数よりも一般に大きい。したがって、上述したサンプリングの期間において、抵抗型ＤＡＣは電力を浪費していることになる。
【００２８】
本発明は、このような問題に鑑みて成されたものであり、逐次比較型ＡＤ変換器を低い電源電圧で動作できるようにすることを目的とする。また、本発明は、逐次比較型ＡＤ変換器にて、ＡＤ変換の全処理に要する消費電力を削減することができるようにすることを第２の目的とする。
【００２９】
【課題を解決するための手段】
本発明のＡＤ変換器は、入力される比較デジタルデータの上位Ｌビットに対応する電位を出力する容量型ＤＡ変換回路と、下位Ｍビットの値に応じて、供給される電源電圧を分圧して得られる電位を所定の組み合わせで出力する複数の抵抗型ＤＡ変換回路と、抵抗型ＤＡ変換回路の出力端と容量型ＤＡ変換回路の出力端との間に接続される複数の結合容量と制御回路と比較回路とを備え、上記複数の抵抗型ＤＡ変換回路の出力電位を上記結合容量に基づいて重み付けした和が、比較デジタルデータの下位Ｍビットの値に対応する電位に等しくなるように複数の抵抗型ＤＡ変換回路をそれぞれ制御する。これにより、電源電圧の低電圧化にて不都合が生じる電位そのものを出力せずに、複数の抵抗型ＤＡ変換回路の出力電位を加算して出力できるようになる。
【００３０】
さらに、入力アナログ信号のサンプリング中に上記複数の結合容量の１つに所定の電位を出力する初期電位供給回路をさらに備えた場合には、比較動作に用いる抵抗型ＤＡ変換回路より消費電力の少ない初期電位供給回路を抵抗ＤＡ変換回路とは別に設けることで、サンプリング中の消費電力を削減し、ＡＤ変換処理に要する消費電力を削減することができるようになる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。
図１において、Ｃ１〜Ｃ６は容量であり、容量Ｃ１およびＣ２の容量値をＣｘとすると、容量Ｃ３、Ｃ４およびＣ５の容量値は、２Ｃｘ、４Ｃｘ（＝２^２Ｃｘ）および８Ｃｘ（＝２^３Ｃｘ）に重み付けされている。例えば、容量Ｃ３、Ｃ４、Ｃ５は、容量値の相対精度を確保するために、２個、４個、８個の単位容量Ｃｘを並列に接続してそれぞれ構成される。容量Ｃ６の容量値はＣｘである。
【００３３】
容量Ｃ１〜Ｃ５の一端は、ラインＬ１〜Ｌ５を介してスイッチ群２１内の対応するスイッチＳＷＣ１〜ＳＷＣ５の第１の端子に接続される。容量Ｃ６の一端は、出力ラインＬ６を介して第２のセレクタ１２の出力端に接続される。また、容量Ｃ１〜Ｃ６の他端は、ノード４に接続される。
【００３４】
ここで、上記スイッチＳＷＣ１〜ＳＷＣ５は、第１の端子と第２の端子との間、および上記第１の端子と第３の端子との間の何れか一方を選択的に接続可能な３端子スイッチであり、制御信号Ｓ２により制御される。なお、スイッチ２２も同様の構成の３端子スイッチであり、制御信号Ｓ３により制御される。
【００３５】
スイッチＳＷＣ１の第２の端子は、出力ラインＬ８を介して第１のセレクタ１１の出力端に接続され、スイッチＳＷＣ２〜ＳＷＣ５の第２の端子は、リファレンスとなる電源電位（以下、「リファレンス電位」と称す。）Ｖｒｅｆを供給するための電源端子１に接続される。また、スイッチＳＷＣ１〜ＳＷＣ５の第３の端子は、ラインＬ７を介してスイッチ２２の第１の端子に接続される。スイッチ２２の第２の端子は、アナログ信号入力端子３に接続され、第３の端子はグランド（ＧＮＤ）に対して接続されている。
【００３６】
Ｒ０〜Ｒ１５は等しい抵抗値を有する抵抗であり、電源端子１とグランド端子２との間に直列に接続される。以下の説明では、グランド端子２側から電源端子１側に抵抗Ｒ０、Ｒ１、Ｒ２、…、Ｒ１５の順に接続されているものとする。
第１のセレクタ１１は、複数のスイッチＳＷＡｎにより構成され、抵抗Ｒ０〜Ｒ１５により抵抗分圧された電位を選択的に出力ラインＬ８に供給する。同様に、第２のセレクタ１２は、複数のスイッチＳＷＢｎにより構成され、抵抗Ｒ０〜Ｒ１５により抵抗分圧された電位を選択的に出力ラインＬ６に供給する。なお、スイッチＳＷＡｎ、ＳＷＢｎにおいて、ｎは添え字であり、整数である。
【００３７】
スイッチＳＷＡｎ、ＳＷＢｎは、（Ｖｒｅｆ／１６）×ｎの電位を選択するためのスイッチであり、制御信号Ｓ４により制御される。スイッチＳＷＡｎ、ＳＷＢｎの一端は、抵抗Ｒ（ｎ−１）と抵抗Ｒｎとの相互接続点に接続され、スイッチＳＷＡｎの他端は出力ラインＬ８に接続され、スイッチＳＷＢｎの他端は出力ラインＬ６に接続される。ただし、スイッチＳＷＡ０、ＳＷＢ０の上記一端は、グランド端子と抵抗Ｒ０との相互接続点に接続される。
【００３８】
スイッチＳＷＡｎ、ＳＷＢｎは、例えば上記図２４に示した１つのＰチャネルトランジスタ（ＰＭＯＳトランジスタ）ＰＭＴｒと１つのＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＮＭＴｒとからなるトランスファゲートでそれぞれ構成される。当該トランスファゲートは、オン（ＯＮ）状態（導通状態）にするときにＰチャネルトランジスタＰＭＴｒおよびＮチャネルトランジスタＮＭＴｒのゲート電極に０Ｖおよびリファレンス電位Ｖｒｅｆがそれぞれ印加され、オフ（ＯＦＦ）状態（非導通状態）にするときにＰチャネルトランジスタＰＭＴｒおよびＮチャネルトランジスタＮＭＴｒのゲート電極にリファレンス電位Ｖｒｅｆおよび０（Ｖ）がそれぞれ印加される。
【００３９】
上記図１において、第１のセレクタ１１は、スイッチＳＷＡ０、ＳＷＡ４、ＳＷＡ５、ＳＷＡ１１およびＳＷＡ１２を備えている。したがって、第１のセレクタ１１は、０（Ｖ）、４Ｖｒｅｆ／１６、５Ｖｒｅｆ／１６、１１Ｖｒｅｆ／１６、１２Ｖｒｅｆ／１６の電位を出力ラインＬ８に対して選択的に供給することができる。また、第２のセレクタ１２は、スイッチＳＷＢ０〜ＳＷＢ５を備えており、０（Ｖ）〜５Ｖｒｅｆ／１６の電位を出力ラインＬ６に対して選択的に供給することができる。
【００４０】
３１はインバータ回路で構成されたコンパレータ（例えば、チョッパー型コンパレータ）であり、入力端子がノード４に接続され、出力端子が逐次比較制御回路３２に接続される。また、ＮＭ１はＮチャネルトランジスタにより構成されたスイッチであり、制御信号ＳＰＬ１がゲート電極に供給され、ソース電極、ドレイン電極がコンパレータ３１の入力端子、出力端子に接続される。
【００４１】
逐次比較制御回路３２は、図１に示した逐次比較型ＡＤ変換器を構成する各回路を制御する。例えば、逐次比較制御回路３２は、コンパレータ３１の出力Ｓ１に基づいてデジタルデータを生成したり、デジタルデータにて決定した値を保持したりする。また、逐次比較制御回路３２は、生成したデジタルデータ等に応じた制御信号Ｓ２、Ｓ３、Ｓ４、ＳＰＬ１を出力したり、すべてのビットの値が決定したデジタルデータをアナログ入力信号のＡＤ変換出力として外部に出力したりする。
【００４２】
上記図１に示した逐次比較型ＡＤ変換器は、Ｃ−Ｒ型ダブルステージＤＡＣを用いた逐次比較型ＡＤ変換器であり、上記図１においては、容量Ｃ１〜Ｃ５およびスイッチＳＷＣ１〜ＳＷＣ５が、容量アレイを用いた４ビット精度の容量型ＤＡＣ（主ＤＡＣ）を構成する。また、抵抗Ｒ０〜Ｒ１５と第１のセレクタ１１とが抵抗ストリングを用いた１つの抵抗型ＤＡＣを構成し、同様に抵抗Ｒ０〜Ｒ１５と第２のセレクタ１２とが１つの抵抗型ＤＡＣを構成し、当該２つの抵抗型ＤＡＣと容量Ｃ１、Ｃ６とで、４ビット精度の抵抗型ＤＡＣ（副ＤＡＣ）として機能する。
【００４３】
次に、動作について説明する。
まず、上記図１に示した逐次比較型ＡＤ変換器の動作の概要を図２に基づいて説明する。
図２は、上記図１に示した逐次比較型ＡＤ変換器の概念図である。なお、この図２において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。また、図１に示した構成要素等と同一ではないが対応する機能を有する構成要素等には、同じ符号に’を付している。
【００４４】
図２において、４１は局部ＤＡＣであり、上記図１に示した容量Ｃ１〜Ｃ６、スイッチ群２１、抵抗Ｒ０〜Ｒ１５、第１のセレクタ１１、および第２のセレクタ１２により構成される容量型ＤＡＣおよび抵抗型ＤＡＣに相当する。また、上記図１において、コンパレータ３１はインバータ回路により構成しているが、図２においては、概念的に示すためにコンパレータ３１’は差動回路（差動アンプ）で示している。
【００４５】
アナログ信号入力端子３より入力されるアナログ入力信号をＡＤ変換するとき、まず、逐次比較制御回路３２は、ＡＤ変換出力における最上位ビット（ＭＳＢ）の値を決定するためのデジタルデータＳ１１を局部ＤＡＣ４１に供給する。局部ＤＡＣ４１は、供給されるデジタルデータＳ１１をＤＡ変換してアナログ出力Ｓ１２としてコンパレータ３１’に供給する。
【００４６】
コンパレータ３１’は、アナログ入力信号の電位Ｖｉｎとアナログ出力Ｓ１２の電位との大小関係を比較判定し、判定結果に応じた判定出力Ｓ１を逐次比較制御回路３２に供給する。逐次比較制御回路３２は、コンパレータ３１’から供給された判定出力Ｓ１に基づいてＭＳＢの値を決定する。
【００４７】
次に、逐次比較制御回路３２は、決定した値を反映して、ＭＳＢより１ビットだけ下位のビットの値を決定するためのデジタルデータＳ１１を局部ＤＡＣ４１に供給する。以降、ＭＳＢ側から最下位ビット（ＬＳＢ）側に向かって１ビット毎に順番に上述した動作を行うことにより、逐次比較型ＡＤ変換器はデジタルデータの値を順次決定する。
【００４８】
逐次比較制御回路３２は、すべてのビットの値が決定した後、すなわちアナログ入力信号の電位Ｖｉｎとアナログ出力Ｓ１２の電位との差が最小になるデジタルデータが決定した後、当該デジタルデータをＡＤ変換出力として外部に出力する。このようにして逐次比較型ＡＤ変換器は、アナログ入力信号をＡＤ変換し、アナログ入力信号の電位Ｖｉｎに応じたデジタルデータを出力する。
【００４９】
次に、上記図１に示した逐次比較型ＡＤ変換器の動作について詳細に説明する。
逐次比較型ＡＤ変換器のＡＤ変換動作は、アナログ入力信号の電位Ｖｉｎをサンプリングするサンプリング動作と、サンプリングした電位Ｖｉｎに基づいてデジタルデータの値をビット毎に順次決定していく比較動作に分けられる。以下の説明では、まずサンプリング動作について説明し、次に比較動作について説明する。
【００５０】
（サンプリング動作）
ＡＤ変換動作を開始すると、逐次比較制御回路３２は、スイッチＳＷＣ１〜ＳＷＣ５にて第１の端子（ラインＬ１〜Ｌ５）と第３の端子（ラインＬ７）とが接続されるように、制御信号Ｓ２によりスイッチ群２１を制御する。また、逐次比較制御回路３２は、スイッチ２２にて第１の端子と第２の端子とが接続されるように制御信号Ｓ３により制御する。これにより、サンプリング容量としての機能を有する容量Ｃ１〜Ｃ５の一端とアナログ信号入力端子３とがそれぞれ接続され、アナログ入力信号の電位ＶｉｎがラインＬ７およびＬ１〜Ｌ５等を介して容量Ｃ１〜Ｃ５の一端に供給される。
【００５１】
また、このとき、逐次比較制御回路３２は、スイッチＳＷＢ０だけが閉じて、スイッチＳＷＢ１〜ＳＷＢ５が開くように、制御信号Ｓ４により第２のセレクタ１２を制御する。これにより、容量Ｃ６の一端がグランドに対して接続される。
さらに、逐次比較制御回路３２は、スイッチＮＭ１をＯＮ状態にすることでノード４の電位Ｖｘがコンパレータ３１の論理しきい値電圧ＶＴＬに等しくなるようにスイッチＮＭ１を制御信号ＳＰＬ１により制御する。なお、上記論理しきい値電圧ＶＴＬは、コンパレータ３１の入力における論理レベル（ハイレベル（“Ｈ”）とロウレベル（“Ｌ”））のしきい値である。
【００５２】
以上のようにして、ノード４の電位Ｖｘを論理しきい値電圧ＶＴＬにするとともに、容量Ｃ１〜Ｃ５の一端にアナログ入力信号の電位Ｖｉｎを供給することによりアナログ入力信号の電位Ｖｉｎのサンプリングが行われ、容量Ｃ１〜Ｃ５は、上記電位Ｖｉｎに応じて充電される。
ここで、上述したサンプリング動作において、容量Ｃ１〜Ｃ６にて蓄積される電荷Ｑは、次式（１）で表される。
Ｑ　＝　−１６Ｃｘ（Ｖｉｎ　−　ＶＴＬ）＋　ＣｘＶＴＬ　　…（１）
【００５３】
（比較動作）
上述したサンプリング動作が終了した後、逐次比較型ＡＤ変換器は、比較動作を行い、デジタルデータのＭＳＢから下位側の方向に１ビット毎に値を順次決定していく。
【００５４】
まず、逐次比較制御回路３２は、ノード４の電位Ｖｘが上述したサンプリング動作により容量Ｃ１〜Ｃ５に蓄積した電荷を容量Ｃ１〜Ｃ５に再分配することにより決定されるように、制御信号ＳＰＬ１によりスイッチＮＭ１をＯＦＦ状態にする。なお、以下の説明では、容量Ｃ１〜Ｃ５に蓄積した電荷を容量Ｃ１〜Ｃ５に再分配することを「電荷の再分配」と称す。
【００５５】
さらに、逐次比較制御回路３２は、制御信号Ｓ２、Ｓ４によりスイッチＳＷＣ１および第１のセレクタ１１をそれぞれ制御し、容量Ｃ１の一端をグランドに対して接続する。同様に、逐次比較制御回路３２は、制御信号Ｓ４により第２のセレクタ１２を制御し、容量Ｃ６の一端をグランドに対して接続する。具体的には、逐次比較制御回路３２は、第１のセレクタ１１ではスイッチＳＷＡ０のみが閉じて、その他のスイッチＳＷＡｎ（ｎ≠０）が開くように制御し、第２のセレクタ１２ではスイッチＳＷＢ０のみが閉じて、その他のスイッチＳＷＢｎ（ｎ≠０）が開くように制御する。
【００５６】
また、逐次比較制御回路３２は、容量Ｃ２〜Ｃ５の一端が電源端子１あるいはグランドに対してそれぞれ選択的に接続されるように制御信号Ｓ２によりスイッチＳＷＣ２〜ＳＷＣ５を適宜制御する。
ここで、容量Ｃ１〜Ｃ５にて一端が電源端子１に接続される（容量Ｃ１〜Ｃ５の一端にリファレンス電位Ｖｒｅｆが供給される）容量の合成容量値をｍＣｘ（電源端子１あるいはグランドに対して選択的に接続され得る容量は、容量Ｃ２〜Ｃ５であるので、ｍは０〜１５の整数）と仮定する。このとき、容量Ｃ１〜Ｃ５にて一端がグランドに対して接続される容量の合成容量値は、（１６−ｍ）Ｃｘになる。なお、コンパレータ３１の入力容量や配線の寄生容量は、説明の簡単のために無視している。
【００５７】
したがって、容量Ｃ６を考慮するとともに、上記式（１）で示される電荷Ｑが保存されるとすると、電荷の再分配によるノード４の電位Ｖｘは、
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　　…（２）
になる。
【００５８】
上記式（２）から明らかなように、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータ３１にて判定することで、アナログ入力信号の電位Ｖｉｎが、リファレンス電位Ｖｒｅｆを１６分割した中の任意の電位（ｍ／１６）Ｖｒｅｆより高いか低いかを判定することができる。つまり、上記図１に示した逐次比較型ＡＤ変換器は、比較するデジタルデータの上位４ビットの値に基づいてスイッチＳＷＣ２〜ＳＷＣ５を制御し、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かを判定する。これにより、逐次比較型ＡＤ変換器は、アナログ入力信号の電位Ｖｉｎに応じたデジタルデータの上位４ビットの値を決定することができる。
【００５９】
例えば、デジタルデータのＭＳＢの値を決定するとき、比較に用いるデジタルデータは“１０００　００００”であり、上位４ビットの値は“８”である。したがって、逐次比較制御回路３２は、容量Ｃ２〜Ｃ４の一端がグランドに対して接続され、容量Ｃ５の一端が電源端子１に対して接続されるようにスイッチＳＷＣ２〜ＳＷＣ５を制御する。そして、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータ３１にて判定する。
【００６０】
上記判定の結果、コンパレータ３１からの判定出力Ｓ１が“Ｈ”の場合には、アナログ入力信号の電位Ｖｉｎが電位８Ｖｒｅｆ／１６（＝Ｖｒｅｆ／２）より高いので、逐次比較制御回路３２はＭＳＢの値を“１”に決定する。一方、判定出力Ｓ１が“Ｌ”の場合には、アナログ入力信号の電位Ｖｉｎが電位８Ｖｒｅｆ／１６（＝Ｖｒｅｆ／２）より低いので、逐次比較制御回路３２はＭＳＢの値を“０”に決定する。
【００６１】
上述のようにしてＭＳＢの値が決定すると、次に、比較するデジタルデータに決定したＭＳＢの値を反映させ、ＭＳＢより１ビット下位のビットの値を決定するための動作を行う。
決定したＭＳＢの値が“１”のときには、比較に用いるデジタルデータは“１１００　００００”であり、上位４ビットの値は“１２”である。したがって、逐次比較制御回路３２は、容量Ｃ２、Ｃ３の一端がグランドに対して接続され、容量Ｃ４、Ｃ５の一端が電源端子１に対して接続されるようにスイッチＳＷＣ２〜ＳＷＣ５を制御する。一方、決定したＭＳＢの値が“０”のときには、比較に用いるデジタルデータは“０１００　００００”であり、上位４ビットの値は“４”である。したがって、逐次比較制御回路３２は、容量Ｃ２、Ｃ３およびＣ５の一端がグランドに対して接続され、容量Ｃ４の一端が電源端子１に対して接続されるようにスイッチＳＷＣ２〜ＳＷＣ５を制御する。
【００６２】
このように決定したＭＳＢの値を反映させたスイッチＳＷＣ２〜ＳＷＣ５の制御を行い、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータ３１にて判定する。そして、上記判定結果に基づいて、逐次比較制御回路３２はＭＳＢより１ビット下位のビットの値を決定する。
【００６３】
決定したデジタルデータを反映させて、上述した動作をデジタルデータの上位４ビットに対してそれぞれ順番に行い、アナログ入力信号の電位Ｖｉｎに応じたデジタルデータの上位４ビットの値を上位側から順次決定する。
以上のように、容量Ｃ１、Ｃ６の一端の電位をグランドにするとともに、スイッチＳＷＣ２〜ＳＷＣ５、２２を制御して、容量Ｃ２〜Ｃ５の一端の電位をグランドあるいはリファレンス電位Ｖｒｅｆにすることにより、デジタルデータの上位４ビットの値が決定される。
【００６４】
ここで、上記式（２）に示されるようにノード４の電位Ｖｘは、コンパレータ３１の論理しきい値電圧ＶＴＬを基準とすると、ＤＡＣの出力電位（ｍ／１６）Ｖｒｅｆからアナログ入力信号の電位Ｖｉｎを減算した値（正確には、１６／１７倍）である。したがって、上記図１に示した容量Ｃ１〜Ｃ５とスイッチ群２１とは、局部ＤＡＣおよび加減算回路として機能する。
【００６５】
次に、下位４ビットの値の決定について説明する。
上述のようにしてデジタルデータの上位４ビットの値が決定した後、逐次比較型ＡＤ変換器は、下位４ビットの値を決定する。下位４ビットの値の決定は、サンプリング容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して、１／１６の大きさの容量値Ｃｘを有する容量Ｃ１、Ｃ６の一端に供給する電位をそれぞれ変化させて行う。
【００６６】
具体的には、逐次比較制御回路３２は、第１および第２のセレクタ１１、１２を制御し、容量Ｃ１、Ｃ６の一端に供給する電位をそれぞれ変化させる。これにより、リファレンス電位Ｖｒｅｆの１／２５６刻みでノード４の電位Ｖｘを変化させて、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かを判定する。なお、容量Ｃ１の一端には、出力ラインＬ８の電位がラインＬ１を介して供給される。
【００６７】
上述したように上記図１においては、抵抗Ｒ０〜Ｒ１５、第１のセレクタ１１、第２のセレクタ１２および容量Ｃ１、Ｃ６は、全体として４ビット精度の抵抗型ＤＡＣとして機能する。当該４ビットの抵抗型ＤＡＣの機能動作を図３に示す。
従来の逐次比較型ＡＤ変換器におけるセレクタ１２１は、上記図２３に示したように、（入力されたデジタルコードを１０進数で表した数）×Ｖｒｅｆ／１６の電位そのものを出力する。一方、本実施形態における第１および第２のセレクタ１１、１２は、上記図３に示すように、６Ｖｒｅｆ／１６〜１０Ｖｒｅｆ／１６の範囲の電位そのものは出力せずに、２つの出力ラインＬ６、Ｌ８を介してそれぞれ供給する電位の和が、（入力されたデジタルコードを１０進数で表した数）×Ｖｒｅｆ／１６の電位になるように制御される。
【００６８】
上記図３に示したように、出力ラインＬ６、Ｌ８（ラインＬ１）の電位を制御した際に、電荷の再分配により決定されるノード４の電位Ｖｘについて説明する。
デジタルデータの上位４ビットの値を決定する際と同様に、一端が電源端子１に接続される容量Ｃ２〜Ｃ５の合成容量値をｍＣｘ（ｍは０〜１５の整数）とし、一端がグランドに対して接続される容量Ｃ２〜Ｃ５の合成容量値を（１５−ｍ）Ｃｘとする。また、容量Ｃ１の一端に出力ラインＬ８（ラインＬ１）を介して供給される電位をｐＶｒｅｆ／１６（ｐは０〜１５の整数）で表し、容量Ｃ６の一端に出力ラインＬ６を介して供給される電位をｑＶｒｅｆ／１６（ｑは０〜１５の整数）で表す。
【００６９】
このとき、上記式（１）で示される電荷Ｑが保存されるとすると、電荷の再分配によるノード４の電位Ｖｘは、
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　＋（（ｐ＋ｑ）／２５６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（３）
になる。
ここでｐ＋ｑ＝ｒとし、上記図３に示すように抵抗型ＤＡＣに入力するデジタルコード（１０進数）と値ｒとが等しくなるように値ｐ、ｑを選択すると、上記式（３）は次式（４）で示される。
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　＋（ｒ／２５６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（４）
【００７０】
上記図３において、出力ラインＬ６、Ｌ８の値（出力電圧値）は、値ｑ、ｐにそれぞれ対応するので、上記図３における（出力ラインＬ８）＋（出力ラインＬ６）の値は、値ｒ（＝ｐ＋ｑ）に等しい。つまり、上記図１に示した抵抗型ＤＡＣは、入力されるデジタルコードに対して値ｐ、ｑおよびｒが以下に示す関係を有するように構成されている。なお、入力されるデジタルコードは１０進数で示している。
【００７１】
デジタルコードが“０”のとき、ｐ＝０、ｑ＝０、ｒ＝０
デジタルコードが“１”のとき、ｐ＝０、ｑ＝１、ｒ＝１
デジタルコードが“２”のとき、ｐ＝０、ｑ＝２、ｒ＝２
デジタルコードが“３”のとき、ｐ＝０、ｑ＝３、ｒ＝３
デジタルコードが“４”のとき、ｐ＝４、ｑ＝０、ｒ＝４
デジタルコードが“５”のとき、ｐ＝４、ｑ＝１、ｒ＝５
デジタルコードが“６”のとき、ｐ＝４、ｑ＝２、ｒ＝６
デジタルコードが“７”のとき、ｐ＝４、ｑ＝３、ｒ＝７
デジタルコードが“８”のとき、ｐ＝４、ｑ＝４、ｒ＝８
デジタルコードが“９”のとき、ｐ＝４、ｑ＝５、ｒ＝９
デジタルコードが“１０”のとき、ｐ＝５、ｑ＝５、ｒ＝１０
デジタルコードが“１１”のとき、ｐ＝１１、ｑ＝０、ｒ＝１１
デジタルコードが“１２”のとき、ｐ＝１２、ｑ＝０、ｒ＝１２
デジタルコードが“１３”のとき、ｐ＝１２、ｑ＝１、ｒ＝１３
デジタルコードが“１４”のとき、ｐ＝１２、ｑ＝２、ｒ＝１４
デジタルコードが“１５”のとき、ｐ＝１２、ｑ＝３、ｒ＝１５
【００７２】
このように上記図１に示した２つの抵抗型ＤＡＣは、２つの出力ラインＬ６、Ｌ８を介して供給される電位を容量Ｃ１、Ｃ６により加算し、値ｒが０から１５までのすべての整数値をとり得るように構成することで４ビット相当の抵抗型ＤＡＣになる。
【００７３】
ここで、アナログ入力信号の電位Ｖｉｎは、容量型ＤＡＣにより上位４ビットの値を決定する際に、リファレンス電位Ｖｒｅｆを１６分割したＶｒｅｆ／１６刻みの電位（ｍ／１６）Ｖｒｅｆより高いか低いかがコンパレータ３１により判定されている。すなわち、アナログ入力信号の電位Ｖｉｎは、デジタルデータの上位４ビットの値ｍに対応する電位に対してＶｒｅｆ／１６、すなわち１６Ｖｒｅｆ／２５６の範囲内の電位であることがわかる。
【００７４】
したがって、アナログ入力信号の電位Ｖｉｎに応じたデジタルデータの上位４ビットの値ｍが決定された後、上記図３に示した特性を有する抵抗型ＤＡＣにより、リファレンス電位Ｖｒｅｆを２５６分割したＶｒｅｆ／２５６刻み（正確には１６／１７倍）の電位で０×Ｖｒｅｆ／２５６〜１５×Ｖｒｅｆ／２５６の範囲でノード４の電位Ｖｘを変化させる。そして、電位Ｖｘが論理しきい値電位ＶＴＬより高いか否かをコンパレータ３１にて判定することにより、下位４ビットの値ｒを決定することができる。
【００７５】
例えば、下位４ビットの中の最上位ビットの値を決定する場合（デジタルコード“１０００”）には、第１および第２のセレクタ１１、１２のスイッチＳＷＡ４およびＳＷＢ４だけを閉じる。これにより、出力ラインＬ６、Ｌ８を介して容量Ｃ１、Ｃ６の一端に４Ｖｒｅｆ／１６の電位が供給され、その結果、ノード４の電位Ｖｘは、上位４ビットの値ｍに対応する電位より８Ｖｒｅｆ／２５６だけ上がる。この状態で、電位Ｖｘが論理しきい値電位ＶＴＬより高いか否かをコンパレータ３１にて判定することにより、下位４ビットの中の最上位ビットの値を決定する。
以下同様に、下位４ビットの中で決定した上位側のビットの値をデジタルコードに反映させて、下位４ビットの値を上位側から下位側に向かって順次決定する。
【００７６】
図４は、上記図１に示した逐次比較型ＡＤ変換器における上述した動作を説明するための概念図である。
図４において、Ｓ２１は、上記式（４）における値ｍに対応するデジタルデータ（上位４ビットに対応するデジタルデータ）であり、Ｓ２２、Ｓ２３は、上記式（４）における値ｒに対応するデジタルデータ（下位４ビットに対応するデジタルデータ）である。
【００７７】
５１は、上位４ビットをＤＡ変換するための容量型ＤＡＣであり、上記図１に示した容量Ｃ１〜Ｃ５およびスイッチ群２１に対応する。５２、５３は、下位４ビットをＤＡ変換するための第１および第２の抵抗型ＤＡＣであり、出力ラインＬ８’、Ｌ６を介してデジタルデータＳ２２、Ｓ２３に応じた電位を容量Ｃ１、Ｃ６の一端にそれぞれ供給する。第１の抵抗型ＤＡＣ５２は、上記図１に示した抵抗Ｒ０〜Ｒ１５および第１のセレクタ１１に対応し、第２の抵抗型ＤＡＣ５３は、上記図１に示した抵抗Ｒ０〜Ｒ１５および第２のセレクタ１２に対応する。
なお、容量Ｃ１は、上記図１に示すように容量型ＤＡＣ５１の一部ではあるが、図４においては、動作の説明を理解しやすくするために容量型ＤＡＣ５１とは別に図示している。
【００７８】
上記図４に示すように構成し、上述したように２つの容量Ｃ１、Ｃ６（容量型ＤＡＣを構成する容量および別に設けた当該容量とは異なる容量）の一端に抵抗型ＤＡＣ５２、５３からの電位をそれぞれ供給することで、デジタルデータＳ２２、Ｓ２３に応じた出力を容量結合により得ることができる。すなわち、上記図４において、２つの抵抗型ＤＡＣ５２、５３が出力ラインＬ８’、Ｌ６を介してそれぞれ供給する電位は、容量Ｃ１、Ｃ６によりラインＳ１２にて加算することができる。
【００７９】
なお、上記図１、図４等に示した例では、２つの抵抗型ＤＡＣから供給される電位を２つの容量を用いて加算する例を一例として示したが、抵抗型ＤＡＣの数が２つを超えたとしても、抵抗型ＤＡＣにそれぞれ対応する容量を設けることで抵抗型ＤＡＣ出力を加算できることはいうまでもない。
【００８０】
以上説明したように、本実施形態による逐次比較型ＡＤ変換器では、逐次比較制御回路３２は、抵抗ストリング（直列に接続された複数の抵抗Ｒ０〜Ｒ１５）を用いた複数の抵抗型ＤＡＣからＶｒｅｆ／２付近の所定の電位を出力させずに、上記複数の抵抗型ＤＡＣの出力電位の和が当該所定の電位になるように、上記複数の抵抗型ＤＡＣを制御する。つまり、複数の抵抗型ＤＡＣから供給される出力を容量を用いて加算し、１つの抵抗型ＤＡＣと同様の機能を実現する。
【００８１】
これにより、複数の抵抗型ＤＡＣにて、出力する際にスイッチのＯＮ抵抗が大きくなるＶｒｅｆ／２付近の電位そのものを上記抵抗型ＤＡＣから出力しなくとも、従来の逐次比較型ＡＤ変換器と同様にＡＤ変換を行うことができる。
【００８２】
具体的には、上記図２２に示した従来の逐次比較型ＡＤ変換器において、抵抗型ＤＡＣは、Ｖｒｅｆ／２付近である６Ｖｒｅｆ／１６から１０Ｖｒｅｆ／１６の電位を含んだすべての電位を出力ラインＬ７１を介して供給する必要があった。しかしながら、本実施形態による逐次比較型ＡＤ変換器では、それぞれの抵抗型ＤＡＣは、上記図１、図３から明らかなように、６Ｖｒｅｆ／１６から１０Ｖｒｅｆ／１６の電位を出力ラインＬ６、Ｌ８を介して供給する必要がない。
【００８３】
すなわち、本実施形態による逐次比較型ＡＤ変換器は、ＣＭＯＳトランスファゲートにてＯＮ抵抗が大きくなるＶｒｅｆ／２付近の電位を出力しないように複数の抵抗型ＤＡＣを制御する。これにより、ＣＭＯＳトランスファゲートにてＯＮ抵抗が小さい領域で、ＣＭＯＳトランスファゲートを動作させることができる。したがって、本実施形態による逐次比較型ＡＤ変換器は、従来の逐次比較型ＡＤ変換器と同じＯＮ抵抗で比べれば、より低電圧で動作させることができる。
【００８４】
以下に、本実施形態による抵抗型ＤＡＣの設計および動作原理について詳細に説明する。
本実施形態による逐次比較型ＡＤ変換器の抵抗型ＤＡＣは、従来の逐次比較型ＡＤ変換器における４ビットの抵抗型ＤＡＣと同等の機能を実現しつつ、それぞれの抵抗型ＤＡＣからはＶｒｅｆ／２付近の電位は出力しないように、例えば抵抗ストリングにて電位がＶｒｅｆ／２付近になる部分に出力タップ（端子、ノード）を有しないように構成する。
【００８５】
本実施形態による逐次比較型ＡＤ変換器は、上記図２２に示した従来の逐次比較型ＡＤ変換器と対比すると、抵抗型ＤＡＣからの出力を加算するために容量Ｃ６を備えている。従来の逐次比較型ＡＤ変換器は、容量Ｃ１にだけ抵抗型ＤＡＣからの電位を供給し、ノード４の電位Ｖｘに加算していたが、本実施形態による逐次比較型ＡＤ変換器は、容量Ｃ１、Ｃ６に抵抗型ＤＡＣからの電位を供給し、それぞれに供給された電位をノード４の電位Ｖｘに加算する。すなわち、本実施形態による逐次比較型ＡＤ変換器は、従来の回路に対して結合容量（Ｃ１、Ｃ６）の容量値が２倍になるので、抵抗型ＤＡＣの電位がノード４の電位Ｖｘに与える影響は、例えば出力ラインＬ８、Ｌ６の電位が同じである場合にはほぼ２倍になる（正確には、係数１６／１７がかかる）。
【００８６】
したがって、本実施形態による逐次比較型ＡＤ変換器では、抵抗型ＤＡＣから出力ラインＬ８、Ｌ６を介して供給する電位をそれぞれＶｒｅｆ／４にすることで、図２２に示した従来の回路にて出力ラインＬ７１を介してＶｒｅｆ／２の電位を供給することと同じ効果が得られる。
【００８７】
また、例えば、抵抗型ＤＡＣから１５Ｖｒｅｆ／１６の電位を供給する際、単純に結合容量の容量値を２倍にして抵抗型ＤＡＣから７．５Ｖｒｅｆ／１６ずつの電位を供給して加えるだけでは、結局Ｖｒｅｆ／２付近の電位を供給しなければならず、逐次比較型ＡＤ変換器にて低電圧化を図ることができない。しかしながら、本実施形態においては、抵抗型ＤＡＣから出力ラインＬ８、Ｌ６を介して供給する電位を１２Ｖｒｅｆ／１６、３Ｖｒｅｆ／１６にすることで、図２２に示した従来の回路にて出力ラインＬ７１を介して１５Ｖｒｅｆ／１６の電位を供給することと同じ効果が得られる。
【００８８】
ところで、出力ラインＬ８、Ｌ６を介して供給する電位を容量Ｃ１、Ｃ６によりノード４の電位Ｖｘに加算するとき、上記式（４）から明らかなように出力ラインＬ８、Ｌ６を介して供給するそれぞれの電位値が重要なのではなく、電位値の和が同じであれば良い。つまり、出力ラインＬ８、Ｌ６を介して供給する電位がＶｒｅｆ／２付近にならないように上記式（４）における所望の値ｒを値ｐ、ｑに分配できれば、逐次比較型ＡＤ変換器にて電源電圧の低電圧化を図ることができるとともに、結合容量が１つ（容量値Ｃｘ）であった場合に当該容量に０〜Ｖｒｅｆの電位を供給することと等価な効果を得ることができる。
【００８９】
上記値ｐ、ｑの分配方法について説明する。
なお、説明の便宜上、まず、出力ラインＬ８、Ｌ６を介して連続な電位を供給できるものとして説明する。
例えば、０〜Ｖｒｅｆの電位の範囲を３分割したとする。結合容量が１つの従来回路にて０〜２Ｖｒｅｆ／３までの電位を当該容量に供給することと同じ効果は、上記図１に示した結合容量Ｃ１、Ｃ６（合成容量値２Ｃｘ）に０〜Ｖｒｅｆ／３の電位を印加することにより得られる。
【００９０】
また、結合容量が１つの従来回路にて２Ｖｒｅｆ／３を超える電位を当該容量に供給することと同じ効果は、上記図１に示した容量Ｃ１およびＣ６の一方の容量に２Ｖｒｅｆ／３を超える電位を印加し、他方の容量に０（Ｖ）を印加することにより得られる。このようにした場合には、出力ラインＬ８、Ｌ６を介して供給する電位の範囲は、０〜Ｖｒｅｆ／３および２Ｖｒｅｆ／３〜Ｖｒｅｆであり、Ｖｒｅｆ／３〜２Ｖｒｅｆ／３までの電位は出力ラインＬ８、Ｌ６を介して供給しなくて良い。つまり、本実施形態では、それぞれの抵抗型ＤＡＣは、０〜Ｖｒｅｆ／３、および２Ｖｒｅｆ／３〜Ｖｒｅｆの範囲の電位だけを出力し、それらの任意の組み合わせにより従来の抵抗型ＤＡＣと同様の機能を実現できる。
【００９１】
出力ラインＬ８、Ｌ６を介して供給する実際の電位の値は離散値であるので、上述した説明を離散値に適用すれば良い。例えば、０〜Ｖｒｅｆの電位の範囲を、０〜５Ｖｒｅｆ／１６、６Ｖｒｅｆ／１６〜１０Ｖｒｅｆ／１６、および１１Ｖｒｅｆ／１６〜１５Ｖｒｅｆ／１６の３つの範囲に分割したとする。従来回路において１０Ｖｒｅｆ／１６を印加することと同じ効果は、結合容量Ｃ１、Ｃ６に５Ｖｒｅｆ／１６の電位をそれぞれ印加することにより得られる。また、従来回路において１１Ｖｒｅｆ／１６の電位を印加することと同じ効果は、結合容量Ｃ１、Ｃ６の一方の容量（例えば、容量Ｃ１）に１１Ｖｒｅｆ／１６の電位を印加し、他方の容量（例えば容量Ｃ６）に０を印加することにより得られる。
【００９２】
すなわち、従来回路において、０〜１０Ｖｒｅｆ／１６の電位を出力ラインＬ７１を介して供給する機能は、本実施形態では出力ラインＬ８、Ｌ６を介して０〜５Ｖｒｅｆ／１６の範囲内の任意の電位を供給することで実現できる。従来回路において、１１Ｖｒｅｆ／１６〜１５Ｖｒｅｆ／１６の電位を出力ラインＬ７１を介して供給する機能は、本実施形態では出力ラインＬ８、Ｌ６の一方を介して１１Ｖｒｅｆ／１６以上の電位を供給し、他方を介して３Ｖｒｅｆ／１６以下の電位を供給して組み合わせることで実現できる。このようにして、出力ラインＬ８、Ｌ６を介して供給する電位がＶｒｅｆ／２付近にならないように、所望の値ｒを値ｐ、ｑに分配する。
【００９３】
本実施形態においては、出力ラインＬ８、Ｌ６を介して供給する電位の一例として、上記図３に示したような組み合わせを示したが、上述したようにｐ＋ｑ＝ｒの関係を満たすように値ｐ、ｑを決定さえすれば良く、回路構成やスイッチＳＷＡｎ、ＳＷＢｎの制御方法等の各種の変形が可能である。なお、このとき上記図１に示した逐次比較型ＡＤ変換器と同様に電源電圧の低電圧化を図ることができることはいうまでもない。
【００９４】
例えば、抵抗ストリングからの出力を得るためのＣＭＯＳトランスファゲートにおいて、Ｐチャネルトランジスタのしきい電圧ＶＴＨ_ＰがＮチャネルトランジスタのしきい値電圧ＶＴＨ_Ｎより高い場合には、１１Ｖｒｅｆ／１６の電位は使用せずに、６Ｖｒｅｆ／１６の電位を使用するようにしても良い。
【００９５】
このようにした場合には、入力されるデジタルコードの値が“１２”以下では、例えば６Ｖｒｅｆ／１６＋６Ｖｒｅｆ／１６＝１２Ｖｒｅｆ／１６として、出力ラインＬ８、Ｌ６を介して６Ｖｒｅｆ／１６以下の電位を容量Ｃ１、Ｃ６にそれぞれ供給する。また、デジタルコードの値が“１３”以上では、容量Ｃ１、Ｃ６の一方の容量に１３Ｖｒｅｆ／１６以上の電位を少なくとも供給する。以上のように、１１Ｖｒｅｆ／１６の電位は使用せずに、６Ｖｒｅｆ／１６の電位を使用することで、Ｐチャネルトランジスタのゲート・ソース間電圧を大きくすることできる。なお、７Ｖｒｅｆ／１６〜１２Ｖｒｅｆ／１６の範囲の電位は使用しない。
【００９６】
逆に、Ｎチャネルトランジスタのしきい値電圧ＶＴＨ_ＮがＰチャネルトランジスタのしきい値電圧ＶＴＨ_Ｐより高い場合には、入力されるデジタルコードの値が“８”以下では、例えば４Ｖｒｅｆ／１６＋４Ｖｒｅｆ／１６＝８Ｖｒｅｆ／１６として、出力ラインＬ８、Ｌ６を介して４Ｖｒｅｆ／１６以下の電位を容量Ｃ１、Ｃ６にそれぞれ供給する。また、デジタルコードの値が“９”以上では、容量Ｃ１、Ｃ６の一方の容量に９Ｖｒｅｆ／１６以上の電位を少なくとも供給する。このように、５Ｖｒｅｆ／１６の電位は使用せずに、９Ｖｒｅｆ／１６の電位を使用することで、Ｎチャネルトランジスタのゲート・ソース間電圧を大きくすることができる。なお、５Ｖｒｅｆ／１６〜８Ｖｒｅｆ／１６の範囲の電位は使用しない。
【００９７】
また、上述した説明では、サンプリング動作において容量Ｃ６の一端を０Ｖ（ＧＮＤ）にするものとして説明したが、サンプリング動作において容量Ｃ６の一端にある所定の電位を供給しても良く、上記式（４）に基づく比較結果に影響を与えないようにすることが可能である。すなわち、第２のセレクタ１２（抵抗型ＤＡＣ）から供給され容量Ｃ６により加算する電位は、ある所定の電位に対してＶｒｅｆ／１６の電位刻みで必要な値ｑの分だけ変化できればよく、絶対値は必ずしも上記図３に示した電位でなくてもよい。
【００９８】
次に、上記図３に示したように出力ラインＬ８、Ｌ６を介して電位を供給するための抵抗型ＤＡＣの制御回路について説明する。
上記抵抗型ＤＡＣの制御回路は、上記図１に示した逐次比較制御回路３２内に設けられる。例えば、図５および図６に示すように制御回路を構成することで、上記図３に示した機能を実現することができる。
【００９９】
図５および図６は、抵抗型ＤＡＣの制御回路の一例を示す図である。
図５および図６において、ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、およびＳＡＲ０は、入力されるデジタルコード（バイナリコード）の最上位ビットから最下位ビットまでの４ビット（ＡＤ変換出力では下位４ビットに相当）にそれぞれ対応する信号である。ＳＡｎ、ＳＢｎ（ｎは整数）は、第１および第２のセレクタ１１、１２に設けられたスイッチＳＷＡｎ、ＳＷＢｎを開閉制御する選択信号である。上記選択信号は、“Ｈ”で選択される（スイッチが閉じる）ものとする。
また、ＩＮＶ０〜ＩＮＶ９はインバータ回路であり、ＮＯＲ１〜ＮＯＲ１３はＮＯＲ回路（否定論理和回路）であり、ＮＡＮＤ１〜ＮＡＮＤ２０はＮＡＮＤ回路（否定論理積回路）である。
【０１００】
上記図５および図６に示す抵抗型ＤＡＣの制御回路は、抵抗型ＤＡＣの機能（特性）を示した上記図３を真理値表と考えることで容易に設計することができる。
具体的には、第１のセレクタ１１内のスイッチＳＷＡ０が選択される条件は、上記図３にて出力ラインＬ８の欄の値が“０”になる条件、すなわち、信号ＳＡＲ３、ＳＡＲ２の値が“００”のときである。したがって、選択信号ＳＡ０を出力する回路は、図５に示すように信号ＳＡＲ３、ＳＡＲ２が“００”（“ＬＬ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ３、ＩＮＶ２およびＮＡＮＤ１と、論理回路ＮＡＮＤ１の出力が入力され、信号を反転して信号ＳＡ０として出力する論理回路ＩＮＶ１とで構成することができる。
【０１０１】
同様に、スイッチＳＷＡ４が選択される条件は、信号ＳＡＲ３、ＳＡＲ２の値が“０１”のときと、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１の値が“１００”のときである。したがって、選択信号ＳＡ４を出力する回路は、信号ＳＡＲ３、ＳＡＲ２が“０１”（“ＬＨ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ３、ＮＡＮＤ３と、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１が“１００”（“ＨＬＬ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ２、ＩＮＶ１およびＮＡＮＤ４と、論理回路ＮＡＮＤ３、ＮＡＮＤ４の出力が入力され、演算結果を選択信号ＳＡ４として出力する論理回路ＮＡＮＤ５とで構成することができる。
【０１０２】
スイッチＳＷＡ５が選択される条件は、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１０１０”のときである。選択信号ＳＡ５を出力する回路は、信号ＳＡＲ３、ＳＡＲ２が“１０”（“ＨＬ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ２、ＮＡＮＤ６と、信号ＳＡＲ１、ＳＡＲ０が“１０”（“ＨＬ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ０、ＮＡＮＤ７と、論理回路ＮＡＮＤ６、ＮＡＮＤ７の出力が入力され、演算結果を信号ＳＡ５として出力する論理回路ＮＯＲ１とで構成することができる。
【０１０３】
スイッチＳＷＡ１１が選択される条件は、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１０１１”のときである。選択信号ＳＡ１１を出力する回路は、信号ＳＡＲ３、ＳＡＲ２が“１０”（“ＨＬ”）のときに“Ｌ”を出力するように接続された論理回路ＩＮＶ２、ＮＡＮＤ８と、信号ＳＡＲ１、ＳＡＲ０が“１１”（“ＨＨ”）のときに“Ｌ”を出力する論理回路ＮＡＮＤ９と、論理回路ＮＡＮＤ８、ＮＡＮＤ９の出力が入力され、演算結果を信号ＳＡ１１として出力する論理回路ＮＯＲ２とで構成することができる。
【０１０４】
スイッチＳＷＡ１２が選択される条件は、信号ＳＡＲ３、ＳＡＲ２の値が“１１”のときである。選択信号ＳＡ１２を出力する回路は、信号ＳＡＲ３、ＳＡＲ２が“１１”（“ＨＨ”）のときに“Ｌ”を出力する論理回路ＮＡＮＤ２と、論理回路ＮＡＮＤ２の出力が入力され、信号を反転して信号ＳＡ１２として出力する論理回路ＩＮＶ５とで構成することができる。
【０１０５】
また、同様に、第２のセレクタ１２内のスイッチＳＷＢ０が選択される条件は、信号ＳＡＲ１、ＳＡＲ０の値が“００”でかつ信号ＳＡＲ３、ＳＡＲ２の値が“１０”でないときと、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１０１１”のときである。スイッチＳＷＢ１が選択される条件は、信号ＳＡＲ１、ＳＡＲ０の値が“０１”でかつ信号ＳＡＲ３、ＳＡＲ２の値が“１０”でないときである。
【０１０６】
スイッチＳＷＢ２が選択される条件は、信号ＳＡＲ１、ＳＡＲ０の値が“１０”でかつ信号ＳＡＲ３、ＳＡＲ２の値が“１０”でないときである。スイッチＳＷＢ３が選択される条件は、信号ＳＡＲ１、ＳＡＲ０の値が“１１”でかつ信号ＳＡＲ３、ＳＡＲ２の値が“１０”でないときである。スイッチＳＷＢ４が選択される条件は、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１０００”のときである。スイッチＳＷＢ５が選択される条件は、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１００１”のときと、信号ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＡＲ０の値が“１０１０”のときである。
【０１０７】
上述した第１のセレクタ１１内のスイッチＳＷＡｎを制御するための制御回路と同様にして、上記図６に示すような選択信号ＳＢ０〜ＳＢ５を出力するための制御回路が構成される。
以上説明したように、例えば上記図３に示したような抵抗型ＤＡＣの機能（特性）を決定すれば、上述のように第１および第２のセレクタ１１、１２を制御するための制御回路を容易に設計することができる。
なお、後述する第２〜第５の実施形態における抵抗型ＤＡＣの制御回路についても、上述した第１の実施形態における抵抗型ＤＡＣの制御回路と同様にして構成すれば良い。
【０１０８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による逐次比較型ＡＤ変換器は、抵抗Ｒ０〜Ｒ１５による抵抗分圧で得られる電位を第１および第２のセレクタ１１、１２にて選択し、同じ容量値Ｃｘを有する容量Ｃ１、Ｃ６の一端にそれぞれ供給して加算することで、４ビット相当のＤＡＣ動作を実現している。
【０１０９】
以下に説明する第２の実施形態による逐次比較型ＡＤ変換器は、上記第１の実施形態における容量Ｃ６（容量値Ｃｘ）の替わりに、２倍の容量値２Ｃｘを有する容量を用いるものである。
図７は、本発明の第２の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。なお、この図７において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【０１１０】
図７において、Ｃ７は容量であり、容量Ｃ１の容量値をＣｘとすると、容量Ｃ７の容量値は２Ｃｘである。例えば、容量Ｃ７は、容量値の相対精度を確保するために、２個の単位容量Ｃｘを並列に接続して構成される。容量Ｃ７の一端は、出力ラインＬ１１を介して第２のセレクタ６２の出力端に接続され、他端はノード４に接続される。
【０１１１】
第１および第２のセレクタ６１、６２は、上記図１に示した第１および第２のセレクタ１１、１２にそれぞれ対応する。第１のセレクタ６１は、スイッチＳＷＡ０〜ＳＷＡ５を備えており、第２のセレクタ６２は、スイッチＳＷＢ０、ＳＷＢ２、ＳＷＢ４およびＳＷＢ５を備えている。なお、出力ラインＬ１２の一端は、第１のセレクタ６１の出力端に接続され、他端はスイッチＳＷＣ１の第２の端子に接続されている。
【０１１２】
次に、動作について説明する。
サンプリング動作およびデジタルデータの上位４ビットの値を決定するための比較動作は、上述した第１の実施形態と同様である。
ただし、第２の実施形態では、容量Ｃ６（容量値Ｃｘ）の替わりに容量Ｃ７（容量値２Ｃｘ）を用いているので、サンプリング動作において、容量Ｃ１〜Ｃ５、Ｃ７にて蓄積される電荷Ｑは、次式（５）に示すようになる。
Ｑ　＝　−１６Ｃｘ（Ｖｉｎ　−　ＶＴＬ）＋　２ＣｘＶＴＬ　…（５）
【０１１３】
また、デジタルデータの上位４ビットの値を決定する比較動作時の電荷の再分配によるノード４の電位Ｖｘは、次式（６）に示すようになる。
Ｖｘ　＝　（１６／１８）［（ｍ／１６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　　…（６）
ここで、容量Ｃ１〜Ｃ５にて一端が電源端子１に接続される容量の合成容量値はｍＣｘ（ｍ＝０〜１５の整数）とし、一端がグランドに対して接続される容量の合成容量値は（１６−ｍ）Ｃｘとしている。
したがって、第１の実施形態と同様にして、上記式（６）に基づきデジタルデータの上位４ビットの値を決定することができる。
【０１１４】
デジタルデータの上位４ビットの値が決定した後、逐次比較型ＡＤ変換器は下位４ビットの値を決定する。上述した第１の実施形態と同様に、逐次比較制御回路３２は、第１および第２のセレクタ６１、６２を制御して、サンプリング容量Ｃ１〜Ｃ５の合計の容量値１６Ｃｘに対して、１／１６の大きさの容量値Ｃｘを有する容量Ｃ１の一端、および２／１６の大きさの容量値２Ｃｘを有する容量Ｃ７の一端にそれぞれ供給する電位を変化させる。これにより、リファレンス電位Ｖｒｅｆの１／２５６刻みでノード４の電位Ｖｘを変化させて、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かを判定することにより下位４ビットの値を決定する。
【０１１５】
上記図７に示した逐次比較型ＡＤ変換器においては、抵抗Ｒ０〜Ｒ１５と第１のセレクタ６１とが１つの抵抗型ＤＡＣを構成し、同様に抵抗Ｒ０〜Ｒ１５と第２のセレクタ６２とが１つの抵抗型ＤＡＣを構成し、当該２つの抵抗型ＤＡＣと容量Ｃ１、Ｃ７とで、全体として４ビット精度の抵抗型ＤＡＣとして機能する。
当該４ビット精度の抵抗型ＤＡＣの機能動作を図８に示す。上記図７に示した逐次比較型ＡＤ変換器の第１および第２のセレクタ６１、６２は、上記図８に示すように０〜５Ｖｒｅｆ／１６の範囲の電位だけを、出力ラインＬ１１、Ｌ１２を介してそれぞれ出力する。したがって、上記図７に示した逐次比較型ＡＤ変換器においては、第１および第２のセレクタ６１、６２が備えるスイッチＳＷＡｎ、ＳＷＢｎは、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとからなるトランスファゲートに限らず、Ｎチャネルトランジスタだけで構成するようにしても良い。
【０１１６】
上記図８に示したように、出力ラインＬ１１、Ｌ１２（ラインＬ１）の電位を制御した際に、電荷の再分配により決定されるノード４の電位Ｖｘについて説明する。
第１の実施形態と同様に、一端が電源端子１に接続される容量Ｃ２〜Ｃ５の合成容量値をｍＣｘ（ｍ＝０〜１５）とし、一端がグランドに対して接続される容量Ｃ２〜Ｃ５の合成容量値を（１５−ｍ）Ｃｘとする。また、容量Ｃ１の一端に出力ラインＬ１２を介して供給される電位をｑＶｒｅｆ／１６（ｑは０〜１５の整数）で表し、容量Ｃ７の一端に出力ラインＬ１１を介して供給される電位をｓＶｒｅｆ／１６（ｓは０〜１５の整数）で表す。
【０１１７】
このとき、上記式（５）で示される電荷Ｑが保存されるとすると、電荷の再分配によるノード４の電位Ｖｘは、
Ｖｘ　＝　（１６／１８）［（ｍ／１６）Ｖｒｅｆ　＋（（２ｓ＋ｑ）／２５６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　　…（７）
になる。
ここで２ｓ＋ｑ＝ｒとし、上記図８に示すように、抵抗型ＤＡＣに入力するデジタルコード（１０進数）と値ｒとが等しくなるように値ｓ、ｑを選択すると、上記式（７）は次式（８）で示される。
Ｖｘ　＝　（１６／１８）［（ｍ／１６）Ｖｒｅｆ　＋（ｒ／２５６）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（８）
【０１１８】
上記図８において、出力ラインＬ１１、Ｌ１２の値（出力電圧値）は、値ｓ、ｑにそれぞれ対応するので、上記図８に示した（出力ラインＬ１１）×２＋（出力ラインＬ１２）は、値ｒ（＝２ｓ＋ｑ）に等しい。つまり、上記図７に示した抵抗型ＤＡＣは、入力されるデジタルコードに対して値ｓ、ｑおよびｒが以下に示す関係を有するように構成されている。なお、入力されるデジタルコードは１０進数で示している。
【０１１９】
デジタルコードが“０”のとき、ｓ＝０、ｑ＝０、ｒ＝０
デジタルコードが“１”のとき、ｓ＝０、ｑ＝１、ｒ＝１
デジタルコードが“２”のとき、ｓ＝０、ｑ＝２、ｒ＝２
デジタルコードが“３”のとき、ｓ＝０、ｑ＝３、ｒ＝３
デジタルコードが“４”のとき、ｓ＝２、ｑ＝０、ｒ＝４
デジタルコードが“５”のとき、ｓ＝２、ｑ＝１、ｒ＝５
デジタルコードが“６”のとき、ｓ＝２、ｑ＝２、ｒ＝６
デジタルコードが“７”のとき、ｓ＝２、ｑ＝３、ｒ＝７
デジタルコードが“８”のとき、ｓ＝４、ｑ＝０、ｒ＝８
デジタルコードが“９”のとき、ｓ＝４、ｑ＝１、ｒ＝９
デジタルコードが“１０”のとき、ｓ＝４、ｑ＝２、ｒ＝１０
デジタルコードが“１１”のとき、ｓ＝４、ｑ＝３、ｒ＝１１
デジタルコードが“１２”のとき、ｓ＝５、ｑ＝２、ｒ＝１２
デジタルコードが“１３”のとき、ｓ＝５、ｑ＝３、ｒ＝１３
デジタルコードが“１４”のとき、ｓ＝５、ｑ＝４、ｒ＝１４
デジタルコードが“１５”のとき、ｓ＝５、ｑ＝５、ｒ＝１５
【０１２０】
このように、上記図７に示した抵抗型ＤＡＣは、出力ラインＬ１１、Ｌ１２を介して供給される電位を容量Ｃ１、Ｃ７により加算し、値ｒが０から１５までのすべての整数値をとり得るように構成することで４ビット相当のＤＡＣになる。
【０１２１】
ここで、第１の実施形態と同様に、アナログ入力信号の電位Ｖｉｎは、容量型ＤＡＣによりデジタルデータの上位４ビットの値ｍを決定する際に、値ｍに対応する電位に対して１６Ｖｒｅｆ／２５６の範囲内の電位であることがわかる。
したがって、デジタルデータの上位４ビットの値ｍが決定された後、上記図８に示した特性を有する抵抗型ＤＡＣにより、０×Ｖｒｅｆ／２５６〜１５×Ｖｒｅｆ／２５６の範囲（Ｖｒｅｆ／２５６刻み（正確には１６／１８倍））でノード４の電位Ｖｘの値を変化させる。そして、電位Ｖｘが論理しきい値電位ＶＴＬより高いか否かをコンパレータ３１にて判定し、下位４ビットの値ｒを決定する。
【０１２２】
上記図７においては、出力ラインＬ１１、Ｌ１２を介して供給する電位の一例として、上記図８に示したような組み合わせを示したが、上記式（７）（８）から明らかなように２ｓ＋ｑ＝ｒの関係を満たすように値ｓ、ｑを決定さえすれば良く、回路構成やスイッチＳＷＡｎ、ＳＷＢｎの制御方法等の各種の変形が可能である。
【０１２３】
例えば、図９に示すように逐次比較型ＡＤ変換器を構成することができる。
図９は、第２の実施形態による逐次比較型ＡＤ変換器の他の構成例を示す回路図である。図９に示す逐次比較型ＡＤ変換器は、第１および第２のセレクタ７１、７２を、上記図７に示した第１および第２のセレクタ６１、６２とはそれぞれ異なる構成にしたものである。なお、この図９において、図１、図７に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【０１２４】
図９において、７１、７２は第１および第２のセレクタであり、上記図１に示した第１および第２のセレクタ１１、１２にそれぞれ対応する。第１のセレクタ７１は、スイッチＳＷＡ０〜ＳＷＡ４、ＳＷＡ１３〜ＳＷＡ１５を備えており、第２のセレクタ７２は、スイッチＳＷＢ０、ＳＷＢ２、ＳＷＢ４を備えている。
なお、出力ラインＬ２２の一端は、第１のセレクタ７１の出力端に接続され、他端はスイッチＳＷＣ１の第２の端子に接続されている。また、出力ラインＬ２１の一端は、第２のセレクタ７２の出力端に接続され、他端は容量Ｃ７の一端に接続されている。
【０１２５】
上記図９に示した逐次比較型ＡＤ変換器の動作（サンプリング動作、比較動作）は、デジタルコードの下位４ビットを決定するためのスイッチＳＷＡｎ、ＳＷＢｎの制御（上記式（７）に示した値ｓ、ｑの選択）が異なるだけで、上記図７に示した逐次比較型ＡＤ変換器の動作と同様である。
【０１２６】
上記図９に示した逐次比較型ＡＤ変換器において、抵抗Ｒ０〜Ｒ１５、第１のセレクタ７１、第２のセレクタ７２および容量Ｃ１、Ｃ７は、図１０に示す機能動作を実現し、全体として４ビット精度の抵抗型ＤＡＣとして機能する。上記図９に示した第１および第２のセレクタ７１、７２は、上記図１０に示すように５Ｖｒｅｆ／１６〜１２Ｖｒｅｆ／１６の範囲の電位そのものは出力しないように構成されている。
【０１２７】
また、上記図９に示した抵抗型ＤＡＣは、入力されるデジタルコードに対して上記式（７）（８）にて示した値ｓ、ｑおよびｒが以下に示す関係を有するように構成されている。なお、入力されるデジタルコードは１０進数で示している。
【０１２８】
デジタルコードが“０”のとき、ｓ＝０、ｑ＝０、ｒ＝０
デジタルコードが“１”のとき、ｓ＝０、ｑ＝１、ｒ＝１
デジタルコードが“２”のとき、ｓ＝０、ｑ＝２、ｒ＝２
デジタルコードが“３”のとき、ｓ＝０、ｑ＝３、ｒ＝３
デジタルコードが“４”のとき、ｓ＝２、ｑ＝０、ｒ＝４
デジタルコードが“５”のとき、ｓ＝２、ｑ＝１、ｒ＝５
デジタルコードが“６”のとき、ｓ＝２、ｑ＝２、ｒ＝６
デジタルコードが“７”のとき、ｓ＝２、ｑ＝３、ｒ＝７
デジタルコードが“８”のとき、ｓ＝４、ｑ＝０、ｒ＝８
デジタルコードが“９”のとき、ｓ＝４、ｑ＝１、ｒ＝９
デジタルコードが“１０”のとき、ｓ＝４、ｑ＝２、ｒ＝１０
デジタルコードが“１１”のとき、ｓ＝４、ｑ＝３、ｒ＝１１
デジタルコードが“１２”のとき、ｓ＝４、ｑ＝４、ｒ＝１２
デジタルコードが“１３”のとき、ｓ＝０、ｑ＝１３、ｒ＝１３
デジタルコードが“１４”のとき、ｓ＝０、ｑ＝１４、ｒ＝１４
デジタルコードが“１５”のとき、ｓ＝０、ｑ＝１５、ｒ＝１５
【０１２９】
第２の実施形態による逐次比較型ＡＤ変換器の抵抗型ＤＡＣについて説明する。
第２の実施形態による逐次比較型ＡＤ変換器では、抵抗型ＤＡＣの出力として第１および第２のセレクタからの２つの出力ラインを設け、当該出力ラインを介して供給されるそれぞれの電位を容量Ｃ１、Ｃ７により加算する。ここで、第２の実施形態による逐次比較型ＡＤ変換器は、結合容量Ｃ１、Ｃ７の合計の容量値が従来回路に対して３倍である。したがって、出力ラインを介して供給される電位が同じである場合には、抵抗型ＤＡＣから供給される電位がノード４の電位Ｖｘに与える影響は３倍になる。
【０１３０】
すなわち、上記図２２に示した逐次比較型ＡＤ変換器にて出力ラインＬ７１を介してＶｒｅｆの電位を容量Ｃ１の一端に供給することとほぼ同じ効果が、第１および第２のセレクタにより２つの出力ラインを介してＶｒｅｆ／３の電位をそれぞれ供給することで得られる。この原理を具体的に実現した回路が、上述した図７に示した逐次比較型ＡＤ変換器である。
【０１３１】
また、上述した第１の実施形態と同様に、第１および第２のセレクタにより２つの出力ラインを介して供給する電位を容量Ｃ１、Ｃ７によりノード４の電位Ｖｘに加算するとき、上記式（７）、（８）から明らかなように２つの出力ラインを介して供給するそれぞれの電位値が重要なのではなく、その重み付けされた和２ｓ＋ｑ＝ｒが同じであれば良い。つまり、逐次比較型ＡＤ変換器にて低電圧化を図るには、２つの出力ラインを介して供給する電位がＶｒｅｆ／２付近にならないように、上記式（８）における所望の値ｒを値ｓ、ｑに分配すれば良い。
【０１３２】
上記図９に示した逐次比較型ＡＤ変換器における値ｓ、ｑの分配について説明する。
まず、０〜Ｖｒｅｆの電位の範囲を４分割する。結合容量が１つの従来回路にて０〜３Ｖｒｅｆ／４までの電位を当該容量に供給することと同じ効果は、結合容量Ｃ１、Ｃ７（合成容量値３Ｃｘ）に０〜Ｖｒｅｆ／４の電位を印加することにより得られる。また、結合容量が１つの従来回路にて３Ｖｒｅｆ／４を超える電位を当該容量に供給することと同じ効果は、容量Ｃ１（容量値Ｃｘ）に３Ｖｒｅｆ／４を超える電位を供給し、容量Ｃ７（容量値２Ｃｘ）に０（Ｖ）を印加することにより得られる。
【０１３３】
したがって、上記図９に示した逐次比較型ＡＤ変換器では、出力ラインＬ２１、Ｌ２２を介して供給する電位の範囲は、０〜Ｖｒｅｆ／４および３Ｖｒｅｆ／４〜Ｖｒｅｆであり、それらの任意の組み合わせにより従来の抵抗型ＤＡＣと同様の機能を実現し、Ｖｒｅｆ／４〜３Ｖｒｅｆ／４の範囲の電位は出力ラインＬ２１、Ｌ２２を介して供給しなくて良い。このようにして、出力ラインＬ２１、Ｌ２２を介して供給する電位がＶｒｅｆ／２付近にならないように、所望の値ｒを値ｓ、ｑに分配することができる。
【０１３４】
以上説明したように、第２の実施形態によれば、逐次比較制御回路３２は、抵抗Ｒ０〜Ｒ１５により構成された抵抗ストリングを用いた複数の抵抗型ＤＡＣからＶｒｅｆ／２付近の電位を出力しないように上記複数の抵抗型ＤＡＣを制御し、複数の抵抗型ＤＡＣから供給される電位を容量により加算する。
【０１３５】
これにより、出力する際にスイッチのＯＮ抵抗が大きくなるＶｒｅｆ／２付近の電位そのものを抵抗型ＤＡＣから出力しなくとも、複数の抵抗型ＤＡＣから供給される電位を加算して１つの抵抗型ＤＡＣと同様の機能を実現することができるので、従来の逐次比較型ＡＤ変換器と同様に例えば８ビットのＡＤ変換を行うことができるとともに、電源電圧を低電圧化することができる。
【０１３６】
また、上記図９に示した逐次比較型ＡＤ変換器は、上記図７に示した逐次比較型ＡＤ変換器に対して、図から明らかなように使用しない（第１および第２のセレクタ７１、７２を介して供給しない）電位の範囲が広くなるので、上記図７に示した逐次比較型ＡＤ変換器に比べて、より低電圧での動作が可能である。例えば、リファレンス電位（電源電圧）Ｖｒｅｆが３Ｖ程度の場合には、上記図９に示した逐次比較型ＡＤ変換器は、上記図７に示した逐次比較型ＡＤ変換器に比べて電源電圧を約０．２Ｖ（Ｖｒｅｆ／１６）低下させることができる。
【０１３７】
一方、上記図７に示した逐次比較型ＡＤ変換器は、上記図９に示した逐次比較型ＡＤ変換器と比較して出力ラインＬ１２に接続されるスイッチＳＷＡｎの数が少なく接合による接合容量が小さいので、上記図９に示した逐次比較型ＡＤ変換器に比べて遅延時間等が短い。
したがって、接合容量の増加や使わない電圧範囲等を考慮し、逐次比較型ＡＤ変換器に要求される条件に応じて、各種の変形回路を選択するようにすればより適切な逐次比較型ＡＤ変換器を構成することができる。
【０１３８】
ここで、上述した第１および第２の実施形態による逐次比較型ＡＤ変換器を比較する。第１の実施形態による逐次比較型ＡＤ変換器は、容量値Ｃｘを有する容量Ｃ６を用い、第２の実施形態による逐次比較型ＡＤ変換器は、容量値２Ｃｘを有する容量Ｃ７を用いている。したがって、第１の実施形態による逐次比較型ＡＤ変換器は、第２の実施形態による逐次比較型ＡＤ変換器と比較して、回路面積の増加が少ないとともに、抵抗型ＤＡＣを構成する抵抗と容量Ｃ６とによる遅延時間が短く（時定数が小さく）、ＡＤ変換を速やかに行うことができる。
【０１３９】
一方、第２の実施形態による逐次比較型ＡＤ変換器は、２倍の容量値２Ｃｘを有する容量Ｃ７を用いることで、容量Ｃ７に対して供給される電位を２倍し抵抗型ＤＡＣの出力として加算する。これにより、第２の実施形態による逐次比較型ＡＤ変換器は、上記第１の実施形態と比較して使用しない電位の範囲が広くなり（最大で全範囲の１／２、それに対し第１の実施形態では最大で全範囲の１／３）、電源電圧をより低電圧化することができるとともに、全般に第１および第２のセレクタが備えるスイッチ数を少なくすることができる。
【０１４０】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
以下に説明する第３の実施形態による逐次比較型ＡＤ変換器は、上述した第１および第２の実施形態における抵抗型ＤＡＣ（４ビット精度）を５ビット精度の抵抗型ＤＡＣにし、ＡＤ変換器全体では９ビットのＡＤ変換が実行可能な逐次比較型ＡＤ変換器である。
【０１４１】
図１１は、本発明の第３の実施形態による逐次比較型ＡＤ変換器の抵抗型ＤＡＣの一構成例を示す回路図である。なお、上記図１１においては、抵抗ストリングおよび第１および第２のセレクタ８１、８２以外の回路については図示していないが、容量型ＤＡＣ、コンパレータ３１、逐次比較制御回路３２等は上記図１に示した回路構成と同様である。
【０１４２】
図１１において、Ｒ０〜Ｒ３１は等しい抵抗値を有する抵抗であり、電源端子１とグランド端子２との間に、グランド端子２側から電源端子１側に抵抗Ｒ０、Ｒ１、Ｒ２、…、Ｒ３１の順に直列に接続される。
【０１４３】
第１および第２のセレクタ８１、８２は、上記図１に示した第１および第２のセレクタ１１、１２に対応するものである。第１のセレクタ８１は、スイッチＳＷＡ０’、ＳＷＡ４’、ＳＷＡ８’、ＳＷＡ１０’、ＳＷＡ２１’、ＳＷＡ２４’およびＳＷＡ２８’を備えており、第２のセレクタ８２は、スイッチＳＷＢ０’〜ＳＷＢ１０’を備えている。スイッチＳＷＡｎ’、ＳＷＢｎ’は、（Ｖｒｅｆ／３２）×ｎの電位を選択するためのスイッチであり、図示しない逐次比較制御回路からの制御信号により制御される。
【０１４４】
ここで、出力ラインＬ３２、Ｌ３１は、上記図１に示した出力ラインＬ８、Ｌ６にそれぞれ対応する。なお、図示していないが、出力ラインＬ３２は、容量Ｃ１（容量値Ｃｘ）の一端に接続可能なようにスイッチＳＷＣ１の第２の端子に接続され、出力ラインＬ３１は容量Ｃ６（容量値Ｃｘ）の一端に接続されている。
【０１４５】
つまり、上述した第１の実施形態と同様に、抵抗Ｒ０〜Ｒ３１と第１のセレクタ８１とが１つの抵抗型ＤＡＣを構成し、同様に抵抗Ｒ０〜Ｒ３１と第２のセレクタ８２とが１つの抵抗型ＤＡＣを構成し、当該２つの抵抗型ＤＡＣが出力ラインＬ３２、Ｌ３１を介してそれぞれ供給する電位が図示しない容量Ｃ１、Ｃ６によりノード４の電位Ｖｘに加算され、全体として５ビット精度の抵抗型ＤＡＣとして機能する。
【０１４６】
図１２は、上記図１１に示した５ビット精度の抵抗型ＤＡＣの機能動作を示す図である。上記図１２に示されるように第１および第２のセレクタ８１、８２は、０〜１０Ｖｒｅｆ／３２の範囲の電位と、２１Ｖｒｅｆ／３２、２４Ｖｒｅｆ／３２、２８Ｖｒｅｆ／３２の電位だけを出力ラインＬ３１、Ｌ３２を介して出力する。
【０１４７】
次に、動作について説明する。
なお、サンプリング動作と、比較動作での容量型ＤＡＣによる上位４ビットの変換とについては、上述した第１の実施形態での動作と同様であるので説明は省略する。
【０１４８】
デジタルデータの上位４ビットの値が決定した後、上述した第１の実施形態と同様にして、図示しない逐次比較制御回路は、第１および第２のセレクタ８１、８２を制御し、容量値Ｃｘを有する容量Ｃ１、Ｃ６の一端に供給する電位をそれぞれ変化させる。これにより、リファレンス電位Ｖｒｅｆの１／５１２刻みでノード４の電位Ｖｘを変化させて、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かを判定することにより下位５ビットの値を決定する。
【０１４９】
次に、上記図１２に示したように、出力ラインＬ３１、Ｌ３２（ラインＬ１）の電位を制御した際に、電荷の再分配により決定されるノード４の電位Ｖｘについて説明する。
第１の実施形態と同様に、一端が電源端子１に接続される容量Ｃ２〜Ｃ５の合成容量値をｍＣｘ（ｍは０〜１５の整数）とし、一端がグランドに対して接続される容量Ｃ２〜Ｃ５の合成容量値を（１５−ｍ）Ｃｘとする。また、容量Ｃ１の一端に出力ラインＬ３２（ラインＬ１）を介して供給される電位をｔＶｒｅｆ／３２（ｔは０〜３１の整数）で表し、容量Ｃ６の一端に出力ラインＬ３１を介して供給される電位をｕＶｒｅｆ／３２（ｕは０〜３１の整数）で表す。
【０１５０】
このとき、上記式（１）で示される電荷Ｑが保存されるとすると、電荷の再分配によるノード４の電位Ｖｘは、
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　＋（（ｔ＋ｕ）／５１２）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（９）
になる。
ここでｔ＋ｕ＝ｖとし、上記図１２に示すように、デジタルコード（１０進数）と値ｖとが等しくなるように値ｔ、ｕを選択すると、上記式（９）は次式（１０）で示される。
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　＋（ｖ／５１２）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（１０）
【０１５１】
上記図１２において出力ラインＬ３１、Ｌ３２の値（出力電圧値）は、値ｕ、ｔにそれぞれ対応するので、上記図１２に示した（出力ラインＬ３１）＋（出力ラインＬ３２）の値は、値ｖ（＝ｔ＋ｕ）に等しい。
したがって、第１の実施形態と同様に、上記図１１に示した抵抗型ＤＡＣは、２つの出力ラインＬ３２、Ｌ３１を介して供給される電位を容量Ｃ１、Ｃ６によりで加算し、値ｖが０から３１までのすべての整数値をとり得るように構成することで５ビット相当の抵抗型ＤＡＣが実現できる。これにより、逐次比較型ＡＤ変換器全体では９ビットのＡＤ変換を実現することができる。
【０１５２】
上記値ｔ、ｕの分配についても、上述した第１の実施形態と同様に０〜Ｖｒｅｆの電位の範囲を３分割し、結合容量が１つの従来回路にて当該容量に０〜２Ｖｒｅｆ／３までの電位を供給することと同じ効果は、結合容量Ｃ１、Ｃ６（合成容量値２Ｃｘ）に０〜Ｖｒｅｆ／３の電位を印加することにより得られる。また、結合容量が１つの従来回路にて当該容量に２Ｖｒｅｆ／３を超える電位を供給することと同じ効果は、容量Ｃ１およびＣ６の一方の容量に２Ｖｒｅｆ／３を超える電位を少なくとも供給することにより得られる。したがって、抵抗型ＤＡＣを５ビット精度の抵抗型ＤＡＣにしたとしても、上述した第１の実施形態と同様にして逐次比較型ＡＤ変換器を構成することができる。
【０１５３】
上記図１１においては、出力ラインＬ３２、Ｌ３１を介して供給する電位、すなわち値ｔ、ｕの分配方法の一例として、上記図１２に示したような組み合わせを示したが、値ｔ、ｕの組み合わせはこれに限らず、電位Ｖｒｅｆ／２付近の電位を使用しないように値ｔ、ｕの組み合わせを決定すれば、上述した第１の実施形態による逐次比較型ＡＤ変換器と同様に、低電圧化を図ることができる。
【０１５４】
図１３は、本発明の第３の実施形態における抵抗型ＤＡＣの他の構成例を示す回路図である。この図１３に示す抵抗型ＤＡＣは、上記図１１に示した抵抗型ＤＡＣに対して出力ライン４１の接合容量の削減、およびスイッチＳＷＡｎ’、ＳＷＢｎ’の制御回路の簡素化を図ったものである。
なお、この図１３において、図１１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。また、図１３においても、上記図１１と同様に、抵抗ストリングおよび第１および第２のセレクタ９１、９２以外の回路については図示していないが、容量型ＤＡＣ、コンパレータ３１、逐次比較制御回路３２等は上記図１に示した回路構成と同様である。
【０１５５】
図１３において、９１、９２は第１および第２のセレクタであり、上記図１１に示した第１および第２のセレクタ８１、８２にそれぞれ対応する。第１のセレクタ９１は、スイッチＳＷＡ０’、ＳＷＡ４’、ＳＷＡ８’、ＳＷＡ１２’、ＳＷＡ２０’、ＳＷＡ２４’およびＳＷＡ２８’を備えており、第２のセレクタ９２は、スイッチＳＷＢ０’〜ＳＷＢ３’およびＳＷＢ８’〜ＳＷＢ１１’を備えている。なお、出力ラインＬ４１、Ｌ４２は、上記図１１に示した出力ラインＬ３１、Ｌ３２にそれぞれ対応する。
【０１５６】
したがって、上記図１３に示した抵抗型ＤＡＣと同様に、抵抗Ｒ０〜Ｒ３１と第１のセレクタ９１とが１つの抵抗型ＤＡＣを構成し、同様に抵抗Ｒ０〜Ｒ３１と第２のセレクタ９２とが１つの抵抗型ＤＡＣを構成し、当該２つの抵抗型ＤＡＣが出力ラインＬ４２、Ｌ４１を介してそれぞれ供給する電位が図示しない容量Ｃ１、Ｃ６（ともに容量値Ｃｘ）によりノード４の電位Ｖｘに加算され、全体として５ビット精度の抵抗型ＤＡＣとして機能する。
なお、上記図１３に示した抵抗型ＤＡＣを有する逐次比較型ＡＤ変換器の動作は、上記図１１に示した抵抗型ＤＡＣを有する逐次比較型ＡＤ変換器の動作と同様であるので、説明は省略する。
【０１５７】
図１４は、上記図１３に示した５ビット精度の抵抗型ＤＡＣの機能動作を示す図である。図１４に示されるように、上記図１１に示した抵抗型ＤＡＣに比べて、上記図１３に示した抵抗型ＤＡＣは、出力ラインＬ４１、Ｌ４２を介してそれぞれ供給する電位が規則的に分配されている。したがって、上記図１３に示した抵抗型ＤＡＣのスイッチＳＷＡｎ’、ＳＷＢｎ’を選択するための抵抗型ＤＡＣの制御回路は、非常に簡単に構成することができる。
【０１５８】
また、上記図１１に示した抵抗型ＤＡＣでは、出力ラインＬ３１を介して供給する電位として０〜１０Ｖｒｅｆ／３２までの電位だけを使用していたが、その結果、出力ラインＬ３１に接続されるスイッチＳＷＢｎ’の数は１１個であった。一方、図１３に示すように、例えば、１１Ｖｒｅｆ／３２までの電位を使用すると、出力ラインＬ４１に接続されるスイッチＳＷＢｎ’の数は８個に減少させることができ、出力ライン４１での接合による接合容量を削減することができる。このように、スイッチの数、すなわち接合容量と、低電圧化により得られる効果とを考慮して、各種の変形が可能である。
【０１５９】
図１５は、本発明の第３の実施形態における抵抗型ＤＡＣのその他の構成例を示す回路図である。この図１５に示す抵抗型ＤＡＣは、上記図７に示したような結合容量の合成容量値が３Ｃｘの逐次比較型ＡＤ変換器に適用するものである。
なお、この図１５において、図１１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。また、上記図１５においては、抵抗ストリングおよび第１および第２のセレクタ１０１、１０２以外の回路については図示していないが、容量型ＤＡＣ、コンパレータ３１、逐次比較制御回路３２等は上記図７に示した回路構成と同様である。
【０１６０】
図１５において、１０１、１０２は第１および第２のセレクタであり、上記図７に示した第１および第２のセレクタ６１、６２に対応する。第１のセレクタ１０１は、スイッチＳＷＡ０’〜ＳＷＡ７’およびＳＷＡ２４’〜ＳＷＡ２７’を備えており、第２のセレクタ１０２は、スイッチＳＷＢ０’、ＳＷＢ２’、ＳＷＢ４’、ＳＷＢ６’、ＳＷＢ８’を備えている。なお、出力ラインＬ５１、Ｌ５２は、上記図７に示した出力ラインＬ１１、Ｌ１２にそれぞれ対応する。
【０１６１】
図１６は、上記図１５に示した５ビット精度の抵抗型ＤＡＣの機能動作を示す図である。上記図１６に示されるように、当該抵抗型ＤＡＣは、０〜８Ｖｒｅｆ／３２の電位と、２４Ｖｒｅｆ／３２〜２７Ｖｒｅｆ／３２の電位だけを出力する。
【０１６２】
次に、動作について説明する。
なお、サンプリング動作と、比較動作での容量型ＤＡＣによる上位４ビットの変換とについては、上述した第２の実施形態での動作と同様であるので説明は省略し、デジタルデータの下位５ビットの値を決定する動作についてのみ説明する。
【０１６３】
下位５ビットの値は、第１および第２のセレクタ１０１、１０２から容量Ｃ１（容量値Ｃｘ）、Ｃ７（容量値２Ｃｘ）の一端に供給する電位をそれぞれ変化させることにより、リファレンス電位Ｖｒｅｆの１／５１２刻みでノード４の電位Ｖｘを変化させ、ノード４の電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かを判定することにより決定する。
【０１６４】
上記図１６に示したように、出力ラインＬ５１、Ｌ５２（ラインＬ１）の電位を制御した際に、電荷の再分配により決まるノード４の電位Ｖｘについて説明する。
第２の実施形態と同様に、一端が電源端子１に接続される容量Ｃ２〜Ｃ５の合成容量値をｍＣｘ（ｍは０〜１５）とし、一端がグランドに対して接続される容量Ｃ２〜Ｃ５の合成容量値を（１５−ｍ）Ｃｘとする。また、容量Ｃ１の一端に出力ラインＬ５２（ラインＬ１）を介して供給される電位をｕＶｒｅｆ／３２（ｕは０〜３１の整数）で表し、容量Ｃ７の一端に出力ラインＬ３１を介して供給される電位をｗＶｒｅｆ／３２（ｗは０〜３１の整数）で表す。
【０１６５】
このとき、上記式（５）で示される電荷Ｑが保存されるとすると、電荷の再分配によるノード４の電位Ｖｘは、
Ｖｘ　＝　（１６／１８）［（ｍ／１６）Ｖｒｅｆ　＋（（２ｗ＋ｕ）／５１２）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　　…（１１）
になる。
ここで２ｗ＋ｕ＝ｖとし、上記図１６に示すように、デジタルコード（１０進数）と値ｖとが等しくなるように値ｗ、ｕを選択すると、上記式（１１）は次式（１２）で示される。
Ｖｘ　＝　（１６／１８）［（ｍ／１６）Ｖｒｅｆ　＋（ｖ／５１２）Ｖｒｅｆ　−　Ｖｉｎ］＋　ＶＴＬ　…（１２）
【０１６６】
上記図１６において出力ラインＬ５１、Ｌ５２の値（出力電圧値）は、値ｗ、ｕにそれぞれ対応するので、上記図１６に示した（出力ラインＬ５１）×２＋（出力ラインＬ５２）の値は、値ｖ（＝２ｗ＋ｕ）に等しい。したがって、第２の実施形態と同様にして、上記図１５に示した抵抗型ＤＡＣは、抵抗ストリングの中央の電位Ｖｒｅｆ／２付近の電位を使用しないように構成した５ビット相当の抵抗型ＤＡＣの機能を実現でき、第２の実施形態と同様に低電圧動作が可能になる。
【０１６７】
なお、上記図１５においては、出力ラインＬ５２、Ｌ５１を介して供給する電位、すなわち値ｕ、ｗの分配方法の一例として、上記図１６に示したような組み合わせを示したが、２ｗ＋ｕ＝ｖの関係を満たすように値ｕ、ｗを決定し、かつ抵抗ストリングの中央の電位Ｖｒｅｆ／２付近を使用しないようにすれば良く、上記図１６に示した組み合わせに限らず、組み合わせを変えても同様に低電圧化を図ることができる。
【０１６８】
（第４の実施形態）
次に、第４の実施形態について説明する。
上述した第１〜第３の実施形態に示した逐次比較型ＡＤ変換器においては、アナログ入力信号のデジタルコードへのＡＤ変換動作における伝達特性は、図１７に示すように０（Ｖ）から１ＬＳＢ分に相当する（最下位ビットにて値が変化しない）電位毎にデジタルコードが遷移する伝達特性を示す。例えば、８ビットの逐次比較型ＡＤ変換器では、アナログ入力信号の電位Ｖｉｎが、電位（Ｖｒｅｆ／２^８）×ｘ〜（Ｖｒｅｆ／２^８）×（ｘ＋１）（ｘは０から２５４）のとき、デジタルコードｘが出力される。
【０１６９】
しかしながら、ＡＤ変換器においては、図１８に示すようにデジタルコードの遷移が値（ｘ＋１／２）（ｘは、０から２５４）に相当する電位で（（ｘ＋１／２）ＬＳＢ毎に）起きる、すなわち電位（Ｖｒｅｆ／２^８）×（ｘ−１／２）〜（Ｖｒｅｆ／２^８）×（ｘ＋１／２）のとき、デジタルコードｘを出力する伝達特性が望まれる場合がある。
【０１７０】
以下に説明する第４の実施形態による逐次比較型ＡＤ変換器は、上記図１８に示したような伝達特性を示す逐次比較型ＡＤ変換器である。
図１９は、本発明の第４の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。なお、この図１９において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。また、図１に示した構成要素等と同一ではないが対応する機能を有する構成要素等には、同じ符号に’を付している。
【０１７１】
上記図１９に示した逐次比較型ＡＤ変換器と、上記図１に示した逐次比較型ＡＤ変換器との回路構成の相違点は、上記図１における抵抗Ｒ０に代えて、２つの抵抗Ｒ００、Ｒ０１を設けるとともに、抵抗Ｒ００と抵抗Ｒ０１との相互接続点における電位を選択するためのスイッチＳＷＢＳＰＬを、第２のセレクタ１２’内に新たに設けたことである。なお、抵抗Ｒ００、Ｒ０１の抵抗値は、抵抗Ｒ０の抵抗値のそれぞれ１／２にする。したがって、抵抗Ｒ００と抵抗Ｒ０１との間の電位はＶｒｅｆ／３２になる。
【０１７２】
次に、動作について説明する。
サンプリング動作および比較動作については、サンプリング動作時に、第２のセレクタ１２’内でスイッチＳＷＢＳＰＬのみを閉じるように制御して、容量Ｃ６の一端に電位Ｖｒｅｆ／３２を供給することが異なるだけで、上述した第１の実施形態と同様である。
【０１７３】
したがって、サンプリング動作により、容量Ｃ１〜Ｃ６にて蓄積される電荷Ｑは、次式（１３）で表される。
Ｑ　＝　−１６Ｃｘ（Ｖｉｎ　−　ＶＴＬ）＋　Ｃｘ（ＶＴＬ　−　Ｖｅｒｆ／３２）　　…（１３）
また、デジタルデータの上位４ビットの値を決定する比較動作時の電荷の再分配によるノード４の電位Ｖｘは、次式（１４）に示すようになる。
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ　−　Ｖｒｅｆ／５１２　−　Ｖｉｎ］＋　ＶＴＬ　…（１４）
【０１７４】
また、デジタルデータの下位４ビットの値を決定する比較動作時の電荷の再分配によるノード４の電位Ｖｘは、次式（１５）に示すようになる。
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ＋（（ｐ＋ｑ）／２５６）Ｖｒｅｆ−Ｖｒｅｆ／５１２−Ｖｉｎ］＋ＶＴＬ　　…（１５）
さらに、ｐ＋ｑ＝ｒとし、上記図３に示したように、抵抗型ＤＡＣに入力するデジタルコード（１０進数）と値ｒとが等しくなるように値ｐ、ｑを選択すると、上記式（１５）は次式（１６）に示すようになる。
Ｖｘ　＝　（１６／１７）［（ｍ／１６）Ｖｒｅｆ＋（（ｒ）／２５６）Ｖｒｅｆ−Ｖｒｅｆ／５１２−Ｖｉｎ］＋ＶＴＬ　　…（１６）
【０１７５】
ここで、容量Ｃ１〜Ｃ５にて一端が電源端子１に接続される容量の合成容量値はｍＣｘ（ｍは０〜１５の整数）としている。また、容量Ｃ１の一端に出力ラインＬ８（ラインＬ１）を介して供給される電位をｐＶｒｅｆ／１６（ｐは０〜１５の整数）で表し、容量Ｃ６の一端に出力ラインＬ６を介して供給される電位をｑＶｒｅｆ／１６（ｑは０〜１５の整数）で表している。
【０１７６】
したがって、上述した第１の実施形態と同様にして、上記式（１４）に基づいてデジタルデータの上位４ビットの値を決定することができるとともに、上記式（１６）に基づいてデジタルデータの下位４ビットの値を決定することができる。また、上記式（１４）〜（１６）の（−Ｖｒｅｆ／５１２）の項からわかるように、上記図１に示した逐次比較型ＡＤ変換器と比較して、同じデジタルコードに対応するノード４の電位Ｖｘを（１／２）ＬＳＢ分の電位だけ低くすることができる。
【０１７７】
以上説明したように、上記図１９に示したように逐次比較型ＡＤ変換器の回路構成を一部変更することで、上記図１８に示すようにデジタルコードの遷移が起きる伝達特性を有する逐次比較型ＡＤ変換器を構成することができる。上記図１９においては、上記図１に示した４ビットの抵抗型ＤＡＣを用いた逐次比較型ＡＤ変換器に適用した場合を一例として示したが、これに限らず、例えば上述した第２および第３の実施形態による逐次比較型ＡＤ変換器に対しても適用することができる。
【０１７８】
（第５の実施形態）
次に、第５の実施形態について説明する。
図２０は、本発明の第５の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。なお、この図２０において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【０１７９】
上記図２０に示す逐次比較型ＡＤ変換器は、上述した第４の実施形態による逐次比較型ＡＤ変換器と同様の機能を有しながらも、消費電力を削減することができるように上記図１９に示した逐次比較型ＡＤ変換器の回路構成を変更したものである。具体的には、上記図２０に示した逐次比較型ＡＤ変換器は、比較動作時に使用する抵抗型ＤＡＣにおいて、抵抗Ｒ１５と電源端子１との間にスイッチＰＭ１（Ｐチャネルトランジスタ）を設けている。このスイッチＰＭ１により、サンプリング期間中には、比較動作時において使用する抵抗型ＤＡＣにて電流を流さないように制御し、別に設けた電流が少ない抵抗型ＤＡＣ（比較動作時において使用する抵抗型ＤＡＣを構成する抵抗より大きい抵抗値を有する抵抗を用いた抵抗型ＤＡＣ）で必要な電位を供給するようにする。
【０１８０】
上記図２０に示した逐次比較型ＡＤ変換器と、上記図１９に示した逐次比較型ＡＤ変換器とは、サンプリング動作を行っている際に、スイッチＳＷＢＳＰＬにより容量Ｃ６の一端に供給する電位Ｖｒｅｆ／３２を、比較動作時に用いる抵抗型ＤＡＣとは別に設けた抵抗Ｒ１００、Ｒ１０１により生成していることが異なる。
【０１８１】
上述したように上記図１８に示すような伝達特性を有する逐次比較型ＡＤ変換器を構成するには、サンプリング動作中に、容量Ｃ６の一端に電位Ｖｒｅｆ／３２を供給すれば良い。したがって、上記図２０に示した逐次比較型ＡＤ変換器において、抵抗Ｒ１００の抵抗値を抵抗Ｒ１０１の抵抗値の３１倍にすれば、上記図１８に示すような伝達特性を有する逐次比較型ＡＤ変換器を構成することができる。
【０１８２】
ここで、逐次比較型ＡＤ変換器におけるＡＤ変換に要する変換処理時間を、サンプリング動作に要するサンプリング時間と、比較動作に要する比較時間（１ビットあたりの比較に要する時間×ビット数）とする。例えば、上記図２０に示すような８ビットの逐次比較型ＡＤ変換器では、変換処理時間は、（変換処理時間）＝（サンプリング時間）＋（１ビットあたりの比較に要する時間）×８になる。
【０１８３】
したがって、所望の時間内でのＡＤ変換処理を実現するために、サンプリング時間と比較時間との割合を（１：１）とすると、サンプリング時間と１ビットあたりの比較に要する時間との比は８：１になる。つまり、サンプリング動作および比較動作における時定数は、８倍異なっていてもよい。このようにサンプリング動作の期間と比較動作の期間では、一般に要求される時定数が異なり、サンプリング動作は比較動作に比べて高速な処理を要求されない。
【０１８４】
上述した説明からわかるように、上記図１９に示した逐次比較型ＡＤ変換器において高速なＡＤ変換処理を実現するには、抵抗Ｒ００、Ｒ０１、Ｒ１〜Ｒ１５の抵抗値は、時定数を小さくするためにあまり大きくすることができない。同様に、上記図２０に示す逐次比較型ＡＤ変換器においても、高速なＡＤ変換処理を実現するには、抵抗Ｒ０〜Ｒ１５の抵抗値はある値より大きくすることができない。
【０１８５】
しかしながら、上述したようにサンプリング期間の時定数は大きくても良い場合がある。したがって、上記図２０に示したようにサンプリング動作において容量Ｃ６の一端に供給する電位を抵抗Ｒ０〜Ｒ１５とは異なる抵抗Ｒ１００、Ｒ１０１により生成するようにすれば、抵抗Ｒ１００、Ｒ１０１の合計の抵抗値を抵抗Ｒ０〜Ｒ１５の合計の抵抗値より大きくすることができる。したがって、サンプリング動作中に、抵抗Ｒ１００、Ｒ１０１に流れる電流を上記図１９に示した逐次比較型ＡＤ変換器において抵抗Ｒ００、Ｒ０１、Ｒ１〜Ｒ１５に流れる電流よりも小さくすることができ、消費電力を削減することができる。例えば、抵抗Ｒ１００、Ｒ１０１の合計の抵抗値を、抵抗Ｒ０〜Ｒ１５の合計の抵抗値の８倍にすれば、サンプリング期間に抵抗Ｒ１００、Ｒ１０１に流れる電流は、比較動作時に抵抗Ｒ０〜Ｒ１５に流れる電流の１／８にすることができる。
【０１８６】
そこで、上記図２０に示した逐次比較型ＡＤ変換器では、スイッチＰＭ１を設け、サンプリング動作の期間においては、スイッチＰＭ１のゲート信号３５を“Ｈ”にしてスイッチＰＭ１をＯＦＦ（開）状態にし、スイッチＰＭ２（Ｐチャネルトランジスタ）のゲート信号３６を“Ｌ”にしてスイッチＰＭ２をＯＮ（閉）状態にする。これにより、サンプリング動作においては、抵抗Ｒ０〜Ｒ１５に電流を流さないようにするとともに、抵抗Ｒ１００、Ｒ１０１により生成した電位を容量Ｃ６の一端に供給する。
【０１８７】
したがって、上記図２０に示した逐次比較型ＡＤ変換器は、上記図１９に示した逐次比較型ＡＤ変換器と同様の特性を得ることができる。そして、比較動作を開始する直前に、スイッチＰＭ１をＯＮ状態にすれば、上記図１９に示した逐次比較型ＡＤ変換器と同様に動作させることができる。
以上のように構成することで、サンプリング動作時に、抵抗による消費電力を削減し、全変換期間の平均電流を減少させることができる。
【０１８８】
図２１は、本発明の第５の実施形態による逐次比較型ＡＤ変換器の他の構成例を示す回路図である。なお、この図２１において、図１、図２０に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【０１８９】
上記図２１に示す逐次比較型ＡＤ変換器は、上述した第４の実施形態による逐次比較型ＡＤ変換器と同様の機能を有するとともに、消費電力を削減することができるように上記図２２に示した逐次比較型ＡＤ変換器の回路構成を変更したものである。上記図２１に示した逐次比較型ＡＤ変換器は、上記図２０に示した逐次比較型ＡＤ変換器と同様に、比較動作時に使用する抵抗型ＤＡＣにスイッチＰＭ１を設けている。これにより、サンプリング動作の期間においては、比較動作時に使用する抵抗型ＤＡＣに電流を流さないように制御するとともに、別に設けた電流が少ない抵抗型ＤＡＣで必要な電位を供給する。
【０１９０】
上記図２１に示した逐次比較型ＡＤ変換器は、上記図２０に示した逐次比較型ＡＤ変換器と同様に、抵抗Ｒ１００の抵抗値を抵抗Ｒ１０１の抵抗値の３１倍にし、サンプリング動作を行っている際にスイッチＳＷＢＳＰＬにより容量Ｃ６の一端に電位Ｖｒｅｆ／３２を供給する。また、抵抗Ｒ１００、Ｒ１０１の合計の抵抗値を抵抗Ｒ０〜Ｒ１５の合計の抵抗値より大きく（例えば８倍に）することは、上記図２０に示した逐次比較型ＡＤ変換器と同様である。
【０１９１】
上記図２１に示した逐次比較型ＡＤ変換器は、サンプリング動作の期間においては、スイッチＰＭ１をＯＦＦ（開）状態にするとともにスイッチＰＭ２をＯＮ（閉）状態にする。これにより、サンプリング動作では、抵抗Ｒ０〜Ｒ１５に電流を流さないようにするとともに、抵抗Ｒ１００、Ｒ１０１により生成した電位を容量Ｃ６の一端に供給する。そして、比較動作を開始する直前に、スイッチＰＭ１をＯＮ状態にする。
【０１９２】
以上のように構成することで、上記図１８に示したような伝達特性を有する逐次比較型ＡＤ変換器を構成することができる。さらに、サンプリング動作時における抵抗での消費電力を削減し、変換動作全体としての平均電流を減少させることができ、低消費電力化を図ることができる。
【０１９３】
なお、上述した第１〜第５の実施形態においては、４ビット精度の抵抗ＤＡＣを備えた８ビットの逐次比較型ＡＤ変換器、および５ビット精度の抵抗ＤＡＣを備えた９ビット逐次比較型ＡＤ変換器について説明したが、本発明はこれに限らず、任意のビット精度を有する抵抗ＤＡＣを備えた逐次比較型ＡＤ変換器に適用することができる。
また、上述した第１〜第５の実施形態においては、相互接続点の電位が出力として用いない電位の抵抗間には、抵抗ストリングからの出力ノード、スイッチ等を有していないが、出力ノードやスイッチ等を設け、使用しないようにしても良い。
【０１９４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【０１９５】
（付記１）入力される比較デジタルデータの上位Ｌビット（Ｌは整数）の値に応じて、第１の比較電位を出力する容量型ＤＡ変換回路と、
上記比較デジタルデータの下位Ｍビット（Ｍは整数）の値に応じて、供給される電源電圧を分圧して得られる電位をそれぞれ所定の組み合わせで出力する複数の抵抗型ＤＡ変換回路と、
上記複数の抵抗型ＤＡ変換回路にそれぞれ対応して設けられ、一端が対応する上記抵抗型ＤＡ変換回路の出力端に接続され、他端が上記容量型ＤＡ変換回路の出力端に共通接続された複数の結合容量と、
上記複数の抵抗型ＤＡ変換回路の出力電位を対応する上記結合容量の容量値に基づいて重み付け加算した第２の比較電位と上記第１の比較電位との和と、外部から入力される入力アナログ信号の電位とを比較する比較回路と、
上記比較回路による比較結果に基づいて、上記入力アナログ信号の電位に応じた出力デジタルデータの値を１ビット毎に決定するとともに新たな上記比較デジタルデータを生成し、順次生成した比較デジタルデータに基づいて上記容量型ＤＡ変換回路および上記複数の抵抗型ＤＡ変換回路の制御を繰り返し行い、上記入力アナログ信号を（Ｌ＋Ｍ）ビットの出力デジタルデータに変換し出力する制御回路とを備え、
上記制御回路は、上記電源電圧を２^Ｍ個に分圧した電位の中の上記比較デジタルデータの下位Ｍビットの値に対応する電位と、上記第２の比較電位とが等しくなるように上記複数の抵抗型ＤＡ変換回路を制御することを特徴とするＡＤ変換器。
（付記２）少なくとも上記比較デジタルデータの下位Ｍビットの値に対応する電位が上記電源電圧の１／２の電位のときには、
上記制御回路は、上記電源電圧の１／２の電位とは異なる電位を上記複数の抵抗型ＤＡ変換回路からそれぞれ出力するように上記複数の抵抗型ＤＡ変換回路をそれぞれ制御することを特徴とする付記１に記載のＡＤ変換器。
（付記３）上記複数の結合容量の容量値は、上記容量型ＤＡ変換回路を構成する容量における最小の容量値の整数倍の容量値であることを特徴とする付記１に記載のＡＤ変換器。
（付記４）上記複数の抵抗型ＤＡ変換回路として、第１の抵抗型ＤＡ変換回路と、第２の抵抗型ＤＡ変換回路とを備え、
上記複数の結合容量として、上記第１の抵抗型ＤＡ変換回路に対応する第１の結合容量と、上記第２の抵抗型ＤＡ変換回路に対応する第２の結合容量とを備え、
上記第１および第２の結合容量の容量値は、上記容量型ＤＡ変換回路を構成する容量における最小の容量値に等しいことを特徴とする付記１に記載のＡＤ変換器。
（付記５）少なくとも上記比較デジタルデータの下位Ｍビットの値に対応する電位が上記電源電圧の１／２の電位のときには、
上記制御回路は、上記電源電圧の１／２の電位とは異なる電位を上記複数の抵抗型ＤＡ変換回路からそれぞれ出力するように上記複数の抵抗型ＤＡ変換回路をそれぞれ制御することを特徴とする付記４に記載のＡＤ変換器。
（付記６）上記複数の抵抗型ＤＡ変換回路は、０以上かつ上記電源電圧の１／３倍以下の範囲、および上記電源電圧の２／３倍以上かつ上記電源電圧以下の範囲の電位をそれぞれ出力することを特徴とする付記４に記載のＡＤ変換器。
（付記７）上記複数の抵抗型ＤＡ変換回路として、第１の抵抗型ＤＡ変換回路と、第２の抵抗型ＤＡ変換回路とを備え、
上記複数の結合容量として、上記第１の抵抗型ＤＡ変換回路に対応し、上記容量型ＤＡ変換回路を構成する容量における最小の容量値に等しい容量値を有する第１の結合容量と、上記第２の抵抗型ＤＡ変換回路に対応し、上記容量型ＤＡ変換回路を構成する容量における最小の容量値の２倍の容量値を有する第２の結合容量とを備えることを特徴とする付記１に記載のＡＤ変換器。
（付記８）少なくとも上記比較デジタルデータの下位Ｍビットの値に対応する電位が上記電源電圧の１／２の電位のときには、
上記制御回路は、上記電源電圧の１／２の電位とは異なる電位を上記複数の抵抗型ＤＡ変換回路からそれぞれ出力するように上記複数の抵抗型ＤＡ変換回路をそれぞれ制御することを特徴とする付記７に記載のＡＤ変換器。
（付記９）上記抵抗型ＤＡ変換回路は、０以上かつ上記電源電圧の１／４倍以下の範囲、および上記電源電圧の３／４倍以上かつ上記電源電圧以下の範囲の電位だけを出力するようにしたことを特徴とする付記７に記載のＡＤ変換器。
（付記１０）上記複数の抵抗型ＤＡ変換回路により、４ビット精度のＤＡ変換回路を構成することを特徴とする付記１に記載のＡＤ変換器。
（付記１１）上記複数の抵抗型ＤＡ変換回路により、５ビット精度のＤＡ変換回路を構成することを特徴とする付記１に記載のＡＤ変換器。
（付記１２）上記抵抗型ＤＡ変換回路は、少なくとも上記電源電圧の１／２の電位は出力しないことを特徴とする付記１に記載のＡＤ変換器。
（付記１３）上記抵抗型ＤＡ変換回路は、上記電源電圧を供給する電源端子と接地端子との間に直列に接続された複数の抵抗と、
上記複数の抵抗で分圧して得られる電位を、上記制御回路からの制御に応じて選択的に出力するための複数のスイッチ回路とを備え、
上記スイッチ回路は、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとで構成されたトランスファゲートであることを特徴とする付記１に記載のＡＤ変換器。
（付記１４）上記スイッチ回路は、１つのＮチャネルトランジスタであることを特徴とする付記１３に記載のＡＤ変換器。
（付記１５）上記入力アナログ信号をサンプリングする際、上記複数の抵抗型ＤＡ変換器の１つは、上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を上記結合容量に出力することを特徴とする付記１に記載のＡＤ変換器。
（付記１６）上記入力アナログ信号をサンプリングする際、上記複数の結合容量の１つに、上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を出力する初期電位供給回路をさらに備えることを特徴とする付記１に記載のＡＤ変換器。
（付記１７）上記初期電位供給回路は、上記電源電圧を供給する電源端子と接地端子との間に直列に接続された複数の抵抗を有し、
上記初期電位供給回路が備える抵抗の抵抗値の和は、上記抵抗型ＤＡ変換回路が備える抵抗値の和より大きいことを特徴とする付記１６に記載のＡＤ変換器。
（付記１８）入力される比較デジタルデータの上位Ｌビット（Ｌは整数）の値に応じて、第１の比較電位を出力する容量型ＤＡ変換回路と、
上記比較デジタルデータの下位Ｍビット（Ｍは整数）の値に応じて、第２の比較電位を出力する抵抗型ＤＡ変換回路と、
上記抵抗型ＤＡ変換回路の出力端に一端が接続され、上記容量型ＤＡ変換回路の出力端に他端が接続された結合容量と、
上記第１の比較電位と上記第２の比較電位との和と、外部から入力される入力アナログ信号の電位とを比較する比較回路と、
上記比較回路による比較結果に基づいて、上記入力アナログ信号の電位に応じた出力デジタルデータの値を１ビット毎に決定するとともに新たな上記比較デジタルデータを生成し、順次生成した比較デジタルデータに基づいて上記容量型ＤＡ変換回路および上記抵抗型ＤＡ変換回路の制御を繰り返し行い、上記入力アナログ信号を（Ｌ＋Ｍ）ビットの出力デジタルデータに変換し出力する制御回路と、
上記入力アナログ信号をサンプリングする際、上記結合容量に上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を出力する初期電位供給回路とを備えることを特徴とするＡＤ変換器。
【０１９６】
【発明の効果】
以上、説明したように本発明によれば、抵抗型ＤＡ変換回路の出力電位を対応して設けられた結合容量により加算した電位が、電源電圧を２^Ｍ個に分圧した電位の中の比較デジタルデータの下位Ｍビットの値に対応する電位に等しくなるように複数の抵抗型ＤＡ変換回路がそれぞれ制御される。これにより、複数の抵抗型ＤＡ変換回路の出力電位が、出力する際にＯＮ抵抗が大きい電位領域を避けるように複数の抵抗型ＤＡ変換回路を制御し、ＯＮ抵抗が小さい電位領域の出力電位を加算して、比較デジタルデータの下位Ｍビットの値に対応する電位を得ることができる。したがって、従来の逐次比較型ＡＤ変換器と同じＯＮ抵抗で比べれば、より低い電源電圧で逐次比較型ＡＤ変換器を動作させることができる。
【０１９７】
また、入力アナログ信号のサンプリング中に、複数の結合容量の１つに所定の電位を出力する初期電位供給回路を比較動作にて使用する抵抗型ＤＡ変換回路とは別に備え、サンプリング動作では、消費電流の小さい初期電位供給回路を使用することで、ＡＤ変換の全変換期間の平均で考えれば消費電力を削減することができる。
【図面の簡単な説明】
【図１】第１の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。
【図２】第１の実施形態による逐次比較型ＡＤ変換器の概念図である。
【図３】図１に示した抵抗型ＤＡＣの機能を説明するための図である。
【図４】局部ＤＡＣの動作を説明するための概念図である。
【図５】抵抗型ＤＡＣが備える第１のセレクタを制御するための制御回路の構成例を示す図である。
【図６】抵抗型ＤＡＣが備える第２のセレクタを制御するための制御回路の構成例を示す図である。
【図７】第２の実施形態による逐次比較型ＡＤ変換器の一構成例を示す回路図である。
【図８】図７に示した抵抗型ＤＡＣの機能を説明するための図である。
【図９】第２の実施形態による逐次比較型ＡＤ変換器の他の構成例を示す回路図である。
【図１０】図９に示した抵抗型ＤＡＣの機能を説明するための図である。
【図１１】第３の実施形態による逐次比較型ＡＤ変換器の抵抗ＤＡＣの構成例を示す回路図である。
【図１２】図１１に示した抵抗型ＤＡＣの機能を説明するための図である。
【図１３】第３の実施形態における抵抗ＤＡＣの他の構成例を示す回路図である。
【図１４】図１３に示した抵抗型ＤＡＣの機能を説明するための図である。
【図１５】第３の実施形態における抵抗ＤＡＣのその他の構成例を示す回路図である。
【図１６】図１５に示した抵抗型ＤＡＣの機能を説明するための図である。
【図１７】ＡＤ変換動作による伝達特性の一例を示す図である。
【図１８】ＡＤ変換動作による伝達特性の他の例を示す図である。
【図１９】第４の実施形態による逐次比較型ＡＤ変換器の構成例を示す回路図である。
【図２０】第５の実施形態による逐次比較型ＡＤ変換器の構成例を示す回路図である。
【図２１】第５の実施形態による逐次比較型ＡＤ変換器の他の構成例を示す回路図である。
【図２２】従来の逐次比較型ＡＤ変換器の構成例を示す回路図である。
【図２３】図２２に示した抵抗型ＤＡＣの機能を説明するための図である。
【図２４】抵抗型ＤＡＣ内のスイッチの構成を示す図である。
【図２５】抵抗型ＤＡＣ内のスイッチにおける電気抵抗特性を示す図である。
【符号の説明】
１　電源端子
３　アナログ信号入力端子
１１、１２　セレクタ
２１　スイッチ群
２２　スイッチ
３１　コンパレータ
３２　逐次比較制御回路
Ｃ１〜Ｃ７　容量素子
Ｒ０〜Ｒ３１　抵抗素子
ＳＷＡｎ、ＳＷＢｎ　スイッチ
ＳＷＡ’ｎ、ＳＷＢ’ｎ　スイッチ
ＳＷＣ１〜ＳＷＣ５　スイッチ

Claims (10)

1. 入力される比較デジタルデータの上位Ｌビット（Ｌは整数）の値に応じて、第１の比較電位を出力する容量型ＤＡ変換回路と、
   上記比較デジタルデータの下位Ｍビット（Ｍは整数）の値に応じて、供給される電源電圧を分圧して得られる電位をそれぞれ所定の組み合わせで出力する複数の抵抗型ＤＡ変換回路と、
   上記複数の抵抗型ＤＡ変換回路にそれぞれ対応して設けられ、一端が対応する上記抵抗型ＤＡ変換回路の出力端に接続され、他端が上記容量型ＤＡ変換回路の出力端に共通接続された複数の結合容量と、
   上記複数の抵抗型ＤＡ変換回路の出力電位を対応する上記結合容量の容量値に基づいて重み付け加算した第２の比較電位と上記第１の比較電位との和と、外部から入力される入力アナログ信号の電位とを比較する比較回路と、
   上記比較回路による比較結果に基づいて、上記入力アナログ信号の電位に応じた出力デジタルデータの値を１ビット毎に決定するとともに新たな上記比較デジタルデータを生成し、順次生成した比較デジタルデータに基づいて上記容量型ＤＡ変換回路および上記複数の抵抗型ＤＡ変換回路の制御を繰り返し行い、上記入力アナログ信号を（Ｌ＋Ｍ）ビットの出力デジタルデータに変換し出力する制御回路とを備え、
   上記制御回路は、上記電源電圧を２^Ｍ個に分圧した電位の中の上記比較デジタルデータの下位Ｍビットの値に対応する電位と、上記第２の比較電位とが等しくなるように上記複数の抵抗型ＤＡ変換回路を制御することを特徴とするＡＤ変換器。
2. 少なくとも上記比較デジタルデータの下位Ｍビットの値に対応する電位が上記電源電圧の１／２の電位のときには、
   上記制御回路は、上記電源電圧の１／２の電位とは異なる電位を上記複数の抵抗型ＤＡ変換回路からそれぞれ出力するように上記複数の抵抗型ＤＡ変換回路をそれぞれ制御することを特徴とする請求項１に記載のＡＤ変換器。
3. 上記複数の結合容量の容量値は、上記容量型ＤＡ変換回路を構成する容量における最小の容量値の整数倍の容量値であることを特徴とする請求項１に記載のＡＤ変換器。
4. 上記複数の抵抗型ＤＡ変換回路として、第１の抵抗型ＤＡ変換回路と、第２の抵抗型ＤＡ変換回路とを備え、
   上記複数の結合容量として、上記第１の抵抗型ＤＡ変換回路に対応する第１の結合容量と、上記第２の抵抗型ＤＡ変換回路に対応する第２の結合容量とを備え、
   上記第１および第２の結合容量の容量値は、上記容量型ＤＡ変換回路を構成する容量における最小の容量値に等しいことを特徴とする請求項１に記載のＡＤ変換器。
5. 上記複数の抵抗型ＤＡ変換回路として、第１の抵抗型ＤＡ変換回路と、第２の抵抗型ＤＡ変換回路とを備え、
   上記複数の結合容量として、上記第１の抵抗型ＤＡ変換回路に対応し、上記容量型ＤＡ変換回路を構成する容量における最小の容量値に等しい容量値を有する第１の結合容量と、上記第２の抵抗型ＤＡ変換回路に対応し、上記容量型ＤＡ変換回路を構成する容量における最小の容量値の２倍の容量値を有する第２の結合容量とを備えることを特徴とする請求項１に記載のＡＤ変換器。
6. 上記複数の抵抗型ＤＡ変換回路により、４ビット精度のＤＡ変換回路を構成することを特徴とする請求項１に記載のＡＤ変換器。
7. 上記複数の抵抗型ＤＡ変換回路により、５ビット精度のＤＡ変換回路を構成することを特徴とする請求項１に記載のＡＤ変換器。
8. 上記入力アナログ信号をサンプリングする際、上記複数の抵抗型ＤＡ変換器の１つは、上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を上記結合容量に出力することを特徴とする請求項１に記載のＡＤ変換器。
9. 上記入力アナログ信号をサンプリングする際、上記複数の結合容量の１つに、上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を出力する初期電位供給回路をさらに備えることを特徴とする請求項１に記載のＡＤ変換器。
10. 入力される比較デジタルデータの上位Ｌビット（Ｌは整数）の値に応じて、第１の比較電位を出力する容量型ＤＡ変換回路と、
    上記比較デジタルデータの下位Ｍビット（Ｍは整数）の値に応じて、第２の比較電位を出力する抵抗型ＤＡ変換回路と、
    上記抵抗型ＤＡ変換回路の出力端に一端が接続され、上記容量型ＤＡ変換回路の出力端に他端が接続された結合容量と、
    上記第１の比較電位と上記第２の比較電位との和と、外部から入力される入力アナログ信号の電位とを比較する比較回路と、
    上記比較回路による比較結果に基づいて、上記入力アナログ信号の電位に応じた出力デジタルデータの値を１ビット毎に決定するとともに新たな上記比較デジタルデータを生成し、順次生成した比較デジタルデータに基づいて上記容量型ＤＡ変換回路および上記抵抗型ＤＡ変換回路の制御を繰り返し行い、上記入力アナログ信号を（Ｌ＋Ｍ）ビットの出力デジタルデータに変換し出力する制御回路と、
    上記入力アナログ信号をサンプリングする際、上記結合容量に上記比較デジタルデータの最下位ビットに相当する電位の１／２の電位を出力する初期電位供給回路とを備えることを特徴とするＡＤ変換器。

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